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HINTERGRUND
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Gebiet der Erfindung
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Die vorliegende Erfindung betrifft Charge-Trapping-Speicheranordnungen und insbesondere eine Speicheranordnung mit verteilten Charge-Trapping-Referenzzellen, die eine Stromerfassung mit einem Ausgang von Charge-Trapping-Speicherzellen ermöglichen
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Beschreibung des Stands der Technik
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Ein kürzlich entwickeltes MTPM-Array (Multiple Time Programmable Memory) umfasst Charge-Trapping-Speicherzellen, die in Spalten und Zeilen angeordnet sind. Jede Speicherzelle umfasst ein Paar von Charge-Trapping-Feldeffekttransistoren (CTFETs), so dass die Speicherzelle als Doppeltransistor-Speicherzelle bezeichnet wird. In jeder Spalte sind die CTFETs in jeder Speicherzelle zwischen einem Paar von Bitleitungen in Reihe geschaltet, die Bitleitungen sind mit einem Leseverstärker verbunden und eine Sourceleitung verbindet jede Speicherzelle in der Spalte am Knoten zwischen den CTFETs mit Masse. In jeder Reihe sind die Gates jedes CTFET in jeder Speicherzelle mit einer Wortleitung verbunden. Im Allgemeinen wird während eines Lesevorgangs für eine ausgewählte Speicherzelle über die Wortleitung eine Lesespannung an die Gates der CTFETs in der ausgewählten Speicherzelle angelegt und der Leseverstärker bestimmt die Spannungsdifferenz zwischen den benachbarten Bitleitungen, um zu bestimmen, ob die ausgewählte Speicherzelle ein „1“-Bit oder ein „0“-Bit speichert. Während eines Schreibvorgangs für eine ausgewählte Speicherzelle wird eine Schwellenspannung eines der CTFETs in dieser Speicherzelle variiert, indem eine Ladung in sein Gate oder Gateoxid injiziert wird, um die Speicherzelle zu programmieren (d.h. eine „1“ darin zu speichern). Insbesondere wird eine relativ hohe Schreibspannung an ein Gate eines CTFET in einer ausgewählten Speicherzelle über eine Wortleitung angelegt und der Leseverstärker bestimmt eine Spannungsdifferenz zwischen dem Paar benachbarter Bitleitungen, die mit der ausgewählten Speicherzelle verbunden sind. Diese Prozesse werden wiederholt, bis das Auftreten einer gewünschten Spannungsdifferenz verifiziert wird, wodurch angezeigt wird, dass die ausgewählte Speicherzelle programmiert ist. Während eines Löschvorgangs für eine zuvor programmierte Speicherzelle wird ein entgegengesetztes Feld angelegt, so dass die Speicherzelle nicht länger programmiert ist. Fachleute werden erkennen, dass jedoch die in einen Charge-Trapping-Feldeffekttransistor injizierte Ladung mit der Zeit abnimmt. Dieser Ladungsverlust kann schließlich zu einem Lesefehler führen (z. B. kann er schließlich dazu führen, dass eine Speicherzelle als nicht programmiert („0“) anstatt programmiert („1“) gelesen wird).
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ZUSAMMENFASSUNG
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Es sind hier Ausführungsformen einer Speicheranordnung, die mit einer Kombination aus Charge-Trapping-Speicherzellen und verteilten Charge-Trapping-Referenzzellen konfiguriert ist, um ein einseitiges Stromabtasten der Speicherzellen zu ermöglichen, ein Programmieren der Speicherzellen unter Verwendung einer Toleranztesttechnik, die ein Überschreiben begrenzt, und ein optional Entprogrammieren (d.h. Löschen der Speicherzellen) offenbart.
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Insbesondere kann die Speicheranordnung Speicherzellen umfassen (z. B. Charge-Trapping-Speicherzellen, die einen oder mehrere Charge-Trapping-Feldeffekttransistoren (CTFETs) umfassen), die in Zeilen und Spalten angeordnet sind. Die Speicheranordnung kann ferner Referenzzellen und Komparatoren umfassen, wobei jede Spalte von Speicherzellen eine entsprechende Referenzzelle und einen entsprechenden Komparator aufweist.
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Jede Speicherzelle in einer gegebenen Zeile und einer gegebenen Spalte kann einen ersten Anschluss (z. B. einen Gate-Anschluss), der elektrisch mit einer gemeinsamen Speicherwortleitung für die gegebene Zeile verbunden ist, einen zweiten Anschluss (z. B. einen Drain-Anschluss), der mit einer gemeinsamen Speicherbitleitung für die gegebene Spalte elektrisch verbunden ist, und einen dritten Anschluss (z. B. einen Source-Anschluss) aufweisen, der elektrisch mit Masse verbunden ist.
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Jede Referenzzelle kann strukturell im Wesentlichen mit einer Speicherzelle identisch sein. Jede Referenzzelle für eine gegebene Spalte kann einen ersten Anschluss (z. B. einen Gate-Anschluss), der elektrisch mit einer gemeinsamen Referenzwortleitung für alle Referenzzellen verbunden ist, einen zweiten Anschluss (z. B. einen Drain-Anschluss), der elektrisch mit einer Referenzbitleitung für die Referenzzelle verbunden ist, und einen dritten Anschluss (z.B. einen Source-Anschluss) aufweisen, der mit Masse elektrisch verbunden ist.
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Jeder Komparator für eine gegebene Spalte kann konfiguriert sein, um ein digitales Signal auszugeben, das eine Stromdifferenz zwischen Strömen anzeigt, die von der Referenzzelle für diese bestimmte Spalte und von einer ausgewählten Speicherzelle in der gegebenen Spalte geleitet werden. Insbesondere kann das digitale Signal anzeigen, ob der durch die ausgewählte Speicherzelle fließende Strom über oder unter einem Referenzstrombetrag liegt (d.h. der durch die Referenzzelle fließenden Strom).
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Um dies zu erreichen kann jeder Komparator einen Stromspiegel und eine sekundäre Vergleichsschaltung umfassen. Der Stromspiegel kann einen Referenzabschnitt (auch als Referenzzweig bezeichnet) und einen Speicherabschnitt (auch als Speicherzweig bezeichnet) aufweisen. Der Referenzabschnitt kann einen Referenzzellen-Eingangsknoten umfassen, der mit einer bestimmten Referenzbitleitung und dadurch mit einer bestimmten Referenzzelle (d.h. der Referenzzelle für die gegebene Spalte) elektrisch verbunden ist. Der Referenzabschnitt kann ferner einen Stromspiegelknoten umfassen, der über alle Komparatoren hinweg elektrisch mit allen Stromspiegelknoten verbunden ist, um Schwellenspannungsunterschiede über die Referenzzellen auszugleichen. Der Speicherabschnitt kann einen Speicherzelleneingangsknoten und einen Ausgangsspannungsknoten umfassen. Der Speicherzelleneingangsknoten kann elektrisch mit einer bestimmten gemeinsamen Speicherbitleitung für die gegebene Spalte und damit mit allen Speicherzellen in der gegebenen Spalte verbunden sein. In Antwort auf unterschiedliche Ströme, die durch die Referenzzelle und eine ausgewählte Speicherzelle fließen, gibt der Stromspiegel unterschiedliche Analogspannungen und insbesondere eine Stromspiegelspannung und eine Ausgangsspannung an den Stromspiegelknoten bzw. den Ausgangsspannungsknoten aus. Die sekundäre Vergleichsschaltung vergleicht diese unterschiedlichen Analogspannungen und gibt ein digitales Signal an einen digitalen Ausgangsknoten aus, der die Spannungsdifferenz anzeigt. Der Wert des digitalen Signals am digitalen Ausgangsknoten variiert abhängig von der Spannungsdifferenz zwischen der Stromspiegelspannung und der Ausgangsspannung.
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Zusätzlich zu den oben beschriebenen Merkmalen können Ausführungsformen des Speicherarrays ferner umfassen: einen Wortleitungsspannungsgenerator, der eine Speicherwortleitungsspannung erzeugt; Wortleitungsdecodierer, die die Speicherwortleitungsspannung an die Speicherwortleitungen anlegen; einen Referenzwortleitungsspannungsgenerator, der eine Referenzwortleitungsspannung erzeugt; und einen Referenzwortleitungsdecodierer, der die Referenzwortleitungsspannung an die Referenzwortleitung anlegt. Die Niveaus der Speicherwortleitungsspannung und der Referenzwortleitungsspannung, die von dem Speicherwortleitungsspannungsgenerator und dem Referenzwortleitungsspannungsgenerator erzeugt werden, die an die Speicherwortleitungen bzw. die Referenzwortleitung angelegt werden, können selektiv variiert werden, abhängig davon, ob Lese-, Schreib- oder optionale Löschvorgänge ausgeführt werden. Während einer Leseoperation zum Bestimmen, ob eine ausgewählte Speicherzelle nicht programmiert oder programmiert ist, kann der Referenz-Wortleitungsspannungsgenerator die Referenz-Wortleitungsspannung auf ein erstes Niveau einstellen, das ausreicht, um sicherzustellen, dass jede Referenzzelle einen Referenzstrom leitet, der ungefähr in der Mitte einer ersten Strommenge, von der erwartet wird, dass sie von einer nicht programmierten Speicherzelle geleitet wird, und einer zweiten Strommenge liegt, die geringer ist als die erste Strommenge und von der erwartet wird, dass sie durch eine programmierte Speicherzelle geleitet wird. Während einer Schreiboperation zum Programmieren der ausgewählten Speicherzelle kann der Referenz-Wortleitungsspannungsgenerator die Referenz-Wortleitungsspannung auf ein zweites Niveau einstellen, das niedriger ist als das erste Niveau, um ein Toleranztesten zu erleichtern.
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Figurenliste
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Die vorliegende Erfindung geht aus der folgenden detaillierten Beschreibung unter Bezugnahme auf die Zeichnungen, die nicht notwendigerweise maßstabsgerecht gezeichnet sind, verständlicher hervor.
- 1 ist ein schematisches Diagramm, das eine offenbarte Ausführungsform einer Speicheranordnung darstellt;
- 2A und 2B sind schematische Diagramme, die verschiedene beispielhafte Speicherzellen darstellen, die in die Speicheranordnung von 1 eingebaut werden können;
- 3 ist ein schematisches Diagramm, das einen beispielhaften Komparator darstellt, der in die Speicheranordnung von 1 eingebaut werden kann;
- 4A ist ein schematisches Diagramm, das einen anderen beispielhaften Komparator darstellt, der in die Speicheranordnung von 1 eingebaut werden kann; und
- 4B ist ein Zeitablaufdiagramm, das die Niveaus von Steuersignalen zeigt, die während des Betriebs des Komparators von 4A verwendet werden.
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DETAILLIERTE BESCHREIBUNG
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Wie vorstehend erwähnt, nimmt die injizierte Ladung in einem Charge-Trapping-Feldeffekttransistor (CTFET) einer Speicherzelle mit der Zeit ab und dieser Ladungsverlust kann schließlich zu einem Lesefehler führen (z.B. kann er dazu führen, dass die Speicherzelle schließlich als nicht programmiert („0“) anstatt als programmiert („1“) gelesen wird). Eine Toleranztesttechnik könnte verwendet werden, in der eine Ladung, die höher ist als die erforderliche Ladung, während des Schreibvorgangs in das Gate oder Gateoxid injiziert wird, um den erwarteten Ladungsverlust auszugleichen. Wenn beispielsweise eine Differenz von 50 mV erforderlich ist, damit die Speicherzelle von einem Leseverstärker wie programmiert gelesen werden kann, könnte eine Toleranztesttechnik durchgeführt werden, bei der wiederholt eine hohe Spannung an das Gate des CTFET angelegt wird, bis eine Differenz von 100 mV (nicht 50 mV) verifiziert wird. Leider kann das Überschreiben der Speicherzelle und insbesondere das wiederholte Anlegen einer Spannung, die höher ist als notwendig, an die Speicherzelle zu einer Beschädigung der Speicherzelle führen (z.B. kann dies zu einem zeitabhängigen dielektrischen Durchschlag (TDDB) führen). Darüber hinaus ist eine solche Toleranztesttechnik nicht unbedingt ausreichend genau, um Lesefehler zu vermeiden.
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In Anbetracht des Obigen werden hierin Ausführungsformen einer Speicheranordnung mit verteilten Charge-Trapping-Referenzzellen offenbart, die eine einseitige Strommessung von Charge-Trapping-Speicherzellen ermöglichen. Die Speicheranordnung kann ein einmal programmierbares Array (one-time Programmable Memory Array, OTPM-Array) sein oder eine optionale Löschfunktion umfassen, so dass es sich um ein MTPM-Array (Multiple Time Programmable Memory Array) handelt. In jedem Fall umfasst die Speicheranordnung Speicherzellen, Referenzzellen und Komparatoren. Die Speicherzellen sind in Zeilen und Spalten angeordnet, wobei jede Spalte eine entsprechende Referenzzelle und einen entsprechenden Komparator aufweist. Jede Speicherzelle in einer bestimmten Zeile und einer bestimmten Spalte weist Anschlüsse auf, die mit einer gemeinsamen Speicherwortleitung für die gegebene Zeile, mit einer gemeinsamen Speicherbitleitung für die gegebene Spalte und mit Masse verbunden sind. Jede Referenzzelle für eine bestimmte Spalte weist Anschlüsse auf, die mit einer gemeinsamen Referenzwortlinie für alle Referenzzellen, mit einer Referenzbitlinie für die Referenzzelle und mit Masse verbunden sind. Jeder Komparator für eine bestimmte Spalte weist einen Stromspiegel mit einem Referenzabschnitt und einem Speicherabschnitt auf. Der Referenzabschnitt ist mit einer Referenz-Bitleitung und damit für die gegebene Spalte mit der Referenzzelle verbunden und der Speicherabschnitt ist mit einer gemeinsamen Speicher-Bitleitung und damit in der gegebenen Spalte mit den Speicherzellen verbunden. Zusätzlich weist jeder Referenzabschnitt einen Stromspiegelknoten und alle Stromspiegelknoten aller Komparatoren in der Speicheranordnung sind elektrisch verbunden, um Prozessschwankungen über die Referenzzellen auszugleichen. Jeder Komparator vergleicht Ströme, die von einer Referenzzelle und einer ausgewählten Speicherzelle während eines Lesevorgangs, während eines Schreibvorgangs zur Überprüfung der Programmierung und optional während eines Löschvorgangs zur Überprüfung der Löschung geleitet werden, um den Programmierzustand der Zelle zu bestimmen. Die an die Speicherwortleitungen und die Referenzwortleitung angelegten Spannungen werden selektiv variiert, wie im Folgenden näher erläutert ist, um eine einseitige Strommessung der Speicherzellen zu ermöglichen, wobei die Speicherzellen unter Verwendung einer Toleranztesttechnik, die das Überschreiben begrenzt, programmiert und optional die Speicherzellen entprogrammiert (d.h. gelöscht) werden. Es ist zu beachten, dass durch das elektrische Verbinden der Stromspiegelknoten in den Referenzabschnitten aller Komparatoren über die Speicheranordnung die offenbarte Konfiguration Prozessschwankungen entlang der Referenzzellen und anderen Vorrichtungen in den Referenzabschnitten der Stromspiegel ausgleicht und dadurch die Auswirkungen von Fehlanpassungen reduziert und die Sensorgenauigkeit erhöht.
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Insbesondere werden hierin mit Bezug auf 1 Ausführungsformen einer Speicheranordnung 100 offenbart. Diese Speicheranordnung 100 kann Speicherzellen 110, Speicher-Bitleitungen 181, Speicher-Wortleitungen 183, Speicher-Wortleitungsdecoder 140 (d.h. Zeilenadressdecoder) und einen Speicher-Wortleitungsspannungsgenerator 170 (z.B. einen Digital-Analog-Wandler (DAC)) umfassen. Diese Speicheranordnung 100 kann weiterhin Referenzzellen 120, Referenzbitleitungen 182, eine einzelne Referenzwortleitung 184, einen Referenzwortleitungsdecoder 150 und einen Referenzwortleitungsspannungsgenerator 160 umfassen. Die Anordnung 100 kann weiterhin die Komparatoren 130 umfassen.
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Insbesondere können die Speicherzellen 110 in Zeilen 101 und Spalten 102 angeordnet werden. Jede Zeile 101 der Speicherzellen 110 kann sich eine einzige gemeinsame Speicherwortleitung 183 teilen. Die gemeinsame Speicherwortleitung 183 kann über einen entsprechenden Speicherwortleitungsdecoder 140 mit dem Speicherwortleitungsspannungsgenerator 170 verbunden werden (z.B. über einen Verbinder 188). Im Betrieb empfängt der Speicherwortleitungsspannungsgenerator 170 ein Wortleitungs-DAC-Eingangssignal (WL_DAC) und stellt darauf aufbauend die Speicherwortleitungsspannung (V_WL) ein. Die Speicherwortleitungsdecoder 140 empfangen Decodiereingaben (d.h. Adressbits), die eine ausgewählte Speicherwortleitung 183 identifizieren, und in Antwort darauf wird die Speicherwortleitungsspannung (V_WL) vom entsprechenden Speicherwortleitungsdecoder 140 an die ausgewählte Speicherwortleitung 183 angelegt. Jede Spalte 102 der Speicherzellen 110 kann sich eine einzelne gemeinsame Speicher-Bitleitung 181 teilen und an einem Ende eine entsprechende Referenzzelle 120 und einen entsprechenden Vergleicher 130 aufweisen, wie dargestellt ist.
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Jede Speicherzelle 110 kann eine Charge-Trapping-Speicherzelle sein, die mindestens einen Charge-Trapping-Feldeffekttransistor (CTFET) umfasst. So kann beispielsweise jede Speicherzelle 110 unter Bezugnahme auf 2A einen einzelnen, relativ großen CTFET 201 vom N-Typ mit drei Anschlüssen aufweisen, umfassend: einen ersten Anschluss 211 und insbesondere einen Gate-Anschluss; einen zweiten Anschluss 212 und insbesondere einen Drain-Anschluss; und einen dritten Anschluss 213 und insbesondere einen Source-Anschluss. Alternativ kann jede Speicherzelle 110 unter Bezugnahme auf 2B mehrere, kleinere CTFETs vom N-Typ umfassen (z.B. 201a-201b) elektrisch parallel geschaltet sind und drei gemeinsame Anschlüsse aufweisen, umfassend: einen gemeinsamen ersten Anschluss 211 und insbesondere einen gemeinsamen Gate-Anschluss, an dem alle Gates aller CTFETs in der Zelle kurzgeschlossen sind; einen gemeinsamen zweiten Anschluss 212 und insbesondere einen gemeinsamen Drain-Anschluss, an dem alle Drains aller CTFETs in der Zelle kurzgeschlossen sind; und einen gemeinsamen dritten Anschluss 213 und insbesondere einen gemeinsamen Source-Anschluss, an dem alle Source aller CTFETs in der Zelle kurzgeschlossen sind. In jedem Fall kann der erste Anschluss 211 (z.B. der Gate-Anschluss) jeder Speicherzelle 110 in einer beliebigen Reihe mit einer gemeinsamen Speicherwortleitung 183 für diese Reihe elektrisch verbunden sein. Der zweite Anschluss 212 (z.B. der Drain-Anschluss) jeder Speicherzelle 110 kann in einer beliebigen Spalte mit einer gemeinsamen Speicher-Bitleitung 181 für diese Spalte elektrisch verbunden sein. Schließlich kann der dritte Anschluss 213 (z.B. der Source-Anschluss) aller Speicherzellen elektrisch mit Masse verbunden werden.
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Die Referenzzellen 120 können in einer einzelnen Zeile angeordnet werden, wobei jede Referenzzelle 120 am Ende einer entsprechenden Spalte 102 der Speicherzellen 110 angeordnet ist. Die Zeile der Referenzzellen 120 kann sich eine einzige gemeinsame Referenzwortzeile 184 teilen. Die gemeinsame Referenzwortleitung 184 kann über den Referenzwortleitungsdecoder 150 mit dem Referenzwortleitungsspannungsgenerator 160 verbunden werden. Der Referenzwortleitungsspannungsgenerator 160 kann weiterhin an den Speicherwortleitungsspannungsgenerator 170 angeschlossen werden. Wie vorstehend erwähnt, empfängt der Speicherwortleitungsspannungsgenerator 170 im Betrieb ein Wortleitungs-DAC-Eingangssignal (WL_DAC) und stellt darauf basierend die Speicherwortleitungsspannung (V_WL) ein. Zusätzlich empfängt der Referenzwortleitungsspannungsgenerator 160 ein Referenzwortleitungs-DAC-Eingangssignal (REFWL_DAC) und stellt basierend auf diesem Signal sowie der vom Speicherwortleitungsspannungsgenerator 170 ausgegebenen Speicherwortleitungsspannung (V_WL) die Referenzwortleitungsspannung (V_REFWL) ein, die vom Referenzwortleitungs-Decoder 150 an die Referenzwortleitung 184 angelegt wird. Jede Referenzzelle 120, die einer bestimmten Spalte 102 von Speicherzellen zugeordnet ist, kann weiterhin über eine diskrete Referenzbitleitung 182 elektrisch mit dem entsprechenden Komparator 130 für die Spalte 102 verbunden werden. Optional können alle Referenzbitleitungen 182, die Referenzzellen 120 mit den Komparatoren 130 verbinden, elektrisch verbunden werden (z.B. durch Referenzbitleitungsverbinder 187).
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Die Referenzzellen 120 können strukturell im Wesentlichen gleich den Speicherzellen 110 sein. Das heißt, jede Referenzzelle 120 kann eine Charge-Trapping-Referenzzelle sein, die mindestens einen Charge-Trapping-Feldeffekttransistor (CTFET) (z.B. mindestens einen N-Typ-CTFET) umfasst. So kann beispielsweise jede Referenzzelle 120 unter Bezugnahme auf 2A einen einzelnen, relativ großen CTFET 201 vom N-Typ mit drei Anschlüssen aufweisen, umfassend: einen ersten Anschluss 211 und insbesondere einen Gate-Anschluss; einen zweiten Anschluss 212 und insbesondere einen Drain-Anschluss; und einen dritten Anschluss 213 und insbesondere einen Source-Anschluss. Alternativ kann jede Referenzzelle 120 unter Bezugnahme auf 2B mehrere, kleinere CTFETs vom N-Typ umfassen (z.B. 201a-201b), die elektrisch parallel geschaltet sind und drei gemeinsame Anschlüsse aufweisen, umfassend: einen gemeinsamen ersten Anschluss 211 und insbesondere einen gemeinsamen Gate-Anschluss, an dem alle Gates aller CTFETs in der Zelle kurzgeschlossen sind; einen gemeinsamen zweiten Anschluss 212 und insbesondere einen gemeinsamen Drain-Anschluss, an dem alle Drains aller CTFETs in der Zelle kurzgeschlossen sind; und einen gemeinsamen dritten Anschluss 213 und insbesondere einen gemeinsamen Source-Anschluss, an dem alle Sources aller CTFETs in der Zelle kurzgeschlossen sind. Der erste Anschluss 211 (z.B. der Gate-Anschluss) von jeder der Referenzzellen 120 kann jedoch elektrisch mit derselben gemeinsamen Referenzwortleitung 184 verbunden werden. Der zweite Anschluss 212 (z.B. der Drain-Anschluss) von jeder Referenzzelle 120, die einer bestimmten Spalte zugeordnet ist, kann mit einer Referenzbitleitung 182 elektrisch verbunden werden. Schließlich kann der dritte Anschluss 213 (z.B. der Source-Anschluss) aller Referenzzellen 120 elektrisch mit Masse verbunden werden.
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Jeder Komparator 130 einer bestimmten Spalte 102 kann einen Speicherzellen-Eingangsknoten 131, einen Referenzzellen-Eingangsknoten 132 und einen digitalen Ausgangsknoten 134 umfassen. Der Speicherzellen-Eingangsknoten 131 kann elektrisch mit einer gemeinsamen Speicher-Bitleitung 181 und damit mit jeder der Speicherzellen 110 in der gegebenen Spalte 102 verbunden werden. Der Referenzzellen-Eingangsknoten 132 kann elektrisch mit einer diskreten Referenz-Bitleitung 182 und damit mit der entsprechenden Referenzzelle 120 für die gegebene Spalte verbunden werden. Jeder Komparator 130 kann ferner konfiguriert werden, um Ströme zu vergleichen, die von der Referenzzelle 120 (über den Referenzzellen-Eingangsknoten 132 und die Referenz-Bitleitung 182) und von einer ausgewählten Speicherzelle 110 (über den Speicherzellen-Eingangsknoten 131 und die gemeinsame Speicher-Bitleitung 181) geleitet werden, und kann als Reaktion ein digitales Signal (D-OUT) an einen digitalen Ausgangsknoten 134 ausgeben, das eine Stromdifferenz anzeigt. Insbesondere zeigt das digitale Signal (D-OUT) an, ob die von der ausgewählten Speicherzelle 110 geführte Strommenge größer oder kleiner ist als die von der Referenzzelle 120 geführte Strommenge.
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3 ist eine schematische Zeichnung, die einen exemplarischen Komparator 130 veranschaulicht, der in die Speicheranordnung 100 von 1 integriert werden kann. Insbesondere kann jeder Komparator 130 für eine bestimmte Spalte 102 einen Stromspiegel 390 und eine sekundäre Vergleichsschaltung 350 umfassen.
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Der Stromspiegel 390 kann einen Referenzabschnitt 391 und einen Speicherabschnitt 392 umfassen.
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Der Referenzabschnitt 391 kann beispielsweise zwei erste P-Feldeffekttransistoren (PFETs) 301, 303 und einen ersten N-Feldeffekttransistor (NFET) 305 umfassen, die zwischen einer Versorgungsspannung 380 und einem Pulldown-Knoten 320 elektrisch in Reihe geschaltet sind. Der Referenzabschnitt 391 kann ferner einen Referenzzelleneingangsknoten 132 an der Verbindungsstelle zwischen den beiden ersten PFETs 301, 303 umfassen. Dieser Referenzzellen-Eingangsknoten 132 kann weiterhin mit einer bestimmten Referenz-Bitleitung 182 und damit mit einer bestimmten Referenzzelle 120 für die gegebene Spalte elektrisch verbunden werden. Der Referenzabschnitt 391 kann weiterhin einen Stromspiegelknoten 133 an der Verbindungsstelle zwischen dem ersten PFET 303 und dem ersten NFET 305 umfassen.
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Der Speicherabschnitt 392 kann zwei zweite PFETs 302, 304 und einen zweiten NFET 306 umfassen, die zwischen der Versorgungsspannung 380 und demselben Pulldown-Knoten 320 elektrisch in Reihe geschaltet sind. Der Pull-Down-Knoten 320 kann über eine Fußvorrichtung 307 (z.B. ein zusätzliches NFET) elektrisch mit Masse verbunden werden. Der Speicherabschnitt 392 kann ferner einen Speicherzelleneingangsknoten 131 an der Verbindungsstelle zwischen den beiden zweiten PFETs 302, 304 umfassen. Dieser Speicherzellen-Eingangsknoten 131 kann weiterhin elektrisch mit einer bestimmten gemeinsamen Speicher-Bitleitung 181 und damit mit allen Speicherzellen 110 in der gegebenen Spalte verbunden werden. Der Speicherabschnitt 392 kann weiterhin einen Ausgangsspannungsknoten 310 an der Verbindung zwischen dem zweiten PFET 304 und dem zweiten NFET 306 umfassen.
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Der Stromspiegelknoten 133 des Referenzabschnitts 391 kann weiterhin mit den Gates der beiden ersten PFETs 301, 303 innerhalb dieses Referenzabschnitts 391 und den Gates der beiden zweiten PFETs 302, 304 innerhalb des Speicherabschnitts 392 elektrisch verbunden sein. Somit steuert die Stromspiegelspannung (V_MID) am Stromspiegelknoten 133 den Stromfluss durch die PFETs 301-304. Zusätzlich können die Stromspiegelknoten 133 in den Stromspiegeln 390 aller Komparatoren 130 elektrisch verbunden werden (z.B. durch den Stromspiegelknotenverbinder 186). Durch das Kurzschließen der Stromspiegelknoten 133 unter Verwendung des Stromspiegelknotenverbinders 186 gleicht die Speicheranordnungskonfiguration Prozessschwankungen aus und berechnet insbesondere Schwellenwertschwankungen über die Referenzzellen 120 und die ersten PFETs 301 und 303. Mit anderen Worten ist die Stromspiegelspannung (V_MID) am Stromspiegelknoten 133 im Stromspiegel 390 eines beliebigen Komparatoren 130 in der Anordnung sehr invariant gegenüber Schwankungen in der Schwellenspannung in den Referenzzellen 120 oder in den ersten PFETs 301, 303 der Referenzabschnitte 391 über der Anordnung. Infolgedessen reduziert die offenbarte Konfiguration die Auswirkungen von Fehlanpassungen und erhöht die Genauigkeit in der Erfassung.
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Im Betrieb führt der durch den ersten PFET 301 geführte Strom im Referenzabschnitt 391 des Stromspiegels 390 in die spezifische Referenzbitleitung 182 und weiter in die spezifische Referenzzelle 120 (die über die spezifische Referenzbitleitung 182 mit dem Referenzzellen-Eingangsknoten 132 elektrisch verbunden ist) zu einer Stromspiegelspannung (V_MID) am Stromspiegelknoten 133 des Referenzabschnitts 391. Diese Stromspiegelspannung (V_MID) steuert die Gates der ersten PFETs 301 und 303 im Referenzabschnitt 391 sowie die Gates der zweiten PFETs 302 und 304 des Speicherabschnitts 392. Zusätzlich führt im Speicherabschnitt 392 des Stromspiegels 390 der durch den zweiten PFET 302 geführte Strom in die spezifische gemeinsame Speicher-Bitleitung 181 und weiter in eine ausgewählte Speicherzelle 110 (die über die spezifische gemeinsame Speicher-Bitleitung 181 elektrisch mit dem Speicherzellen-Eingangsknoten 131 verbunden ist) zu einer Ausgangsspannung (V_OUT) am Ausgangsspannungsknoten 310. Die Spannungsdifferenz zwischen der Stromspiegelspannung (V_MID) am Stromspiegelknoten 133 und der Ausgangsspannung (V_OUT) am Ausgangsspannungsknoten 310 zeigt die Stromdifferenz zwischen den von der Referenzzelle 120 und der ausgewählten Speicherzelle 110 geführten Strömen an.
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Die sekundäre Vergleichsschaltung 350 vergleicht diese unterschiedlichen analogen Spannungen (d.h. die Stromspiegelspannung am Stromspiegelknoten 133 und die Ausgangsspannung am Ausgangsspannungsknoten 310) und gibt ein digitales Signal (D-OUT) an einem digitalen Ausgangsknoten 134 aus, das die Spannungsdifferenz anzeigt. Das heißt, der Wert des digitalen Signals (D-OUT) am digitalen Ausgangsknoten 134 variiert je nach Spannungsdifferenz zwischen der Stromspiegelspannung (V_MID) und der Ausgangsspannung (V_OUT) und schaltet insbesondere je nachdem, ob die Ausgangsspannung (V_OUT) über oder unter der Stromspiegelspannung (V_MID) liegt.
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4A ist eine detailliertere schematische Zeichnung, die den Komparator 130 von 3 veranschaulicht, einschließlich einer exemplarischen sekundären Vergleichsschaltung 350, die darin integriert werden kann. Die exemplarische sekundäre Vergleichsschaltung 350 beinhaltet einen Differenzverstärker 359 (siehe z.B. den exemplarischen Differenzverstärker 359 mit FETs 351-355) und einen Wechselrichter 357, der mit einem Ausgangsknoten (Knoten A) des Differenzverstärkers 359 in Reihe verbunden ist. Der Differenzverstärker 359 empfängt als Eingaben die Stromspiegelspannung (V_MID) vom Stromspiegelknoten 133 und die Ausgangsspannung (V_OUT) vom Ausgangsspannungsknoten 310 und gibt ein Ausgangssignal am Ausgangsknoten A aus. Der Wechselrichter 357 invertiert das Ausgangssignal und gibt ein Wechselrichterausgangssignal (d.h. das digitale Signal (D_OUT)) am digitalen Ausgangsknoten 134 (d.h. Knoten B) aus. Der Wechselrichter 357 erfasst nahezu digitale Niveaus auf dem Knoten A und wandelt sie in volle CMOS-Niveaus auf dem Knoten B um. Der Wert des digitalen Signals (D_OUT) variiert je nach Spannungsdifferenz zwischen der Stromspiegelspannung (V_MID) und der Ausgangsspannung (V_OUT) vom Stromspiegel 390 und diese Spannungsdifferenz je nach der Stromdifferenz zwischen den Strömen der spezifischen Referenzzelle 120, die mit der spezifischen Referenzbitlinie 182 und einer ausgewählten Speicherzelle 110, die mit der spezifischen gemeinsamen Speicher-Bitleitung 181 verbunden ist.
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4B ist ein exemplarisches Zeitablaufdiagramm, das verschiedene Steuersignalniveaus zu unterschiedlichen Zeiten während des Betriebs des Komparators von 4A veranschaulicht. Insbesondere, wenn man sich auf die 4A und 4B in Kombination bezieht, können die Steuersignale für den Vergleicher SAENP, SETN, DATAXP und READP umfassen. Der Eingang SAENP aktiviert den Abtastzyklus, wenn er hochgefahren wird. Der Eingang SETN beginnt hoch und überbrückt den Stromspiegelknoten 133 mit dem Ausgangsspannungsknoten 310, um die Spannungen an diesen beiden Knoten vor dem Erfassen auszugleichen. Wenn der Eingang SETN niedrig ist, wird der Ausgleichsvorgang beendet und der Eingang READP hoch geschaltet, um die Fußvorrichtung 307 zu aktivieren, die einen Leitungspfad zu Masse durch die Stromquellen-NFETs 305 und 306 bereitstellt, die von einer Vorspannung (d.h. einem VBIAS-Versorgungsniveau) gesteuert werden. Es ist zu verstehen, dass VBIAS von einer On-Chip-Bandlückenstromquelle oder von jeder anderen geeigneten Quelle abgeleitet werden kann. An diesem Punkt erzeugt der Differenzstrom, der in dem Referenzzellen-Eingangsknoten 132 und dem Speicherzellen-Eingangsknoten 131 aus der Referenzzelle 120 bzw. der Speicherzelle 110 fließt, eine Spannungsdifferenz an dem Stromspiegelknoten 133 bzw. dem Ausgangsspannungsknoten 310. Diese Spannungsdifferenz ist repräsentativ für den in der Speicherzelle 110 gespeicherten Datentyp. Eine programmierte Zelle bewirkt, dass die Ausgangsspannung (V_OUT) am Ausgangsspannungsknoten 310 höher ist als die Stromspiegelspannung (V_MID) am Stromspiegelknoten 133, während eine nicht programmierte Zelle bewirkt, dass V_OUT niedriger ist als V_MID. Die Differenzspannung (V_MID, V_OUT) stellt den Eingang zur sekundären Vergleichsschaltung 350 zur Verfügung, die diese Differenz nahe an einem vollen Vdd-Niveausignal am Knoten A weiter verstärkt. Der Inverter 357 wandelt das Spannungsniveau am Knoten A entweder in einen vollen 0-Volt- oder ein volles Vdd-Digitalsignalniveau um. Nach Abschluss dieses Datenverstärkungsvorgangs geht SAENP auf Low und Output Strobe DATAXP auf High, was bedeutet, dass die Daten auf dem digitalen Ausgangsknoten 134 (d.h. Knoten B) gültig sind. Am Ende des Lesezyklus gibt SETN den Wert High zurück und DATAXP und READP den Wert Low, bevor ein nachfolgender Lesevorgang beginnt.
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Es ist zu verstehen, dass die in 4A dargestellte sekundäre Vergleichsschaltung 350 zur Veranschaulichung vorgesehen ist und nicht zur Beschränkung dient. Alternativ kann jede andere sekundäre Vergleichsschaltung verwendet werden, die dazu konfiguriert ist, ein digitales Signal (D_OUT) auszugeben, das die Spannungsdifferenz zwischen V_MID und V_OUT anzeigt.
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Mit der oben diskutierten Konfiguration können die Niveaus der Speicherwortleitungsspannung (V_WL) und der Referenzwortleitungsspannung (V_REFWL), die vom Speicherwortleitungsspannungsgenerator 170 und dem Referenzwortleitungsspannungsgenerator 160 erzeugt und auf eine ausgewählte Speicherwortleitung bzw. die Referenzwortleitung angewendet werden, selektiv variiert werden, je nachdem, ob Lese-, Schreib- oder optionale Löschvorgänge durchgeführt werden. Insbesondere, wie im Folgenden näher erläutert, können die Niveaus der Speicherwortleitungsspannung (V_WL) und der Referenzwortleitungsspannung (V_REFWL) variiert werden, um Folgendes zu erreichen: (1) ein genaues einseitiges Stromabtasten von Speicherzellen während Lesevorgängen, um zu bestimmen, ob ausgewählte Speicherzellen programmiert oder nicht programmiert sind, während Schreibvorgängen, um die Programmierung ausgewählter Speicherzellen zu überprüfen, und während Löschvorgängen, um die Umprogrammierung ausgewählter Speicherzellen zu überprüfen; (2) ein Programmieren ausgewählter Speicherzellen während Schreibvorgängen unter Verwendung einer Toleranztesttechnik, die Ladungsverluste kompensiert, während das Überschreiben begrenzt wird; und (3) im Falle eines mehrfach programmierbaren Speichers (MTPM), ein Umprogrammieren ausgewählter Speicherzellen während Löschvorgängen.
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Es ist zu beachten, dass nicht programmierte Speicherzellen in der Speicheranordnung 100 eine erste Schwellenspannung aufweisen und eine erste Strommenge leiten, während programmierte Speicherzellen in der Speicheranordnung 100 eine zweite Schwellenspannung aufweisen, die größer ist als die erste Schwellenspannung, und eine zweite Strommenge leiten, die kleiner ist als die erste Strommenge.
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So kann beispielsweise während eines Lesevorgangs zum Bestimmen, ob eine ausgewählte Speicherzelle nicht programmiert oder programmiert ist, die vom Speicherwortspannungsgenerator 170 erzeugte Speicherwortleitungsspannung (V_WL) (z.B. durch Anlegen eines entsprechenden WL_DAC-Signals) auf ein vorgegebenes Lese-Spannungsniveau (V_READ) eingestellt werden, das über (z.B. 50-100mV oben) der zweiten Schwellenspannung für eine programmierte Speicherzelle liegt. Zusätzlich kann die Referenzwortleitungsspannung (V_REFWL), die durch den Referenzwortleitungsspannungsgenerator 160 erzeugt wird, auf ein erstes Referenzwortleitungsspannungsniveau (V_REFREAD) eingestellt werden (z.B. durch Anlegen eines geeigneten REFWL_DAC), das ausreicht, um sicherzustellen, dass eine entsprechende Referenzzelle (z.B. die Referenzzelle, die mit dem gleichen Komparator wie die ausgewählte Speicherzelle verbunden ist) einen Referenzstrombetrag leiten, der auf halbem Weg zwischen dem ersten Strombetrag, der von der ausgewählten Speicherzelle erwartet wird, die gelesen wird, wenn diese ausgewählte Speicherzelle unprogrammiert ist, und dem zweiten Strombetrag liegt, der von der ausgewählten Speicherzelle ausgeführt werden soll, der gelesen wird, wenn diese ausgewählte Speicherzelle programmiert wird. Abhängig von der Stromdifferenz zwischen den von der Referenzzelle 120 und der ausgewählten Speicherzelle 110 geführten Ströme gibt der Stromspiegel 390 unterschiedliche Spannungen und insbesondere eine Stromspiegelspannung (V_MID) am Stromspiegelknoten 133 und eine Ausgangsspannung (V_OUT) am Ausgangsspannungsknoten 310 aus. Die sekundäre Vergleichsschaltung 350 vergleicht dann die Stromspiegelspannung (V_MID) mit der Ausgangsspannung (V_OUT) und gibt ein digitales Signal (D-OUT) am digitalen Ausgangsknoten 134 aus, das die Spannungsdifferenz anzeigt.
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Genauer gesagt, wird der Zellen-Overdrive (Vgs-Vt) durch das während des Lesevorgangs verwendete V_WL-Niveau (d.h. VREAD) und durch die Schwellenspannung der zu lesenden ausgewählten Speicherzelle 110 bestimmt. Wie bereits erwähnt, ist diese Schwellenspannung niedriger, wenn die Speicherzelle nicht programmiert ist, und höher, wenn die Speicherzelle programmiert ist. Somit gibt es für ein gegebenes VREAD-Niveau ein Zellstromniveau von ‚0‘ und ein Zellstromniveau von ‚1‘. Wenn beispielsweise bei V_READ auf der Speicherwortleitung 183 und V_REFREAD auf der Referenzwortleitung die Stromspiegelspannung (V_MID) größer ist als die Ausgangsspannung (V_OUT), die anzeigt, dass die von der Referenzzelle 120 geführte Strommenge kleiner ist als die von der ausgewählten Speicherzelle 110 geführte Strommenge, dann wird das digitale Signal (D_OUT) am digitalen Ausgabeknoten 134 niedrig, was bedeutet, dass die ausgewählte Speicherzelle nicht programmiert ist (d.h. eine „0“ speichert). Wenn jedoch die Stromspiegelspannung (V_MID) kleiner ist als die Ausgangsspannung (V_OUT), die anzeigt, dass die von der Referenzzelle 120 geführte Strommenge größer ist als die von der ausgewählten Speicherzelle 110 geführte Strommenge, dann wird das digitale Signal (D_OUT) am digitalen Ausgangsknoten 134 hoch gehen und anzeigen, dass die ausgewählte Speicherzelle 110 programmiert ist (d.h. eine „1“ speichert).
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Während eines Schreibvorgangs wird eine Speicherzelle 110 programmiert, indem eine Ladung in den ersten Anschluss 211 (siehe 2A oder 2B) und insbesondere in das Gate oder Gateoxid des Gate-Anschlusses injiziert wird, um die Schwellenspannung der CTFET(s) in der Speicherzelle 110 zu erhöhen. Insbesondere, wie oben erwähnt, weist eine nicht programmierte Speicherzelle eine erste Schwellenspannung auf und wird voraussichtlich einen ersten Strombetrag führen. Während eines Schreibvorgangs wird die Speicherwortleitungsspannung (V_WL), die durch den Speicherwortleitungsspannungsgenerator 170 erzeugt wird, auf einen vorbestimmten Schreibspannungspegel (V_WRITE) eingestellt (z.B. durch Anlegen eines entsprechenden WL_DAC-Signals), der über dem Lese-Spannungsniveau (V_READ) liegt und ausreichend hoch ist, um eine Ladung in das erste Terminal 211 und insbesondere in das Gate oder Gateoxid des Gateanschlusses der zu programmierenden ausgewählten Speicherzelle 110 zu injizieren. Das Injizieren der Ladung erhöht die Schwellenspannung auf mindestens eine zweite Schwellenspannung, die größer ist als die erste Schwellenspannung, und als Folge davon wird von der programmierten Speicherzelle erwartet, dass sie nicht mehr als eine zweite Strommenge leitet, die kleiner ist als die erste Strommenge während eines Lesevorgangs, wenn V_WL auf V_READ eingestellt ist. Die relativ hohe Schreibspannung wird an den ersten Anschluss angelegt, bis der Komparator 130 prüft, ob die ausgewählte Speicherzelle 110 programmiert ist.
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Es ist zu beachten, dass die Referenzwortleitungsspannung (V_REFWL), die während des Schreibvorgangs an die Referenzwortleitung 184 angelegt und verwendet wird, um sicherzustellen, dass die ausgewählte Speicherzelle 110 programmiert wurde, mit derjenigen übereinstimmen kann, die während des Lesevorgangs verwendet wird.
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Alternativ kann die Referenzwortleitungsspannung (V_REFWL) verschoben werden, um eine einzigartige Toleranztesttechnik zu ermöglichen. Mit dieser Toleranztesttechnik wird die Schwellenspannung einer ausgewählten Speicherzelle nicht auf einen Schwellenwert erhöht, der ausreicht, um das Lesen der ausgewählten Speicherzelle entsprechend ihrer Programmierung während eines Lesevorgangs zu ermöglichen, sondern die Schwellenspannung wird über diesen Schwellenwert hinaus auf einen höheren Schwellenwert erhöht. Um dies zu erreichen, wird bei der Überprüfung, ob die ausgewählte Speicherzelle 110 während dieses Schreibvorgangs programmiert wurde oder nicht, die Referenzwortleitungsspannung (V_REFWL) auf ein vorbestimmtes zweites Referenzwortleitungsspannungsniveau (V_REFVVRITE) eingestellt (z.B. durch Anlegen eines geeigneten REFWL_DAC), das sich von dem vorbestimmten ersten Referenzwortleitungsspannungsniveau (V_REFREAD) unterscheidet, das während des Lesevorgangs (wie oben beschrieben) verwendet wird. Das vorgegebene zweite Referenzwortleitungsspannungsniveau (V_REFWRITE) ist spezifisch kleiner als das vorgegebene erste Referenzwortleitungsspannungsniveau (V_REFREAD), so dass die Referenzzelle 120, die mit dem gleichen Komparator 130 verbunden ist, wie die ausgewählte Speicherzelle 110, die programmiert ist, während des Schreibvorgangs einen Referenzstrombetrag leitet, der niedriger ist als das, was sie sonst während eines Lesevorgangs durchführen würde. Das heißt, das vorgegebene zweite Referenzwortleitungsspannungsniveau (V_REFWRITE) kann so eingestellt werden, dass der Referenzstrombetrag während des Schreibvorgangs näher an dem niedrigeren zweiten Strombetrag liegt, der den programmierten Speicherzellen zugeordnet ist, als an dem höheren ersten Strombetrag, der den nicht programmierten Speicherzellen zugeordnet ist. Infolgedessen muss mehr Ladung in den ersten Anschluss 211 der Speicherzelle 110 eingespeist werden, bevor die erforderliche Spannungsdifferenz erreicht wird, die ausreicht, damit das digitale Signal (D_OUT) von niedrig auf hoch umschaltet und anzeigt, dass die Speicherzelle ordnungsgemäß programmiert wurde. Insbesondere kann während des Schreibvorgangs das Niveau der Referenzwortleitungsspannung (V_REFWL) von V_REFWRITE von V_REFREAD auf V_REFWRITE um einen Betrag verringert werden, der dem gewünschten Toleranztest in Millivolt entspricht (d.h. um einen Betrag, der dem gewünschten zusätzlichen Ladungsbetrag entspricht, der in den ersten Anschluss 211 der Speicherzelle injiziert wird). Die Genauigkeit der Toleranztestprüfung wird mit dieser Technik gewährleistet, da eine 1:1-Beziehung zwischen dem Betrag besteht, um den das Referenzwortleitungsspannungsniveau (V_WL) während des Schreibvorgangs verringert wird (d.h. die Differenz zwischen V_REFREAD und V_REFWRITE) und dem Toleranzspannungsbetrag (d.h. dem zusätzlichen Ladungsbetrag, der in das Gate oder Gateoxid des Gate-Anschlusses 211 injiziert wird, um spätere Ladungsverluste auszugleichen).
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Wie vorstehend erwähnt, kann die offenbarte Speicheranordnung ein einmaliger programmierbarer Speicher (OTPM) sein, wobei eine einmal programmierte Speicherzelle weiterhin programmiert bleibt. Alternativ kann die offenbarte Speicheranordnung konfiguriert werden, um eine Neuprogrammierung der Speicherzellen zu ermöglichen, so dass es sich um eine mehrfach programmierbare Speicheranordnung (MTPM) handelt. In diesem Fall wird während eines Löschvorgangs eine Speicherzelle 110 durch Entfernen der injizierten Ladung von dem ersten Anschluss 211 (siehe 2A oder 2B) und insbesondere vom Gate oder Gate-Oxid des Gate-Anschlusses de-programmiert (d.h. gelöscht), um die Schwellenspannung der CTFET(s) in der Speicherzelle 110 zu verringern. In diesem Fall wird die Speicherwortleitungsspannung (V_WL), die durch den Speicherwortleitungsspannungsgenerator 170 erzeugt wird, auf ein vorbestimmtes Löschspannungsniveau (V_ERASE) eingestellt (z.B. durch Anlegen eines entsprechenden WL_DAC-Signals), das zum Schreibspannungspegel im Wesentlichen entgegengesetzt (d.h. ein umgekehrtes Feld) ist, um die Ladung im ersten Anschluss 211 umzukehren. V_ERASE wird auf das erste Terminal angewendet, bis der Komparator 130 prüft, ob die ausgewählte Speicherzelle 110 de-programmiert wurde. Die Referenzwortleitungsspannung (V_REFWL), die während des Löschvorgangs an die Referenzwortleitung 184 angelegt und verwendet wird, um zu prüfen, ob die ausgewählte Speicherzelle 110 programmiert wurde, könnte die gleiche sein wie beim Lesevorgang. Alternativ kann die Referenzwortleitungsspannung (V_REFWL) verschoben werden, um einen eindeutigen Toleranztest zu ermöglichen. In diesem Fall wird bei der Überprüfung, ob die ausgewählte Speicherzelle 110 während dieses Löschvorgangs de-programmiert wurde oder nicht, die Referenzwortleitungsspannung (V_REFWL) (z.B. durch Anlegen eines geeigneten REFWL_DAC) auf ein vorgegebenes drittes Referenzwortleitungsspannungsniveau (V_REFERASE) eingestellt. Das vorgegebene dritte Referenzwortleitungsspannungsniveau (V_REFERASE) ist spezifisch größer als das vorgegebene erste Referenzwortleitungsspannungsniveau (V_REFREAD), so dass die Referenzzelle 120, die mit dem gleichen Komparator 130 verbunden ist, wie die ausgewählte Speicherzelle 110, die programmiert ist, eine Referenzstrommenge während des Löschvorgangs leitet, der höher ist als der, der ansonsten während eines Lesevorgangs geleitet werden würde.
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Es ist zu verstehen, dass die hier verwendete Terminologie zur Beschreibung der offenbarten Strukturen und Methoden dient und nicht als Einschränkung gedacht ist. Gemäß der Verwendung hierin sollen beispielsweise die Singularformen „ein, eine, eines“ und „der/die/das“ auch die Pluralformen umfassen, sofern der Kontext nichts anderes besagt. Zusätzlich spezifizieren die Begriffe „umfasst“, „umfassend“ und/oder „beinhaltet“ gemäß der Verwendung hierin das Vorhandensein von angegebenen Merkmalen, ganzen Zahlen, Schritten, Vorgängen, Elementen und/oder Komponenten, schließen aber nicht das Vorhandensein oder Hinzufügen eines oder mehrerer anderer Merkmale, ganzer Zahlen, Schritte, Vorgänge, Elemente, Komponenten und/oder Gruppen davon aus. Darüber hinaus werden hierin Begriffe wie „rechts“, „links“, „vertikal“, „horizontal“, „oben“, „unten“, „oben“, „oben“, „unten“, „unten“, „unten“, „darunter“, „darunter“, „darüber“, „darüber liegend“, „parallel“, „senkrecht“, etc. verwendet und sollen relative Positionen beschreiben, wie sie in den Zeichnungen ausgerichtet und veranschaulicht sind (sofern nicht anders angegeben). Begriffe wie „berühren“, „in direktem Kontakt“, „aneinanderstoßend“, „direkt angrenzend“, „unmittelbar angrenzend“, „unmittelbar angrenzend an“, usw. sollen anzeigen, dass mindestens ein Element ein anderes Element physisch berührt (ohne dass andere Elemente die beschriebenen Elemente trennen). Der Begriff „seitlich“ wird hierin verwendet, um die relativen Positionen von Elementen zu beschreiben und insbesondere, um anzuzeigen, dass ein Element an der Seite eines anderen Elements im Gegensatz dazu über oder unter dem anderen Element positioniert ist, da diese Elemente in den Zeichnungen ausgerichtet und dargestellt sind. So ist beispielsweise ein Element, das seitlich neben einem anderen Element positioniert ist, neben dem anderen Element, ein Element, das seitlich unmittelbar neben einem anderen Element positioniert ist, direkt neben dem anderen Element und ein Element, das ein anderes Element seitlich umgibt, benachbart zu diesem und begrenzt die äußeren Seitenwände des anderen Elements. Die entsprechenden Strukturen, Materialien, Handlungen und Äquivalente aller Mittel oder Schritte-plus-Funktion-Elemente in den folgenden Ansprüchen sollen jede Struktur, jedes Material oder jede Handlung zur Erfüllung der Funktion in Kombination mit anderen beanspruchten Elementen, wie ausdrücklich beansprucht, umfassen.
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Die Beschreibung der verschiedenen Ausführungsformen der vorliegenden Erfindung wurden zur Veranschaulichung vorgelegt, soll aber nicht abschließend oder auf die offenbarten Ausführungsformen beschränkt sein. Viele Modifikationen und Variationen sind für den Fachmann ersichtlich, ohne vom Umfang und Wesen der beschriebenen Ausführungsformen abzuweichen. Die hierin offenbarte Erfindung umfassen beispielsweise eine einseitige Sensorreferenz und bietet darüber hinaus eine einseitige Toleranztechnik. Die in den Figuren beschriebenen und veranschaulichten Ausführungsformen sind mit Speicherzellen konfiguriert, die Charge-Trapping-NFET-Speicherzellen sind. Die Beschreibung und die Abbildungen sind nicht als einschränkend zu verstehen. Es sollte verstanden werden, dass die Speicherzellen alternativ auch Charge-Trapping-PFET-Speicherzellen sein können. Darüber hinaus ist zu verstehen, dass die Charge-Trapping-NFET-Speicherzellen alternativ unterschiedlich konfiguriert werden können. In beiden Fällen (d.h. bei PFET-Speicherzellen mit Ladungsfallen oder bei NFET-Speicherzellen mit unterschiedlichen Konfigurationen mit Ladungsfallen) wird erwartet, dass die Praxis der Anwendung von NFET - PFET-Duale auf die offenbarten Schaltungen angewendet werden kann. In solchen Anwendungen können NFETS gegen PFETs und umgekehrt ausgetauscht werden und die Versorgungsstufen können ausgetauscht oder geändert werden. So können beispielsweise die Konzepte, die den Komparator 130 beschreiben, problemlos mit PFET- oder NFET-Stromspiegeln und Differenzverstärker-Techniken umgesetzt werden. Auf jeden Fall wurde die hier verwendete Terminologie gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber den auf dem Markt befindlichen Technologien am besten zu erklären oder dem Fachmann das Verständnis der hierin offenbarten Ausführungsformen zu ermöglichen.
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Daher sind oben Ausführungsformen einer Speicheranordnung mit verteilten Charge-Trapping-Referenzzellen offenbart, die eine einseitige Strommessung von Charge-Trapping-Speicherzellen ermöglichen. Diese Speicheranordnung kann ein einmaliges OTPM-Array (Programmable Memory Array) sein oder eine optionale Löschfunktion umfassen, so dass es sich um ein MTPM-Array (Multiple Time Programmable Memory Array) handelt. In jedem Fall umfasst die Speicheranordnung Speicherzellen, Referenzzellen und Komparatoren. Die Speicherzellen sind in Zeilen und Spalten angeordnet, wobei jede Spalte eine entsprechende Referenzzelle und einen entsprechenden Komparator aufweist. Jede Speicherzelle in einer bestimmten Zeile und einer bestimmten Spalte weist Anschlüsse auf, die mit einer gemeinsamen Speicherwortleitung für die gegebene Zeile, mit einer gemeinsamen Speicherbitleitung für die gegebene Spalte und mit Masse verbunden sind. Jede Referenzzelle für eine bestimmte Spalte weist Anschlüsse auf, die mit einer gemeinsamen Referenzwortleitung für alle Referenzzellen, mit einer Referenzbitlinie für die Referenzzelle und mit Masse verbunden sind. Jeder Komparator für eine bestimmte Spalte weist einen Stromspiegel mit einem Referenzabschnitt und einem Speicherabschnitt auf. Der Referenzabschnitt ist mit einer Referenz-Bitleitung und damit mit der Referenzzelle für die gegebene Spalte verbunden und der Speicherabschnitt ist mit einer gemeinsamen Speicher-Bitleitung und damit mit den Speicherzellen in der gegebenen Spalte verbunden. Zusätzlich weist jeder Referenzabschnitt einen Stromspiegelknoten auf und alle Stromspiegelknoten aller Komparatoren in der Speicheranordnung sind elektrisch verbunden. Jede Vergleichsschaltung vergleicht Ströme, die von einer Referenzzelle und einer ausgewählten Speicherzelle während eines Lesevorgangs, um den Programmierzustand der Zelle zu bestimmen, während eines Schreibvorgangs zur Überprüfung der Programmierung und optional während eines Löschvorgangs zur Überprüfung der Löschung geleitet werden. Die an die Speicherwortleitungen und die Referenzwortleitung angelegten Spannungen werden, wie besprochen, selektiv geändert, um eine einseitige Strommessung der Speicherzellen zu ermöglichen, wobei die Speicherzellen unter Verwendung einer Toleranztesttechnik, die das Überschreiben begrenzt, programmiert und optional die Speicherzellen de-programmiert (d.h. gelöscht) werden. Wie vorstehend erläutert, gleicht die offenbarte Konfiguration durch elektrisches Verbinden der Stromspiegelknoten in den Referenzabschnitten aller Komparatoren über die Speicheranordnung Prozessschwankungen zwischen den Referenzzellen und anderen Vorrichtungen innerhalb der Referenzabschnitte der Stromspiegel aus und reduziert dadurch die Auswirkungen von Fehlanpassungen und erhöht die Genauigkeit der Erfassung.
