DE69517265T2 - Speicheranordnung - Google Patents

Description

• Die vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung zum Steuern von Spannungs- und Stromcharakteristika in einer Spannungsversorgungsleitung für eine Speicherzelle, und spezieller, aber nicht ausschließlich, ein Verfahren und eine Vorrichtung zur programmierbaren Steuerung einer Last(kenn)linie in einer Flash- Speicherzelle oder einem Flash-EPROM.
• Unter Bezugnahme auf Fig. 9 besteht eine Flash- Speicherzelle aus einem Einzelfeldeffekttransistor 2 mit einem Floating-Gate bzw. einer Floating-Gate-Elektrode FG, welche verwendet wird, um den Zustand der Zelle zu setzen, und einem Steuerungsgate bzw. Steuerungsgate- Elektrode CG, welche mit einer Wortleitung 8 verbunden ist. Wie hier später beschrieben wird, bewirkt das Anlegen von Programmierspannungen an der Steuerungsgate- Elektrode, der Source- und der Drain-Elektrode einer Zelle im Ruhezustand die Speicherung einer Ladung an der Floating-Gate-Elektrode, wobei die Zelle einen Zustand einnimmt, welcher als eine logische Null bezeichnet wird. Die Steuerungsgate-Elektrode kann im Zusammenwirken mit einer Löschspannung, die an der Source-Elektrode über eine Leitung 10 angelegt wird, eine zuvor gespeicherte Ladung an der Floating-Gate-Elektrode entfernen, wodurch die Zelle in den Ruhezustand zurückgesetzt wird, der als eine logische Eins bezeichnet wird. Flash-Speicher besitzen die Fähigkeit, alle Zellen eines Abschnittes des Speichers gleichzeitig zu löschen, im Gegensatz zum Löschen von einzelnen Zellen. Das Anlegen von Lesespannungen an die Zelle ermöglicht die Bestimmung, ob die Zelle zur Zeit eine logische Eins oder eine logische Null speichert.
• Während des zuvor genannten Programmiervorganges, der für jede Zelle einzeln durchgeführt werden kann, wird die Source-Elektrode, welche zusammen mit Source-Elektroden von anderen Zellen der Matrix durch eine Source-Leitung 10, welche nachstehend als Matrix-Erdungsleitung bezeichnet wird, verbunden ist, mit einem Referenzpotential, beispielsweise Masse, verbunden. Die Steuerungsgate- Spannung einer Zelle, welche auf eine logische Null programmiert werden soll, wird auf eine relativ hohe Spannung Vpp gesetzt, wie etwa plus 12 Volt. Die Drain- Elektroden von mehreren Zellen werden an jeweiligen Bitleitungen miteinander verbunden, wobei an jeder Bitleitung 6 eine Energieversorgung anliegt, um eine vorgegebene Spannung an der Bitleitung zu erzeugen, wenn eine Zelle an dieser Bitleitung programmiert werden soll.
• Geeigneterweise kann die Energie bzw. Energieversorgung an der Bitleitung (und damit an der Drain-Elektrode eines zu programmierenden Transistors) durch einen Source- Folger FET SF zum Anschließen einer Versorgungsspannung angelegt werden, z. B. die oben genannte relativ hohe Spannung Vpp an die Bitleitung 6 über eine Last 32. Der Source-Folger weist eine Gate-Elektrode auf, die durch eine stabile Spannung VST aus einem Spannungsregler betrieben wird, und einen Kanal, der mit einem Ende an die Bitleitung und mit dem anderen Ende an eine Versorgungsquelle über die Last 32 verbunden ist. Daher ist die Zellen-Drain- oder Bitleitungsspannung während der Programmierung wenigstens teilweise durch die Ausgangsimpedanz des Source-Folgers bestimmt. Dies liegt daran, daß ein Source-Folger wie ein Widerstand fungiert, dessen Wert von der daran angelegten Gate-Spannung abhängt, d. h. das Stromniveau, welches durch den Source-Folger hindurchläuft, hängt von der Gate-Spannung ab. Wenn sich die Source-Folger-Drainelektrode auf einer konstanten Spannung befindet, fällt die Bitleitungsspannung an der Source-Elektrode des Source-Folgers ab, sobald der Strombedarf zunimmt, und umgekehrt wächst diese, wenn der Strombedarf abnimmt.
• Wie oben erwähnt wurde, empfängt die Steuerungsgate- Elektrode einer Zelle, welche programmiert werden soll, während der Programmierung eine feste relativ hohe Spannung Vpp. Der von dem Kanal der zu programmierenden Zelle entnommene Strom schwankt in einem Programmierzyklus zwischen einem anfänglichen hohen Strombedarf und einem späteren verringerten Strombedarf. Danach verursacht das Anlegen einer zu programmierenden Speicherzelle auf den oben erwähnten Source-Folger eine Spannungsveränderung auf der Bitleitung, sobald sich der Strombedarf ändert. Wenn der Speicherzellenkanalstrom hoch ist, läßt die Impedanz des Source-Folgers die Spannung relativ stark abfallen und daher ist die Bitleitungsspannung relativ gering; und sobald der Strombedarf durch die Zelle abnimmt, wächst die Bitleitungsspannung an. Das Verhältnis der Bitleitungsspannung zum Laststrom wird vorliegend als die BitleitungsLastkennlinie bezeichnet.
• Da ein Source-Folger für jede Bitleitung vorgesehen werden kann, ist es wünschenswert, daß der Source-Folger physisch klein ist, um den gesamten Chipplatzbedarf zu minimieren. Andererseits ist es wünschenswert, eine Source-Folger-Mindestimpedanz zu haben, wenn der Source- Folger eingeschaltet wird, d. h. während der Programmierung. Soweit wie möglich, wird eine konstante Zellenspannung bei veränderlichem Zellenstrom angestrebt. Dieses Erfordernis legt die Verwendung eines relativ großen Source-Folgers nahe. Folglich muß jede praktische Lösung ein Kompromiß zwischen diesen zwei Erfordernissen sein.
• Zwei Beschränkungen bezüglich der Zellen-Drainspannung sind ein Snap-Back-Effekt und die Zeit, die zum Erreichen der Programmierung benötigt wird. Diese beiden Effekte werden hier nachfolgend beschrieben; und es reicht hier, festzustellen, daß, falls die Zellen-Drainspannung eine obere Grenze übersteigt, ein "Snap-Back" erfolgt, und falls die Zellen-Drainspannung unterhalb einer unteren Grenze liegt, die Zeit, die zum Programmieren benötigt wird, inakzeptabel lang sein wird.
• Wie oben erwähnt wurde, verursachen die Zellencharakteristika, daß die Zellen-Drainspannung zwischen anfänglichen geringen und später hohen Werten während des Laufes einer Programmierung schwankt. Die Zellen-Drainspannung wird auch durch andere Effekte beeinflußt, wie etwa Temperatur, Spannungsversorgungstoleranzen und Prozeßschwankungen. Die gesamte maximale Drainspannung, welche aus allen Effekten hervorgeht, muß niedrig genug sein, um einen Snap-Back-Effekt zu verhindern. Das Gesamtminimum muß hoch genug sein, um ein ausreichend schnelles Programmieren zu erreichen, was zu einer befriedigenden Programmierzeit führt.
• Es wurde herausgefunden, daß das Niveau der Drainspannung, welches einen "Snap-Back" bewirkt, und die Drainspannung, welche eine maximale befriedigende Programmierzeit liefert, von der effektiven Länge der Zelle abhängen. Wenn die effektive Zellenlänge zunimmt, steigt die Snap-Back-Spannung, welche eine obere Grenze für die Drainspannung darstellt, an. Die Zunahme der effektiven Zellenlänge bewirkt auch, daß die Drainspannung für eine bestimmte Programmierzeitdauer zunimmt. Daher bewirkt bei einer "kurzen" Zelle ein relativ niedriges erstes Niveau der Drainspannung einen Snap-Back-Effekt, und ein niedriges zweites Niveau der Drainspannung liefert eine angemessene Programmierzeit. Für eine "lange" Zelle ist ein höheres drittes Niveau der Drainspannung zulässig, bevor ein "Snap-Back" auftritt, und ein höheres viertes Niveau der Drainspannung liefert die selbe angemessene Programmierzeit.
• In einer Anordnung wird die stabile Spannung VST, welche an dem Source-Folger anliegt, so ausgewählt, daß sie einen einzigen Wert für einen erwarteten Bereich von Zellenlängen darstellt. Der ausgewählte Spannungswert muß daher eine Lastkennlinie einstellen mit einer maximalen Drainspannung (entsprechend dem minimalen Zellenkanalstrom während der Programmierung) unterhalb der einen Snap-Back-Effekt verursachenden Drainspannung in einer kurzen Zelle, und einer minimalen Drainspannung (entsprechend dem maximalen Zellenkanalstrom während der Programmierung) oberhalb derjenigen Spannung, welche benötigt wird, um eine ausgewählte Programmierzeit für eine lange Zelle zu erreichen. Diese beiden Grenzen beschränken den Betrieb des Bauelements erheblich.
• Ein früheres Dokument GB-A-2214380 offenbart einen Flash- EPROM, wie er im Oberbegriff von Anspruch 3 angegeben ist. Dieser umfaßt mehrere Speicherzellen, welche jeweils an entsprechenden Bitleitungen angeschlossen sind, wodurch eine Programmierspannung an ausgewählte Zellen angelegt werden kann. Jede der Bitleitungen hat einen Transistor mit variabler Impedanz zum Bereitstellen der Programmierspannung, welcher zwischen einer Spannungsversorgung und der jeweiligen Bitleitung angeschlossen ist, wobei jede Schaltung mit variabler Impedanz einen jeweiligen Steuerungsknoten aufweist. Eine Spannungsreglerschaltung legt eine Spannung an jeden Steuerungsknoten an; und eine Steuerungsschaltung ist vorgesehen, um den Wert der Spannung auszuwählen, wodurch die Spannung nach der Herstellung der Matrix eingestellt werden kann.
• Dementsprechend ist es eine Aufgabe der vorliegenden Erfindung, die oben erwähnten Nachteile wenigstens teilweise zu beheben.
• Nach einem ersten Aspekt der vorliegenden Erfindung wird ein Verfahren zur Steuerung der Lastkennlinie einer Bitleitung in einer Floating-Gate-Transistor-Speicherzelle, wobei die Bitleitung eine Bitleitungstreiberschaltung aufweist, welche eine Steuerungsspannung empfängt, die variiert werden kann, um die Lastkennlinienposition zu verändern, mit folgenden Schritte bereitgestellt:
• a) Bestimmen der effektiven elektrischen Länge des Zellentransistors; und
• b) Programmieren der Steuerungsspannung, welche an der Bitleitungstreiberschaltung anliegt, in Abhängigkeit von der effektiven Transistorlänge, wodurch eine gewünschte Lastkennlinie erreicht werden kann.
• Nach einem zweiten Aspekt der vorliegenden Erfindung wird eine nicht-flüchtige Speichermatrix bereitgestellt, mit: mehreren Speicherzellen, wobei jede Zelle an einem ersten Anschluß davon mit einer jeweiligen von mehreren Bitleitungen verbunden ist, wodurch eine Programmierspannung an ausgewählten Zellen angelegt werden kann, wobei jede der Bitleitungen eine Schaltung mit variabler Impedanz zum Bereitstellen der Programmierspannung aufweist, welche zwischen einer Spannungsversorgung und der jeweiligen Bitleitung angeschlossen ist, wobei jede Schaltung mit variabler Impedanz einen jeweiligen Steuerungsknoten- Spannungsreglerschaltung zum Anlegen einer Spannung an jeden Steuerungsknoten aufweist, einer Steuerungsschaltung zum Auswählen des Wertes der Spannung, wodurch die Spannung nach der Herstellung der Matrix eingestellt werden kann, und einer Lastkennlinien-Testschaltung zum Erfassen einer Spannung und eines Strompunktes auf einer aktuellen Lastkennlinie, wodurch die Steuerungsspannung ausgewählt werden kann.
• Nach einem dritten Aspekt der vorliegenden Erfindung wird eine nicht-flüchtige Speichermatrix bereitgestellt, mit: mehreren Speicherzellen, wobei jede Zelle einen Floating- Gate-Transistor aufweist und an einem ersten Anschluß davon mit einer jeweiligen von mehreren Bitleitungen verbunden ist, wodurch eine Programmierspannung an ausgewählte Zellen angelegt werden kann, wobei jede Bitleitung eine Schaltung mit variabler Impedanz zum Bereitstellen einer Programmierspannung aufweist, welche zwischen einer Spannungsversorgung und der jeweiligen Bitleitung angeschlossen ist, wobei jede Spannung mit variabler Impedanz einen jeweiligen Steuerungsknoten aufweist, einer Spannungsreglerschaltung zum Anlegen einer Spannung an jeden Steuerungsknoten, einer Steuerungsschaltung zum Auswählen des Wertes der Spannung, wodurch die Spannung nach der Herstellung der Matrix eingestellt werden kann, und einer Zellenlängentestschaltung zum Bestimmen der effektiven elektrischen Länge des Floating-Gate-Transistors, wodurch die Steuerungsspannung ausgewählt werden kann, wobei die Zellenlängentestschaltung eine Testzelle mit einer Floating-Gate- und einer Steuerungsgate-Elektrode aufweist, welche miteinander kurzgeschlossen sind.
• Nach einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zur Steuerung der Lastkennlinie eines Kennlinientreibers in einer integrierten Schaltung bereitgetsellt, wobei der Kennlinientreiber einen Steuerungsknoten aufweist, wobei das Verfahren umfaßt: Bereitstellen eines Testkennlinientreibers, der einen Steuerungsknoten aufweist, und Bestimmen einer Lastkennlinie des Testkennlinientreibers als die Lastkennlinie des Kennlinientreibers, indem ein Steuerungssignal an die Steuerungsknoten des Kennlinientreibers und des Testkennlinientreibers angelegt wird, eine vorgegebene Stromsenke an einem Ausgang des Testkennlinientreibers angelegt wird und die Spannung an dem Ausgang als ein Maß für die Last- · kennlinie des Testkennlinientreibers gemessen wird.
• Die Erfindung wird nun lediglich beispielhaft mit Bezugnahme auf die beigefügte Zeichnung beschrieben. In dieser zeigt:
• Fig. 1 ein Diagramm, in welchem die Änderung der Drainspannung, welche einen Snap-Back-Effekt verursacht, und die Änderung der Drainspannung, welche eine vorgegebene Programmierzeit liefert, dargestellt sind, beide Änderungen bezüglich der effektiven Zellenlänge und einem Bitleitungsarbeitsspannungsbereich einer nicht-flüchtigen Flash-Speicherzelle;
• Fig. 2 ein Diagramm, welches eine Bitleitungs- Lastkennlinie für eine nicht-flüchtige Flash- Speicherzelle zeigt;
• Fig. 3 ein Schaltungsdiagramm einer Steuerungsanordnung zum Festlegen der Programmierbedingungen in einer nicht-flüchtigen Floating-Gate-Speicherzelle;
• Fig. 4 ein Ausführungsbeispiel einer Vorrichtung zum Lastkennlinien-Positionieren in einer nichtflüchtigen Speicherzelle entsprechend der Erfindung;
• Fig. 5 eine Diagrammdarstellung der Bitleitungs-Lastlinien, welche durch die Vorrichtung nach Fig. 4 erzeugt werden;
• Fig. 6 eine Schaltung zum Schätzen bzw. Berechnen der effektiven elektrischen Länge einer Speicherzelle in einer nicht-flüchtigen Speichermatrix;
• Fig. 7 ein Testflußdiagramm zum Programmieren der Position einer Lastkennlinie für eine nichtflüchtige Speicherzelle;
• Fig. 8 ein Schaltungsdiagramm einer Schnittstellenschaltung zur Verwendung in der Vorrichtung nach Fig. 4;
• Fig. 9 ein Schaltungsdiagramm, welches das Anlegen von Programmier-, Lösch- und Lesespannungen an eine Floating-Gate-Speicherzelle darstellt;
• Fig. 10 ein teilweise Blockdiagramm einer Flash- Speichermatrix, welche Floating-Gate-Speicherzellen verwendet; und
• Fig. 11 eine Tabelle von Spannungen, welche an die Floating-Gate-Zellen in einer Flash-Speichermatrix angelegt werden.
• In den Figuren bezeichnen die gleichen Bezugsziffern die gleichen Teile.
• Beim Programmieren einer Einzeltransistor-Speicherzelle in einem Flash-EPROM nach diesem Beispiel ist es notwendig, eine Drainspannung bereitzustellen, welche innerhalb bestimmter oberer und unterer Spannungsgrenzen gehalten wird, um einen Programmierzyklus mit Zuverlässigkeit bezüglich der richtigen Dateneingabe in die Zelle vollständig durchzuführen. Der von der Zelle während des Programmierzyklus entnommene Strom schwankt, und somit wird eine Spannungsquelle für die Bitleitung, an welche die Drain- Elektrode des Transistors angeschlossen ist, benötigt, um eine Spannung zu liefern, welche innerhalb dieser oberen und unteren Grenzen bleibt, unabhängig von dem Strom durch die Bitleitung und unabhängig von Temperatureffekten, Versorgungstoleranzen und Prozeßschwankungen.
• Fig. 1 zeigt die Drainspannung (aufgetragen) gegen die effektive Länge einer Einzeltransistor-Speicherzelle, welche in einem Flash-EPROM verwendet wird, und die Bezugszahl 100 bezeichnet die maximale Drainspannung in Bezug auf die effektive Länge, ohne daß ein "Snap-Back" verursacht wird. Ein Snap-Back-Effekt ist ein zerstörender Effekt innerhalb eines FET, der zuvor als durch parasitäre Bauelemente in der FET-Struktur verursacht beschrieben wurde. Spannungen innerhalb der Struktur können das Einschalten der parasitären Bauelemente verursachen und ungewünscht hohe Stromflüsse bewirken, welche möglicherweise zu einem Schaden führen. Im Falle einer zu programmierenden Floating-Gate-FET-Zelle wird die Steuerungsgate-Elektrode auf der zuvor diskutierten relativ hohen Spannung Vpp von beispielsweise plus 12 Volt gehalten; und es wurde herausgefunden, daß, falls die Drainspannung eine obere Grenze überschreitet, unter diesen Bedingungen die Floating-Gate-FET-Zelle einen Snap-Back- Effekt erfahren kann. Der tatsächliche Grenzwert ist sowohl prozeßabhängig als auch abhängig von der Länge der Zelle. Die maximale an eine Zelle angelegte Drainspannung muß dementsprechend unterhalb des Snap-Back-Niveaus bleiben.
• Es wird sich zeigen, daß die Snap-Back Charakteristik derart ist, daß für Zellen mit wachsender effektiver elektrischer Zellenlänge höhere Drainspannungen möglich sind, bevor ein Snap-Back-Effekt auftritt.
• Die Bezugsziffer 102 bezeichnet die Programmierzeitcharakteristik, d. h. die minimale Drainspannung, die notwendig ist, um eine maximal erlaubte Programmierzeit, wie etwa 5 Mikrosekunden, für einen Programmierzyklus zu erreichen. Diese Charakteristik ist gegen die effektive elektrische Zellenlänge aufgetragen.
• Wenn die Länge der Floating-Gate-Zelle wächst, muß die über dem Kanal angelegte Spannung zunehmen, falls eine vorgegebene Programmierzeit erreicht werden soll. Folglich zeigt sich, daß mit zunehmender effektiver elektrischer Zellenlänge die Programmiercharakteristik ansteigt. Die in der Fig. I gezeigte Programmierzeit- Charakteristik ist so ausgewählt, daß sie ein Grenzwert ist, der eine Spannung repräsentiert, welche benötigt wird, um die maximal zulässige Programmierzeit bereitzustellen.
• Die Bezugsziffer 103 bezeichnet die Spannungsschwankung, welche beim Programmieren einer Zelle auftreten kann. Diese Schwankung ist teilweise bedingt durch den sich verändernden Zellenstrom während eines Programmierzyklus, der eine Schwankung der angelegten Spannung verursacht, und teilweise durch Toleranzen im Spannungsversorgungsniveau, Schwankungen der Temperatur und der Prozeßwerte bzw. Prozeßkennwerte.
• Unter Bezugnahme auf Fig. 2 zeigt die Bezugsziffer 110 eine Bitleitungs-Lastkennlinie, d. h. die Beziehung der Drainspannung zum Kanalstrom für einen Flash- Speicherzellen-Transistor mit einem Source-Folger-FET, der die Bitleitungsspannung (Zellen-Drainspannung) zuführt und mit der Drain-Elektrode des Zellentransistors verbunden ist. Wenn eine Zelle programmiert werden soll, wird eine relativ hohe Spannung von beispielsweise 12 Volt an die Steuerungsgate-Elektrode der Zelle angelegt und diese bewirkt anfänglich, daß die Zelle einen Kanalstrom im Punkt I1 entnimmt, wie es in Fig. 2 gezeigt ist. Bei einem solchen Strom erzeugt der Source-Folger eine Bitleitungsspannung von V1 an der Zellen-Drain- Elektrode. Während des Programmierzyklus fällt der Strombedarf durch den Kanal der Zelle, die programmiert wird, auf ein zweites Niveau I2 ab. Bei diesem Strom erzeugt der Source-Folger eine Bitleitungsspannung von V2. Der Spannungsbereich V1-V2 wird durch die oben genannten Versorgungs-, Temperatur- und Prozeßschwankungen vergrößert, und das gesamte Ausmaß dieses Bereiches ist durch die mit 103 bezeichnete Linie in Fig. 1 dargestellt.
• Unter erneuter Bezugnahme auf Fig. 1 bezeichnet die Bezugsziffer 104 einen Drainspannungsbereich, der einen Betrieb einer Zelle mit einer Länge zwischen den zwei Werten 105 und 106 einer effektiven elektrischen Zellenlänge erlaubt. Diese Werte stellen die extremen Zellenlängenwerte dar, welche in verschiedenen Speichermatrizen auftreten können. Eine minimale Drainspannung 108 des Drainspannungsbereiches entspricht der Drainspannung, welche durch die Programmierzeitcharakteristik für die maximale Zellenlänge 106 definiert ist, während die maximale Spannung 109 diejenige ist, welche durch die Snap-Back- Charakteristik für die minimale Zellenlänge 105 definiert ist.
• Die Verwendung dieses einzelnen Bereiches, ohne die Zellenlänge zu berücksichtigen, begrenzt die Drainspannungs verschiebung, welche für jede spezielle Zelle verwendet werden kann. Wenn beispielsweise eine aktuelle Zelle eine Länge 107 hat und obwohl der minimale Drainspannungswert des Bereiches 104 in der Nähe des korrekten Wertes der aktuellen Zelle 107 ist, könnte eine beträchtlich höhere Spannung als das Maximum des Bereiches 104 in der Zelle 107 ermöglicht werden, ohne die Snap-Back-Charakteristik zu überschreiten. Außerdem könnte der Mittelpunkt des Drainspannungsbereiches für die Zelle 107 höher liegen.
• Die beschriebenen Ausführungsbeispiele verhindern die Einschränkung des Drainspannungsbereiches auf diese Weise, indem die effektive elektrische Länge der Zelle berücksichtigt wird. Demnach hat der Drainspannungsbereich einer Zelle von einer bestimmten Länge einen Mittelpunkt, der ungefähr auf halbem Wege zwischen den Niveaus der Drainspannungen liegt, welche durch die Snap-Back- und Programmierzeitcharakteristik für diese Zellenlänge bestimmt sind. Dies führt zu einer erhöhten zulässigen Veränderung der Drainspannung, und gleichzeitig werden verringerte Programmierzeiten erreicht. Andererseits werden größere Temperatur- oder Versorgungsspannungsschwankungen von dem Speicher erlaubt.
• Gemäß Fig. 3 hat eine Floating-Gate-Speicherzelle 120 für einen Flash-EPROM eine Drain-Elektrode 121, welche mit einer Bitleitung 122 verbunden ist. Die Bitleitung 122 ist auch mit anderen Speicherzellen in einer Matrix verbunden, die nicht gezeigt ist. Die Bitleitung 122 ist ferner mit einer Spannungsversorgung 123 von einem Niveau Vpp von ungefähr 12 Volt über den Kanal eines Source- Folger-FET 125 und einer aktiven Last 124 verbunden, welche aus einer Reihenschaltung eines p-Kanals FET 128 und eines n-Kanal FET 129 besteht. Die Gate-Elektrode des p- Kanals FET 128 ist schaltbar, wie es in Fig. 3 bildhaft durch einen Schalter 132 dargestellt ist. Wenn die Gate- Elektrode mit dem Erdungsknoten 133 verbunden ist, wird der FET 128 zum Freigeben der aktiven Last während der Programmierung eingeschaltet. Wenn die Gate-Elektrode mit dem Versorgungsknoten 123 verbunden ist, ist der FET 128 ausgeschaltet und damit die aktive Last abgetrennt. Die Gate-Elektrode des Source-Folgers 125 wird über einen Spannungsregler 126 versorgt, der einen Steuerungseingang 127 und einen Versorgungseingang am Knoten 123 zum Empfangen von Vpp aufweist.
• Wenn im Betrieb gewünscht wird, die Zelle 120 zu programmieren, wird der Gate-Anschluß 130 der Zelle mit einer hohen Spannung Vpp, beispielsweise 12 Volt, versorgt, und die Source-Elektrode 131 der Zelle wird auf das Erdungspotential abgesenkt. Wie es im Stand der Technik bekannt ist, können die Source-Anschlüsse 131 von mehreren Speicherzellen miteinander verbunden sein, und es kann eine beachtliche Zeit vergehen, bis die Source-Elektroden auf das Erdungspotential abgesenkt sind. Nachdem diese Zeit verstrichen ist, wird die Gate-Elektrode des FET 128 mit dem Knoten 133 verbunden, um den FET 128 einzuschalten, und der erste Eingangsanschluß 127 zu dem Spannungsregler 126 wird mit einem "EIN" Potential versorgt, welches bewirkt, daß der Spannungsregler 126 eine stabile Spannung der Gate-Elektrode des Source-Folgers FET 125 zuführt. Die Wirkung dieser stabilen Spannung besteht darin, daß der Source-Folger eingeschaltet wird, wodurch die Bitleitung 122 mit dem Versorgungsspannungsknoten 123 über die aktive Last 124 verbunden wird.
• Während der Programmierung entnimmt die Zelle 120 anfangs einen relativ hohen Strom aus der Bitleitung 122, jedoch nimmt das Niveau dieses Stromes während des Programmiervorganges ab. Die Impedanz des Source-Folgers FET 125 und der aktiven Last 124 führt zu einer Spannung auf der Bitleitung 122, welche anfangs relativ gering ist, jedoch auf einen relativ hohen Wert ansteigt, wie es in Fig. 2 gezeigt ist.
• Unter Bezugnahme auf Fig. 4 hat eine ähnliche Floating- Gate-Speicherzelle 120 eine Bitleitung 122, welche mit einer Spannungsversorgung 123 über einen Source-Folger FET 125 verbunden ist, an dessen Gate-Elektrode ein Spannungsregler 126 angeschlossen ist. Jedoch hat in diesem Fall der Spannungsregler nicht nur einen ersten Steuerungsanschluß 127, sondern auch einen zweiten Steuerungsanschluß 301, mit welchem eine Spannungsreglersteuerungsschaltung 302 verbunden ist. Die Spannungsreglersteuerungsschaltung 302 hat andererseits einen Steuerungseingang 303, der mit einer Latch- bzw. Speicherschaltung 304 verbunden ist, welche eine Vielzahl von Ausgangssignalen auf einer Leitung 303 aufweist, um den Betrieb des Spannungsreglers 126 zu verändern, um einen gewünschten Spannungsbereich für die Bitkennlinie 122 während eines Programmierzyklus auszuwählen. Die Speicherschaltung 304 umfaßt einen ersten Steuerungseingang 305 und einen zweiten Steuerungseingang 306, um die Einstellung der Speicherschaltung 304 zu verändern.
• In dem vorliegend beschriebenen Ausführungsbeispiel besteht die Speicherschaltung 304 aus mehreren sog. "UPROM" Bauelementen, von denen jedes zwei kreuzgekoppelte Floating-Gate-Einzeltransistorzellen aufweist. Eine der Zellen ist auf eine logische Null programmiert, um ein Ausgangssignal für das UPROM Bauelement auf einer logischen Eins zu liefern, und die andere der Zellen ist auf eine logische Null programmiert, um einen Bauelementausgang auf einer logischen Null zu liefern.
• Der Kanal des Source-Folgers FET 125 ist über eine aktive Last, nämlich die in Reihe geschalteten Kanäle eines ersten n-Kanals FET 310 und eines ersten p-Kanals FET 311, mit dem Spannungsversorgungsanschluß 123 verbunden. Ein Knoten 312 gemeinsam mit dem ersten n- und dem zweiten p- Kanal FET 310, 311 ist mit dem zweiten Steuerungsanschluß der Speicherschaltung 304 verbunden. Die Gate-Elektrode des ersten n-Kanal FET 310 ist mit einem positiven Versorgungsanschluß 123 verbunden, der im vorliegenden Beispiel der 12 Volt Vpp Versorgungsspannung entspricht, welche für die Gate-Elektrode des Zellentransistors 120 verwendet wird.
• Die Schaltung weist auch einen Testzweig auf, der einen Testzweig-Source-Folger FET 320 und eine Testzweig- Lastanordnung aufweist, welche die Reihenverbindung der Kanäle von einem Testzweig-n-Kanal FET 321 und einem Testzweig-p-Kanal FET 322 umfaßt. Die Gate-Elektrode des Testzweig-n-Kanals FET ist mit dem Versorgungsknoten 123 und das entfernte Ende des Kanals des Testzweig-p-Kanals FET 322 ist auch mit dem positiven Versorgungsknoten 123 verbunden.
• Die Gate-Elektroden des ersten p-Kanäls FET 311 und des Testzweig-p-Kanals FET 322 sind mit einer Steuerungsschaltung verbunden. Die Steuerungsschaltung wird von einer zweiten positiven Versorgungsspannung Vcc eines Niveaus betrieben, welches geringer als das zuvor beschriebene, relativ hohe Vpp Niveau ist. Die Steuerungsschaltung besteht aus einem ersten Zweieingangs-NAND-Gatter 330, dessen Ausgang mit der Gate-Elektrode des ersten p- Kanal FET 311 über eine erste Schnittstelle 340 verbunden ist, und einem zweiten Zweieingangs-NAND-Gatter 311, dessen Ausgang mit der Gate-Elektrode des Testzweig-p-Kanals FET 322 über eine zweite Schnittstelle 341 verbunden ist. Die ersten und zweiten Schnittstellen 340, 341 ermöglichen ein zuverlässiges Schalten der jeweiligen p-FET 311, 322, deren Drainpotentiale durch die NAND-Gatter 330, 331 auf etwa 12 Volt liegen, deren Ausgänge auf wesentlich geringeren Spannungen liegen, z. B. 3 Volt. Ein Beispiel einer Schaltung einer Schnittstelle wird hier später mit Bezugnahme auf die Fig. 8 der beigefügten Zeichnung beschrieben. Bei dem vorliegend beschriebenen Ausführungsbeispiel sind die Schnittstellen 340, 341 invertierende Bauelemente, d. h. ein hohes Eingangsniveau führt zu einem geringen Ausgangsniveau und umgekehrt. Die Eingaben an dem ersten NAND-Gatter 330 werden durch die ersten und zweiten Eingänge 332, 333 bereitgestellt. Der zweite Schaltungseingang 333 ist über einen Inverter 334 mit einem zweiten Eingang 335 des zweiten NAND-Gatters 331 ver bunden. Der erste Eingang des zweiten NAND-Gatters 331 ist mit einem logischen Hochniveau-Eingang 336 verbunden.
• Das von dem Transistor 321 entfernte Ende des Kanals des Testzweig-Source-Folger-FET 320 ist mit einer Adressenanschlußstelle 344 über eine chipexterne Treiberschaltung 346 verbunden.
• Die oben mit Bezugnahme auf Fig. 4 beschriebene Schaltung ist in drei Modi betreibbar, nämlich einem ersten Testmodus, in welchem der Drainspannungsbereich bestimmt wird, einem zweiten Einstellmodus, in welchem die Schwankung bzw. Ausdehnung des Bereiches programmiert wird, um einen gewünschten Bereich zu erhalten, und einem dritten Modus, in welchem die mit der Bitleitung 122 verbundenen Zellen programmiert werden können.
• In dem ersten Testmodus wird der zweite Eingang 333 des ersten NAND-Gatters 330 hoch (High) gesetzt, so daß der Ausgang des ersten NAND-Gatters 330 auf ein niedriges (Low) Niveau geht. Als Ergebnis davon liefert die Schnittstelle 340 ein Hoch-Potential an die Gate- Elektrode des ersten p-Kanals FET 311, der ausgeschaltet wird, wodurch der "wirkliche" Bitleitungsschaltkreis, der mit dem Source-Folger 125 und der Bitleitung 122 verbunden ist, effektiv isoliert wird. Wenn der zweite Eingang 333 durch den Inverter 334 invertiert wird, um den zweiten Eingang des zweiten NAND-Gatters 331 zu bilden, ist dann der zweite Eingang 335 auf einem niedrigen (Low) Niveau. Da das zweite NAND-Gatter 331 an seinem ersten Eingang ein logisches Hoch (High) empfängt, ist der Ausgang des zweiten NAND-Gatters 331 auf einem hohem (High) Niveau, und der p-Kanal Test-FET 322 schaltet über die zweite Schnittstelle 341 ein, wodurch der Testzweig aktiviert wird.
• Sodann wird eine Last, die typisch für den durch eine Speicherzelle, die programmiert wird, entnommenen Strom ist, an der Adressenanschlußstelle 344 angelegt. Ein sol cher Strom kann beispielsweise 500 Mikroampere betragen. Nach Anlegen dieser Last 350 an die Adressenanschlußstelle liefert der Test-Source-Folger 320 den Strom über den chipexternen Treiber 346 an die Last. Teststromlasten 350 sind in Testvorrichtungen wohlbekannt und deren Darstellung ist rein illustrativ.
• Eine Spannungsmeßvorrichtung, wie etwa ein digitales Voltmeter 351, wird an der Adressenanschlußstelle 344 angelegt, und der gemessene Betrag der Spannung wird festgehalten. Alternativ können automatische Testeinrichtungen derartige Funktionen ohne Einwirkung eines Bedieners durchführen. Wie nachfolgend noch bemerkt wird, wird die Spannung an der Adressenanschlußstelle 344 verwendet, um die Lastkennlinie für die Speichermatrix zu charakterisieren.
• Sodann wird eine Abschätzung der effektiven elektrischen Zellenlänge erhalten, indem beispielsweise eine Korrelation mit einem Lesestrom einer ungebrauchten bzw. fabrikneuen Zelle hergestellt wird, oder durch Verwendung einer Schaltung, wie sie im Zusammenhang mit der Fig. 6 später noch beschrieben wird. Eine ungebrauchte Zelle ist eine solche, welche nach der Herstellung noch nicht programmiert oder elektrisch gelöscht wurde. Alle Zellen werden mit Hilfe von Ultraviolettlicht (wie in einem EPROM) in einer letzten Stufe des Herstellungsprozesses gelöscht. Auf diese Weise wird jegliche Ladung entfernt, welche als Folge der Herstellung an der Floating-Gate-Elektrode eingefangen sein kann, und eine Matrix von gelöschten Zellen erhalten. Diese Zellen zeigen eine sehr enge Verteilung von Schwellenspannungen (-100 mv), falls diese gemessen werden. (Nach einem elektrischen Löschvorgang kann diese Verteilung in der Größenordnung von ungefähr 2 V breit sein). Die Lesespannung von diesen Zellen wird dann ebenfalls eine enge Verteilung haben, und der Absolutwert der Lesespannung kann mit der effektiven elektrischen Länge der Zelle in Bezug gebracht werden. Die Lesespannung wird gemessen, nachdem an die Zelle eine Spannung eines vorge gebenen Niveaus angelegt wird, beispielsweise etwa 1 Volt. Ein Nachteil dieser Methode besteht darin, daß sie nur an Zellen durchgeführt werden kann, welche mit Hilfe von Ultraviolettlicht gelöscht wurden, was in der Größenordnung von einer halben Stunde dauert. Die Adressenanschlußstellen-Spannung und die effektive Zellenlänge können dann an eine Verweistabelle angelegt werden, und es werden Entscheidungen getroffen, ob die durch den Spannungsregler 126 erzeugte Spannung zu einer zulässigen Ladungskennlinie führt oder ob die durch den Spannungsregler 126 erzeugte Spannung erhöht oder erniedrigt werden muß. Falls Änderungen an dem Ausgang des Spannungsreglers notwendig sind, werden sodann in dem zweiten Einstellbetriebsmodus geeignete Programmierspannungen an den Steuerungseingang 305 des UPROM Schaltkreises 304 angelegt, in welchem beispielsweise drei UPROM Zellen als Zwischenspeicher fungieren können. Bei Verwendung von zusammen drei Zellen können acht verschiedene Reglerausgaben erzielt werden.
• Der Effekt der Veränderung der Reglerausgabe besteht darin, verschiedene Gate-Spannungen zum Anlegen an die Gate- Spannungen der Source-Folger 125 und 320 bereitzustellen. Durch Anlegen von verschiedenen Gate-Spannungen an einen Source-Folger FET wird bewirkt, daß der Kanalwiderstand der FET 125, 320 sich je nach der angelegten Gate- Spannung verändert. Dies führt umgekehrt dazu, daß sich die Lastkennlinie der durch den FET versorgten Bitleitung verändert.
• Gemäß Fig. 5 werden vier solcher Lastkennlinien 501, 502, 503 und 504 dargestellt. (Lediglich vier Lastkennlinien sind jedoch zur leichteren Veranschaulichung gezeigt.) Die Lastkennlinie 501 entspricht dem Source- Folger mit höchstem Widerstand, mit anderen Worten mit dem niedrigsten Wert der angelegten Gate-Spannung. Folglich führt ein Anfangsstrom I1 bei einer zu einer Lastkennlinie 501 gehörigen Speicherzelle 120 zu einer Anfangsspannung V11 am Beginn eines Programmiervorganges, und ein Endstrom I2 führt zu einer Endspannung V21 am Ende eines Programmiervorganges. Im Gegensatz dazu entspricht die Lastkennlinie 504 dem geringsten Wert des Widerstandes, mit anderen Worten der höchsten Gate-Spannung des Source-Folgers. Bei der Lastkennlinie 504 führt ein Anfangsstrom I1, der einer zu programmierenden Zelle zugeführt wird, zu einer Spannung von V14, und ein Endstrom I2, der an die Zelle angelegt wird, erzeugt eine Bitleitungsspannung von V24 am Ende des Programmiervorganges. Somit gilt der Spannungsbereich 103 (siehe Fig. 1) der Bereich V11-V21 für die niedrigste angelegte Gate- Spannung und der Bereich V14-V24 für die höchste angelegte Gate-Spannung.
• Unter erneuter Bezugnahme auf Fig. 4 wird in dem dritten Betriebsmodus der zweite Eingang 333 des ersten NAND- Gatters 330 auf ein niedriges (Low) Niveau gelegt, was bewirkt, daß der p-Kanal Test-FET 322 ausgeschaltet wird, und bewirkt, daß der erste p-Kanal FET 311 eingeschaltet oder ausgeschaltet wird, je nach dem Zustand des ersten Einganges 332 des ersten NAND-Gatters 330. Wenn der erste p-Kanal FET 311 eingeschaltet ist und ein "Programmier"- Signal an dem Eingang 127 des Spannungsreglers 126 angelegt wird, erzeugt der Spannungsregler 126 eine Ausgangsspannung, welche durch den zuvor programmierten Zustand der UPROM Schaltung 304 bestimmt ist, wobei diese Spannung an dem "wirklichen" Zweig angelegt wird, der aus dem Source-Folger FET 125 und der Bitleitung 122 besteht.
• Unter Bezugnahme auf Fig. 6 ist ein Anschluß bzw. Anschlußkontakt 300 mit dem Erdungspotential 401 über die Reihenschaltung der Kanäle eines ersten n-Kanals FET 402, eines zweiten n-Kanals FET 403 und eines EPM Bauelements 404 verbunden. Das EPM Bauelement 404 ist ein ähnliches Bauelement wie und in der Größe vergleichbar mit einer Floating-Gate-Speicherzelle, hat jedoch eine Steuerungsgate-Elektrode, die galvanisch mit der Floating-Gate- Elektrode gekoppelt ist. In dem vorliegenden Ausführungsbeispiel sind die Abmessungen des EPM Bauelements mit Ausnahme der Breite diejenigen einer Floating-Gate- Speicherzelle, wobei die Breite des EPM Bauelements ungefähr 15 mal größer als diejenige der Speicherzelle ist. Der erste n-Kanal FET 402 hat eine Steuerungsgate- Elektrode, welche mit einem ersten Steuerungsanschluß 410 verbunden ist. Der zweite n-Kanal FET 403 hat eine Steuerungsgate-Elektrode, welche mit einem zweiten Eingangsanschluß 411 verbunden ist, und die verbundenen Gate- Elektroden der EPM Zelle 404 sind wahlweise mit einem Versorgungsknoten 420 über einen Hochspannungsschalter 421 verbindbar, der ebenfalls von dem Eingangsanschluß 411 aus gesteuert wird.
• Im Betrieb werden logische Eingaben auf Hoch-Niveau an die zwei Eingangsanschlüsse 410 und 411 angelegt. Das Anlegen von Spannungen auf logischem Hoch-Niveau an die Anschlüsse 410 und 411 bewirkt, daß der erste und zweite n- Kanal FET eingeschaltet wird. Der Versorgungsknoten 420 des Hochniveau-Spannungsschalters ist mit einer vorgegebenen Spannung, z. B. plus 5 Volt, gekoppelt. Die Hoch- Eingabe am Anschluß 411 bewirkt, daß diese Spannung an die Gate-Elektrode der EPM Zelle 404 angelegt wird. Ein vordefiniertes Potential, beispielsweise im Bereich von einem Volt, wird durch eine Spannungsquelle 440 an dem Anschluß 400 angelegt, und der Stromfluß an dem Anschluß 400, der durch das EPM Bauelement fließt, wird durch eine Strommeßvorrichtung 441, typischerweise ein digitales Strommeßgerät, gemessen.
• Aus dem gemessenen Wert des Stromes kann die Steilheit (Durchgriff) des EPM Bauelements berechnet werden. Da der Kehrwert der Steilheit eines derartigen Bauelements in Bezug zur elektrischen Gate-Länge steht, ist es möglich, die effektive elektrische Länge des EPM Bauelements zu berechnen, welche dieselbe ist wie diejenige der Zellen des Speichers. Dieser Wert wird verwendet, um die Ausgabe des Spannungsreglers 126 einzustellen.
• Es wird nun auf Fig. 7 Bezug genommen, welche ein Flußdiagramm des mit Bezug auf die Fig. 4 und 6 oben beschriebenen Programmiervorganges angibt.
• Im Block 500 wird die Programmierungs(mode)-Einstellung eingegeben. Der Programmiervorgang hat zwei Zweige 501 und 502, welche der Bestimmung der aktuellen Lastkennlinienposition bzw. der Bestimmung der effektiven elektrischen Länge der Zelle entsprechen.
• Im Zweig 501 wird das Testsignal PGTEST, welches an dem zweiten Eingangsanschluß 333 von zwei Eingangs-NAND- Gattern 330 angelegt wird, auf ein hohes (High) Niveau gelegt. In dem nachfolgenden Block 511 wird ein Strom an der Adressenanschlußstelle 340 entnommen, und im Block 512 wird die an der Adressenanschlußstelle geladene Anschlußstellenspannung gemessen. Dieser gemessene Wert wird aufgenommen, und im Block 513 wird das Signal PGTEST am Eingangsanschluß 333 auf ein logisch niedriges (Low) Niveau zurückgesetzt.
• Im Zweig 502 setzt der erste Block 520 das Signal DMA, welches an den ersten Eingangsanschluß 410 angelegt ist, und das Signal VTTEST, welches an dem zweiten Eingangsanschluß 411 angelegt ist, auf logisch Hoch (High). In dem nachfolgenden Block 521 wird die Spannung Vpp, welche an dem Anschluß 420 anliegt, gesetzt, und die Spannung, welche an dem Anschluß 10 PAD 400 angelegt ist, wird auf ungefähr ein Volt gesetzt. Im nächsten Block 522 wird der Strom am Anschluß 400 gemessen und aufgezeichnet; und in dem letzten Block 523 des zweiten Zweiges 502 werden die Eingabesignale DMA und VTTEST, welche an den Eingangsanschlüssen 410 und 411 anliegen, auf ein logisch niedriges (Low) Niveau zurückgesetzt.
• Die gemessenen Werte von jedem der zwei Zweige, nämlich die Spannung, welche der aktuellen Position der Lastkennlinie entspricht, und der Strom, der der effektiven elektrischen Zellenlänge entspricht, werden sodann an eine Verweistabelle 530 zugeführt, und auf der Grundlage der Ausgabe dieser Verweistabelle wird in dem Block 531 bestimmt, ob es notwendig ist, die Lastkennlinieneinstellung zu erhöhen oder zu erniedrigen. Falls eine Veränderung in der Lastkennlinieneinstellung notwendig ist, werden dann alle normalen und redundanten Bitleitungen durch Deaktivierung der Transistoren 311 (Block 532) deaktiviert, gefolgt durch eine Programmierung der UPROM Schaltungen 403 im Block 533. Nachdem die Programmierung erfolgt ist, werden im Block 534 die normalen und redundanten Bitleitungen wieder in Betrieb gesetzt, und es wird die Programmierung der UPROM Schaltung inaktiviert. Schließlich wird im Block 535 der Test- oder Programmiermodus verlassen und der Normalbetrieb kann beginnen. Falls jedoch im Block 531 keine Änderung der Lastkennlinieneinstellung als notwendig angesehen wird, führt ein zweiter Zweig 540 direkt zu dem Block 535.
• Eine Schnittstellenschaltung wird nunmehr mit Bezugnahme auf Fig. 8 der beigefügten Zeichnung beschrieben.
• Die Schnittstellenschaltung hat ein Paar von kreuzgekoppelten p-Kanal FET 801 und 802, welche eine bistabile Anordnung bilden. Die Drain-Elektroden von jedem der Transistoren 801 und 802 sind gemeinsam mit einem positiven Versorgungsknoten 803 verbunden. Im Betrieb empfängt der positive Versorgungsknoten 803 eine hohe positive Spannung, beispielsweise plus 12 Volt. Die Source des Transistors 801 bildet einen Ausgangsknoten 804. Der Ausgangsknoten 804 ist mit einem Ende des Kanals eines n-Kanals FET 805 verbunden, und das andere Ende des Kanals des Transistors 805 ist mit Erde 806 über die parallel verbundenen Kanäle eines vierten und fünften Endkanals FET 807 und 808 verbindbar. Die Source des p-FET 802 bildet einen zweiten Ausgangsknoten 810, und der Knoten 810 ist mit einem Ende eines sechsten n-FET 811 verbunden. Das andere Ende des Kanals des sechsten FET 811 ist mit Erde 806 über den Kanal eines siebten FET 812 verbunden. Die Gate-Elektroden des dritten und sechsten FET 805, 811 sind gemeinsam mit einem Vorspannungsanschluß 813 verbunden, der im Betrieb ein ausreichend hohes Potential empfängt, um den dritten und sechsten FET vollständig leitend zu halten. Die Gate-Elektrode des vierten FET 807 ist mit einem ersten Eingangsanschluß 820 und die Gate- Elektrode des fünften FET 808 ist mit einem zweiten Eingangsanschluß 821 verbunden. Die Gate-Elektrode des siebten FET 812 ist mit dem Ausgang eines Zweieingangs-NOR- Gatters 822 verbunden, an dessen Eingängen die ersten und zweiten Eingangsanschlüsse 820 und 821 verbunden sind.
• Im Betrieb empfängt der erste Eingangsanschluß 820 ein Sperrsignal, welches ein erstes logisches Hoch-Niveau hat, wenn die zweite positive Versorgungsspannung Vcc, welche vorstehend mit Bezug auf Fig. 4 hier beschrieben und anderweitig in dem Speicher verwendet wird, geringer als ein vorgegebenes Niveau ist, welches für einen korrekten Betrieb notwendig ist. Das Sperrsignal hat ein zweites logisches niedriges (Low) Niveau, wenn sich die zweite Energieversorgungsspannung innerhalb der Betriebstoleranzen befindet.
• Wenn sich das Sperrsignal auf seinem logischen Hoch- Niveau befindet, wird der vierte Transistor 807 eingeschaltet, was bewirkt, daß der erste Ausgangsknoten 804 in Richtung Erdpotential über den Kanal des dritten Transistors 805 abgesenkt wird. Als Ergebnis davon wird die Basis des zweiten Transistors 802 auf ein niedriges (Low) Potential gelegt, welches den zweiten Transistor 802 einschaltet, was dann den zweiten Ausgangsknoten 810 in Richtung des Potentials des Versorgungsknotens 803 zieht. Die Hochspannung an dem zweiten Ausgangsknoten 810 wird mit der Gate-Elektrode des ersten Transistors 801 verbunden, was den ersten Transistor 801 abschaltet. Entsprechend wird die bistabile Schaltung, welche aus den kreuzgekoppelten Transistoren 801 und 802 aufgebaut ist, mit dem Ausgangsknoten 810 auf ein hohes (High) Niveau und der Ausgangsknoten 804 auf ein niedriges (Low) Niveau gesetzt. Da der Strompfad durch den vierten Transistor 807 in Reihe mit dem nicht-leitenden ersten Transistor 801 liegt, fließt kein Ruhestrom.
• Der zweite Eingangsanschluß 821 empfängt ein Steuerungssignal, welches einen logischen Hoch- und einen logischen Niedrig-Zustand aufweist. Wenn sich das Steuerungssignal in einem logischen Hoch-Zustand befindet, wird der Stromzweig, bestehend aus dem fünften Transistor 808, eingeschaltet, der noch einmal den ersten Ausgang 804 auf ein niedriges (Low) Niveau und den zweiten Ausgang 810 auf ein hohes (High) Niveau setzt.
• Wenn sowohl das Steuerungssignal, welches an dem Anschluß 821 anliegt, als auch das Sperrsignal, welches an dem Anschluß 820 anliegt, auf einem logischen niedrigen (Low) Niveau sind, erzeugt das NOR-Gatter 822 eine Ausgabe auf einem logischen Hoch-Niveau, welche an die Gate-Elektrode des siebten Transistors 812 angelegt wird. Entsprechend schaltet sich der siebte Transistor 812 ein, was bewirkt, daß der zweite Ausgangsanschluß 810 auf ein logisch niedriges (Low) Niveau gezogen wird, wodurch der Transistor 801 eingeschaltet wird, um den ersten Ausgangsknoten 804 auf ein logisches Hoch-Niveau zu ziehen, und der zweite Transistor 802 ausgeschaltet wird. Erneut fließt kein Strom, da der leitende Stromzweig durch den siebten Transistor 812 in Reihe mit einem nicht-leitenden zweiten Transistor 802 ist.
• Wie in den vorliegend beschriebenen Ausführungsbeispielen verwendet, wird der zweite Ausgangsanschluß 810 mit der Gate-Elektrode des zugehörigen p-FET 311 der aktiven Last der "wirklichen" Bitleitung oder jeweils mit der Gate- Elektrode des p-FET 322 der aktiven Testzweig-Last verbunden. Der erste Ausgangsanschluß 804 wird nicht angeschlossen.
• Die Erfindung hat einen besonderen Vorteil in einem Flash-Speicher, welcher Einzeltransistor-Zellen mit einer Floating-Gate-Elektrode aufweist. Der Betrieb von einem Typ einer derartigen Flash-Speicherzelle wird nachfolgend mit Bezugnahme auf die Fig. 9-11 der beiliegenden Zeichnung beschrieben.
• Die Fig. 9 zeigt eine Flash-Speicherzelle 2, welche einen Floating-Gate-Einzeltransistor 4 mit einer Floating- Gate-Elektrode FG, einer Steuerungsgate-Elektrode CG, einer Source-Elektrode S und einer Drain-Elektrode D aufweist. Die Source-Elektrode S des Floating-Gate- Transistors 4 ist mit einer ARRAY GROUND Leitung 10 verbunden. Durch einen Sourcespannungsschalterkreis 14 wird die Leitung 10 zwischen einem Löschpotential Vpp (typischerweise 12 V) und einer Bauelementerdung VGND geschaltet. Der Sourcespannungsschalter 14 ist mit der Spannung Vpp über eine Leitung 34 und mit der Spannung VGND über eine Leitung 36 verbunden. Die Steuerungsgate- Elektrode CG des Floating-Gate-Transistors 4 ist mit einem Gatespannungsschalter 12 über eine Wortleitung (WL) 8 verbunden. Der Gatespannungsschalter 12 ist ferner mit den Spannungen Vcc, Vpp und VGND auf den Leitungen 26, 24 bzw. 22 verbunden. Die Gate- und Sourcespannungsschalter 14 und 12 erhalten jeweils ein Steuerungssignal ERASE auf der Leitung 28 und zusätzlich empfängt der Gatesspannungsschalter 12 ein Steuerungssignal PROGRAM auf der Leitung 30. Die Drain-Elektrode D des Floating-Gate- Transistors 4 ist mit einem Bitleitungsschalter 31 und mit einer programmierbaren Lastschaltung 32 über eine Bitleitung (BL) 6 verbunden. Der Bitleitungsschalter ist betreibbar, um die Bitleitung 6 wahlweise mit einer Leseverstärkerschaltung 29 auf der Leitung 25 zu koppeln. Der Ausgang des Leseverstärkers 29 auf der Leitung 23 bildet eine Datenleitung (DL). Der Bitleitungsschalter 31 empfängt ein Steuerungssignal auf der Leitung 21. Die programmierbare Lastschaltung 32 reagiert auf Laststeuerungssignale 38, um ein Spannungsniveau von ungefähr 5 Volt an die Bitleitung 6 während der Programmierung der Zelle anzulegen.
• Der Flash-Speicher hat drei Betriebsmodi, nämlich Programmieren, Löschen und Lesen, wie es vorstehend diskutiert wurde. Diese Modi werden nachfolgend mit Bezugnahme auf Fig. 9 beschrieben.
• Während des Programmiermodus wird das Steuerungssignal PROGRAM auf der Leitung 30 gesetzt, derart, daß der Gatespannungsschalter 12 die Spannung Vpp auf der Leitung 24 mit der Steuerungsgate-Elektrode CG des Transistors 4 über die Wortleitung 8 verbindet. Weil das Steuerungssignal ERASE auf der Leitung 28 nicht gesetzt ist, verbindet der Sourcespannungsschalter 14 die ARRAY GROIJND Leitung 10 und folglich die Source-Elektrode des Transistors 4 mit der Spannung VGND auf der Leitung 36. Das Steuerungssignal SELECT auf der Leitung 21 ist nicht gesetzt, und das Laststeuerungssignal auf der Leitung 38 aktiviert die programmierbare Last 32. Folglich ist die Bitleitung 6 mit der programmierbaren Last 32 verbunden. Die Laststeuerungssignale 38 bewirken, daß die programmierbare Lastschaltung 32 gemeinsam mit dem Stromfluß in der Zelle ungefähr 5 V auf der Drain-Elektrode D des Zellentransistors 4 über die Bitleitung 6 erzeugt. Als ein Ergebnis dieser Spannungen, welche an dem Transistor 4 anliegen, fließen die Elektronen in einer Kanalregion des Transistors, und eine Ladung wird an dem Floating-Gate gespeichert. Folglich wird die Floating-Gate-Elektrode negativ geladen. Das Speichern der negativen Ladung verschiebt die Schwellenspannung des Floating-Gate- Transistors, so daß dieser mit zunehmendem Programmieren weniger leitend wird, d. h. der Kanalstrom nimmt während dem Programmieren ab. Die Menge an negativer Ladung, die an dem Floating-Gate angesammelt wird, hängt von der Dauer ab, auf welche das Steuerungssignal PROGRAM gesetzt ist. Durch Wahl einer geeigneten Dauer, welche zu einer vorgegebenen Verschiebung der Schwelle bzw. der Schwellenspannung führt, wird eine "0" in die Zelle geschrieben.
• Während des Löschmodus wird das Steuerungssignal ERASE auf der Leitung 28 gesetzt, derart, daß der Gatespannungsschalter 12 die Spannung VGND auf der Leitung 22 mit der Steuerungsgate-Elektrode CG des Transistors 4 über die Wortleitung 8 verbindet, und derart, daß der Schalter 14 die Spannung Vpp auf der Leitung 34 mit der Source- Elektrode S des Transistors 4 über die ARRAY GROUND Leitung 10 verbindet. Das Laststeuerungssignal 38 deaktiviert die programmierbare Last 32 und das Fehlen von Signalen auf der Leitung 21 entkoppelt die Zelle von dem Leseverstärker 29. Die Bitleitung 6 und folglich die Drain-Elektrode D des Zellentransistors 4 floaten sodann. Da der Floating-Gate-Transistor derart hergestellt ist, daß die Source-Region im Substrat unterhalb dem Floating- Gate liegt, wird die negative Ladung, die an dem Floating-Gate gespeichert ist, reduziert, wie es im Stand der Technik wohlbekannt ist. Die Menge an negativer, vom der Floating-Gate entfernter Ladung hängt von der Dauer ab, für welche das ERASE Signal auf der Leitung 28 gesetzt ist. Die Verringerung der negativen Ladung verschiebt die Schwellenspannung des Floating-Gate-Transistors, was diesen während des Löschvorganges leitender macht, d. h. der Kanalstrom nimmt während des Löschvorganges zu. Durch Anlegen eines Löschsteuerungssignals von einer geeigneten Dauer wird im wesentlichen die gesamte Ladung von dem Floating-Gate entfernt, und die Zelle wird wieder auf "1" zurückgesetzt. Normalerweise werden mehrere Löschimpulse benötigt, wobei jedem Löschimpuls ein Verifizierungszyklus folgt.
• Während des Lesemodus sind weder das Steuerungssignal ERASE auf der Leitung 28 noch das Steuerungssignal PROGRAM auf der Leitung 30 gesetzt. Folglich wird das Vcc Potential auf der Leitung 26 durch den Gatespannungsschalter 12 mit der Steuerungsgate-Elektrode des Transistors 4 über die Wortleitung 8 verbunden, und die Spannung VGND auf der Leitung 26 wird mit der Source- Elektrode des Transistors 4 über die ARRAY GROUND Leitung 10 verbunden. Vor einem Lesevorgang wird die Bitleitung 6 durch die gleiche Verstärkerschaltung auf ungefähr 1 Volt vorgeladen. Bei einer gelöschten Zelle, welche eine logische "1" speichert, wird ein Strom durch die Zelle entnommen, wenn die Bitleitung zum Lesen verbunden ist. Bei einer programmierten Zelle, welche eine logische "0" speichert, wird kein Strom durch die Zelle entnommen. Der entnommene (oder nicht-entnommene) Strom durch die Zelle wird mit einem Referenzstrom verglichen, um den logischen Zustand der Zelle festzustellen.
• Der Betrieb einer Flash-Zelle in einer Speichermatrix wird nun mit Bezugnahme auf die Fig. 10 beschrieben. Spannungseingaben sind in der Fig. 10 aus Gründen der Klarheit nicht dargestellt, aber es versteht sich mit Bezugnahme auf Fig. 10, welche Spannungen in verschiedenen Teilen der Schaltung benötigt werden.
• Fig. 10 zeigt eine Flash-Speichermatrix 50 mit mehreren Flash-Speicherzellen FMoo... FMnm, welche in n Zeilen und m Spalten angeordnet sind, wobei jede Zelle davon ähnlich ist wie die Zelle 2, die in Fig. 9 gezeigt ist. Die Gate-Elektroden der Transistoren von jeder Speicherzelle in einer Zeile sind gemeinsam mit einer jeweiligen Wortleitung WLo... WLn verbunden und jede Wortleitung ist durch eine Wortleitungsdekodierschaltung 56 über eine Zeilenadresse 62 adressierbar. Der Gatespannungsschalter 12 reagiert auf Steuerungssignale PROGRAM und ERASE auf den Leitungen 30 und 28, um die geeignete Gate-Spannung Vcc auf der Leitung 29 an die adressierte Wortleitung über die Zeilendekodierschaltung 56 zuzuführen.
• Die Drain-Elektroden eines jeden Transistors in einer jeweiligen Spalte sind gemeinsam über jeweilige Bitleitungen BLo... BLm an eine Spaltenleitungsdekodierschaltung 58 angeschlossen. Die Spaltenleitungsdekodierschaltung kann eine Vielzahl m von Bitleitungsschaltern 31 aufweisen. Der Ausgang der Spaltenleitungsdekodierschaltung auf der Leitung 76 bildet einen Eingang an einen Leseverstärker 29. Die Bitleitungen sind ferner mit einem Bitlei tungsladeschaltkreis 60 verbunden, der eine Vielzahl m von programmierbaren Lasten 32 aufweisen kann, und zwar eine für jede Bitleitung BLo... BLm. Jede der programmierbaren Lasten 32 wird durch Laststeuerungssignale 38 gesteuert. Während eines Programmiervorganges liefert der Bitleitungslastenschalter 60, der mit jeder Bitleitung BLo bis BLm verbunden ist, die zuvor erwähnten Spannungsniveaus von ungefähr 5 Volt auf einer Bitleitung, welche einen zu programmierenden Transistor umfaßt, während der Bitleitungslastenschaltkreis 60 ermöglicht, daß Bitleitungen, welche keinen zu programmierenden Transistor enthalten, mit Erde verbunden werden. Während eines Löschvorganges können alle Bitleitungen floaten. Während eines Lesevorganges wird eine ausgewählte Bitleitung (oder ausgewählte Bitleitungen) mit dem Leseverstärker 62 verbunden, wobei alle anderen Bitleitungen mit Erde verbunden werden. Der Leseverstärker 29 empfängt ferner ein Referenzsignal REF auf der Leitung 72 und erzeugt ein Ausgabesignal auf der Datenleitung (DL) auf der Leitung 23.
• Es versteht sich, daß, wenn eine spezielle Zelle zum Programmieren ausgewählt wird, die Programmierungslast lediglich an einer ausgewählten Spalte angelegt wird, so daß die Zellen in der selben Zeile wie die ausgewählte Zelle nicht unabsichtlich programmiert werden. Zusätzlich ist es im allgemeinen während Lese- und Programmiervorgängen wünschenswert, bestimmte Signale an die Zellen in der Matrix anzulegen, welche nicht ausgewählt worden sind, um die Leistungsfähigkeit der Zelle zu verbessern, wie es im Stand der Technik bekannt ist. Während eines Löschvorganges wird jede Zelle in der Speichermatrix gelöscht, obwohl der Fachmann im Stand der Technik versteht, daß eine Matrix in Löschsektoren aufgeteilt werden kann, so daß lediglich ein Teil der Matrix zu jeder bestimmten Zeit gelöscht wird. Die Tabelle von Fig. 11 zeigt die Spannungen, welche an den ausgewählten und nicht-ausgewählten Zellen jeweils für einen Programmier-, Lösch- und Lesevorgang angelegt werden müssen.

Claims (10)

1. Verfahren zur Steuerung der Lastkennlinie einer Bitleitung (122) in einer Floating-Gate-Transistor- Speicherzelle (120), wobei die Bitleitung eine Bitleitungstreiberschaltung (125) aufweist, welche eine Steuerungsspannung empfängt, die variiert werden kann, um die Lastkennlinienposition zu verändern, wobei das Verfahren durch folgende Schritte gekennzeichnet ist:

a) Bestimmen der effektiven elektrischen Länge des Zellentransistors; und

b) Programmieren der Steuerungsspannung, welche an der Bitleitungstreiberschaltung anliegt, in Abhängigkeit von der effektiven Transistorlänge, wodurch eine gewünschte Lastkennlinie erreicht werden kann.

2. Verfahren nach Anspruch 1, bei welchem der Bestimmungsschritt umfaßt:

Bereitstellen einer Testzelle (404) mit einer Speicherzelle, welche eine Floating-Gate-Elektrode und eine Steuerungsgate-Elektrode, welche galvanisch miteinander verbunden sind, und einen Kanal aufweist;

Zuführen einer vorgegebenen Spannung (420) an die Steuerungsgate-Elektrode der Testzelle;

Anlegen einer vorgegebenen Spannung (440) über dem Kanal der Testzelle; und

Messen (441) des Stromflusses durch die Testzelle, um den Leitwert davon zu bestimmen, wodurch die effektive elektrische Zellenlänge berechnet werden kann.

3. Nicht-flüchtige Speichermatrix mit:

mehreren Speicherzellen, wobei jede Zelle (120) an einem ersten Anschluß davon mit einer jeweiligen von mehreren Bitleitungen (122) verbunden ist, wodurch eine Programmierspannung an ausgewählten Zellen angelegt werden kann;

wobei jede der Bitleitungen eine Schaltung (125) mit variabler Impedanz zum Bereitstellen der Programmierspannung aufweist, welche zwischen einer Spannungsversorgung und der jeweiligen Bitleitung angeschlossen ist, wobei jede Schaltung (125 V mit variabler Impedanz einen jeweiligen Steuerungsknoten aufweist;

einer Spannungsreglerschaltung (126) zum Anlegen einer Spannung an jeden Steuerungsknoten;

einer Steuerungsschaltung (302) zum Auswählen des Wertes der Spannung, wodurch die Spannung nach der Herstellung der Matrix eingestellt werden kann;

und gekennzeichnet durch

eine Lastkennlinien-Testschaltung (404, 421) zum Erfassen einer Spannung und eines Strompunktes auf einer aktuellen Lastkennlinie, wodurch die Steuerungsspannung ausgewählt werden kann.

4. Nicht-flüchtige Speichermatrix mit:

mehreren Speicherzellen (120), wobei jede Zelle einen Floating-Gate-Transistor aufweist und an einem ersten Anschluß davon mit einer jeweiligen von mehreren Bitleitungen (122) verbunden ist, wodurch eine Programmierspannung an ausgewählte Zellen angelegt werden kann;

wobei jede Bitleitung eine Schaltung (125) mit variabler Impedanz zum Bereitstellen einer Programmierspannung aufweist, welche zwischen einer Spannungsversorgung und der jeweiligen Bitleitung angeschlossen ist, wobei jede Spannung mit variabler Impedanz einen jeweiligen Steuerungsknoten aufweist;

einer Spannungsreglerschaltung (126) zum Anlegen einer Spannung an jeden Steuerungsknoten;

einer Steuerungsschaltung zum Auswählen des Wertes der Spannung, wodurch die Spannung nach der Her stellung der Matrix eingestellt werden kann; und gekennzeichnet durch

eine Zellenlängentestschaltung (404, 421) zum Bestimmen der effektiven elektrischen Länge des Floating-Gate-Transistors, wodurch die Steuerungsspannung ausgewählt werden kann, wobei die Zellenlängentestschaltung eine Testzelle mit einer Floating-Gate- und einer Steuerungsgate-Elektrode aufweist, welche miteinander kurzgeschlossen sind.

5. Nicht-flüchtige Speichermatrix nach Anspruch 4, bei welcher die Zellenlängentestschaltung ferner aufweist:

eine Schaltung zum Anlegen eines vorgegebenen Potentials (420) an die Steuerungsgate-Elektrode der Testzelle (404) und zum Anlegen einer vorgegebenen Potentials (440) über den Kanal der Testzelle; und

eine Meßschaltung (441) zum Messen des Stromflusses durch die Testzelle zum Bestimmen des Leitwertes der Testzelle, wodurch die effektive elektrische Zellenlänge bestimmt werden kann.

6. Nicht-flüchtige Speichermatrix nach Anspruch 3 oder 4, wobei die Steuerungsschaltung (302) eine Speicherschaltung aufweist, welche programmierbar ist, um den Wert der Spannung einzustellen.

7. Nicht-flüchtige Speichermatrix nach Anspruch 4, wobei die Speicherschaltung (302) wenigstens ein Paar von kreuzgekoppelten Floating-Gate-Einzeltransistorzellen aufweist.

8. Nicht-flüchtige Speichermatrix nach einem der vorstehenden Ansprüche 3-7, welche eine Verbindungsschaltung zum wahlweisen Verbinden der Schaltung mit variabler Impedanz mit der Spannungsversorgung aufweist, wodurch die ausgewählten Zellen programmiert werden können, und wobei jede Zelle einen zweiten Anschluß (10) hat, der wahlweise mit der Spannungs versorgung zum Programmieren der ausgewählten Zellen verbunden ist.

9. Nicht-flüchtige Speichermatrix nach Anspruch 8, wobei jede Zelle einen dritten Anschluß (8) zur wahlweisen Verbindung mit der Spannungsversorgung aufweist, wodurch jede Zelle gelöscht werden kann.

10. Verfahren zur Steuerung der Lastkennlinie eines Kennlinientreibers (124, 125) in einer integrierten Schaltung, wobei der Kennlinientreiber einen Steuerungsknoten aufweist, wobei das Verfahren umfaßt: Bereitstellen eines Testkennlinientreibers (320), der einen Steuerungsknoten aufweist; und

Bestimmen einer Lastkennlinie des Testkennlinientreibers als die Lastkennlinie des Kennlinientreibers, indem:

ein Steuerungssignal an die Steuerungsknoten des Kennlinientreibers und des Testkennlinientreibers angelegt wird;

eine vorgegebene Stromsenke (350) an einem Ausgang des Testkennlinientreibers angelegt wird; und

die Spannung an dem Ausgang als ein Maß für die Lastkennlinie des Testkennlinientreibers gemessen wird (351).