JP2967183B2 - メモリデバイス - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリセル用の給電
ラインにおける電圧及び電流特性を制御する方法及び装
置、特に限定はされないが、フラッシュメモリセル又は
フラッシュＥＰＲＯＭにおける負荷線をプログラマブル
制御するための方法及び装置に関するものである。

【０００２】

【従来の技術】図９を参照するに、フラッシュメモリセ
ルは、このセルの状態をセットするのに用いられるフロ
ーティングゲートＦＧ及びワードライン８に接続される
制御ゲートＣＧを有している単一の電界効果トランジス
タ２で構成される。後に詳述するように、静止セルの制
御ゲート、ソース及びドレインにプログラミング電圧を
印加すると、フローティングゲートに電荷が蓄積され、
これによりセルは論理０と称する状態をとる。制御ゲー
トは、ライン１０を経てソースに供給される消去電圧と
協力してフローティングゲートに以前蓄積された電荷を
除去して、セルを論理１と称する静止状態に復元するこ
とができる。フラッシュメモリは、単一セルを消去する
というよりもむしろ、メモリの一部分のセル全てを同時
に消去する能力を有している。セルに読取り電圧を印加
することにより、セルがその時間に論理１を蓄積してい
るのか、論理０を蓄積しているのかを決定することがで
きる。

【０００３】一度に１つのセルを実行させることができ
る上述したプログラミング動作中には、ソース電極（こ
れは後にアレイ接地ラインと称するソースライン１０に
よってアレイの他のセルのソース電極に共通に接続され
る）を大地の如き基準電位に接続する。論理０にプログ
ラムすべきセルの制御ゲート電圧は＋１２ボルトの如き
比較的高い電圧Ｖ_ppに設定される。複数のセルのドレイ
ンは、それぞれのビットラインに一緒に接続されてお
り、ビットライン６の１つのセルをプログラムすべき場
合には、そのビットラインに電力を供給して、ビットラ
インに予定した電圧を発生させる。

【０００４】電力はビットライン（従って、プログラム
すべきトランジスタのドレイン電極）に供給電圧、例え
ば上述した比較的高い電圧Ｖ_ppを負荷回路３２を介して
ビットライン６に接続するためのソースホロワＦＥＴＳ
Ｆによって供給するのが好適である。ソースホロワＦＥ
Ｔは電圧調整器からの安定電圧ＶＳＴによって駆動され
るゲート及び一端がビットラインに接続されると共に他
端が負荷回路３２を介して電圧源に接続されるチャネル
を有している。従って、プログラミング中のセルのドレ
イン、即ちビットランイの電圧はソースホロワ（ＦＥ
Ｔ）の出力インピーダンスにより少なくとも一部決定さ
れる。これは、ソースホロワが抵抗として作用し、その
値がソースホロワに供給されるゲート電圧に依存し、即
ちソースホロワを通過する電流のレベルがゲート電圧に
依存するからである。ソースホロワのドレイン電圧が一
定の場合に、ソースホロワのソースにおけるビットライ
ン電圧は、電流需要が増えると降下し、逆に電流需要が
減ると上昇する。

【０００５】プログラミング中には上述したように、プ
ログラミングすべきセルの制御ゲートが比較的高い固定
の電圧Ｖ_ppを受電する。プログラムされるセルのチャネ
ルが引き込む電流は、プログラミングサイクル中に初期
の高い電流需要と、後の低い電流需要との間にて変化す
る。従って、プログラムされるメモリセルを上述したソ
ースホロワに適用すると、電流需要が変化するのでビッ
トラインに電圧変化を起す。メモリセルのチャネル電流
が高い場合には、ソースホロワのインピーダンスが電圧
を比較的大きく降下させるため、ビットラインの電圧が
比較的低くなり、又セルに流れる電流の需要が減ると、
ビットラインの電圧が上昇する。負荷電流に対するビッ
トライン電圧の関係をここではビットラインの負荷線と
称する。

【０００６】

【発明が解決しようとする課題】ソースホロワは各ビッ
トラインに設けるようにするから、ソースホロワは物理
的に小さくして、全チップ面積の必要量を最小とするの
が望ましい。又、ソースホロワをターン・オンする際、
即ちプログラミング中のソースホロワのインピーダンス
は最小とするのが望ましい。チャネル電流が変化しても
セル電圧はできるだけ一定値に近付けるのが望ましい。
このような要求を適えるには比較的大きなソースホロワ
を使用しがちとなる。従って、実際上こうした２つの要
求の間で解決の妥協点を見い出さなければならない。

【０００７】セルのドレイン電圧に係わる制約はスナッ
プバック及びプログラミングを達成するのにかかる時間
にある。こうした２つの影響については後に詳述すると
して、ここでは、セルのドレイン電圧が上限値以上とな
る場合には、スナップバックが起り、セルのドレイン電
圧が下限値以下となる場合にはプログラミングに要する
時間が容認できないくらい長くなるというだけに留め
る。

【０００８】上述したように、セルの特性によってセル
のドレイン電圧はプログラミングの最中に最初の低い値
と、後の高い値との間にて変化する。セルのドレイン電
圧は、温度、電源電圧の許容差及び製造プロセスの変動
の如き他の影響によっても影響される。こうしたあらゆ
る影響による大域的な最大ドレイン電圧はスナップバッ
クを避けるのに十分な低い値とする必要がある。大域的
な最小ドレイン電圧は、満足のゆくプログラミング時間
となるように、プログラミングを十分迅速に達成するの
に十分な高い電圧とする必要がある。

【０００９】スナップバックを起すドレイン電圧のレベ
ル及び満足のゆく最大プログラミング時間を提供するド
レイン電圧のレベルがセルの有効長さに依存することを
確かめた。セルの有効長が増大すると、ドレイン電圧に
対する上限値を表わすスナップバック電圧が増大する。
セルの有効長が増大することにより、プログラミング時
間の或る特定期間のドレイン電圧も増大する。従って、
「短い」セルの場合には、比較的低い第１レベルのドレ
イン電圧によってスナップバックが起り、低い第２レベ
ルのドレイン電圧は合理的なプログラミング時間を提供
する。「長い」セルの場合には、高めの第３レベルのド
レイン電圧でもスナップバックは起こらず、高めの第４
レベルのドレイン電圧は同じ合理的なプログラミング時
間を提供する。

【００１０】装置によっては、ソースホロワに印加する
安定電圧ＶＳＴを、セルの長さの或る期待範囲に対して
単一電圧値とすべく選択している。従って、電圧値を選
択するには、短いセルにてスナップバックを起こすドレ
イン電圧以下の最大ドレイン電圧（これはプログラミン
グ中のセルの最小チャネル電流に対応する）と、長いセ
ル用に選択したプログラミング時間を与えるのに必要と
されるドレイン電圧以上の最小ドレイン電圧（これはプ
ログラミング中のセルの最大チャネル電流に対応する）
とを有する負荷線を設定しなければならない。こうした
２つの限定がデバイスの動作をかなり制約している。

【００１１】本発明の目的は上述した諸欠点を少なくと
も部分的に軽減することにある。

【００１２】

【課題を解決するための手段】本発明は、フローティン
グゲートトランジスタメモリセルにおけるビットライン
の負荷線を制御する方法であって、前記フローティング
ゲートトランジスタがセルのプログラミング中に変化す
る電流を引き込み、前記ビットラインが可変インピータ
ンスのビットラインドライバ回路を有し、該ドライバ回
路が前記インピーダンス、従って前記変化する電流によ
る前記ビットラインの電圧の変動を変更すべく変えるこ
とのできる制御電圧を受電するようにしたメモリセルに
おけるビットラインの負荷線制御方法が： ａ）前記フローティングゲートトランジスタの有効電気
長を測定する工程と； ｂ）前記ビットラインドライバ回路に供給する前記制御
電圧を前記トランジスタの有効電気長に応じてプログラ
ミングすることにより所望な負荷線を獲得して、セルを
前記トランジスタの有効電気長に従ってプログラミング
する工程と； を具えていることを特徴とするフローティングゲートト
ランジスタメモリセルにおけるビットラインの負荷線を
制御する方法にある。

【００１３】本発明の好適例によれば、前記有効電気長
に応じて前記制御電圧に対する上限及び下限値を決定す
るようにする。

【００１４】本発明はさらに、各メモリセルが、その第
１端子にて複数個のビットラインのうちの各１つのビッ
トラインに結合されて、電力が選択セルに供給され、且
つ各セルがプログラミング中に変化する電流を引き込む
複数のメモリセルと； 前記ビットラインの各々に設けられ、各々が電圧源と各
ビットラインとの間に接続されて前記電力を供給し、ビ
ットラインの電圧が前記変化する電流によりセルのプロ
グラミング中に変化し、且つ各制御ノードを有している
可変インピーダンス回路と； 前記各制御ノードに制御電圧を供給する電圧調整回路
と； 前記制御電圧の値を選択して、前記アレイの製造後に前
記インピーダンスを設定して、前記変化するビットライ
ンの電圧によって前記セルをプログラミングし得るよう
にする前記制御電圧値選択用の制御回路と； を具えていることを特徴とする不揮発性メモリアレイに
ある。

【００１５】本発明の好適例によれば、前記不揮発性メ
モリアレイが、実際の負荷線上の電圧及び電流値を検出
して、前記制御電圧を選択可能とする負荷線テスト回路
を具えるようにする。

【００１６】本発明の他の好適例によれば、前記負荷線
テスト回路が、前記電圧調整回路に結合させた制御ノー
ドを有している可変インピーダンステスト回路を具える
ようにする。

【００１７】さらに本発明の好適例では、各セルがフロ
ーティングゲートトランジスタを具え、且つトランジス
タの有効電気長を求めて、前記制御電圧を選択可能にす
るセル長テスト回路を有するようにする。

【００１８】本発明のさらに好適例では、前記セル長テ
スト回路がフローティングゲート及び制御ゲートを有す
るセルを具え、前記フローティングゲート及び制御ゲー
トを共に短くする。

【００１９】

【発明の実施の形態】図面中、同様な参照番号は同様な
部分を示すものとする。本例のフラッシュＥＰＲＯＭに
おける単一トランジスタメモリセルをプログラミングす
る場合には、セルへの正しいデータエントリを確実に行
なってプログラミングサイクルを完了するために、所定
の上限と下限値の電圧範囲内に保たれるドレイン電圧を
供給する必要がある。プログラミングサイクル中にセル
が引き込む電流は変化するので、トランジスタのドレイ
ンが接続されるビットライン用の電圧源は、ビットライ
ンに流れる電流に無関係で、しかも温度や、電圧源の許
容差や、製造プロセスの変動の影響にも無関係に前記上
限値と下限値の電圧範囲内に留まる電圧を供給する必要
がある。

【００２０】図１はフラッシュＥＰＲＯＭに用いられる
単一トランジスタメモリセルの有効長（Leff) に対する
ドレイン電圧を示し、参照番号１００はスナップバック
を起こさない有効長に対する最大ドレイン電圧を示す。
スナップバックとは、ＦＥＴ構体における寄生デバイス
によるものとして既に認識されているＦＥＴ内の破壊的
な現象である。ＦＥＴ構体内の電圧は寄生デバイスをタ
ーン・オンさせて、不所望な高電流を流して、ＦＥＴの
破壊をまねくことがある。フローティングゲートＦＥＴ
セルをプログラムする場合には、制御ゲートを例えば＋
１２ボルトのような前述した比較的高い電圧Ｖ_ppに保持
するも、こうした条件のもとでドレイン電圧が上限値を
越える場合には、フローティングゲートＦＥＴセルがス
ナップバックを体験することになる。実際の制限値はプ
ロセスとセルの長さとの双方に依存する。従って、セル
に印加する最大ドレイン電圧はスナップバックを起こす
レベル以下に留める必要がある。

【００２１】スナップバック特性は、セルの有効電気長
が長い場合に、スナップバックが起こる前のドレイン電
圧を高くすることができるようになることは明らかであ
る。

【００２２】参照番号１０２はプログラミング時間特
性、即ちプログラミングサイクルに対して５マイクロ秒
の如き最大許容プログラミング時間を達成するのに必要
な最小ドレイン電圧を示す。この特性はセルの有効電気
長に対してプロットしたものである。

【００２３】フローティングゲートセルの長さが長くな
ると、プログラミング用の所定時間を達成すべき場合
に、チャネル間に印加する電圧は増大させなければなら
ない。従って、セルの有効電気長が増大する場合には、
プログラミング時間特性が上昇することは明らかであ
る。図１に示すプログラミング時間特性は、最大許容プ
ログラミング時間を提供するのに必要とされる電圧を表
わす限定値とすべく選択する。

【００２４】参照番号１０３はプログラムされるセルが
体験する電圧変動を示す。この変動は印加電圧の変動に
起因するプログラミングサイクル中のセル電流の変化
と、電圧源の電圧レベルの許容差、温度及び製造プロセ
スの変動とによるものである。

【００２５】図２を参照するに、参照番号１１０はビッ
トライン用の負荷線、即ちセルトランジスタのドレイン
に接続されるビットライン（セルのドレイン）に電圧を
供給するソースホロワＦＥＴを有しているフラッシュメ
モリセルトランジスタ用のチャネル電流に対するドレイ
ン電圧の関係を示す。セルをプログラムすべき場合に
は、例えば１２ボルトの比較的高い電圧をセルの制御ゲ
ートに印加し、これにより先ずセルに図２の点Ｉ₁ に示
すチャネル電流を引き込ませる。このような電流に対し
て、ソースホロワはセルのドレインにＶ₁ のビットライ
ン電圧を発生する。プログラミングサイクル中に、プロ
グラムされるセルのチャネルが必要とする電流は第２レ
ベルＩ₂ にまで降下する。この電流に対して、ソースホ
ロワはＶ₂のビットライン電圧を発生する。電圧範囲Ｖ
₁ 〜Ｖ₂ は上記電圧源、温度及びプロセスの変動によっ
て増大し、この全電圧範囲を図１に直線１０３に表わし
てある。

【００２６】再び図１に戻るに、参照番号１０４は、セ
ルの有効電気長の２つの値１０５と１０６との間の長さ
を有するセルを作動させることができるドレイン電圧範
囲を示す。これらの値は種々のメモリアレイにて遭遇さ
れるセルの極端な電気長の値を示す。ドレイン電圧範囲
の最小ドレイン電圧１０８は、最大セル長１０６に対す
るプログラミング時間特性によって決まるドレイン電圧
に対応するのに対し、最大ドレイン電圧１０９は最小セ
ル長１０５に対するスナップバック特性によって決まる
電圧である。

【００２７】セルの長さに無関係に斯かる単一のドレイ
ン電圧範囲を用いることは、任意の特定セルに使用し得
るドレイン電圧の変動を制約することになる。例えば、
実際のセルが長さ１０７を有する場合に、ドレイン電圧
範囲１０４の最小ドレイン電圧値は実際のセル長１０７
に対する正しい値に近いけれども、セル長１０７での電
圧エクスカーションはスナップバック特性に交差するこ
となくドレイン電圧範囲１０４の最大値よりも遙かに高
くなってしまう。さらに、セル長１０７に対するドレイ
ン電圧範囲の中間点が高くなり得る。

【００２８】上述した例ではセルの有効電気長を考慮す
ることにより斯様にしてドレイン電圧範囲を制限しない
ようにする。従って、特定長さのセルに対するドレイン
電圧範囲の中間点は、スナップバックによって決まるド
レイン電圧のレベルと、前記セルの特定長さに対するプ
ログラミング時間特性のレベルとの間のほぼ真中に位置
する。これにより、ドレイン電圧の許容変動が増大し、
同時にプログラミング時間が減少することになる。温度
又は供給電圧の大きな変動もメモリによって許容され
る。

【００２９】図３を参照するに、フラッシュＥＰＲＯＭ
用のフローティングゲートメモリセル１２０は、ビット
ライン１２２に接続されるドレイン１２１を有してい
る。ビットライン１２２はアレイの他のメモリセル（図
示せず）にも接続される。ビットライン１２２はさら
に、ソースホロワＦＥＴ１２５のチャネル及び直列接続
したＰチャネルＦＥＴ１２８とｎチャネルＦＥＴ１２９
とから成る能動負荷１２４を経て約１２ボルトの電圧レ
ベルＶ_ppの電圧源１２３にも接続される。ｐチャネルＦ
ＥＴ１２８のゲートはスイッチ１３２によって図３に図
式的に示したように切換え自在である。ゲートが接地ノ
ード１３３に接続される場合に、ＦＥＴ１２８はターン
・オンし、プログラミング中能動負荷１２４を使用可能
にする。ゲートが給電ノード１２３に接続される場合に
は、ＦＥＴ１２８がターン・オフして、能動負荷１２４
を切り離す。ソースホロワ１２５のゲートには電圧調整
器１２６によってゲート電圧が印加される。電圧調整器
１２６は制御入力端子１２７と電圧Ｖ_ppを受電するノー
ド１２３に対する入力端子を有している。

【００３０】作動に当り、セル１２０をプログラムする
ことを望む場合には、このセルのゲート端子１３０に例
えば１２ボルトの高電圧Ｖ_ppを供給し、セルのソース１
３１を大地電位に引き下げる。当業者に周知のように、
複数のメモリセルのソース端子１３１は共通に接続さ
れ、これらのソースを大地電位にまで引き下げるのには
かなりの時間がかかる。この時間が経過した後に、ＦＥ
Ｔ１２８のゲートをノード１３３に結合させて、このＦ
ＥＴ１２８をターン・オンさせ且つ電圧調整器１２６の
第１入力端子１２７に「オン」電位を供給し、これによ
り電圧調整器１２６にてソースホロワＦＥＴ１２５のゲ
ートへ安定電圧を供給させる。この安定な電圧を供給す
ることの効果は、ソースホロワ１２５をターン・オンさ
せて、ビットライン１２２を能動負荷１２４を経て給電
ノード１２３に接続させることにある。

【００３１】プログラミング中、セル１２０は先ずビッ
トライン１２２から比較的高い電流を引き込むが、この
電流のレベルはプログラミング動作中に降下する。ソー
スホロワＦＥＴ１２５と能動負荷１２４とのインピーダ
ンスがビットライン１２２に電圧を発生し、この電圧は
最初は比較的低いが、図２に示したように後に比較的高
い値にまで上昇する。

【００３２】図４を参照するに、同様なフローティング
ゲートメモリセル１２０のビットライン１２２はソース
ホロワＦＥＴ１２５を経て電圧源に接続され、ＦＥＴ１
２５のゲートは電圧調整器１２６に接続される。しか
し、この場合の電圧調整器は第１制御端子１２７だけで
なく、第２制御端子３０１も有しており、この第２制御
端子は電圧調整器制御回路３０２に接続される。電圧調
整器制御回路３０２はラッチ回路３０４に接続される制
御入力端子３０３を有しており、ラッチ回路３０４はラ
イン３０３に様々な出力信号を供給することにより電圧
調整器１２６の動作を変えて、プログラミングサイクル
中ビットライン１２２用の所望な電圧範囲を選択する。
ラッチ回路３０４は第１制御入力端子３０５と、このラ
ッチ回路３０４の設定値を変えるための第２制御入力端
子３０６とを有している。当面の例のラッチ回路３０４
は各々が２個の交差結合させた単一フローティングゲー
トトランジスタのセルを有する複数の所謂“ＵＰＲＯ
Ｍ”デバイスで構成する。一方のセルを論理０にプログ
ラムして、ＵＰＲＯＭデバイス用の出力信号を論理１と
し、他方のセルを論理１にプログラムして、ＵＰＲＯＭ
デバイスの出力を論理０にする。

【００３３】ソースホロワＦＥＴ１２５のチャネルは、
第１ｎチャネルＦＥＴ３１０と第１ｐチャネルＦＥＴ３
１１のチャネルを直列に接続して成る能動負荷を経て電
圧源端子１２３に接続される。第１ｎチャネルＦＥＴ３
１０と第１ｐチャネルＦＥＴ３１１に共通のノード３１
２はラッチ回路３０４の第２制御端子に接続する。第１
ｎチャネルＦＥＴ３１０のゲートは正の電圧源端子１２
３に接続し、本例におけるこの電圧源端子１２３の電圧
はセルトランジスタ１２０のゲート用に用いられる１２
ボルトの電圧Ｖ_ppと同じとする。

【００３４】図４の回路はテストブランチソースホロワ
ＦＥＴ３２０を含むテストブランチ及びチャネルが直列
に接続されるテストブランチｎ−チャネルＦＥＴ３２１
とテストブランチｐチャネルＦＥＴ３２２とを含むテス
トブランチ負荷回路を有している。テストブランチｎチ
ャネルＦＥＴ３２１のゲートは給電ノード１２３に接続
し、テストブランチｐチャネルＦＥＴ３２２のチャネル
の、ＦＥＴ３２１とは反対側も正の給電ノード１２３に
接続する。

【００３５】第１ｐチャネルＦＥＴ３１１及びテストブ
ランチｐチャネルＦＥＴ３２２のゲートは制御回路に接
続する。この制御回路は前述した比較的高い電圧レベル
Ｖ_ppよりも低いレベルの正の第２供給電圧Ｖ_ccにより作
動させる。斯かる制御回路は、第１インタフェース３４
０を介して第１ｐチャネルＦＥＴ３１１のゲートに接続
される出力端子を有する第１の２−入力ＮＡＮＤゲート
３３０と、第２インタフェース３４１を介してテストブ
ランチｐチャネルＦＥＴ３２２のゲートに接続される出
力端子を有する第２の２−入力ＮＡＮＤゲート３３１と
で構成する。第１及び第２インタフェース３４０，３４
１は、約１２ボルトのドレイン電位を有している各ｐ−
ＦＥＴ３１１，３２２を、例えば３ボルトのような非常
に低い電圧の出力端子を有するＮＡＮＤゲート３３０，
３３１により確実に切り換えられるようにする。インタ
フェース回路の一例は後に図８につき説明する。当面の
例では、インタフェース３１１，３２２を非反転デバイ
スとし、即ち高入力によって高レベルの電圧を出力し、
低入力によって低レベルの電圧を出力するようにする。
第１ＮＡＮＤゲート３３０への入力は第１と第２入力端
子３３２，３３３により供給される。第２入力端子３３
３はインバータ３３４を介して第２ＮＡＮＤゲート３３
１の第２入力端子３３５に接続する。第２ＮＡＮＤゲー
ト３３１の第１入力端子は論理高レベルの入力端子３３
６に接続する。

【００３６】テストブランチソースホロワＦＥＴ３２０
のチャネルの、トランジスタ３２１とは反対側の一端は
オフ・チップドライバ回路３４１′を介してアドレスパ
ッド３４０′に接続する。

【００３７】図４につき上述した回路は３つのモード、
即ちドレイン電圧の範囲を決定する第１テストモード
と、ドレイン電圧範囲のずれを所望範囲に近付けるべく
プログラムする第２セッティングモードと、ビットライ
ン１２２に関連するセルをプログラム可能にする第３モ
ードで作動させることができる。

【００３８】第１テストモードでは、第１ＮＡＮＤゲー
ト３３０への第２入力端子３３３のレベルを低くして、
第１ＮＡＮＤゲート３３０の出力を高レベルにする。こ
れにより、インタフェース３４０が第１ｐチャネルＦＥ
Ｔ３１１のゲートに高電位を供給し、これをターン・オ
フさせるため、ソースホロワ１２５及びビットライン１
２２に関連する「実際の」ビットライン回路が有効に隔
離される。この場合、第２入力３３３はインバータ３３
４により反転されて第２ＮＡＮＤゲート３３１の第２入
力となるので、この第２入力３３５は高レベルとなる。
第２ＮＡＮＤゲート３３１は、その第１入力端子にて論
理高レベルを受電するので、この第２ＮＡＮＤゲートの
出力は低レベルとなり、テストｐチャネルＦＥＴ３２２
が第２インタフェース３４１を介してターン・オンする
ため、テストブランチが使用可能となる。

【００３９】プログラムされるメモリセルが引き込む代
表的な負荷電流はアドレスパッド３４０′に供給され
る。このような電流は例えば５００マイクロアンペアと
することができる。アドレスパッドに負荷３５０を適用
すると、テストソースホロワ３２０がオフ・チップドラ
イバ３４１′を介してこの負荷に電流を供給する。テス
ト電流負荷３５０はテスト装置にとっては周知であり、
図示のものは単なる例示にすぎない。

【００４０】ディジタルボルトメータ３５１の如き電圧
測定装置をアドレスパッド３４０′に接続して、電圧値
を測定する。オペレータを介在させることなく、自動テ
スト装置によってこうした機能を行なうこともできる。
後に説明するように、アドレスパッド３４０′における
電圧はメモリアレイ用の負荷線を特徴付けるのに用いら
れる。

【００４１】有効電気セル長は、例えば未使用セルの読
取り電流に対する相関によるか、又は図６につき後に説
明するような回路を用いることにより推定することがで
きる。未使用セルとは、製造後にプログラムされたこと
も、電気的に消去されたこともないセルのことである。
全てのセルは製造過程の最終段階として、（まさしくＥ
ＰＲＯＭにおけるように）紫外光で消去される。これに
より、製造の結果としてフローティングゲートにトラッ
プされる電荷をいずれも除去し、アレイのセルを消去す
る。これらのセルは測定した場合に、極めて狭いしきい
値電圧分布（−１００ｍＶ）を呈する。（電気的に消去
した後のこの分布の広がりは約２Ｖ程度となり得る）。
従って、これらのセルの読取り電流の分布も狭く、この
読取り電流の絶対値はセルの有効電気長に関連付けるこ
とができる。読取り電流はセルに予定したレベルの電
圧、例えば約１ボルトの電圧を印加した後に測定され
る。この方法の欠点は、その測定が紫外光を用いて消去
されるセルについてのみ行なわれるだけで、約３０分程
度の時間がかかるということにある。アドレスパッド電
圧及び有効セル長をルックアップテーブルに適用し、電
圧調整器１２６により発生される電圧が許容負荷線のも
とになるかどうか、又は電圧調整器１２６が発生する電
圧を増分又は減分させる必要があるかどうか判定するこ
とができる。電圧調整器の出力を変える必要がある場合
には、第２の動作セッティングモードにて、適当なプロ
グラミング電圧をＵＰＲＯＭ回路３０４の制御入力端子
３０５に供給する。ＵＰＲＯＭ回路３０４は、例えばラ
ッチとして作動する３個のＵＰＲＯＭセルで構成するこ
とができる。これら３個のセルを一緒に用いることによ
り、電圧調整器の出力を８通りに変えることができる。

【００４２】電圧調整器の出力を変化させることの効果
は、ソースホロワ１２５及び３２０のゲートに種々のゲ
ート電圧を印加できることにある。ソースホロワＦＥＴ
に種々のゲート電圧を印加することの効果は、ＦＥＴ１
２５，３２０のチャネル抵抗をゲート印加電圧に応じて
変えることができることにある。これによりＦＥＴによ
って供給されるビットラインの負荷線を変えることがで
きる。

【００４３】図５には斯様な４つの負荷線５０１，５０
２，５０３及び５０４を示してある。（説明の便宜上４
つの負荷線を示してあるだけである）。負荷線５０１は
抵抗値が最高のソースホロワに対応し、これは換言する
に、印加される最低のゲート電圧値に対応する。従っ
て、負荷線５０１に関連するメモリセル１２０の場合に
は、初期電流Ｉ₁ がプログラミングの開始時に初期電圧
Ｖ₁₁を生じさせ、最終電流Ｉ₂ がプログラミングの終了
時に最終電圧Ｖ₂₁を生じさせる。これに対し、負荷線５
０４は抵抗値が最低のソースホロワに対応し、換言する
に、ソースホロワの最高ゲート電圧値に対応する。負荷
線５０４の場合、プログラムされるセルに供給される初
期電流Ｉ₁ がＶ₁₄の電圧を生じさせ、セルに供給される
最終電流Ｉ ₂ がプログラミングの終了時にＶ₂₄のビット
ライン電圧を発生させる。従って、電圧範囲１０３（図
１参照）は、最低のゲート印加電圧の場合にはＶ₁₁〜Ｖ
₂₁となり、最高のゲート印加電圧の場合にはＶ₁₄〜Ｖ₂₄
となる。

【００４４】再び図４を参照するに、第３動作モードで
は第１ＮＡＮＤゲート３３０への第２入力３３３を高レ
ベルとし、これによりテストｐチャネルＦＥＴ３２２を
ターン・オフさせ、且つ第１ｐチャネルＦＥＴ３１１を
第１ＮＡＮＤゲート３３０への第１入力３３２の状態に
応じてターン・オン又はターン・オフさせる。第１ｐチ
ャネルＦＥＴ３１１がターン・オンし、且つ「プログラ
ム」信号が電圧調整器１２６の入力端子１２７に供給さ
れる場合には、電圧調整器１２６がＵＰＲＯＭ回路３０
４の以前プログラムされた状態によって決まる出力電圧
を発生し、この電圧がソースホロワＦＥＴ１２５とビッ
トライン１２２とから成る「実際の」ブランチに供給さ
れる。

【００４５】図６を参照するに、端子４００は第１ｎチ
ャネルＦＥＴ４０２と、第２ｎチャネルＦＥＴ４０３
と、ＥＰＭデバイス４０４とのチャネル直列接続を介し
て大地電位４０１に接続される。ＥＰＭデバイス４０４
はフローティングゲートメモリセルに似ているデバイス
であり、寸法的にも関連しているが、このデバイス４０
４はフローティングゲートにガルバニックに結合される
制御ゲートを有している。本例ではＥＰＭデバイスの幅
以外の寸法はフローティングゲートメモリセルの寸法と
し、このＥＰＭデバイスの幅はメモリセルの幅よりも約
１５倍大きくする。第１ｎチャネルＦＥＴ４０２は第１
制御端子４１０に接続した制御ゲートを有している。第
２ｎチャネルＦＥＴ４０３は第２入力端子４１１に接続
した制御ゲートを有しており、ＥＰＭデバイス４０４の
接続ゲートは、高電圧スイッチ４２１を介して給電ノー
ド４２０に選択的に接続することができ、斯かるスイッ
チ４２１も第２入力端子４１１からの電圧により制御さ
れる。

【００４６】作動に当り、２つの入力端子４１０と４１
１は論理的に高レベルの入力を供給する。端子４１０及
び４１１に論理的に高レベルの電圧を印加すると、第１
及び第２ｎチャネルＦＥＴはスイッチ・オンする。高電
圧スイッチの給電ノード４２０は、予定した電圧、例え
ば＋５ボルトの電圧に結合させる。端子４１１の高レベ
ル入力によって斯かる５ボルトの電圧がＥＰＭセル４０
４のゲートに供給される。例えば１ボルトの範囲内の予
定した電位を電圧源４４０によって端子４００に印加
し、この端子４００からＥＰＭデバイスを経て流れる電
流を電流測定メータ４４１、例えばディジタル電流メー
タによって測定する。

【００４７】上記測定電流値からＥＰＭデバイスの相互
コンダクタンスを計算することができる。このようなデ
バイスの相互コンダクタンスはゲートの電気的な長さに
関連するから、ＥＰＭデバイスの有効電気長（これはメ
モリセルの有効電気長と同じである）を計算することが
できる。この値は電圧調整器１２６の出力を調整するの
に用いられる。

【００４８】図４及び図６につき上述したプログラミン
グ処理手順のフローチャートを図７に示してある。

【００４９】ブロック５００では、設定プログラムを入
力する。プログラミング操作は実際の負荷線の位置を求
めるためのブランチ５０１と、セルの有効電気長を求め
るためのブランチ５０２との２つのブランチを有する。

【００５０】ブランチ５０１では、２−入力ＮＡＮＤゲ
ート３３０の第２入力端子３３３に供給するテスト信号
ＰＧＴＥＳＴを低レベルとする。次のブロック５１１で
はアドレスパッド３４０′にて電流を引き込み、ブロッ
ク５１２ではこのアドレスパッドにロードされた電圧を
測定する。この測定値を記録し、ブロック５１３では入
力端子３３３の信号ＰＧＴＥＳＴを論理高レベルに戻
す。

【００５１】ブランチ５０２では、第１ブロック５２０
が第１入力端子４１０に供給される信号ＤＭＡ及び第２
入力端子４１１に供給される信号ＶＴＴＥＳＴを論理高
レベルとして設定する。次のブロック５２１では、端子
４２０に供給される電圧Ｖ_ppを設定し、且つ端子ＩＯ
ＰＡＤ ４００に供給される電圧を約１ボルトに設定す
る。次のブロック５２２では、端子４００の電流を測定
して記録し、第２ブランチ５０２の最後のブロック５２
３では、入力端子４１０及び４１１に供給される入力信
号ＤＭＡ及びＶＴＴＥＳＴを論理低レベルに戻す。

【００５２】次いで、２つの各ブランチからの測定値、
即ち負荷線の実際の位置に対応する電圧及びセルの有効
電気長に対応する電流をルック−アップテーブル５３０
に供給し、このルック−アップテーブルの出力に基づい
て負荷線の設定値を増分又は減分させる必要があるかど
うかをブロック５３１にて決定する。負荷線の設定値を
変える必要がある場合には、トランジスタ３１１をター
ン・オフさせて、正規のビットライン及び冗長ビットラ
インの全てを不能状態にし（ブロック５３２）、次いで
ブロック５３３にてＵＰＲＯＭ回路３０４をプログラム
する。このプログラミングを行った後に、ブロック５３
４にて正規及び冗長ビットラインを作動させ、ＵＰＲＯ
Ｍ回路のプログラミングを中止する。最後に、ブロック
５３５にてテスト又はプログラミングモードを出力さ
せ、正規の作動を開始することができる。しかし、ブロ
ック５３１で負荷線の設定を変える必要がない場合に
は、第２ブランチ５４０をブロック５３５に直接通すよ
うにする。

【００５３】次に、インターフェース回路を図８につき
説明する。インターフェース回路は双安定回路を形成す
る交差結合させた一対のｐチャネルＦＥＴ８０１及び８
０２を有する。トランジスタ８０１及び８０２の各ドレ
インは正の給電ノード８０３に共通に接続する。作動
中、正の給電ノード８０３は例えば＋１２ボルトのよう
な高い正電圧を受電する。トランジスタ８０１のソース
は第１出力ノード８０４を形成する。この出力ノードを
ｎチャネルＦＥＴ８０５のチャネルの一端に接続し、Ｆ
ＥＴ８０５のチャネルの他端は並列接続した第４及び第
５ｎチャネルＦＥＴ８０７及び８０８のチャネルを介し
て接地点８０６に接続することができる。ｐ−ＦＥＴ８
０２のソースは第２出力ノード８１０を形成し、このノ
ード８１０は第６ｎＦＥＴ８１１のチャネルの一端に接
続する。第６ＦＥＴ８１１のチャネルの他端は第７ＦＥ
Ｔ８１２のチャネルを介して接地点８０６に接続する。
第３及び第６ＦＥＴ８０５及び８１１のゲートはバイア
ス端子８１３に共通に接続する。このバイアス端子は動
作中第３及び第６ＦＥＴを完全に導通状態に維持するの
に十分な高い電位を受電する。

【００５４】第４ＦＥＴ８０７のゲートは第１入力端子
８２０に接続し、第５ＦＥＴ８０８のゲートは第２入力
端子８２１に接続する。第７ＦＥＴ８１２のゲートは２
−入力ＮＯＲゲート８２２の出力端子に接続し、ＮＯＲ
ゲート８２２の２つの入力端子は第１及び第２入力端子
８２０と８２１に接続する。

【００５５】動作中、第１入力端子８２０は、図４につ
き前述し、しかもメモリのどこでも用いられる第２の正
の電源電圧Ｖ_ccが、正しい動作にとって必要な予定した
レベル以下の場合に第１の論理高レベルを有する抑止信
号を受取る。この抑止信号は、第２の電源電圧が作動許
容差内の電圧である場合には、第２の論理低レベルを有
する。

【００５６】抑止信号が論理高レベルにある場合には、
第４トランジスタ８０７がターン・オンし、これにより
第１出力ノード８０４を第３トランジスタ８０５のチャ
ネルを経て接地点の方へと引き込む。これにより第２ト
ランジスタ８０２のゲートが低電位に引っぱられ、この
第２トランジスタ８０２をターン・オンして、第２出力
ノード８１０を給電ノード８０３の電位へと引っぱる。
この高電位と第２出力ノード８１０は第１トランジスタ
８０１のゲートに接続されているので、この第１トラン
ジスタ８０１はターンオフする。従って、交差結合させ
たトランジスタ８０１と８０２とから成る双安定回路は
第２出力ノード８１０に高レベルを設定し、第１出力ノ
ード８０４に低レベルを設定する。第４トランジスタ８
０７を通る電流通路は非導通の第１トランジスタ８０１
と直列であるから、零入力電流は流れなくなる。

【００５７】第２入力端子８２１は論理高及び論理低状
態を有する制御信号を受信する。制御信号が論理高状態
にある場合、第５トランジスタ８０８から成る電流ブラ
ンチがターン・オンし、これにより再度第１出力ノード
８０４が低レベルに設定され、第２出力ノード８１０が
高レベルに設定される。

【００５８】端子８２１に供給される制御信号及び端子
８２０に供給される抑止信号の双方が論理低レベルであ
る場合に、ＮＯＲゲート８２２が論理高出力を発生し、
この出力は第７トランジスタ８１２のゲートに供給され
る。従って、この第７トランジスタ８１２がターン・オ
ンし、これにより第２出力端子８１０が論理低レベルと
なり、トランジスタ８０１をターン・オンさせて、第１
出力ノード８０４を論理高レベルとし、第２トランジス
タ８０２をターン・オフさせる。この場合にも、第７ト
ランジスタ８１２を通る導通電流ブランチが非導通第２
トランジスタ８０２と直列であるから、電流は流れな
い。

【００５９】当面の例にて用いられるように、第２出力
端子は「実際の」ビットラインの能動負荷に関連するｐ
−ＦＥＴ３１１のゲートか、テストブランチ能動負荷の
ＰＦＥＴ３２２のゲートにそれぞれ接続される。しか
し、第１出力端子８０４はどこにも接続されない。本発
明は、フローティングゲートを有する単一トランジスタ
セルを具えているフラッシュメモリに特に有利である。

【００６０】このような１つのタイプのフラッシュメモ
リセルの動作を図９〜図１１につき説明する。図９はフ
ローティングゲートＦＧ、制御ゲートＣＧ、ソースＳ及
びドレインＤを有している単一フローティングゲートト
ランジスタ４を具えているフラッシュメモリセル２を示
す。フローティングゲートトランジスタ４のソースＳは
アレイ接地ライン１０に接続する。このライン１０はソ
ース電圧切換え回路１４を介して、消去電位Ｖ_PP（例え
ば１２Ｖ）と、デバイス接地点Ｖ_GND との間にて切り換
えられる。ソース電圧切換え回路１４はライン３４を経
て電圧Ｖ_PPに接続されると共にライン３６を経て電圧Ｖ
_GND に接続される。フローティングゲートトランジスタ
４の制御ゲートＣＧはワードライン（ＷＬ）８によりゲ
ート電圧スイッチ１２に接続される。ゲート電圧スイッ
チ１２はライン２６，２４及び２２における電圧Ｖ_CC及
びＶ_PP及びＶ_GND にもそれぞれ接続される。ゲート電圧
スイッチ１２及びソース電圧スイッチ１４の各々はライ
ン２８の制御信号ＥＲＡＳＥを受信し、ゲート電圧スイ
ッチ１２はライン３０の制御信号ＰＲＯＧＲＡＭを受信
する。フローティングゲート４のドレインＤはビットラ
イン（ＢＬ）６によりビットラインスイッチ３１とプロ
グラマブル負荷回路３２とに接続される。ビットライン
スイッチ３１はビットライン６をライン２５におけるセ
ンス増幅回路２９に選択的に結合させるべく動作するこ
とができる。ライン２３におけるセンス増幅器２９の出
力端子はデータライン（ＤＬ）を形成する。ビットライ
ンスイッチ３１はライン２１で制御信号を受信する。プ
ログラマブル負荷回路３２は負荷制御信号３８に応答し
て、セルのプログラミング中約５ボルトのレベルの電圧
をビットライン６に供給する。

【００６１】フラッシュメモリは前述したように、プロ
グラム、消去及び読取りの３つの動作モードを有する。
これらのモードを図９につき説明する。プログラムモー
ド中には、ゲート電圧スイッチ１２がライン２４の電圧
Ｖ_PPをワードライン８を経てトランジスタ４の制御ゲー
トＣＧに接続するように、ライン３０の制御信号ＰＲＯ
ＧＲＡＭが設定される。ライン２８の制御信号ＥＲＡＳ
Ｅは設定されないから、ソース電圧スイッチ１４はアレ
イ接地ライン１０、従ってトランジスタ４のソースをラ
イン３６の電圧Ｖ_GND に接続する。ライン２１の制御信
号ＳＥＬＥＣＴは設定されず、ライン３８の負荷制御信
号がプログラマブル負荷３２を使用可能状態にする。従
って、ビットライン６がプログラマブル負荷３２に接続
される。負荷制御信号３８はセルに流れる電流と協力し
て、プログラマブル負荷回路３２に約５Ｖの電圧を発生
させ、これをビットライン６を介してセルトランジスタ
４のドレインＤに供給する。トランジスタ４に供給され
るこれらの電圧により、このトランジスタのチャネル領
域に電子が流れて、フローティングゲートに負荷が蓄積
される。従って、フローティングゲートは負帯電される
ことになる。負電荷の蓄積がフローティングゲートトラ
ンジスタのしきい値電圧をシフトし、プログラミングが
進行するにつれて、このトランジスタの導通度を下げ、
即ちプログラミング中にチャネル電流が降下する。フロ
ーティングゲートに累積される負電荷の量は、制御信号
ＰＲＯＧＲＡＭを設定する期間に依存する。しきい値を
所定量シフトさせる適当な期間を選択することによりセ
ルに“０”を書込むようにする。

【００６２】消去モードの期間中には、ゲート電圧スイ
ッチ１２がライン２２の電圧Ｖ_GNDをワードライン８を
経てトランジスタ４の制御ゲートに接続すると共に、ス
イッチ１４がライン３４の電圧Ｖ_PPをアレイ接地ライン
１０を経てトランジスタ４のソースＳに接続するよう
に、ライン２８の制御信号ＥＲＡＳＥを設定する。負荷
制御信号３８はプログラマブル負荷回路３２を使用不能
状態にし、ライン２１の信号不在がセルをセンス増幅器
２９から切り離す。この場合、ビットライン６、従って
セルトランジスタ４のドレインＤは浮動する。フローテ
ィングゲートトランジスタは基板中のソース領域がフロ
ーティングゲートの下側に位置するように製造されるた
め、フローティングゲートに蓄積される負電圧は当業者
に周知のように低減される。フローティングゲートから
除去される負電荷の量はライン２８の制御信号ＥＲＡＳ
Ｅを設定する期間に依存する。負電荷の低減がフローテ
ィングゲートトランジスタのしきい値電圧をシフトし、
消去期間中の導通度を高め、即ち消去期間中チャネル電
流が上昇する。消去制御信号を適当な期間与えることに
より、フローティングゲートからほぼ全ての負荷が除去
されて、セルは“１”にリストアされる。通常は幾つか
の消去パルスを必要とし、これらの各消去パルスは検証
サイクルに追従する。

【００６３】読取りモードの期間中には、ライン２８の
制御信号ＥＲＡＳＥも、ライン３０の制御信号ＰＲＯＧ
ＲＡＭも設定されない。従って、ライン２６の電位Ｖ_CC
がゲート電圧スイッチ１２によりワードライン８を経て
トランジスタ４の制御ゲートに接続され、ライン３６の
電圧Ｖ_GND がアレイ接地ライン１０を経てトランジスタ
４のソースに接続される。読取り操作の前にビットライ
ン６は同じ増幅回路によって約１ボルトに予備帯電され
る。論理“１”を蓄積している消去したセルの場合に
は、ビットラインがセンシング用に接続される時に電流
がセルによって引き込まれる。論理“０”を蓄積してい
るプログラムしたセルの場合には、このセルによって電
流は引き込まれない。セルにより引き込まれる（又は引
き込まれない）電流を基準電流と比較して、セルの論理
状態を検出する。

【００６４】メモリアレイにおけるフラッシュメモリセ
ルの動作を図１０につき説明する。図１０では図面の明
瞭化のために電圧源を図示していないが、図１０の回路
の種々の部分には様々な電圧を必要とすることは明らか
である。

【００６５】図１０は各セルが図９に示したセル２に似
ているｎ行ｍ列に配置した複数のフラッシュメモリセル
ＦＭ₀₀ ---ＦＭ_nmを有しているフラッシュメモリアレイ
５０を示す。各行における各メモリセルのトランジスタ
のゲートは各ワードラインＷＬ₀ --- ＷＬ_n に共通に接
続され、これらの各ワードラインは行アドレス６２によ
りワードラインデコード回路５６によってアドレスする
ことができる。ゲート電圧スイッチ１２はライン３０及
び２８における制御信号ＰＲＯＧＲＡＭ及びＥＲＡＳＥ
に応答して、ライン２９の適当なゲート電圧Ｖ_CCを行デ
コード回路５６を介してアドレスされたワードラインに
供給する。

【００６６】各列における各トランジスタのドレインは
それぞれビットラインＢＬ₀ --- ＢＬ_m により列ライン
デコード回路５８に共通に接続される。列ラインデコー
ド回路はｍ個の複数のビットラインスイッチ３１で構成
することができる。ライン７６における列ラインデコー
ド回路５８の出力端子はセンス増幅器２９への入力端子
を形成する。ビットラインはビットライン負荷回路６０
にも接続され、この負荷回路は各ビットラインＢＬ₀ --
- ＢＬ_m に対して１つづつのｍ個の複数のプログラマブ
ル負荷回路３２で構成することができる。各プログラマ
ブル負荷回路３２は負荷制御信号３８によって制御され
る。プログラム動作中、各ビットラインＢＬ₀ --- ＢＬ
_m に接続されるビットライン負荷回路６０は、プログラ
ムすべきトランジスタを含んでいるビットラインに前述
した約５ボルトの電圧レベルの電圧を供給し、又ビット
ライン負荷回路６０は、プログラムすべきトランジスタ
を含んでいないビットラインを接地点に接続することが
できる。消去動作中は、全てのビットラインを浮動させ
ることができる。読取り動作中は、選択した１つ又は複
数のビットラインをセンス増幅回路２９に接続し、他の
全てのビットラインを接地点に接続する。センス増幅回
路２９はライン７２の基準信号ＲＥＦも受信して、ライ
ン２３のデータライン（ＤＬ）に出力信号を発生する。

【００６７】或る特定のセルをプログラムすべく選定す
る場合に、プログラミング負荷は選択列に適用するだけ
であるため、この選択セルと同じ行におけるセルが偶然
にプログラムされることはないこと明らかである。さら
に、通常読取り及びプログラム動作中には、当業者に周
知のように、セルにおける選択されなかったセルに所定
の信号を供給して、セルのパーフォーマンスを改善する
のが望ましい。消去動作中には、メモリアレイにおける
各セルが消去されるも、当業者には明らかなように、ア
レイを消去するために複数のセクタに分けて、アレイを
部分的にのみいつでも消去できるようにすることができ
る。図１１の表はプログラム、消去及び読取りの各動作
用に選択したセル及び選択しなかったセルに供給するの
に必要な電圧を示す。

【図面の簡単な説明】

【図１】スナップバックを起生するドレイン電圧の変動
と、所定のプログラミング時間を与えるドレイン電圧の
変動を表わし、双方共に不揮発性フラッシュメモリセル
の有効セル長及び作業ビットラインの電圧範囲で変化す
る前記変動を図表にて表わしたものである。

【図２】不揮発性フラッシュメモリセルに対するビット
ラインの負荷線を示す特性図である。

【図３】不揮発性フローティングゲートメモリセルにプ
ログラミング条件を設定するための制御回路の回路図で
ある。

【図４】本発明による不揮発性メモリセルにおける負荷
線を位置決めする装置の一例を示す線図である。

【図５】図４の装置によって発生されるビットラインの
負荷線を図式的に表わした図である。

【図６】不揮発性メモリアレイにおけるメモリセルの有
効電気長を推定する回路を示す線図である。

【図７】不揮発性メモリセルに対する負荷線の位置をプ
ログラムするためのテスト流れ図である。

【図８】図４の装置に使用するインタフェース回路の回
路図である。

【図９】フローティングゲートメモリセルにプログラミ
ング、消去及び読取り電圧を印加する回路を示す回路図
である。

【図１０】フローティングゲートメモリセルを用いるフ
ラッシュメモリアレイの一例を示すブロック図である。

【図１１】フラッシュメモリセルにおけるフローティン
グゲートセルに印加する電圧を示す図表である。

【符号の説明】

１２０ フローティングゲートメモリセル １２１ ドレイン １２２ ビットライン １２３ 給電ノード １２４ 能動負荷 １２５ ソースホロワＦＥＴ １２６ 電圧調整器 １２７ 第１制御端子 １２８ ｐチャネルＦＥＴ １２９ ｎチャネルＦＥＴ １３０ ゲート端子 １３１ ソース １３２ スイッチ １３３ 接地ノード ３０２ 電圧調整器制御回路 ３０４ ラッチ回路（ＵＰＲＯＭ） ３１０ 第１ｎチャネルＦＥＴ ３１１ 第１ｐチャネルＦＥＴ ３２０ テストブランチソースホロワＦＥＴ ３２１ テストブランチｎチャネルＦＥＴ ３２２ テストブランチｐチャネルＦＥＴ ３３０，３３１ ２−入力ＮＡＮＤゲート ３３４ インバータ ３４０，３４１ インタフェース回路 ３４０′アドレスパッド ３４１′オフチップドライバ回路 ３５０ テスト電流負荷 ３５１ ディジタルボルトメータ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−20482（ＪＰ，Ａ) 特開 昭62−274781（ＪＰ，Ａ) 特開 平６−168598（ＪＰ，Ａ) 特表 平４−501479（ＪＰ，Ａ)

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 フローティングゲートトランジスタメモ
   リセルにおけるビットラインの負荷線を制御する方法で
   あって、前記フローティングゲートトランジスタがセル
   のプログラミング中に変化する電流を引き込み、前記ビ
   ットラインが可変インピータンスのビットラインドライ
   バ回路を有し、該ドライバ回路が前記インピーダンス、
   従って前記変化する電流による前記ビットラインの電圧
   の変動を変更すべく変えることのできる制御電圧を受電
   するようにしたメモリセルにおけるビットラインの負荷
   線制御方法が： ａ）前記フローティングゲートトランジスタの有効電気
   長を測定する工程と； ｂ）前記ビットラインドライバ回路に供給する前記制御
   電圧を前記トランジスタの有効電気長に応じてプログラ
   ミングすることにより所望な負荷線を獲得して、セルを
   前記トランジスタの有効電気長に従ってプログラミング
   する工程と； を具えていることを特徴とするフローティングゲートト
   ランジスタメモリセルにおけるビットラインの負荷線を
   制御する方法。
2. 【請求項２】 前記有効電気長に応じて前記制御電圧に
   対する上限及び下限値を決定する工程も具えていること
   を特徴とする請求項１に記載の方法。
3. 【請求項３】 各メモリセルが、その第１端子にて複数
   個のビットラインのうちの各１つのビットラインに結合
   されて、電力が選択セルに供給され、且つ各セルがプロ
   グラミング中に変化する電流を引き込む複数のメモリセ
   ルと； 前記ビットラインの各々に設けられ、各々が電圧源と各
   ビットラインとの間に接続されて前記電力を供給し、ビ
   ットラインの電圧が前記変化する電流によりセルのプロ
   グラミング中に変化し、且つ各制御ノードを有している
   可変インピーダンス回路と； 前記各制御ノードに制御電圧を供給する電圧調整回路
   と； 前記制御電圧の値を選択して、前記アレイの製造後に前
   記インピーダンスを設定して、前記変化するビットライ
   ンの電圧によって前記セルをプログラミングし得るよう
   にする前記制御電圧値選択用の制御回路と； を具えていることを特徴とする不揮発性メモリアレイ。
4. 【請求項４】 実際の負荷線上の電圧及び電流値を検出
   して、前記制御電圧を選択可能とする負荷線テスト回路
   を具えていることを特徴とする請求項３に記載の不揮発
   性メモリアレイ。
5. 【請求項５】 前記負荷線テスト回路が、前記電圧調整
   回路に結合させた制御ノードを有している可変インピー
   ダンステスト回路を具えていることを特徴とする請求項
   ４に記載の不揮発性メモリアレイ。
6. 【請求項６】 各セルがフローティングゲートトランジ
   スタを具え、且つトランジスタの有効電気長を求めて、
   前記制御電圧を選択可能にするセル長テスト回路を有し
   ていることを特徴とする請求項３〜５のいずれか一項に
   記載の不揮発性メモリアレイ。
7. 【請求項７】 前記セル長テスト回路がフローティング
   ゲート及び制御ゲートを有するセルを具え、前記フロー
   ティングゲート及び制御ゲートを共に短くしたことを特
   徴とする請求項６に記載の不揮発性メモリアレイ。