JPS62274781A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62274781A JPS62274781A JP61119478A JP11947886A JPS62274781A JP S62274781 A JPS62274781 A JP S62274781A JP 61119478 A JP61119478 A JP 61119478A JP 11947886 A JP11947886 A JP 11947886A JP S62274781 A JPS62274781 A JP S62274781A
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- JP
- Japan
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- write
- memory element
- transistor
- writing
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- 230000005669 field effect Effects 0.000 claims description 5
- 230000004044 response Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- INJRKJPEYSAMPD-UHFFFAOYSA-N aluminum;silicic acid;hydrate Chemical compound O.[Al].[Al].O[Si](O)(O)O INJRKJPEYSAMPD-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は半導体装置に関し、特に浮遊ゲートを有する不
揮発性半導体装置に関する。
揮発性半導体装置に関する。
従来、浮遊ゲートを有する不揮発性半導体メモリ素子（
以下単にメモリ素子と呼ぶ）の書込みは、書込み用絶縁
ゲート型電界効果トランジスタ（以下単にトランジスタ
と呼ぶ）をメモリ素子のドレインと書込み電源との間に
設ける書込み回路を動作させることによって行なう。
以下単にメモリ素子と呼ぶ）の書込みは、書込み用絶縁
ゲート型電界効果トランジスタ（以下単にトランジスタ
と呼ぶ）をメモリ素子のドレインと書込み電源との間に
設ける書込み回路を動作させることによって行なう。
ここで従来一般に用いられる書込み回路について図面を
用いて説明する。第３図は浮遊ゲートを有するメモリ素
子の従来の書込み回路図である。
用いて説明する。第３図は浮遊ゲートを有するメモリ素
子の従来の書込み回路図である。
第３図に示す書込み回路はドレインをＶＦＲゲートを書
込み情報に対応する書込み信号Ｄｉｎ。
込み情報に対応する書込み信号Ｄｉｎ。
ソースをメモリ素子Ｍ１のドレイン（を圧はＶｏ）にそ
れぞれ接続される書込み用トランジスタＭ２と、ゲート
電圧ＶＣａを印加するメモリ素子Ｍ１によシ構成される
。
れぞれ接続される書込み用トランジスタＭ２と、ゲート
電圧ＶＣａを印加するメモリ素子Ｍ１によシ構成される
。
ここで本発明に用いるメモリ素子は、ＥＦＲＯＭで一般
に広く用いられるメモリ素子であ）、メモリ素子のドレ
イン及び制御ゲートに高電圧を印加することによシ浮遊
ゲートに加速された電子を注入する形式で書込みが実現
される。このようＫｔ。
に広く用いられるメモリ素子であ）、メモリ素子のドレ
イン及び制御ゲートに高電圧を印加することによシ浮遊
ゲートに加速された電子を注入する形式で書込みが実現
される。このようＫｔ。
て書込みを行なうことによシ浮遊ゲートに電子を蓄積し
、制御ゲートからみたしきい値電圧ＶＴＭを高くする。
、制御ゲートからみたしきい値電圧ＶＴＭを高くする。
次に書込み回路の動作説明を行なう。
メモリ素子Ｍ１のドレインと書込み電源ＶＰＰとの間に
、ｖ込み用トランジスタＭ２を設け、そのゲートに印加
される嘗込み信号Ｄｉｎの電圧は書込み情報に対応して
書込み時はＶＰＰと同電圧、非書込み時はＯＶｉ／！：
設だする。
、ｖ込み用トランジスタＭ２を設け、そのゲートに印加
される嘗込み信号Ｄｉｎの電圧は書込み情報に対応して
書込み時はＶＰＰと同電圧、非書込み時はＯＶｉ／！：
設だする。
次に書込み動作について説明する。
書込みは査込み用トランジスタＭ２のドレイン及びゲー
トに高電圧的２０Ｖを印加し、書込み用トランジスタＭ
２を介してメモリ素子Ｍ１のドレインに高電圧を印加し
、ゲートに高電圧を印加する事によシ前述のように書込
みが実現する。非書込み時は、書込み用トランジスタＭ
２のゲートをＯＶとすることによシ書込み用トランジス
タＭ２が１オフ′の状態になシ、メモリＭ１のドレイン
はオープン状態となって高電圧が印加されないため書込
みは行なわれない。
トに高電圧的２０Ｖを印加し、書込み用トランジスタＭ
２を介してメモリ素子Ｍ１のドレインに高電圧を印加し
、ゲートに高電圧を印加する事によシ前述のように書込
みが実現する。非書込み時は、書込み用トランジスタＭ
２のゲートをＯＶとすることによシ書込み用トランジス
タＭ２が１オフ′の状態になシ、メモリＭ１のドレイン
はオープン状態となって高電圧が印加されないため書込
みは行なわれない。
この書込み用トランジスタＭ２に要求される特性は次の
ような条件を十分考慮して設計される。
ような条件を十分考慮して設計される。
すなわち、まずメモリ素子Ｍ１のドレインに書込みに必
要なドレイン電圧（書込み開始ドレイン電圧Ｖｗ）よシ
も高い電圧を印加できるように抵抗値を小さくする事で
あシ、次に、書込み後の雷光値を小さく抑えるように抵
抗値を大きくする事である。この相反する２項目を充分
考慮して設計する。第４図は第３図に示す従来の書込み
回路を説明するための電流−電圧特性図である。メモリ
素子Ｍ１の電流Ｉ、を縦軸、メモリ素子Ｍ１のドレイン
電圧ｖｏを横軸とし、書込み前のメモリ素子Ｍ１の電流
特性を特性Ａ１書込み後のメモリ素子Ｍ１の電流特性を
特性Ｂ１書込み用トランジスタＭ２の電流特性を特性Ｃ
で表わす。つまシ、書込み前のメモリ素子Ｍｌのドレイ
ン電圧ｖｏは特性ＡとＣとの交点Ｖ。で決定し、書込み
後のメモリ素子のドレイン電圧は特性ＢとＣとの交点で
安定し、この時の書込み電流はＩｗで表わされる。ここ
で、書込みは、書込み開始ドレイン電圧ｖｗよりもＶ、
が大きいという条件を満足することＫよ）実現する。ま
た書込み後の電流工ｗけ実装器またはＦＲＯＭライター
から低減化が強く要求されている。
要なドレイン電圧（書込み開始ドレイン電圧Ｖｗ）よシ
も高い電圧を印加できるように抵抗値を小さくする事で
あシ、次に、書込み後の雷光値を小さく抑えるように抵
抗値を大きくする事である。この相反する２項目を充分
考慮して設計する。第４図は第３図に示す従来の書込み
回路を説明するための電流−電圧特性図である。メモリ
素子Ｍ１の電流Ｉ、を縦軸、メモリ素子Ｍ１のドレイン
電圧ｖｏを横軸とし、書込み前のメモリ素子Ｍ１の電流
特性を特性Ａ１書込み後のメモリ素子Ｍ１の電流特性を
特性Ｂ１書込み用トランジスタＭ２の電流特性を特性Ｃ
で表わす。つまシ、書込み前のメモリ素子Ｍｌのドレイ
ン電圧ｖｏは特性ＡとＣとの交点Ｖ。で決定し、書込み
後のメモリ素子のドレイン電圧は特性ＢとＣとの交点で
安定し、この時の書込み電流はＩｗで表わされる。ここ
で、書込みは、書込み開始ドレイン電圧ｖｗよりもＶ、
が大きいという条件を満足することＫよ）実現する。ま
た書込み後の電流工ｗけ実装器またはＦＲＯＭライター
から低減化が強く要求されている。
上述した従来の半導体装置は、その書込み回路が、第４
図によって説明した如く、書込み前のメモリ素子Ｍ１の
ドレイン電圧Ｖ□を大きくとる事と書込み電流１．を小
さくする事とが書込み用トランジスタＭ２の抵抗値の設
定に対して相反する条件となるため、書込み用トランジ
スタＭ２の抵抗値の最適化は非常にむずかしい問題とな
る。更に、近年メモリ素子の微細化が進むＫつれ、書込
み開始ドレイン電圧ＶＷが製造上のバラツキによって大
きく変動し安定に書込み動作をする事が困難となってい
る。更に、安定化を求め書込み用トランジスタＭ２の抵
抗値を小さくすると書込み後のメモリ素子のバラツキに
よυ■Ｒが大きく変動し、書込み電流Ｉｗが急激に大き
くなって書込時のパワーが大きくなりＦＲＯＭライター
等で支障をきたすという問題がある。これらの理由によ
シ従来の書込み回路はメモリ素子の書込みを安定に実現
できないという欠点がある。
図によって説明した如く、書込み前のメモリ素子Ｍ１の
ドレイン電圧Ｖ□を大きくとる事と書込み電流１．を小
さくする事とが書込み用トランジスタＭ２の抵抗値の設
定に対して相反する条件となるため、書込み用トランジ
スタＭ２の抵抗値の最適化は非常にむずかしい問題とな
る。更に、近年メモリ素子の微細化が進むＫつれ、書込
み開始ドレイン電圧ＶＷが製造上のバラツキによって大
きく変動し安定に書込み動作をする事が困難となってい
る。更に、安定化を求め書込み用トランジスタＭ２の抵
抗値を小さくすると書込み後のメモリ素子のバラツキに
よυ■Ｒが大きく変動し、書込み電流Ｉｗが急激に大き
くなって書込時のパワーが大きくなりＦＲＯＭライター
等で支障をきたすという問題がある。これらの理由によ
シ従来の書込み回路はメモリ素子の書込みを安定に実現
できないという欠点がある。
本発明の目的は上述した欠点を除去し、メモリ素子の書
込みを安定に実現できる手段を備えた半導体装置を提供
することにある。
込みを安定に実現できる手段を備えた半導体装置を提供
することにある。
本発明の装置は、浮遊ゲートを有する不揮発性半導体メ
モリ素子と、書込み情報に対応し導通または非導通にな
り更に導通時は前記不揮発性半導体メモリ素子の書込み
特性を決定する十分な抵抗値をもつ誉込み用絶縁ゲート
型１界効果トランジスタを前記不揮発性半導体メモリ素
子のドレインと書込み電源との間に設けて成る書込み回
路とを同一半導体基板上に設ける半導体装＆例おいて、
前記書込み用絶縁ゲート型電界効果トランジスタの抵抗
値を製造後可変にできる手段を備えて溝成される。
モリ素子と、書込み情報に対応し導通または非導通にな
り更に導通時は前記不揮発性半導体メモリ素子の書込み
特性を決定する十分な抵抗値をもつ誉込み用絶縁ゲート
型１界効果トランジスタを前記不揮発性半導体メモリ素
子のドレインと書込み電源との間に設けて成る書込み回
路とを同一半導体基板上に設ける半導体装＆例おいて、
前記書込み用絶縁ゲート型電界効果トランジスタの抵抗
値を製造後可変にできる手段を備えて溝成される。
次に、本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例の回路図である。メモリ素子
Ｍ１と書込み用トランジスタＭ３．Ｍ４で構成される薔
込み回路と、書込み用トランジスタＭ３．Ｍ４のそれぞ
れのゲートに印加される信号ＶＡ、ＶＢを出力するため
の２つの２人力ＡＮＤ回路ＡＮＤＩ、ＡＮＤ２を有し、
なお、これに入力する書込み信号Ｄｉｎと、書込み用ト
ランジスタＭ３．Ｍ４の抵抗値を変化させるための信号
ｖＡｌ。
Ｍ１と書込み用トランジスタＭ３．Ｍ４で構成される薔
込み回路と、書込み用トランジスタＭ３．Ｍ４のそれぞ
れのゲートに印加される信号ＶＡ、ＶＢを出力するため
の２つの２人力ＡＮＤ回路ＡＮＤＩ、ＡＮＤ２を有し、
なお、これに入力する書込み信号Ｄｉｎと、書込み用ト
ランジスタＭ３．Ｍ４の抵抗値を変化させるための信号
ｖＡｌ。
ＶＢＩとを併記して示す。本実施例では書込み用トラン
ジスタを分割して並列に接続し、これらをそれぞれのゲ
ート信号によって制御し書込み用トランジスタの抵抗値
を可変にできるようＫしている。
ジスタを分割して並列に接続し、これらをそれぞれのゲ
ート信号によって制御し書込み用トランジスタの抵抗値
を可変にできるようＫしている。
第２図は第１図の実施例における書込み回路の書込み情
報に対応してＤｉｎを設定するが、書込みの時Ｄｉｎは
″Ｈルベルに設定し、ここでＶム′が′Ｈルベルならば
ＶムはＶＰＰと同を位に出力されて書込み用トランジス
タＭ３は１オン′となり、またｖ人′が１Ｌルベルなら
ば７人は０■でＭ３は１オフｌになる。
報に対応してＤｉｎを設定するが、書込みの時Ｄｉｎは
″Ｈルベルに設定し、ここでＶム′が′Ｈルベルならば
ＶムはＶＰＰと同を位に出力されて書込み用トランジス
タＭ３は１オン′となり、またｖ人′が１Ｌルベルなら
ば７人は０■でＭ３は１オフｌになる。
Ｆｉ［Ｋ、Ｖ、／ がｓＨ’ ｖぺｈｆｘｃ）ばＶＢｔ
ｄＶｐｐとＰＪ’１１位で１込み用トランジスタＭ４は
１オン′となり、またｖＢ′が１ＬルベルならばＶＢは
ＯＶで書込み用トランジスタＭ４は１オフ′となる。
ｄＶｐｐとＰＪ’１１位で１込み用トランジスタＭ４は
１オン′となり、またｖＢ′が１ＬルベルならばＶＢは
ＯＶで書込み用トランジスタＭ４は１オフ′となる。
次ニＶ）、’ ｉｉ ’Ｈ’ ｖベル、 ＶＢ’ カ１
ＩＬｙ ｌ／ヘルの時を考えると書込み用トランジスタ
Ｍ３が１オン’、Ｍ４は１オフｌとなり、書込み用トラ
ンジスタの電、流特性は特性りとなる。次にｖ人′が″
″ＬＬルベルＢ′が１Ｈルベルの時は書込み用トランジ
スタＭ３が１オフ“、Ｍ４が１オン′とな９書込み用ト
ランジスタの電流特性は特性Ｅとなる。
ＩＬｙ ｌ／ヘルの時を考えると書込み用トランジスタ
Ｍ３が１オン’、Ｍ４は１オフｌとなり、書込み用トラ
ンジスタの電、流特性は特性りとなる。次にｖ人′が″
″ＬＬルベルＢ′が１Ｈルベルの時は書込み用トランジ
スタＭ３が１オフ“、Ｍ４が１オン′とな９書込み用ト
ランジスタの電流特性は特性Ｅとなる。
さらＫＶ人′とｖＢ′がともに″″ＨＨルベルには書込
み用トランジスタＭ３．Ｍ４がいずれも１オン′となり
書込み用トランジスタの電流特性は特性Ｆになる。
み用トランジスタＭ３．Ｍ４がいずれも１オン′となり
書込み用トランジスタの電流特性は特性Ｆになる。
つま５■人′、ｖＢ′を制御することにより特性り。
Ｅ、 Ｆから得られるような３過多の抵抗値を実現す
ることが可能になり、Ｖ人ｔ 、 Ｖ ｓ／を制御する
ことによシ製造後でも書込み用トランジスタの抵抗値を
可変にすることができる。
ることが可能になり、Ｖ人ｔ 、 Ｖ ｓ／を制御する
ことによシ製造後でも書込み用トランジスタの抵抗値を
可変にすることができる。
これによシ、製造上のバラツキによシ、たとえばＶＷ、
Ｖ、ともに小さくなった場合には特性りを採用し、ｖｗ
、■Ｒともに大きくなった場合特性Ｆを製造後採用する
ことによ多安定な書込み特性を実現できる。つまシ製造
後のメモリセルの書込み特性に適した書込み用トランジ
スタの抵抗値を製造後自由に設定できる手段を有するこ
とによ多安定な書込み特性を実現できる。
Ｖ、ともに小さくなった場合には特性りを採用し、ｖｗ
、■Ｒともに大きくなった場合特性Ｆを製造後採用する
ことによ多安定な書込み特性を実現できる。つまシ製造
後のメモリセルの書込み特性に適した書込み用トランジ
スタの抵抗値を製造後自由に設定できる手段を有するこ
とによ多安定な書込み特性を実現できる。
以上説明したように本発明は、書込み用トランジスタの
抵抗値を可変できる手段を設けることにより、メモリ素
子の書込み特性を著しく安定にできる半導体装置が実現
できるという効果がある。
抵抗値を可変できる手段を設けることにより、メモリ素
子の書込み特性を著しく安定にできる半導体装置が実現
できるという効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図の
実施例の書込み回路の電流−電圧特性図、第３図は浮遊
ゲートを有するメモリ素子の従来の書込み回路図、第４
図は第３図に示す従来の書込み回路を説明するための電
流−電圧特性図である。 Ｍｌ・・・・・・メモリ素子、Ｍ２．Ｍ３． Ｍ４・
・・・・・書込み用トランジスタ、Ｄｉｎ・・・・・・
書込み信号％ ｖｐｐ・・・・・・書込み電源。 代理人 弁理士 内 原 晋、。 茅３ス
実施例の書込み回路の電流−電圧特性図、第３図は浮遊
ゲートを有するメモリ素子の従来の書込み回路図、第４
図は第３図に示す従来の書込み回路を説明するための電
流−電圧特性図である。 Ｍｌ・・・・・・メモリ素子、Ｍ２．Ｍ３． Ｍ４・
・・・・・書込み用トランジスタ、Ｄｉｎ・・・・・・
書込み信号％ ｖｐｐ・・・・・・書込み電源。 代理人 弁理士 内 原 晋、。 茅３ス
Claims (1)
- 【特許請求の範囲】 浮遊ゲートを有する不揮発性半導体メモリ素子と、書込
み情報に対応して導通または非導通となり更に導通時は
前記不揮発性半導体メモリ素子の書込み特性を決定する
に十分な抵抗値をもつ書込み用絶縁ゲート型電界効果ト
ランジスタを前記不揮発性半導体メモリ素子のドレイン
と書込み電源との間に設けて成る書込み回路とを同一半
導体基板上に設ける半導体装置において、 前記書込み用絶縁ゲート型電界効果トランジスタの抵抗
値を製造後可変にできる手段を備えて成ることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119478A JPS62274781A (ja) | 1986-05-23 | 1986-05-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119478A JPS62274781A (ja) | 1986-05-23 | 1986-05-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62274781A true JPS62274781A (ja) | 1987-11-28 |
Family
ID=14762290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61119478A Pending JPS62274781A (ja) | 1986-05-23 | 1986-05-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62274781A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195097A (ja) * | 1994-08-26 | 1996-07-30 | Sgs Thomson Microelectron Ltd | メモリデバイス |
| JP2892501B2 (ja) * | 1993-05-28 | 1999-05-17 | マクロニクス インターナショナル カンパニイ リミテッド | 高速フラッシュｅｐｒｏｍプログラミング、プリプログラミング回路構造 |
| US6166956A (en) * | 1993-08-31 | 2000-12-26 | Macronix International Co., Ltd. | Fast flash EPROM programming and pre-programming circuit design |
-
1986
- 1986-05-23 JP JP61119478A patent/JPS62274781A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2892501B2 (ja) * | 1993-05-28 | 1999-05-17 | マクロニクス インターナショナル カンパニイ リミテッド | 高速フラッシュｅｐｒｏｍプログラミング、プリプログラミング回路構造 |
| US6166956A (en) * | 1993-08-31 | 2000-12-26 | Macronix International Co., Ltd. | Fast flash EPROM programming and pre-programming circuit design |
| JPH08195097A (ja) * | 1994-08-26 | 1996-07-30 | Sgs Thomson Microelectron Ltd | メモリデバイス |
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