JP2892501B2 - 高速フラッシュｅｐｒｏｍプログラミング、プリプログラミング回路構造 - Google Patents

Description

【発明の詳細な説明】 発明の背景 発明の分野 本発明は、消去可能、プログラム可能な不揮発性メモ
リ集積回路の構造に関し、特に、フラッシュEPROMやEEE
PROMセルなどの、装置中のメモリセルをプログラミン
グ、プリプログラミングするための回路に関する。

従来の技術の説明 集積回路技術に基づいた不揮発性メモリは応用分野を
拡大しつつある。一般的な不揮発性メモリは、標準的な
EEPROMやフラッシュEPROMなどの電気的に消去可能、プ
ログラム可能な読みだし専用メモリ（EEPROM）として知
られている。

フラッシュEPROM,EEPROM技術の両方とも、ソース、チ
ャンネル、ドレイン、チャネルからなり、チャンネル上
の浮遊ゲート及びその浮遊ゲートから隔離された制御ゲ
ートを備えたメモリトランジスタを基礎としている。セ
ルをプログラミングする技術には、浮遊ゲートを電子で
充電して、メモリセルのターンオンしきい値を増大させ
る方法がある。フラッシュEPROMは代表的には、ホット
エレクトロン法を用いてセルを充電する。プログラムさ
れる場合、当該セルはターンオン（"turn on"）しな
い。すなわち、その制御ゲートに印加された読出し電位
でアドレス指定されているときには、非導通のままであ
る。セルを消去する技術には、電子を浮遊ゲートから除
去してしきい値を下げる方法がある。しきい値が低い
と、制御ゲートへの読出し電位でアドレス指定されると
きセルはターンオンする。

従来技術によるフラッシュEPROMのプログラミングお
よび消去モードは、Kreifels等によって発明された米国
特許第５、053、990号に記載されている。また、Jungro
thによって発明され、"VOLTAGE M ARGINING CIRCUIT FO
R FLASH EPROM“というタイトルの米国特許第４、875、
118号、更に、Advance Information,Adavanced Micro D
evice社．のAm28F020,262,144 X 8 Bit CMOSフラッシ
ュメモリも参照されたい。

また、浮遊ゲートメモリセルを消去する従来技術に
は、メモリアレイ全体を一つの動作で消去するものがあ
る。

セルを消去し、消去されつつあるブロック全体から適
量の電荷を確実に除去するために、チップ内の全てのセ
ルが既知の状態（00（16進））にプリプログラム（消去
前プログラム）される。このようにして、チップが消去
されるとき、全てのメモリセルは、当初、浮遊ゲートに
ほとんど同じ量の電荷が与えられる。しかし、チップ消
去動作におけるプリプログラミング段階にはかなりの時
間を要する。消去されるべきブロックの各バイトがプロ
グラムされなければならず、その後プログラミングが成
功したことを検証しなければならない。チップ全体がプ
リプログラムされ、検証された後で初めて、消去動作を
行いうる。

従って、フラッシュEPROMのような浮遊ゲートメモリ
装置の高速プログラミング及びプリプログラミング技術
を提供することが要望される。

本発明は、浮遊ゲート記憶トランジスタのプログラミ
ングを高速化する回路、特に浮遊ゲート記憶トランジス
タからなるブロックまたはアレイのプログラミングを高
速化する回路を提供する。

上記回路は、プログラムされるべき浮遊ゲートトラン
ジスタの制御ゲートおよびドレインに渡ってゲートプロ
グラミング電位を供給し、電荷を浮遊ゲートに移動させ
る制御可能な電圧源を有する。また、選択された浮遊ゲ
ートトランジスタを所定量の電荷移動によりプログラム
するのに要する時間を減少させるために、電圧源を制御
してプログラミング間隔中にゲートプログラミング電位
を時間の関数として変化させる制御回路が提供される。
好適なシステムでは、ワード線電圧は変化させるが、ド
レイン電圧は一定に保たれる。低いワード線電圧で開始
し、プログラミング間隔中に高いワード線電圧まで高め
ることによって、プログラミング速度は増大し、プログ
ラムされた浮遊ゲート記憶トランジスタの高い最終ター
ンオンしきい値電圧が達成される。

更に、複数のメモリセルからなるセクタのプリプログ
ラミング又はプログラミングを高速化するために、好適
なシステムにおいて、４本のワード線（4Xワード線）の
各線上の１バイトに、又は、単一のプログラミング間隔
の間に並列的に単一のワード線の並列な４バイト（4Xビ
ット線）に、プログラミング電位が印加される。これに
よって、従来技術の（プリプログラミングに利用される
ような）セクタプログラミングの速度が４倍になる。

上記制御回路は電圧源を制御して、プログラミング中
にゲートプログラミング電位が初期電位から最終電位ま
で増加するようにできる。好適な実施例において発生す
る波形は、第１のプログラミング電位から開始し、プロ
グラミング間隔中に第２の電位に上昇し、最終的にプロ
グラミング間隔の間に第３のプログラミング電位に段階
的に上昇する、３レベル段階を有する。代わりに、２レ
ベル段階でもよく、また特殊な態様の必要に応じて、よ
り連続的に増大するアルゴリズムを適用してもよい。

本発明の別の側面によれば、プログラミング速度は、
プログラミング間隔中にビット線上の負荷抵抗を制御す
ることによって高めることができる。特に、本発明に係
わるプログラミング回路は、プログラミング中に選択さ
れたビット線の負荷抵抗を減少させる回路を含むことが
できる。これによって、プログラムされるべきセル上の
負荷線の傾きを増大させ、それによって電荷注入動作の
効率を高める効果が得られる。

本発明の更に別の側面によれば、プログラミング回路
が、区分可能なフラッシュEPROMに付加され、それによ
って、ブロックとチップの消去動作が支援される。

要するに、フラッシュEPROM集積回路のプログラミン
グ中に、段階的に変化する或いは増加するプログラミン
グ電位を用いて良好なプログラミング性能が達成でき
る。また、段階的に変化するワード線電圧とともにプロ
グラム電位を増加させることによって、過消去セルのプ
ログラミングがより成功しやすくなる。さらに、プリプ
ログラミング中に、特に、プログラミング中の特定のセ
ルの負荷抵抗が比較的高い区分構造において、複数のセ
ルを並列にプログラミングする技術は、集積回路の性能
を更に改良できる。また、プログラミング中にセル上の
負荷線を調節することによって、プログラミング速度を
更に増大できる。

本発明の他の側面および利点は、図面、以下の詳細な
説明、添付の特許請求の範囲を参照することによって明
らかになるだろう。

図面の簡単な説明 図１は本発明によるフラッシュEPROM集積回路の概略
ブロック図である。

図２は本発明による区分化可能なフラッシュEPROMア
レイ構成の概略図である。

図３は本発明による浮遊ゲート記憶セルに対するプロ
グラミング速度およびプログラミング電位を示すグラフ
である。

図４は12Vのプログラミング電位での従来技術のフラ
ッシュEPROMの実験曲線のプロットである。

図５は12Vおよび10Vのプログラミング電位での、図２
のアレイにおいて用いられるコンタクトの無い仮想の接
地フラッシュEPROMセルの実験曲線のプロットである。

図６はプリプログラミングの間に図２のアレイのビッ
ト線の負荷を制御する回路の概略図である。

図７は図１の回路に用いる制御可能な電圧源の概略図
である。

図８は本発明の好適実施例によるプログラミング間隔
の間の時間の関数としてのプログラミング電位を示す。

図９は本発明の好適実施例による時間の関数として
の、代替的な、より連続したプログラミング電位を示
す。

図10A−10Cは本発明による前プログラミングを伴った
組込みの消去動作を示すフローチャートである。

詳細な説明 以下に、図面を参照して、本発明係わる好適な実施例
を詳細に説明する。図１は本発明に係わる集積回路の機
能的概略図である。図２および図３は本発明に係わる区
分されたフラッシュEPROMアレイの実施態様に関する詳
細図である。図３−５は本発明の動作を説明するのに用
いるグラフである。図６および図７は、本発明に係わる
フラッシュEPROMのプログラミングおよび前プログラミ
ング速度を増大するための回路を示す。図８および図９
は、他のプログラミング電位波形を示す。図10a−10c
は、フラッシュEPROMに関する改良されたプリプログラ
ミング速度を実現する予め組み込まれたブロックレベル
消去ルーチンを示す。

システムの概略（図１および図２） 図１に示すように、フラッシュEPROMメモリアレイ11
を含む集積回路、包括して10、が与えられる。フラッシ
ュEPROMメモリアレイ11はワード線ドライバ12および列
選択（カラムセレクト）回路13を用いてアドレス指定さ
れる。アドレスデコーダ／発生器14は、ワード線ドライ
バ12および列選択回路13を制御するのに用いられる。

フラッシュEPROMは、公知のように、読出しモード、
プログラムモード、プログラム確認モード、消去モード
（プログラム及び確認段階を含む）、消去確認モード等
の複数のモードを含む。従って、コマンドロジック15が
備えられ、これにより集積回路のモードがユーザ入力に
よって応答して制御される。

コマンドロジック15は、以下に説明するブロック消去
モードにおいて用いられるような付加コマンドで、標準
的なフラッシュEPROM（例えば、カリフォルニア州サニ
ーバーレにあるAdvanced Micro Device社によって製造
されたAm28F020メモリチップ）についてなされるように
して実現できる。コマンドロジック15によって出された
コマンドに応答して、モード制御回路16はモード制御信
号を発生する。この信号は矢印17に示すようにチップ全
体の渡って分配され、予め組み込まれた消去動作を制御
する。

集積回路の動作のモードを支持するために、多レベル
プログラムモードを含む制御された電圧源18が備えられ
る。この制御された電圧源は、メモリアレイ11内のセル
の制御ゲートに印加される電圧を制御するワード線ドラ
イバ12に接続される。また、仮想接地及び消去高電圧回
路19がアレイ11に接続され、モード制御信号に応答して
制御される。最後に、センスアンプ／プログラムデータ
入力構造体20が列選択回路13の出力に接続される。セン
スアンプはライン21にデータを出力する。また、ライン
21のデータは、消去およびプログラム確認モードで用い
られる検証回路22に供給される。検証回路22は図示のよ
うにモード接続回路16に接続される。センスアンプ及び
プログラムデータ入力構造体20はまた、以下に説明する
ように、モード制御に応答する。特に、前プログラミン
グまたはプログラミングの間、ビット線の負荷はプログ
ラミング速度を、増大するように調節される。

アドレスデコーダ／発生器14も、モード制御信号に応
答する。プリプログラミングおよび消去の間、アドレス
発生器は、ブロック及びチップ消去機能に対するアドレ
ス指定順序を発生するように使用可能にされる。また、
プリプログラミングの間、アドレス発生器は、例えば、
単一のプログラミング間隔の間に４本のワード線を駆動
する（energizing）ことによって、４個のセルを並列に
プリプログラムするように使用可能にされる。これを実
現するために、発生器の出力のワード線アドレスの２つ
の最下位ビットはマスクされ、４本のワード線は全て、
並列に駆動される。

本発明に係わるフラッシュEPROMメモリアレイ11は、
区分可能な構造を有しており、ブロック及びチップ消去
動作を可能にする。

図２は仮想接地セル構造を有する、本発明に係わる好
適な区分可能アレイ構造を示す。このアレイは、1992年
１月22日に出願され、"NON−VOLATILEMEMORY CELL AND
ARRAY ARCHITECHTURE“と題された同時係属の米国特許
出願題07/823、882号に記載されているようなフラッシ
ュEPROM回路用のドレイン−ソース−ドレイン構造を用
いる。ちなみに、上記出願は、現在かつ両発明の時点
で、本出願と同じ譲渡人によって所有され、この明細書
には技術の水準（state of the art）を示すための情報
として引用されている。

上記回路は第１のローカルビット線10および第２のロ
ーカルビット線11を有する。第１、第２のローカルビッ
ト線10、11は埋め込み拡散導体によって実現される。こ
の回路は埋め込み拡散によって実現されるローカル仮想
グランド線12も含む。それぞれ、ゲート、ドレイン、ソ
ースを有する複数個の浮遊ゲートトランジスタが、ロー
カルビット線10、11およびローカル仮想グランド線12に
接続される。その複数のトランジスタのソースはローカ
ル仮想グランド線12に接続される。第１列のトランジス
タ、包括的に13、のドレインは第１のローカルビット線
10に接続され、第２列のトランジスタ、包括的に14は第
２のローカルビット線11に接続される。浮遊ゲートトラ
ンジスタのゲートはワード線WL0−WLNに接続される。こ
の場合、各ワード線（例えば、WL1）は、第１のローカ
ルビット線10内のトランジスタ（例えば、トランジスタ
15）および第２のローカルビット線11無いのトランジス
タ（例えば、トランジスタ16）の両方のゲートに接続さ
れる。従って、トランジスタ15および16はソース拡散領
域を共有することになる。

浮遊ゲートを充電することはフラッシュEPROMセルに
対するプログラムステップと呼ばれる。これは、ゲート
ーソース間の大きな正電圧を、ドレイン−ソース間に正
電圧（例えば、6V）を設定することによって、ホットエ
レクトロンの注入を通して実現できる。

浮遊ゲートを放電することは、フラッシュEPROMセル
に対する消去ステップと呼ばれる。これは、浮遊ゲート
ーソース間（ソース消去）、又は浮遊ゲートー基板間
（チャンネル消去）のＦ−Ｎ（Fowler−Nordheim）トネ
リング気候を通じて行なわれる。ソース消去は、ゲート
を接地するか、負にバイアス（例えば、−7V）したま
ま、ソースに正のバイアス（例えば、12V、又は7V）を
印加することによって実行される。チャンネル消去はゲ
ートに負のバイアスを印加するか、基板に正のバイアス
を印加するかの少なくともいずれかをして実行される。

第１のグローバルビット線17および第２のグローバル
ビット線18は各ドレインーソースードレインブロックと
結びついている。第１のグローバルビット線17は、金属
ー拡散コンタクト55を介して上部ブロック選択トランジ
スタ19のソースに接続されている。同様に、第２のグロ
ーバルビット線18は、金属−拡散コンタクト56を介して
上部ブロック選択トランジスタ21のソースに接続されて
いる。上部ブロック選択トランジスタ19、21のドレイン
はそれぞれ、第１、第２のローカルビット線10、11に接
続されている。上部ブロック選択トランジスタ19、21の
ゲートは接続線23上の信号TBSELAによって制御される。

ローカル仮想グランド線12は、下部ブロック選択トラ
ンジスタ65Aを介して導体54Aに渡って仮想グランド端子
に接続されている。下部ブロック選択トランジスタ65A
のドレインはローカル仮想グランド線12に接続されてい
る。下部ブロック選択トランジスタ65Aのソースは導体5
4Aに接続されている。下部ブロック選択トランジスタ65
Aのゲートはライン26を通る下部ブロック選択信号BBSEL
Aによって制御される。好適なシステムでは、導体54A
は、アレイを通って水平方向に離れた位置の金属−拡散
コンタクト60Aまで延びる埋め込み拡散導体であり、こ
の金属−拡散コンタクト60Aは垂直の金属仮想接地バス2
5に対するコンタクトとなる。

グローバルビット線は、アレイを通って、対応する列
選択トランジスタ70、71まで延び、そこを通って、選択
されたグローバルビット線がセンスアンプ及びプログラ
ムデータ入力回路（図示しない）に接続される。こうし
て、列選択トランジスタ70のソースはグローバルビット
線17に接続され、そのゲートは列デコード信号Yn0に接
続され、そのドレインは導体29に接続される。そして、
その導体29はセンスアンプ及びプログラムデータ入力回
路に接続される。

図１に示されるようなフラッシュEPROMアレイは、図
２に示されるような複数のサブアレイで構成される。図
２は比較的大きな集積回路無いの二つのサブアレイを示
す。これらのサブアレイはおおよそ、点線50に沿って分
割され、線50よりだいたい上のサブアレイ51A,および線
50よりだいたい下のサブアレイ51Bからなる。セルの第
１のグループ52は、所定のビット線対（例えば、ビット
線17、18）に沿ってセルの第２のグループ53とミラーイ
メージで配置される。そのビット線の上に進めば、メモ
リサブアレイは、仮想グランド導体54A,54B（埋め込み
拡散）および金属ー拡散コンタクト55、56、57、58を共
有するように裏返される。仮想グランド導体54A,54Bは
アレイを水平に横切って、金属−拡散コンタクト60A,60
Bを介して垂直のグランド金属線25まで延びる。こうし
て、サブアレイのレイアウトは、グローバルビット線に
対する２つのトランジスタの列毎に２つの金属コンタク
トピッチを必要とし、金属仮想グランド線25に対するサ
ブアレイ毎に１つの金属コンタクトピッチを必要とす
る。

さらに、４個のサブアレイ（その内２個が図２に示さ
れている）は、上部および下部のブロック選択信号TBSE
LA,TBSELB,BBSELA,BBSELBによって与えられる付加デコ
ードのためにワード線信号を共有しても構わない。プロ
グラム動作又は消去動作の間に、プログラム電位又は消
去電位は、ブロック選択トランジスタによって選択され
たブロックにだけ印加される。

本発明の一つの側面によれば、その間にメモリセルの
アレイ全体又は一部がプログラムされるプリプログラミ
ング動作や他のプログラミング動作の間に、複数バイト
の並列プログラミングが提供される。好適な実施例にお
いて、ワード線信号を共有する４個のサブアレイが並列
に駆動されるので、４個のサブアレイの各々の１バイト
のデータが並列にプログラムされる。こうして、サブア
レイ毎に１ビットが記憶されている、８ビットバイトの
場合では、８組のサブアレイが並列に駆動して４バイト
を並列にプログラムされる。

このやり方で、４個のサブアレイの各々に対する信号
BBSELAを駆動して個々のTBSELによって選択された各々
のサブアレイを、コンタクト60Bとライン25を介してア
レイグランドに接続する。これによって、４ビットを並
列にプログラムするための電流が生じ、４個のサブアレ
イの各組に対する所定のビット線を通って供給される。
この場合のビット線の負荷は図６に関して以下に説明さ
れるように制御される。

代わりのシステムでは、単一のサブアレイの中から取
られる４ビット（プログラムされている４バイトの各々
から１ビット）と並列に４バイトをプログラムしてもよ
い。これは、TBSEL信号を用いてサブアレイの列毎に単
一のサブアレイを駆動することによって実現できる。ワ
ード線は以前と同様、駆動されるが、TBSEL信号が付勢
されないサブアレイはプログラム動作のために電流を流
さない。第一のサブアレイの４ビットは列選択信号YNを
用いて１本のデータ線29上に選択される。この代替実施
例では、信号YNによって駆動される列選択トランジスタ
は一つのセルをプログラムするための電流を流すに過ぎ
ない。従って、この代わりのやり方は、本発明の幾つか
の応用分野に好適で採用できる。

理解できるように、本発明に係わる構成によれば区分
化されたフラッシュEPROMアレイを実現できる。これは
有用であって、読出し、プログラミング、消去サイクル
の間、非選択のサブアレイのトランジスタのソースおよ
びドレインが、ビット線および仮想グランド線上の電流
および電圧から絶縁される。従って、読出し動作の間
は、非選択のサブアレイからの漏れ電流は、ビット線の
電流には寄与しないので、関知性能が改良される。プロ
グラムおよび消去動作の間は、仮想の接地線、およびビ
ット線の高電圧は非選択のブロックから隔離される。こ
れによって、区分された消去動作が可能となる。

プログラム可能性の見地からして、図２のコンタクト
の無い仮想グランドセルは従来のNORアレイフラッシュE
PROMセルに比較して欠点がある。特に、埋め込み拡散ロ
ーカルビット線、上部および下部の選択トランジスタの
余分の抵抗のためにプログラミングの経路（path）に余
分の負荷抵抗が加わることになる。上部ブロック選択ト
ランジスタ19、21を付加することで、Ｙ方向の非常に詰
まったセルレイアウトの要請にかなう隣接したサブアレ
イとのワード線の共有化が可能になる。このトランジス
タについては、セルピッチのＸ方向に圧縮しなければな
らないので、トランジスタの幅は非常に狭く、等価抵抗
は3000オーム程に高くなるかもしれない。しかし、下部
のブロック選択トランジスタ65Aのコンダクタンスは、
隣接したビット線の間で分配されるので、非常に良い。

本発明に係わる好適なメモリアレイでは、コンタクト
の無い仮想グランドセルの余分の負荷が、メモリセルを
プログラムするのに利用できる電圧を減少させ、また高
電圧でのプログラミングの効率を減少させるため、プロ
グラミング速度は減少する傾向にある。メモリセルのプ
ログラミング特性が図３に示されている。12Vの一定の
ゲートードレイン電圧に対しては曲線100で、10Vの一定
のゲートードレイン電圧に対しては曲線101で、２段階
のゲートードレイン電圧に対しては曲線102で示されて
いる。３つのモードの各々におけるゲートードレイン電
圧の波形は図３の下の部分に示されている。かくして、
12Vだけのゲートードレイン電圧曲線100については、そ
の電圧は、線103によって示されるように、12Vの所で一
定になる。10Vだけのゲートードレイン電圧曲線101につ
いては、その電圧は、線104によって示されるように10V
のままである。曲線102の２段階プログラミング方につ
いては、ゲートードレイン電圧は、太線105で示される
ように階段状に変化する。

図３の上のグラフは、プログラミング間隔の時間と達
成されるしきい値電圧VTの関係を示す。図からわかるよ
うに、曲線100は、最終的には比較的高いしきい値とな
るが、プログラムは10Vだけの曲線101の場合より遅い。
10Vだけの曲線101は最終のVT電圧はそれほど高くない
が、プログラミング段階の最初の部分で急激な上昇があ
り、次いで横這いになる。

10Vのみの曲線101の非常に急激な上昇、および12Vの
みの曲線100の高しきい値電位を利用すべく、曲線105に
よって示されるような２段階プログラミング電位を本発
明に従って適用できる。これによって、曲線102、すな
わち、最初の10Vの段階では急激に上昇し、次の12Vの段
階でも、12Vプログラミング電位で達成できる高プログ
ラミング電位まで急激に上昇し続ける曲線が実現され
る。また、高しきい値電位を達成する時間は、プログラ
ミング間隔の間に時間の関数として増大するプログラミ
ング電位を用いることによりかなり減少する。

図４および図５の曲線は、コンタクトの無い、仮想の
グランドアレイにおける本発明による制御されたプログ
ラミング電位が必要であることの事情を示す。特に、従
来のNORアレイに対する従来技術による曲線が図４に示
されている。この曲線は、非常に急な負荷線、包括して
200、および一部の区間の比較的大きなプログラミング
電流（100マイクロアンペア以上）、包括して201を特徴
としている。また、セルプログラミングは曲線の膝状の
部分202で始まる。膝状部分202と負荷線200の間の距離
は比較的良好である。これによって、従来のフラッシュ
EPROMのプログラミング動作に対する高い効率が得られ
る。

これに対して、コンタクトの無い、仮想グランドセル
に関する曲線が図５に示されている。この図には過消去
のセルをエミュレートするための12Vのプログラミング
電位に対する第１曲線210と10Vのプログラミング電位に
対する第２曲線211が示されている。また、図４の負荷
線に比べてかなり斜めの負荷線213も示されている。こ
の傾斜は上述した、セルの増加した抵抗によるものであ
る。

12Vのプログラミング電位に対する曲線210の膝状部分
212は負荷線213に極めて近く、より低いドレイン・オー
バドライブ電圧を示す。これによって、初期段階におけ
るプログラミングの効率が減少し、プログラミングに要
する時間が増加する。図から理解できるように、曲線21
1に沿った10Vプログラミング電位に関しては、膝状部分
214と負荷線との間の距離によって表されるドレイン・
オーバドライブ電圧は12V曲線210の場合よりもかなり大
きい。それ故、プログラミング効率は増大する。

更にまた、図５のプロットは、DCプログラミング電流
が本発明によるコンタクトの無い、仮想のグランドセル
では極めて小さいことを示している。この小さなプログ
ラミング電流と、プログラミングデータがプリプログラ
ミングの間の１ブロック内の全てのセルに対して同じで
あるという事実を利用して、上記した予め組込まれた消
去動作により４個のセルが並列にプリプログラムされ、
検証される。また、同じプログラミング負荷線を仮定し
た場合、より大きなドレイン・オーバードライブ電圧に
より、プログラミング間隔の初めての間、プログラミン
グ電位が低いとそれだけプログラミング速度が速くなる
ので、本発明にかかわセルはプログラミング間隔の初め
ての間、より低いプログラミング電位でプログラムされ
る。プログラミング間隔の最後の所では、より高いター
ンオンしきい値VTを達成するためにより、高い制御ゲー
ト電圧が用いられる。

上述したように、プリプログラミング（pre−program
ming）の間にビット線の負荷を減少させることによっ
て、更に効率が増大する。低い負荷を実現する回路が図
６に示されている。図６において、列選択トランジスタ
250はグローバルビット線BLに接続されている。列選択
トランジスタ250の出力は、データ線251に接続され、そ
のデータ線251は、センスアンプ回路252、およびプログ
ラミングデータ入力回路、包括して253、に接続され
る。プログラムデータ入力回路253は、VPP電源とトラン
ジスタ255の間に接続された、ダイオード接続のトラン
ジスタ254を含む。トランジスタ255のゲートは、データ
入力セレクタ258に接続れる。データ入力セレクタ258
は、選択されたビット線がゼロにプログラムされるべき
時に使用可能にされる。セレクタ258は予め指定された
電圧Ｖの第１の入力と別に予め指定された電圧Ｖ＋0.5V
の第２の入力を有している。４個のセルが並列にプログ
ラムされるプリプログラミングの間、制御入力4Xを駆動
して電圧Ｖ＋0.5Vを選択する。他の場合は、電圧Ｖが選
択される（Ｖは図２の構成を用いる実施例では、約8.5V
である）。これによって、トランジスタ255の実行抵抗
および選択されたビット線の負荷を制御できる効果が得
られる。トランジスタ255のソースはトランジスタ256の
ドレインに接続される。トランジスタ256のゲートはリ
ファレンス電圧VDDに接続される。トランジスタ256のソ
ースはトランジスタ257のドレインに接続される。トラ
ンジスタ257のゲートは制御信号RECOVERに接続される。
トランジスタ257のソースは接地される。RECOVER信号と
トランジスタ252はプログラミング後のデータ線251の放
電に用いられる。

トランジスタ255の実効抵抗を制御することによっ
て、図５において曲線213によって表される負荷線の傾
斜を増大させることができ、それによって膝状部分214
と所定のプログラミング順序（sequence）における負荷
線の距離を増加させ、すなわち、ドレイン・オーバドラ
イブ電圧を増加させることができる。

図７は本発明に係わる制御可能な電圧線の構成を示
す。電圧源は、ライン300のプログラミング電圧VPP（12
V±0.5）、ライン301の電源電圧VDD（5V±0.5）を受け
る。プログラム検証電圧源302、消去検証電圧源303、プ
ログラム高ソース電圧源304、プログラム中間電圧源30
5、プログラム低電圧源306からなる一連の電圧ドライバ
又は分圧器が、VPP電位300と、電圧AVXをワード線ドラ
イバに供給する出力ライン307の間に接続される。加え
て、負電圧発生器（図示しない）が、消去モードの間の
使用のためにワードラインに接続される。読出し電圧源
308がVDD線301とAVX線307の間に接続される。接続線309
の制御信号がモード制御回路の制御の下に電圧源を制御
する。

好適なシステムにおいて、図６を参照して説明した負
荷線の調製と組み合わせて、図８に示された３段階（ス
テップ）波形は、図７に示されたような制御可能な電圧
源を用いて実現できる。３ステップ間隔には、約7.5Vで
５マイクロ秒続く第１サブ間隔（subinterval）320が含
まれる。約10Vに上昇し、５マイクロ秒間続く第２サブ
間隔321も含まれる。最後に、制御ゲートのプログラミ
ング電位が約12Vに上昇し、さらには15マイクロ秒間続
く第３のサブ間隔が含まれる。これによって、４本のワ
ード線に並列に接続されたセルにおいて、短いプリプロ
グラミング間隔中に高いしきい値電圧が達成される。

プログラミング電圧が、プログラミング間隔の間に時
間の関数として変化する別の波形が、上記した図３、お
よび図９に示されている。図９では、より連続した制御
機能が実現される。すなわち、第１サブ間隔323中、電
圧は、7Vから12Vにほぼ直線的に増大し、第２サブ間隔3
24中、12Vに一定に保たれる。

上述したプログラミング法を用いた予め組み込まれた
セクタ消去動作が図10A乃至10Cに示されている。図10A
乃至10Cは、ブロックレベルのプリプログラミング、消
去、検証を伴う、本発明に係わる予め組み込まれた消去
動作に対する詳細なフローチャートである。このアルゴ
リズムを実現するロジックアーキテクチャーの詳細なブ
ロック図は「過消去防止の為のブロック消去フラグを有
するフラッシュEPRTOM」（"FLASH EPROM WITH BLOCKERA
SE FLAG FOR OVER−ERASE PROTECTION"）というタイト
ルの同時係属中の出願であってこの出願と同時に出願さ
れ、同じ譲受人に所有されるものに詳しく説明されてい
る。

アルゴリズムは、入力で二つの20（16進）値からなる
コマンドを待つ図10Aのステップ600、601、602からなる
ループで始まる。すなわち、ループは、リセットステッ
プ600を含み、20（16進）のテストに進む（ステップ60
1）。テストが失敗すると、アルゴリズムはリセットス
テップに戻る。テストが成功すると、アルゴリズムはス
テップ602でDO（16進）をテストする。DO（16進）のテ
ストが失敗すると、アルゴリズムはリセットステップ60
0に戻る。20（16進）に引き続きDO（16進）が連続して
いるがステップ602で検出されると、LOAD信号を高レベ
ルにする（assert）ステップ603に進む。これによっ
て、入力されるアドレスのデコードに応答して32個のフ
ラグの一つが設定される。この時点で、タイマーがステ
ップ604で使用可能にされる。次に、アルゴリズムはPGR
ES信号が高レベルかどうかをテストする。この信号は、
チップイネーブルが出力イネーブルが高レベルの間低く
なって、チップは別のアドレスをラッチし、別のフラグ
を設定すべきであるという信号を送ることを示す。この
信号が高い場合は、アルゴリズムはステップ606に戻
り、RVタイマーがリセットされ、入力アドレスに応答し
てフラグが設定される（ステップ607）。この時点で、
アルゴリズムステップ604に戻り、RVタイマーを使用可
能にする。

PGRES信号がステップ605で高くない場合は、アルゴリ
ズムはRVタイマーの満了（expiration）をテストする
（ステップ608）。好適なシステムでは、この時間は約1
00マイクロ秒である。タイマーが満了していなければ、
アルゴリズムはステップ604に進む。タイマーが満了し
ていれば、PGLOEND信号がステップ609で高レベルにさ
れ、消去されるべきブロックをラッチするためのセクタ
アドレスロードシーケンスの終了を示す。ステップ609
の後、アルゴリズムは図10Bにループする。

図10Bにおいて、アルゴリズムは、図10AのPGLOEND信
号の後に開始する。ブロック０のフラグは評価の用意が
できている（ステップ610）。PEVALが、消去モードのプ
リプログラミングフラグ評価間隔を示すように設定され
る。

PEVALの設定後、FLAGRESB信号がステップ612で評価さ
れる。この信号がゼロの場合、アルゴリズムは最後のブ
ロックが評価されたかどうかをステップ613で判別す
る。最後のブロックが既に評価されていれば、PEVAL信
号がステップ614でリセットされ、ERS信号がステップ61
5で高（high）にセットされる。ステップ613で、最後の
ブロックが評価されていなければ、MSBカウンタがステ
ップ614で増加され、アルゴリズムは、設定フラグ（set
flag）を有する残りのブロックの均衡を評価するステ
ップ611に戻る。

ステップ612で、FLAGRESBがゼロでなく、従って設定
フラグを示す場合は、アルゴリズムはステップ616に進
む。ステップ616で、PGM信号が高にセットされ、PEVAL
信号がリセットされる。こうして、消去されるべきブロ
ックのビット線、ワード線、仮想グランド端子にプログ
ラミング電位が供給される。１つの実施例では、メモリ
のそれぞれのセクタの４本のワード線が並列に使用可能
（enabele）にされるので４バイトが並列にプリプログ
ラムされる。

ステップ617で示されるように、プログラミング電圧
を使用可能にした後、タイマーPGMREC1が使用可能にさ
れ、プログラム電圧が元の電圧に回復するのを待つ（ス
テップ618）。ステップ618の後、プログラム検証電圧が
駆動される（ステップ619）。ステップ620で、プログラ
ム検証電圧を元の電圧に回復させるために第２の検証タ
イマーが使用可能にされる。

ステップ620でのタイマー満了後、アルゴリズムは、
ステップ619の間に駆動されたセルがをテストする比較
器の出力が高であるかどうかを判別する（ステップ62
1）。それが高の場合、アルゴリズムは、ステップ621
で、Q13が高であるかどうかを判別する。Q13が高という
ことは、最下位アドレスカウンタがオーバフローしたこ
とを示す。４バイトを並列にプリプログラミングする実
施例で、２つの最下位ビット（Q12、Q13）がマスクされ
る時、アルゴリズムはQ11をテストする。Q11は４バイト
増加によるカウンタオーバフローを示す。カウンタがオ
ーバフローしている場合、アルゴリズムは最後のブロッ
クが確認されたかどうか判別する（ステップ623）。最
後のブロックが確認されていれば、PGMが、ステップ624
でリセットされ、ERSがステップ625で高にセットされ
る。

ステップ623で、最後のブロックがプログラムされて
いなければ、アルゴリズムはステップ614に戻りMSBカウ
ンタを増加させ、、設定フラグを有する次のブロックに
進む。

ステップ622で、Q13（またはQ11）の値がオーバフロ
ーしていなければ、最下位ビットカウンタは１（Q11に
ついてテストする場合は４）だけ増大し、PECNT信号は
リセットされる（ステップ626）。次に、アルゴリズム
はステップ617に戻り、ブロックのプログラミングを続
ける。PECNT信号は、ステップ621での一致信号が高でな
い場合には増加（increment）する再試行（retry）カウ
ンタである。従って、ステップ621で、一致（match）信
号が高でない場合、アルゴリズムは，再試行カウンタPE
CNTがオーバフローしたかどうかをテストする（ブロッ
ク627）。

再試行カウンタがオーバフローしていれば、エラーが
示され、アルゴリズムはここで切れる（ステップ62
8）。オーバフローしていなければ、カウンタステップ6
29で増加し、アルゴリズムはステップ617に戻る。

図10Bに関して説明したように、最後のブロックのプ
ログラムのプログラミングが成功していれば、ERS信号
がステップ615、625のどちらかで高にセットされる。ER
S信号が高にセットされた後、アルゴリズムは図10Cの処
理に進む。

図10cに示すように、第１のステップは、適切な消去
電圧を下部ブロック選択トランジスタBBSELを介してソ
ースに印加されるように印加して消去されるべきブロッ
クに印加し、また、図２に示されたアレイのワード線に
も適当な消去電圧を印加することによって消去動作を開
始することである（ステップ630）。消去動作の後、消
去回復タイマーを消去電圧の元の電圧への回復のために
利用する（ステップ631）。ステップ631の後、ERSVFY信
号が高となり、チップは消去検証動作に入る（ステップ
632）。次に、遅延された消去検証信号DEVが高になる
（ステップ633）。この時点で、消去比較ラッチがアド
レス指定されたセルからデータを受ける（ステップ63
4）。この後、アルゴリズムは、不一致、一致及び信号Q
13によって示されるオーバフロー、又はFLAGRESB信号が
低（low）であるかどうかをテストする。これらの状態
のいずれかが満足されなければ（これは、バイトの一致
が成功したこと、ブロックの最後に到達しなかったこ
と、またはまだリセットされるべきフラグがまだ残って
いることのいずれかを示す）、アルゴリズムステップ63
6に進み、そこでLSBアドレスが増加される。ステップ63
6の後、アルゴリズムはステップ634に戻り、次のバイト
からのデータをラッチする。

ステップ635で、バイトが検証されない、それが検証
されて、アドレスカウンタがオーバーフローした、又は
テスト中のブロックのフラグがリセットされている、の
いずれかであれば、アルゴリズムはステップ637に進
み、そこでオーバフローの状態との一致が成功している
かテストする。一致が成功していれば、フラグがそのブ
ロックにセットされる（ステップ638）。同様に、ステ
ップ637で、そこに到達した理由が、LSBカウンタの成功
一致とオーバフロー以外のものであれば、アルゴリズム
はステップ639に進む。ステップ639で、最後のブロック
がテストされていなければ、アルゴリズムはステップ64
0に進み、そこでブロックアドレスが増加され、LSBアド
レスがリセットされる。ステップ640から、アルゴリズ
ムはステップ634に戻り、セッ設定フラグを有する次の
ブロックのテストを始める。

ステップ639で、最後のブロックがテストされている
と、アルゴリズムはステップ641に進み、そこでERSVFY
信号、DEV信号がリセットされ、回復タイマーが開始さ
れる。回復タイマーの満了後、ALFGRES信号がテストさ
れる（ステップ624）。ALSGRES信号をテストする際、全
てのフラグがリセットされていることが判別されれば、
消去動作は完了し、制御回路はリセットされる（ステッ
プ643）。全てのフラグがリセットされてはいない場合
は、試行カウンタPECNT（MAXOUT信号と等価である）を
テストして（ステップ644）、1024（16進の8FF）のよう
な選択値を越えているかどうかを判別する。選択値を越
えていれば、エラーが発生し、試行は締める（ステップ
645）。ステップ644で、カウンタが満了していなけれ
ば、それは、ステップ646で増加され、アルゴリズムが
ステップ630に戻り、消去検証を経ていなかったブロッ
クを再消去する。

要するに、フラッシュEPROMに対する予め組み込まれ
た消去動作にプリプログラミングスピードを増大する回
路が提供される。この回路は、上述したコンタクトの無
い仮想グランドアレイの構成、またはプログラムされて
いるセルの負荷が比較的高い他の構成に特に有用であ
る。

本発明に係わる好適な実施例についての今までの説明
は、例示としてなされている。本発明を開示した通りに
限定する意図ではない。明らかに、多くの変形や修正が
当業者によってなされうるであろう。本発明の原理とそ
の応用を最もよく説明し、当業者が、種々の実施例につ
いて本発明を理解し、かつ意図した特定の利用に適合す
るような修正をなしうるように実施例が選択されてい
る。本発明の範囲は添付の請求の範囲とその均等物によ
って確定される。

フロントページの続き (72)発明者 ワン、レイ エル アメリカ合衆国 カリフォルニア 95035、ミルピタス、オロヴィル ロー ド 520 (72)発明者 シャオ、リン−ウェン 台湾、タイペイ、タイ―シュン ストリ ート、レーン50、ナンバー１ (72)発明者 リン、チェン−レア アメリカ合衆国 カリフォルニア 95014、クパーチノ、マデラ ドライヴ 10501 (72)発明者 ショーン、フチア 台湾、シンチュ、サイエンス―ベイズド インダストリアルパーク、ウォーター フロント ロード ▲Ｉ▼、ナンバー 21、３エフ (56)参考文献 特開 平２−37597（ＪＰ，Ａ) 特開 昭62−274781（ＪＰ，Ａ) 特開 平２−210694（ＪＰ，Ａ) 特開 平３−276674（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 16/06

Claims (40)

(57)【特許請求の範囲】
1. 【請求項１】それぞれ、制御ゲート、浮遊ゲート、ソー
   スおよびドレインを有する複数の浮遊ゲート記憶トラン
   ジスタを含むデータ記憶装置において、選択された浮遊
   ゲート記憶トランジスタをプログラミングする装置であ
   って、 選択された浮遊ゲート記憶トランジスタの制御ゲートお
   よびソースに接続され、その制御ゲートおよびソース間
   にゲートプログラミング電位を供給して浮遊ゲート内に
   所定量の電荷を移動させてプログラミングを行う電圧供
   給回路、および 前記電圧供給回路に接続され、プログラミング間隔の間
   にゲートプログラミング電位を短時間の内に低レベルか
   ら高レベルに増大するよう前記電圧供給回路を制御して
   ゲートプログラミング電位を制御ゲートおよびソース間
   に供給し、前記選択された浮遊ゲート記憶トランジスタ
   をプログラムする上記所定量の電荷の移動に要する時間
   を減少させるようにした制御回路を備え、 前記浮遊ゲートは、ドレイン、ソース間のチャンネル長
   全体に渡って延在せしめられていることを特徴とするプ
   ログラミング装置。
2. 【請求項２】前記電圧供給回路は、プログラムデータ電
   圧を、選択された浮遊ゲート記憶トランジスタのドレイ
   ンに印加するデータ入力回路を含む請求項１に記載のプ
   ログラミング装置。
3. 【請求項３】前記制御回路は、前記電圧供給回路を制御
   して、プログラミング中に、ゲートプログラミング電位
   が初期電位から最終電位に増大するようにする、請求項
   １に記載のプログラミング装置。
4. 【請求項４】前記ゲートプログラミング電位は、プログ
   ラミング間隔の間において、第１の特定時間の間は、実
   質的に一定の第１レベルを維持し、第２の特定時間の間
   は、実質的に一定の第２レベルを維持する、請求項１に
   記載のプログラミング装置。
5. 【請求項５】前記第１レベルから第２レベルの移行は、
   前記第１の特定時間経過後、比較的急激に起こる、請求
   項４に記載のプログラミング装置。
6. 【請求項６】前記ゲートプログラミング電位は比較的緩
   やかに増加する、請求項１に記載のプログラミング装
   置。
7. 【請求項７】前記電圧供給回路は、電圧を制御ゲートに
   印加する制御可能な電圧源を含み、前記制御回路は、ソ
   ースの電圧を実質的に一定のプログラミング電圧に維持
   しかつ前記制御可能な電圧源を制御して制御ゲートに印
   加された電圧を変化させることによって、前記ゲートプ
   ログラミング電位を制御する、請求項１に記載のプログ
   ラミング装置。
8. 【請求項８】前記電圧供給回路は、プログラミング中
   に、浮遊ゲート記憶トランジスタのソースに実質的に接
   地電位を印加する、請求項７に記載のプログラミング装
   置。
9. 【請求項９】前記データ記憶装置は、複数の浮遊ゲート
   記憶トランジスタの制御ゲートに接続された選択線を備
   え、前記電圧供給回路はその選択線に接続された制御可
   能な電圧源を含む、請求項１に記載のプログラミング装
   置。
10. 【請求項１０】前記データ記憶装置は、複数の浮遊ゲー
    ト記憶トランジスタのドレインに接続されたデータ線を
    有し、そのデータ線に接続され、プログラミング中にデ
    ータ線の負荷抵抗を減少する回路をさらに備えた請求項
    １に記載のプログラミング装置。
11. 【請求項１１】それぞれ、制御ゲート、浮遊ゲート、ソ
    ースおよびドレインを有する複数の浮遊ゲート記憶トラ
    ンジスタ、およびその複数の浮遊ゲートトランジスタの
    ドレイン上の負荷を含むデータ記憶装置において、選択
    された浮遊ゲート記憶トランジスタをプログラミングす
    る装置であって、 選択された浮遊ゲート記憶トランジスタの制御ゲートお
    よびソースに接続され、その制御ゲートおよびドレイン
    間にゲートプログラミング電位を供給して制御ゲート内
    の電荷を移動させる電圧供給回路、および 前記浮遊ゲート記憶トランジスタのドレインに接続さ
    れ、プログラミング間隔の間に、選択された浮遊ゲート
    記憶トランジスタの負荷を制御して、前記選択された浮
    遊ゲート記憶トランジスタをプログラムする所定量の電
    荷移動に要する時間を減少させる制御回路を備えたこと
    を特徴とする前記プログラミング装置。
12. 【請求項１２】前記データ記憶装置は、複数の浮遊ゲー
    ト記憶トランジスタのドレインに接続されたデータ線を
    有し、前記制御回路は、そのデータ線に接続され、プロ
    グラミング中のデータ線の負荷抵抗を減らす回路をさら
    に含む、請求項11に記載のプログラミング装置。
13. 【請求項１３】前記制御回路は、前記電圧供給回路に接
    続され、プログラミング間隔の間に、その電圧供給回路
    を制御し、時間の関数としてゲートプログラミング電位
    を変化させる回路をさらに含む請求項11に記載のプログ
    ラミング装置。
14. 【請求項１４】制御ゲート、浮遊ゲート、ソースおよび
    ドレインを有するフラッシュEPROMメモリセルのメモリ
    アレイと、 各々が、前記メモリアレイ内の列のセルのドレインに接
    続された複数のビット線と、 各々が、前記メモリアレイ内の行のセルの制御ゲートに
    接続された複数のワード線と、 各々が、前記メモリアレイ内の複数ブロックのセルのソ
    ースに接続された複数個の仮想接地端子と、 前記複数のビット線、前記複数のワード線、および前記
    複数の仮想接地端子に接続され、選択されたワード線お
    よび仮想接地端子間にプログラミング電位を印加して、
    選択されたセルをプログラムするプログラミング回路を
    備え、前記プログラミング電位は、プログラミング中に
    時間の関数として変化せしめられて選択された浮遊ゲー
    トトランジスタをプログラムするのに要求される時間を
    減少させることを特徴とする集積回路メモリ。
15. 【請求項１５】前記プログラミング電位は、第１の特定
    時間の間は、実質的に一定の第１レベルを維持し、第２
    の特定時間の間は、実質的に一定の第２レベルを維持す
    る、請求項14に記載の集積回路メモリ。
16. 【請求項１６】前記第１レベルから第２レベルへの移行
    は、第１の特定時間経過後、比較的急激に起こる、請求
    項15に記載の集積回路メモリ。
17. 【請求項１７】一方のレベルから他方のレベルへの変化
    は比較的緩やかに起こる、請求項15に記載の集積回路メ
    モリ。
18. 【請求項１８】前記プログラミング回路は、前記複数の
    ワード線に接続され、選択されたワード線に電圧を印加
    する制御可能な電圧源を含み、しかも、選択されたビッ
    ト線の電圧を実質的に一定のプログラミング電圧に維持
    し、かつ前記制御可能な電圧源を制御して選択されたワ
    ード線に印加された電圧を変化させることにより、前記
    プログラミング電位を制御することを特徴とする、請求
    項14に記載の集積回路メモリ。
19. 【請求項１９】前記制御可能な電圧源に接続され、複数
    のワード線に並列に電圧を印加して、単一のプログラミ
    ング間隔の間に、単一のビット線にドレインが接続され
    た複数のセルをプログラムするドライバを更に備えた請
    求項18に記載の集積回路メモリ。
20. 【請求項２０】制御可能な電圧源に接続され、単一のプ
    ログラミング間隔の間に、単一のワード線に制御ゲート
    が接続された複数個のセルをプログラムする回路を更に
    備えた請求項18に記載の集積回路メモリ。
21. 【請求項２１】前記プログラミング回路は、複数のビッ
    ト線に接続され、選択されたビット線の負荷抵抗をプロ
    グラミング中減少させる回路を含む、請求項14に記載の
    集積回路メモリ。
22. 【請求項２２】制御ゲート、浮遊ゲート、ソースおよび
    ドレインを有するフラッシュEPROMメモリセルのメモリ
    アレイと、 各々が、前記メモリアレイ内の列のセルのドレインに接
    続された複数のビット線と、 各々が、前記メモリアレイ内の行のセルの制御ゲートに
    接続された複数のワード線と、 各々が、前記メモリアレイ内の複数ブロックのそれぞれ
    のソースに接続された複数個の仮想接地端子と、 前記複数のビット線および前記複数のワード線に接続さ
    れ、前記複数のワード線のサブセットにゲートプログラ
    ミング電位を印加し、前記複数のビット線のサブセット
    にデータ入力プログラミング電位を印加して、プリプロ
    グラミング間隔の間に、前記複数のワード線のサブセッ
    トおよび前記複数本のビット線のサブセットに接続され
    た複数の選択されたセルをプログラムするプログラミン
    グ回路と、および 少なくとも１要素を有する複数のワード線および前記複
    数の仮想接地端子に接続され、前記プリプログラミング
    間隔の後、複数のプリプログラムされた浮遊ゲート記憶
    トランジスタに消去電位を印加する消去回路と を備えたことを特徴とする前記集積回路メモリ。
23. 【請求項２３】前記プリプログラミング回路は、前記複
    数のビット線に接続され、プリプログラミング中に、前
    記複数のビット線のサブセットの負荷抵抗を減少させる
    回路を含む、請求項22に記載の集積回路メモリ。
24. 【請求項２４】前記複数のワード線のサブセットは４要
    素を含み、前記複数のビット線のサブセットは１要素を
    含む、請求項22に記載の集積回路メモリ。
25. 【請求項２５】前記複数のワード線のサブセットは１要
    素を含み、前記複数のビット線のサブセットは４要素を
    含む、請求項22に記載の集積回路メモリ。
26. 【請求項２６】前記プリプログラミング回路は、 前記複数のワード線に接続され、その複数のワード線に
    接続された浮遊ゲート記憶トランジスタの制御ゲートに
    ゲートプログラミング電位を供給する電圧供給回路と、
    および 前記電圧供給回路に接続され、プリプログラミング間隔
    の間にゲートプログラミング電位を時間の関数として変
    化するよう前記電圧供給回路を制御して、前記選択され
    た浮遊ゲート記憶トランジスタをプログラムするのに要
    する時間を減少させる制御回路と、 を備えた請求項22に記載の集積回路メモリ。
27. 【請求項２７】前記ゲートプログラミング電位は、第１
    の特定時間の間は、実質的に一定の第１レベルを維持
    し、第２の特定時間の間、実質的に一定の第２レベルを
    維持する、請求項26に記載の集積回路メモリ。
28. 【請求項２８】前記第１レベルから第２レベルへの変化
    は、第１の特定時間の経過後、比較的急激に起こる、請
    求項27に記載の集積回路メモリ。
29. 【請求項２９】一方のレベルから他方のレベルへの変化
    は比較的緩やかに起こる、請求項27に記載の集積回路メ
    モリ。
30. 【請求項３０】前記プログラミング回路は、前記複数の
    ワード線に接続され、選択されたワード線に電圧を印加
    する制御可能な電圧源を含み、しかも選択された仮想接
    地端子の電圧を実質的に一定のプログラミング電圧に維
    持し、かつ前記制御可能な電圧源を制御して選択された
    ワード線に印加された電圧を変化させることにより前記
    プログラミング電位を制御することを特徴とする、請求
    項26に記載の集積回路メモリ。
31. 【請求項３１】それぞれが制御ゲート、浮遊ゲート、ソ
    ースおよびドレインを有するＮ列Ｍ行の浮遊ゲート記憶
    トランジスタを含む複数個のサブアレイと、 Ｋ個のサブアレイに接続され、選択されたサブアレイお
    よび選択された浮遊ゲート記憶トランジスタにアクセス
    するアドレス信号を発生するアドレス発生器と、 各行の記憶セルの制御ゲートに接続された複数のワード
    線と、 記憶セルの各列に接続された複数のグローバルビット線
    と、 各列の記憶セルのドレインに接続された複数のローカル
    ビット線と、 前記アドレス発生器に接続され、前記アドレス信号に応
    答して、記憶セルの１サブアレイ内のローカルビット線
    を対応するグローバルビット線に選択的に接続する第１
    のセレクタと、 各列の記憶セルのソースに各々が接続された複数のロー
    カル仮想接地線と、 記憶セルのサブアレイ内の前記ローカル仮想接地線を仮
    想接地端子に接続する第２のセレクタと、 前記グローバルビット線およびアドレス発生器に接続さ
    れ、前記アドレス信号に応答して記憶セルの列へのアク
    セスを選択的に可能にする列選択回路と、 前記複数のワード線、前記複数のビット線、および前記
    複数の仮想接地線に接続され、選択されたワード線にゲ
    ートプログラミング電位を、そして選択されたビット線
    にデータ入力電位を印加して、前記アドレス信号に応答
    して選択された浮遊ゲート記憶トランジスタプログラム
    するプログラミング回路と、および 前記プログラミング回路に接続され、プログラミング間
    隔の間にゲートプログラミング電位を時間の関数として
    変化させて、前記選択された浮遊ゲート記憶トランジス
    タをプログラムするのに要する時間を減少させる制御回
    路と、 を備えた前記フラッシュEPROM集積回路。
32. 【請求項３２】前記制御回路はプログラミング中に、ゲ
    ートプログラミング電位を最初の電位から最終電位に増
    大させる、請求項31に記載の集積回路。
33. 【請求項３３】前記ゲートプログラミング電位は、プロ
    グラミング間隔の間において、第１の特定時間の間は、
    実質的に一定の第１レベルを維持し、第２の特定時間の
    間は、実質的に一定の第２レベルを維持する、請求項31
    に記載の集積回路。
34. 【請求項３４】前記第１レベルから第２レベルへの変化
    は、前記第１の特定時間経過後、比較的急激に起こる、
    請求項33に記載の集積回路。
35. 【請求項３５】前記ゲートプログラミング電位は比較的
    緩やかに増加する、請求項31に記載の集積回路。
36. 【請求項３６】前記プログラミング回路は、選択された
    ワード線に電圧を印加する制御可能な電圧源を含み、前
    記制御回路は、前記制御可能な電圧源を制御して制御ゲ
    ートに印加される電圧を変化させることにより、前記ゲ
    ートプログラミング電位を制御する、請求項31に記載の
    集積回路。
37. 【請求項３７】前記複数のビット線に接続され、プログ
    ラム中に選択されたビット線の負荷抵抗を減少させる回
    路を更に備えた請求項31の集積回路。
38. 【請求項３８】前記複数のグローバルビット線の中のグ
    ローバルビット線が記憶セルの各列に接続され、その各
    列は、複数個のサブアレイのサブセットの各要素におけ
    る複数組の記憶セルを含み、更に前記プログラミング回
    路は、選択されたワード線にゲートプログラミング電位
    を並列に印加し、記憶セルの列に接続された選択された
    ビット線にデータ入力電位を印加して、複数のサブアレ
    イのサブセットの各サブアレイにおける少なくとも１つ
    の記憶セルが並列にプログラムされるようにするワード
    線ドライバを含む、請求項31に記載の集積回路。
39. 【請求項３９】前記プログラミング回路は、各々が、特
    定のサブアレイの１組のグローバルビット線に接続され
    たプログラムデータ入力ドライバを含み、前記列選択回
    路は、単一のプログラミング間隔の間に、特定のサブア
    レイ内の１組のグローバルビット線のうちのサブセット
    の選択を可能にする回路を含む、請求項31に記載の集積
    回路。
40. 【請求項４０】それぞれ、制御ゲート、浮遊ゲート、ソ
    ースおよびドレインを有する複数の浮遊ゲート記憶トラ
    ンジスタを含むデータ記憶装置において、選択された浮
    遊ゲート記憶トランジスタをプリプログラミングする装
    置であって、 選択された浮遊ゲート記憶トランジスタの制御ゲートお
    よびソースに接続され、その制御ゲートおよびソース間
    にゲートプログラミング電位を供給して浮遊ゲート内の
    電荷を移動させる電圧供給回路、および 前記電圧供給回路に接続され、前記選択された浮遊ゲー
    ト記憶トランジスタについて消去およびプログラミング
    を行う前に、プリプログラミング間隔の間にゲートプロ
    グラミング電位を短時間の内に低レベルから高レベルに
    増大するよう前記電圧供給回路を制御して、前記選択さ
    れた浮遊ゲート記憶トランジスタをプログラムするのに
    要する所定量の電荷の移動時間を減少させる制御回路を
    備えたことを特徴とするプリプログラミング装置。