JPH09502041A - 高速フラッシュｅｐｒｏｍプログラミング、プリプログラミング回路構造 - Google Patents

Abstract

(57)【要約】 高速フラッシユＥＰＲＯＭプログラミング、プリプログラミング回路構造フラツシユＥＰＲＯＭのような浮遊ゲート記憶トランジスタのプリプログラミング、特に１ブロックまたはアレイの浮遊ゲート記憶トランジスタのプリプログラミングの高速化のための回路は、プログラムされるべきフラッシュＥＰＲＯＭの制御ゲートおよびソースに渡ってゲートプログラミング電位を供給する制御可能な電圧源を含む。プログラミング間隔中にゲートプログラミング電位が時間の関数として変化するよう電圧源を制御して、選択された浮遊ゲート記憶トランジスタを所定量の電荷移動によりプログラムするのに要する時間を減少させる制御回路が備えられる。電圧を一定にしたままワード線電圧を変化させる。より低いワード線電圧で始め、プログラミング間隔中にに高ワード線電圧まで増加することによって、プログラミング速度が増加し、プログラムされた浮遊ゲート記憶トランジスタに対する高い最終ターンオンしきい値電圧が達成される。また、プリプログラミングを高速化するために、単一のプログラミング間隔中に４本のワード線に並列にプログラミング電位が印加される。更に、プログラミング速度を改良するためにプログラムされているセルの負荷を調節する。

Description

【発明の詳細な説明】 高速フラッシュＥＰＲＯＭプログラミング、プリプログラミング回路構造 発明の背景 発明の分野 本発明は、消去可能、プログラム可能な不揮発性メモリ集積回路の構造に関し 、特に、フラッシユＥＰＲＯＭやＥＥＥＰＲＯＭセルなどの、装置中のメモリセ ルをプログラミング、プリプログラミングするための回路に関する。従来の技術の説明 集積回路技術に基づいた不揮発性メモリは応用分野を拡大しつつある。一般的 な不揮発性メモリセルは、標準的なＥＥＰＲＯＭやフラッシュＥＰＲＯＭなどの 電気的に消去可能、プログラム可能な読みだし専用メモリ（ＥＥＰＲＯＭ）とし て知られている。 フラッシュＥＰＲＯＭ，ＥＥＰＲＯＭ技術の両方とも、ソース、チャンネル、 ドレイン、チャネルからなり、チャンネル上の浮遊ゲート及びその浮遊ゲートか ら隔離された制御ゲートを備えたメモリトランジスタを基礎としている。セルを プログラミングする技術には、浮遊ゲートを電子で充電して、メモリセルのター ンオンしきい値を増大させる方法がある。フラッシュＥＰＲＯＭは代表的には、 ホットエレクトロン法を用いてセルを充電する。プログラムされる場合、当該セ ルはターンオン（"turn on"）しない。すなわち、その制御ゲートに印加された 読出し電位でアドレス指定されているときに は、非導通のままである。セルを消去する技術には、電子を浮遊ゲートから除去 してしきい値を下げる方法がある。しきい値が低いと、制御ゲートへの読出し電 位でアドレス指定されるときセルはターンオンする。 従来技術によるフラッシユＥＰＲＯＭのプログラミングおよび消去モードは、 Ｋｒｅｉｆｅｌｓ等によって発明された米国特許第５、０５３、９９０号に記載 されている。また、Ｊｕｎｇｒｏｔｈによって発明され、”ＶＯＬＴＡＧＥ Ｍ ＡＲＧＩＮＩＮＧ ＣＩＲＣＵＩＴ ＦＯＲ ＦＬＡＳＨ ＥＰＲＯＭ“という タイトルの米国特許第４、８７５、１１８号、更に、Ａｄｖａｎｃｅ Ｉｎｆｏ ｒｍａｔｉｏｎ，Ａｄａｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅ社．のＡｍ２ ８Ｆ０２０，２６２，１４４ Ｘ ８ Ｂｉｔ ＣＭＯＳフラッシュメモリも参 照されたい。 また、浮遊ゲートメモリセルを消去する従来技術には、メモリアレイ全体を一 つの動作で消去するものがある。 セルを消去し、消去されつつあるブロック全体から適量の電荷を確実に除去す るために、チップ内の全てのセルが既知の状態（００（１６進））にプリプログ ラム（消去前プログラム）される。このようにして、チップが消去されるとき、 全てのメモリセルは、当初、浮遊ゲートにほとんど同じ量の電荷が与えられる。 しかし、チップ消去動作におけるプリプログラミング段階にはかなりの時間を要 する。消去されるべきブロックの各バイトがプログラムされなければならず、そ の後プログラミングが成功したことを検証しなければならない。チップ全体がプ リプログラムされ、検証された後で初めて、消去動作を行いうる。 従って、フラッシュＥＰＲＯＭのような浮遊ゲートメモリ装置の高速プログラ ミング及びプリプログラミング技術を提 供することが要望される。 本発明は、浮遊ゲート記憶トランジスタのプログラミングを高速化する回路、 特に浮遊ゲート記憶トランジスタからなるブロックまたはアレイのプログラミン グを高速化する回路を提供する。 上記回路は、プログラムされるべき浮遊ゲートトランジスタの制御ゲートおよ びドレインに渡ってゲートプログラミング電位を供給し、電荷を浮遊ゲートに移 動させる制御可能な電圧源を有する。また、選択された浮遊ゲートトランジスタ を所定量の電荷移動によりプログラムするのに要する時間を減少させるために、 電圧源を制御してプログラミング間隔中にゲートプログラミング電位を時間の関 数として変化させる制御回路が提供される。好適なシステムでは、ワード線電圧 は変化させるが、ドレイン電圧は一定に保たれる。低いワード線電圧で開始し、 プログラミング間隔中に高いワード線電圧まで高めることによって、プログラミ ング速度は増大し、プログラムされた浮遊ゲート記憶トランジスタの高い最終タ ーンオンしきい値電圧が達成される。 更に、複数のメモリセルからなるセクタのプリプログラミング又はプログラミ ングを高速化するために、好適なシステムにおいて、４本のワード線（４Ｘワー ド線）の各線上の１バイトに、又は、単一のプログラミング間隔の間に並列的に 単一のワード線の並列な４バイト（４Ｘビット線）に、プログラミング電位が印 加される。これによって、従来技術の（プリプログラミングに利用されるような ）セクタプログラミングの速度が４倍になる。 上記制御回路は電圧源を制御して、プログラミング中にゲートプログラミング 電位が初期電位から最終電位まで増加するようにできる。好適な実施例において 発生する波形は、第 １のプログラミング電位から開始し、プログラミング間隔中に第２の電位に上昇 し、最終的にプログラミング間隔の間に第３のプログラミング電位に段階的に上 昇する、３レベル段階を有する。代わりに、２レベル段階でもよく、また特殊な 態様の必要に応じて、より連続的に増大するアルゴリズムを適用してもよい。 本発明の別の側面によれば、プログラミング速度は、プログラミング間隔中に ビット線上の負荷抵抗を制御することによって高めることができる。特に、本発 明に係わるプログラミング回路は、プログラミング中に選択されたビット線の負 荷抵抗を減少させる回路を含むことができる。これによって、プログラムされる べきセル上の負荷線の傾きを増大させ、それによって電荷注入動作の効率を高め る効果が得られる。 本発明の更に別の側面によれば、プログラミング回路が、区分可能なフラッシ ュＥＰＲＯＭに付加され、それによって、ブロックとチップの消去動作が支援さ れる。 要するに、フラッシュＥＰＲＯＭ集積回路のプログラミング中に、段階的に変 化する或いは増加するプログラミング電位を用いて良好なプログラミング性能が 達成できる。また、段階的に変化するワード線電圧とともにプログラム電位を増 加させることによって、過消去セルのプログラミングがより成功しやすくなる。 さらに、プリプログラミング中に、特に、プログラミング中の特定のセルの負荷 抵抗が比較的高い区分構造において、複数のセルを並列にプログラミングする技 術は、集積回路の性能を更に改良できる。また、プログラミング中にセル上の負 荷線を調節することによって、プログラミング速度を更に増大できる。 本発明の他の側面および利点は、図面、以下の詳細な説明、添付の特許請求の 範囲を参照することによって明らかになる だろう。 図面の簡単な説明 図１は本発明によるフラッシュＥＰＲＯＭ集積回路の概略ブロック図である。 図２は本発明による区分化可能なフラッシュＥＰＲＯＭアレイ構成の概略図で ある。 図３は本発明による浮遊グート記憶セルに対するプログラミング速度およびプ ログラミング電位を示すグラフである。 図４は１２Ｖのプログラミング電位での従来技術のフラッシュＥＰＲＯＭの実 験曲線のプロットである。 図５は１２Ｖおよび１０Ｖのプログラミング電位での、図２のアレイにおいて 用いられるコンタクトの無い仮想の接地フラッシュＥＰＲＯＭセルの実験曲線の プロットである。 図６はプリプログラミングの間に図２のアレイのビット線の負荷を制御する回 路の概略図である。 図７は図１の回路に用いる制御可能な電圧源の概略図である。 図８は本発明の好適実施例によるプログラミング間隔の間の時間の関数として のプログラミング電位を示す。 図９は本発明の好適実施例による時間の関数としての、代替的な、より連続し たプログラミング電位を示す。 図１０Ａ−１０Ｃは本発明による前プログラミングを伴った組込みの消去動作 を示すフローチャートである。 詳細な説明 以下に、図面を参照して、本発明係わる好適な実施例を詳細に説明する。図１ は本発明に係わる集積回路の機能的概略図である。図２および図３は本発明に係 わる区分されたフラッシュＥＰＲＯＭアレイの実施態様に関する詳細図である。 図３ー５は本発明の動作を説明するのに用いるグラフである。図６および図７は 、本発明に係わるフラッシュＥＰＲＯＭのプログラミングおよび前プログラミン グ速度を増大するための回路を示す。図８および図９は、他のプログラミング電 位波形を示す。図１０ａ−１０ｃは、フラッシュＥＰＲＯＭに関する改良された プリプログラミング速度を実現する予め組み込まれたブロックレベル消去ルーチ ンを示す。システムの概略（図１および図２） 図１に示すように、フラッシュＥＰＲＯＭメモリアレイ１１を含む集積回路、 包括して１０、が与えられる。フラッシュＥＰＲＯＭメモリアレイ１１はワード 線ドライバ１２および列選択（カラムセレクト）回路１３を用いてアドレス指定 される。アドレスデコーダ／発生器１４は、ワード線ドライバ１２および列選択 回路１３を制御するのに用いられる。 フラッシュＥＰＲＯＭは、公知のように、読出しモード、プログラムモード、 プログラム確認モード、消去モード（プログラム及び確認段階を含む）、消去確 認モード等の複数のモードを含む。従って、コマンドロジック１５が備えられ、 これにより集積回路のモードがユーザ入力によって応答して制御される。 コマンドロジック１５は、以下に説明するブロック消去モードにおいて用いら れるような付加コマンドで、標準的なフラッシュＥＰＲＯＭ（例えば、カリフォ ルニア州サニーバーレにあるＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅ社に よって製造されたＡｍ２８Ｆ０２０メモリチップ）についてなされるようにして 実現できる。コマンドロジック１５によって出されたコマンドに応答して、モー ド制御回路１６はモード制御信号を発生する。この信号は矢印１７に示すように チップ全体の渡って分配され、予め組み込まれた消去動作を制御する。 集積回路の動作のモードを支持するために、多レベルプログラムモードを含む 制御された電圧源１８が備えられる。この制御された電圧源は、メモリアレイ１ １内のセルの制御ゲートに印加される電圧を制御するワード線ドライバ１２に接 続される。また、仮想接地及び消去高電圧回路１９がアレイ１１に接続され、モ ード制御信号に応答して制御される。最後に、センスアンプ／プログラムデータ 入力構造体２０が列選択回路１３の出力に接続される。センスアンプはライン２ １にデータを出力する。また、ライン２１のデータは、消去およびプログラム確 認モードで用いられる検証回路２２に供給される。検証回路２２は図示のように モード制御回路１６に接続される。センスアンプ及びプログラムデータ入力構造 体２０はまた、以下に説明するように、モード制御に応答する。特に、前プログ ラミングまたはプログラミングの間、ビット線の負荷はプログラミング速度を増 大するように調節される。 アドレスデコーダ／発生器１４も、モード制御信号に応答する。プリプログラ ミングおよび消去の間、アドレス発生器は、ブロック及びチップ消去機能に対す るアドレス指定順序を発生するように使用可能にされる。また、プリプログラミ ングの間、アドレス発生器は、例えば、単一のプログラミング間隔の間に４本の ワード線を駆動する（energizing）ことによって、４個のセルを並列にプリプロ グラムするように使用可能にされる。これを実現するために、発生器の出力のワ ード線アドレスの２つの最下位ビットはマスクされ、４本のワード線は全て、並 列に駆動される。 本発明に係わるフラッシュＥＰＲＯＭメモリアレイ１１は、 区分可能な構造を有しており、ブロック及びチップ消去動作を可能にする。 図２は仮想接地セル構造を有する、本発明に係わる好適な区分可能アレイ構造 を示す。このアレイは、１９９２年１月２２日に出願され、”ＮＯＮ−ＶＯＬＡ ＴＩＬＥ ＭＥＭＯＲＹ ＣＥＬＬ ＡＮＤ ＡＲＲＡＹ ＡＲＣＨＩＴＥＣＨ ＴＵＲＥ“と題された同時係属の米国特許出願第０７／８２３、８８２号に記載 されているようなフラッシュＥＰＲＯＭ回路用のドレインーソースードレイン構 造を用いる。ちなみに、上記出願は、現在かつ両発明の時点で、本出願と同じ譲 受人によって所有され、この明細書には技術の水準（state of the art）を示す ための情報として引用されている。 上記回路は第１のローカルビット線１０および第２のローカルビット線１１を 有する。第１、第２のローカルビット線１０、１１は埋め込み拡散導体によって 実現される。この回路は埋め込み拡散によって実現されるローカル仮想グランド 線１２も含む。それぞれ、ゲート、ドレイン、ソースを有する複数個の浮遊ゲー トトランジスタが、ローカルビット線１０、１１およびローカル仮想グランド線 １２に接続される。その複数のトランジスタのソースはローカル仮想グランド線 １２に接続される。第１列のトランジスタ、包括的に１３、のドレインは第１の ローカルビット線１０に接続され、第２列のトランジスタ、包括的に１４は第２ のローカルビット線１１に接続される。浮遊ゲートトランジスタのゲートはワー ド線ＷＬ0ーＷＬN に接続される。この場合、各ワード線（例えば、ＷＬ1）は、 第１のローカルビット線１０内のトランジスタ（例えば、トランジスタ１５）お よび第２のローカルビット線１１内のトランジスタ（例えば、トランジスタ１６ ）の両方のゲートに接続される。従って、トランジスタ１５お よび１６はソース拡散領域を共有することになる。 浮遊ゲートを充電することはフラッシュＥＰＲＯＭセルに対するプログラムス テップと呼ばれる。これは、ゲートーソース間の大きな正電圧を、ドレインーソ ース間に正電圧（例えば、６Ｖ）を設定することによって、ホットエレクトロン の注入を通して実現できる。 浮遊ゲートを放電することは、フラッシュＥＰＲＯＭセルに対する消去ステッ プと呼ばれる。これは、浮遊ゲートーソース間（ソース消去）、又は浮遊ゲート ー基板間（チャンネル消去）のＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トン ネリング機構を通じて行なわれる。ソース消去は、ゲートを接地するか、負にバ イアス（例えば、−７Ｖ）したまま、ソースに正のバイアス（例えば、１２Ｖ、 又は７Ｖ）を印加することによって実行される。チャンネル消去はゲートに負の バイアスを印加するか、基板に正のバイアスを印加するかの少なくともいずれか をして実行される。 第１のグローバルビット線１７および第２のグローバルビット線１８は各ドレ インーソースードレインブロックと結びついている。第１のグローバルビット線 １７は、金属ー拡散コンタクト５５を介して上部ブロック選択トランジスタ１９ のソースに接続されている。同様に、第２のグローバルビット線１８は、金属− 拡散コンタクト５６を介して上部ブロック選択トランジスタ２１のソースに接続 されている。上部ブロック選択トランジスタ１９、２１のドレインはそれぞれ、 第１、第２のローカルビット線１０、１１に接続されている。上部ブロック選択 トランジスタ１９、２１のゲートは接続線２３上の信号ＴＢＳＥＬAによって制 御される。 ローカル仮想グランド線１２は、下部ブロック選択トランジスタ６５Ａを介し て導体５４Ａに渡って仮想グランド端子 に接続されている。下部ブロック選択トランジスタ６５Ａのドレインはローカル 仮想グランド線１２に接続されている。下部ブロック選択トランジスタ６５Ａの ソースは導体５４Ａに接続されている。下部ブロック選択トランジスタ６５Ａの ゲートはライン２６を通る下部ブロック選択信号ＢＢＳＥＬAによって制御され る。好適なシステムでは、導体５４Ａは、アレイを通って水平方向に離れた位置 の金属−拡散コンタクト６０Ａまで延びる埋め込み拡散導体であり、この金属− 拡散コンタクト６０Ａは垂直の金属仮想接地バス２５に対するコンタクトとなる 。 グローバルビット線は、アレイを通って、対応する列選択トランジスタ７０、 ７１まで延び、そこを通って、選択されたグローバルビット線がセンスアンプ及 びプログラムデータ入力回路（図示しない）に接続される。こうして、列選択ト ランジスタ７０のソースはグローバルビット線１７に接続され、そのゲートは列 デコード信号Ｙn0に接続され、そのドレインは導体２９に接続される。そして、 その導体２９はセンスアンプ及びプログラムデータ入力回路に接続される。 図１に示されるようなフラッシュＥＰＲＯＭアレイは、図２に示されるような 複数のサブアレイで構成される。図２は比較的大きな集積回路内の二つのサブア レイを示す。これらのサブアレイはおおよそ、点線５０に沿って分割され、線５ ０よりだいたい上のサブアレイ５１Ａ，および線５０よりだいたい下のサブアレ イ５１Ｂからなる。セルの第１のグループ５２は、所定のビット線対（例えば、 ビット線１７、１８）に沿ってセルの第２のグループ５３とのミラーイメージで 配置される。そのビット線対の上に進めば、メモリサブアレイは、仮想グランド 導体５４Ａ，５４Ｂ（埋め込み拡散）および金属ー拡散コンタクト５５、５６、 ５７、５８を共有する ように裏返される。仮想グランド導体５４Ａ，５４Ｂはアレイを水平に横切って 、金属−拡散コンタクト６０Ａ，６０Ｂを介して垂直のグランド金属線２５まで 延びる。こうして、サブアレイのレイアウトは、グローバルビット線に対する２ つのトランジスタの列毎に２つの金属コンタクトピッチを必要とし、金属仮想グ ランド線２５に対するサブアレイ毎に１つの金属コンタクトピッチを必要とする 。 さらに、４個のサブアレイ（その内２個が図２に示されている）は、上部およ び下部のブロック選択信号ＴＢＳＥＬA，ＴＢＳＥＬB，ＢＢＳＥＬA，ＢＢＳＥ ＬBによって与えられる付加デコードのためにワード線信号を共有しても構わな い。プログラム動作又は消去動作の間に、プログラム電位又は消去電位は、下部 ブロック選択トランジスタによって選択されたブロックにだけ印加される。 本発明の一つの側面によれば、その間にメモリセルのアレイ全体又は一部がプ ログラムされるプリプログラミング動作や他のプログラミング動作の間に、複数 バイトの並列プログラミングが提供される。好適な実施例において、ワード線信 号を共有する４個のサブアレイが並列に駆動されるので、４個のサブアレイの各 々の１バイトのデータが並列にプログラムされる。こうして、サブアレイ毎に１ ビットが記憶されている、８ビットバイトの場合では、８組のサブアレイが並列 に駆動して４バイトを並列にプログラムされる。 このやり方で、４個のサブアレイの各々に対する信号ＢＢＳＥＬAを駆動して 各々のサブアレイを、コンタクト６０Ｂとライン２５を介してアレイグランドに 接続する。これによって、４ビットを並列にプログラムするための電流が生じ、 ４個のサブアレイの各組に対する所定のビット線を通って供給される。この場合 のビット線の負荷は図６に関して以下で説 明されるように制御される。 代わりのシステムでは、単一のサブアレイの中から取られる４ビット（プログ ラムされている４バイトの各々から１ビット）と並列に４バイトをプログラムし てもよい。これは、ＴＢＳＥＬ信号を用いてサブアレイの列毎に単一のサブアレ イを駆動することによって実現できる。ワード線は以前と同様、駆動されるが、 ＴＢＳＥＬ信号が付勢されないサブアレイはプログラム動作のために電流を流さ ない。単一のサブアレイの４ビットは列選択信号ＹNを用いて１本のデータ線２ ９上に選択される。この代替実施例では、信号ＹNによって駆動される列選択ト ランジスタは一つのセルをプログラムするための電流を流すに過ぎない。従って 、この代わりのやり方は、本発明の幾つかの応用分野で好適に採用できる。 理解できるように、本発明に係わる構成によれば区分化されたフラッシュＥＰ ＲＯＭアレイを実現できる。これは有用であって、読出し、プログラミング、消 去サイクルの間、非選択のサブアレイのトランジスタのソースおよびドレインが 、ビット線および仮想グランド線上の電流および電圧から絶縁される。従って、 読出し動作の間は、非選択のサブアレイからの漏れ電流は、ビット線の電流には 寄与しないので、感知性能が改良される。プログラムおよび消去動作の間は、仮 想の接地線、およびビット線の高電圧は非選択のブロックから隔離される。これ によって、区分された消去動作が可能となる。 プログラム可能性の見地からして、図２のコンタクトの無い仮想グランドセル は従来のＮＯＲアレイフラッシュＥＰＲＯＭセルに比較して欠点がある。特に、 埋め込み拡散ローカルビット線、上部および下部の選択トランジスタの余分の抵 抗のためにプログラミングの経路（path）に余分の負荷抵抗 が加わることになる。上部ブロック選択トランジスタ１９、２１を付加すること で、Ｙ方向の非常に詰まったセルレイアウトの要請にかなう隣接したサブアレイ とのワード線の共有化が可能になる。このトランジスタについては、セルピッチ のＸ方向に圧縮しなければならないので、トランジスタの幅は非常に狭く、等価 抵抗は３０００オーム程に高くなるかもしれない。しかし、下部のブロック選択 トランジスタ６５Ａのコンダクタンスは、隣接したビット線の間で分配されるの で、非常に良い。 本発明に係わる好適なメモリアレイでは、コンタクトの無い仮想グランドセル の余分の負荷が、メモリセルをプログラムするのに利用できる電圧を減少させ、 また高電圧でのプログラミングの効率を減少させるため、プログラミング速度は 減少する傾向にある。メモリセルのプログラミング特性が図３に示されている。 １２Ｖの一定のゲートードレイン電圧に対しては曲線１００で、１０Ｖの一定の ゲートードレイン電圧に対しては曲線１０１で、２段階のゲートードレイン電圧 に対しては曲線１０２で示されている。３つのモードの各々におけるゲートード レイン電圧の波形は図３の下の部分に示されている。かくして、１２Ｖだけのゲ ートードレイン電圧曲線１００については、その電圧は、線１０３によって示さ れるように、１２Ｖの所で一定になる。１０Ｖだけのゲートードレイン電圧曲線 １０１については、その電圧は、線１０４によって示されるように１０Ｖのまま である。曲線１０２の２段階プログラミング法については、ゲートードレイン電 圧は、太線１０５で示されるように階段状に変化する。 図３の上のグラフは、プログラミング間隔の時間と達成されるしきい値電圧Ｖ Ｔの関係を示す。図からわかるように、曲線１００は、最終的には比較的高いし きい値となるが、プ ログラムは１０Ｖだけの曲線１０１の場合より遅い。１０Ｖだけの曲線１０１は 最終のＶＴ電圧はそれほど高くないが、プログラミング段階の最初の部分で急激 な上昇があり、次いで横這いになる。 １０Ｖのみの曲線１０１の非常に急激な上昇、および１２Ｖのみの曲線１００ の高しきい値電位を利用すべく、曲線１０５によって示されるような２段階プロ グラミング電位を本発明に従って適用できる。これによって、曲線１０２、すな わち、最初の１０Ｖの段階では急激に上昇し、次の１２Ｖの段階でも、１２Ｖプ ログラミング電位で達成できる高プログラミング電位まで急激に上昇し続ける曲 線が実現される。また、高しきい値電圧を達成する時間は、プログラミング間隔 の間に時間の関数として増大するプログラミング電位を用いることにかなり減少 する。 図４および図５の曲線は、コンタクトの無い、仮想のグランドアレイにおける 本発明による制御されたプログラミング電位が必要であることの事情を示す。特 に、従来のＮＯＲアレイに対する従来技術による曲線が図４に示されている。こ の曲線は、非常に急な負荷線、包括して２００、および一部の区間の比較的大き なプログラミング電流（１００マイクロアンペア以上）、包括して２０１を特徴 としている。また、セルプログラミングは曲線の膝状の部分２０２で始まる。膝 状部分２０２と負荷線２００の間の距離は比較的良好である。これによって、従 来のフラッシュＥＰＲＯＭのプログラミング動作に対する高い効率が得られる。 これに対して、コンタクトの無い、仮想グランドセルに関する曲線が図５に示 されている。この図には過消去のセルをエミュレートするための１２Ｖのプログ ラミング電位に対する第１曲線２１０と１０Ｖのプログラミング電位に対する第 ２曲線２１１が示されている。また、図４の負荷線に比べてかなり斜めの負荷線 ２１３も示されている。この傾斜は上述した、セルの増加した抵抗によるもので ある。 １２Ｖのプログラミング電位に対する曲線２１０の膝状部分２１２は負荷線２ １３に極めて近く、より低いドレイン・オーバドライブ電圧を示す。これによっ て、初期段階におけるプログラミングの効率が減少し、プログラミングに要する 時間が増加する。図から理解できるように、曲線２１１に沿った１０Ｖプログラ ミング電位に関しては、膝状部分２１４と負荷線との間の距離によって表される ドレイン・オーバドライブ電圧は１２Ｖ曲線２１０の場合よりもかなり大きい。 それ故、プログラミング効率は増大する。 更にまた、図５のプロットは、ＤＣプログラミング電流が本発明によるコンタ クトの無い、仮想のグランドセルでは極めて小さいことを示している。この小さ なプログラミング電流と、プログラミングデータがプリプログラミングの間１ブ ロック内の全てのセルに対して同じであるという事実を利用して、上記した予め 組込まれた消去動作により４個のセルが並列にプリプログラムされ、検証される 。また、同じプログラミング負荷線を仮定した場合、より大きなドレイン・オー バードライブ電圧により、プログラミング間隔の初めの間、プログラミング電位 が低いとそれだけプログラミング速度が速くなるので、本発明にかかわるセルは プログラミング間隔の初めの間、より低いプログラミング電位でプログラムされ る。プログラミング間隔の最後の所では、より高いターンオンしきい値ＶＴを達 成するためにより高い制御ゲート電圧が用いられる。 上述したように、プリプログラミング（pre-programming）の間にビット線の 負荷を減少させることによって、更に効率 が増大する。低い負荷を実現する回路が図６に示されている。図６において、列 選択トランジスタ２５０はグローバルビット線ＢＬに接続されている。列選択ト ランジスタ２５０の出力は、データ線２５１に接続され、そのデータ線２５１は 、センスアンプ回路２５２、およびプログラムデータ入力回路、包括して２５３ 、に接続される。プログラムデータ入力回路２５３は、ＶPP電源とトランジスタ ２５５の間に接続された、ダイオード接続のトランジスタ２５４を含む。トラン ジスタ２５５のゲートは、データ入力セレクタ２５８に接続される。データ入力 セレクタ２５８は、選択されたビット線がゼロにプログラムされるべき時に使用 可能にされる。セレクタ２５８は予め指定された電圧Ｖの第１の入力と別に予め 指定された電圧Ｖ＋０．５Ｖの第２の入力を有している。４個のセルが並列にプ ログラムされるプリプログラミングの間、制御入力４Ｘを駆動して電圧Ｖ＋０． ５Ｖを選択する。他の場合は、電圧Ｖが選択される（Ｖは図２の構成を用いる実 施例では、約８．５Ｖである）。これによって、トランジスタ２５５の実効抵抗 および選択されたビット線の負荷を制御できる効果が得られる。トランジスタ２ ５５のソースはトランジスタ２５６のドレインに接続される。トランジスタ２５ ６のゲートはリファレンス電圧ＶDDに接続される。トランジスタ２５６のソース はトランジスタ２５７のドレインに接続される。トランジスタ２５７のゲートは 制御信号ＲＥＣＯＶＥＲに接続される。トランジスタ２５７のソースは接地され る。ＲＥＣＯＶＥＲ信号とトランジスタ２５２はプログラミング後のデータ線２ ５１の放電に用いられる。 トランジスタ２５５の実効抵抗を制御することによって、図５において曲線２ １３によって表される負荷線の傾斜を増大させることができ、それによって膝状 部分２１４と所定の プログラミング順序（sequence）における負荷線の距離を増加させ、すなわちド レイン・オーバドライブ電圧を増加させることができる。 図７は本発明に係わる制御可能な電圧源の構成を示す。電圧源は、ライン３０ ０のプログラミング電位ＶPP（１２Ｖ±０．５）、ライン３０１の電源電位ＶDD （５Ｖ±０．５）を受ける。プログラム検証電圧源３０２、消去検証電圧源３０ ３、プログラム高ソース電圧源３０４、プログラム中間電圧源３０５、プログラ ム低電圧源３０６からなる一連の電圧ドライバ又は分圧器が、ＶPP電位３００と 、電圧ＡＶＸをワード線ドライバに供給する出力ライン３０７の間に接続される 。加えて、負電圧発生器（図示しない）が、消去モードの間の使用のためにワー ドラインに接続される。読出し電圧源３０８がＶDD線３０１とＡＶＸ線３０７の 間に接続される。接続線３０９の制御信号がモード制御回路の制御の下に電圧源 を制御する。 好適なシステムにおいて、図６を参照して説明した負荷線の調整と組み合わせ て、図８に示された３段階（ステップ）波形は、図７に示されたような制御可能 な電圧源を用いて実現できる。３ステップ間隔には、約７．５Ｖで５マイクロ秒 続く第１サブ間隔（subinterval）３２０が含まれる。約１０Ｖに上昇し、５マ イクロ秒間続く第２サブ間隔３２１も含まれる。最後に、制御ゲートのプログラ ミング電位が約１２Ｖに上昇し、さらに１５マイクロ秒間続く第３のサブ間隔が 含まれる。これによって、４本のワード線に並列に接続されたセルにおいて、短 いプリプログラミング間隔中に高いしきい値電圧が達成される。 プログラミング電圧が、プログラミング間隔の間に時間の関数として変化する 別の波形が、上記した図３、および図９ に示されている。図９では、より連続した制御機能が実現される。すなわち、第 １サブ間隔３２３中、電圧は、７Ｖから１２Ｖにほぼ直線的に増大し、第２サブ 間隔３２４中、１２Ｖに一定に保たれる。 上述したプログラミング法を用いた予め組み込まれたセクタ消去動作が図１０ Ａ乃至１０Ｃに示されている。図１０Ａ乃至１０Ｃは、ブロックレベルのプリプ ログラミング、消去、検証を伴う、本発明に係わる予め組み込まれた消去動作に 対する詳細なフローチャートである。このアルゴリズムを実現するロジックアー キテクチャーの詳細なブロック図は「過消去防止の為のブロック消去フラグを有 するフラッシュＥＰＲＴＯＭ」（”ＦＬＡＳＨ ＥＰＲＯＭ ＷＩＴＨ ＢＬＯ ＣＫＥＲＡＳＥ ＦＬＡＧ ＦＯＲ ＯＶＥＲ−ＥＲＡＳＥ ＰＲＯＴＥＣＴＩ ＯＮ”）というタイトルの同時係属中の出願であってこの出願と同時に出願され 、同じ譲受人に所有されるものに詳しく説明されている。 アルゴリズムは、入力で二つの２０（１６進）値からなるコマンドを待つ図１ ０Ａのステップ６００、６０１、６０２からなるループで始まる。すなわち、ル ープは、リセットステップ６００を含み、２０（１６進）のテストに進む（ステ ップ６０１）。テストが失敗すると、アルゴリズムはリセットステップに戻る。 テストが成功すると、アルゴリズムはステップ６０２でＤＯ（１６進）をテスト する。ＤＯ（１６進）のテストが失敗すると、アルゴリズムはリセットステップ ６００に戻る。２０（１６進）に引き続きＤＯ（１６進）が連続してがステップ ６０２で検出されると、ＬＯＡＤ信号を高レベルにする（assert）ステップ６０ ３に進む。これによって、入力されるアドレスのデコードに応答して３２個のフ ラグの一つが設定される。この時点で、タイマーがステップ６ ０４で使用可能にされる。次に、アルゴリズムはＰＧＲＥＳ信号が高レベルかど うかをテストする。この信号は、チップイネーブルが出力イネーブルが高レベル の間低くなって、チップは別のアドレスをラッチし、別のフラグを設定すべきで あるという信号を送ることを示す。この信号が高い場合は、アツゴリズムはステ ップ６０６に戻り、ＲＶタイマーがリセットされ、入力アドレスに応答してフラ グが設定される（ステップ６０７）。この時点で、アルゴリズムステップ６０４ に戻り、ＲＶタイマーを使用可能にする。 ＰＧＲＥＳ信号がステップ６０５で高くない場合は、アルゴリズムはＲＶタイ マーの満了（expiration）をテストする（ステップ６０８）。好適なシステムで は、この時間は約１００マイクロ秒である。タイマーが満了していなければ、ア ルゴリズムはステップ６０４に進む。タイマーが満了していれば、ＰＧＬＯＥＮ Ｄ信号がステップ６０９で高レベルにされ、消去されるべきブロックをラッチす るためのセクタアドレスロードシーケンスの終了を示す。ステップ６０９の後、 アルゴリズムは図１０Ｂにループする。 図１０Ｂにおいて、アルゴリズムは、図１０ＡのＰＧＬＯＥＮＤ信号の後に開 始する。ブロック０のフラグは評価の用意ができている（ステップ６１０）。Ｐ ＥＶＡＬが、消去モードのプリプログラミングフラグ評価間隔を示すように設定 される。 ＰＥＶＡＬの設定後、ＦＬＡＧＲＥＳＢ信号がステップ６１２で評価される。 この信号がゼロの場合、アルゴリズムは最後のブロックが評価されたかどうかを ステツプ６１３で判別する。最後のブロックが既に評価されていれば、ＰＥＶＡ Ｌ信号がステップ６１４でリセットされ、ＥＲＳ信号がステップ６１５で高（hi gh）にセットされる。ステップ６１３で、 最後のブロックが評価されていなければ、ＭＳＢカウンタがステップ６１４で増 加され、アルゴリズムは、設定フラグ（set flag）を有する残りのブロックの均 衡を評価するステップ６１１に戻る。 ステップ６１２で、ＦＬＡＧＲＥＳＢがゼロでなく、従って設定フラグを示す 場合は、アルゴリズムはステップ６１６に進む。ステップ６１６で、ＰＧＭ信号 が高にセットされ、ＰＥＶＡＬ信号がリセットされる。こうして、消去されるべ きブロックのビット線、ワード線、仮想グランド端子にプログラミング電位が供 給される。１つの実施例では、メモリのそれぞれのセクタの４本のワード線が並 列に使用可能（enabele）にされるので４バイトが並列にプリプログラムされる 。 ステップ６１７で示されるように、プログラミング電圧を使用可能にした後、 タイマーＰＧＭＲＥＣ１が使用可能にされ、プログラム電圧が元の電圧に回復す るのを待つ（ステップ６１８）。ステップ６１８の後、プログラム検証電圧が駆 動される（ステップ６１９）。ステップ６２０で、プログラム検証電圧を元の電 圧に回復させるために第２の検証タイマーが使用可能にされる。 ステップ６２０でのタイマー満了後、アルゴリズムは、ステップ６１９の間に 駆動されたセルがをテストする比較器の出力が高であるかどうかを判別する（ス テップ６２１）。それが高の場合、アルゴリズムは、ステップ６２１で、Ｑ１３ が高であるかどうかを判別する。Ｑ１３が高ということは、最下位アドレスカウ ンタがオーバフローしたことを示す。４バイトを並列にプリプログラミングする 実施例で、２つの最下位ビット（Ｑ１２、Ｑ１３）がマスクされる時、アルゴリ ズムはＱ１１をテストする。Ｑ１１は４バイト増加によるカウンタオーバフロー を示す。カウンタがオーバフローしてい る場合、アルゴリズムは最後のブロックが確認されたかどうか判別する（ステッ プ６２３）。最後のブロックが確認されていれば、ＰＧＭが、ステップ６２４で リセットされ、ＥＲＳがステップ６２５で高にセットされる。 ステップ６２３で、最後のブロックがプログラムされていなければ、アルゴリ ズムはステップ６１４に戻りＭＳＢカウンタを増加させ、、設定フラグを有する 次のブロックに進む。 ステップ６２２で、Ｑ１３（またはＱ１１）の値がオーバフローしていなけれ ば、最下位ビットカウンタは１（Ｑ１１についてテストする場合は４）だけ増大 し、ＰＥＣＮＴ信号はリセットされる（ステップ６２６）。次に、アルゴリズム はステップ６１７に戻り、ブロックのプログラミングを続ける。ＰＥＣＮＴ信号 は、ステップ６２１での一致信号が高でない場合には増加（increment）する再 試行（retry）カウンタである。従って、ステップ６２１で、一致（match）信号 が高でない場合、アルゴリズムは，再試行カウンタＰＥＣＮＴがオーバフローし たかどうかをテストする（ブロック６２７）。 再試行カウンタがオーバフローしていれば、エラーが示され、アルゴリズムは ここで切れる（ステップ６２８）。オーバフローしていなければ、カウンタステ ップ６２９で増加し、アルゴリズムはステップ６１７に戻る。 図１０Ｂに関して説明したように、最後のブロックのプログラムのプログラミ ングが成功していれば、ＥＲＳ信号がステップ６１５、６２５のどちらかで高に セットされる。ＥＲＳ信号が高にセットされた後、アルゴリズムは図１０Ｃの処 理に進む。 図１０ｃに示すように、第１のステップは、適切な消去電圧を下部ブロック選 択トランジスタＢＢＳＥＬを介してソー スに印加されるように印加して消去されるべきブロックに印加し、また、図２に 示されたアレイのワード線にも適当な消去電圧を印加することによって消去動作 を開始することである（ステップ６３０）。消去動作の後、消去回復タイマーを 消去電圧の元の電圧への回復のために利用する（ステップ６３１）。ステップ６ ３１の後、ＥＲＳＶＦＹ信号が高となり、チップは消去検証動作に入る（ステッ プ６３２）。次に、遅延された消去検証信号ＤＥＶが高になる（ステップ６３３ ）。この時点で、消去比較ラッチがアドレス指定されたセルからデータを受ける （ステップ６３４）。この後、アルゴリズムは、不一致、一致及び信号Ｑ１３に よって示されるオーバフロー、又はＦＬＡＧＲＥＳＢ信号が低（low）であるか どうかをテストする。これらの状態のいずれかが満足されなければ（これは、バ イトの一致が成功したこと、ブロックの最後に到達しなかったこと、またはまだ リセットされるべきフラグがまだ残っていることのいずれかを示す）、アルゴリ ズムステップ６３６に進み、そこでＬＳＢアドレスが増加される。ステップ６３ ６の後、アルゴリズムはステップ６３４に戻り、次のバイトからのデータをラッ チする。 ステップ６３５で、バイトが検証されない、それが検証されて、アドレスカウ ンタがオーバフローした、又はテスト中のブロックのフラグがリセットされてい る、のいずれかであれば、アルゴリズムはステップ６３７に進み、そこでオーバ フローの状態との一致が成功しているかテストする。一致が成功していれば、フ ラグがそのブロックにセットされる（ステップ６３８）。同様に、ステップ６３ ７で、そこに到達した理由が、ＬＳＢカウンタの成功一致とオーバフロー以外の ものであれば、アルゴリズムはステップ６３９に進む。ステップ６３９で、最後 のブロックがテストされていなければ、 アルゴリズムはステップ６４０に進み、そこでブロツクアドレスが増加され、Ｌ ＳＢアドレスがリセットされる。ステップ６４０から、アルゴリズムはステップ ６３４に戻り、セッ設定フラグを有する次のブロックのテストを始める。 ステップ６３９で、最後のブロックがテストていると、アルゴリズムはステッ プ６４１に進み、そこでＥＲＳＶＦＹ信号、ＤＥＶ信号がリセットされ、回復タ イマーが開始される。回復タイマーの満了後、ＡＬＦＧＲＥＳ信号がテストされ る（ステップ６４２）。ＡＬＳＧＲＥＳ信号をテストする際、全てのフラグがリ セットされていることが判別されれば、消去動作は完了し、制御回路はリセット される（ステップ６４３）。全てのフラグがリセットされてはいない場合は、試 行カウンタＰＥＣＮＴ（ＭＡＸＯＵＴ信号と等価である）をテストして（ステッ プ６４４）、１０２４（１６進の８ＦＦ）のような選択値を越えているかどうか を判別する。選択値を越えていれば、エラーが発生し、試行は諦める（ステップ ６４５）。ステップ６４４で、カウンタが満了していなければ、それは、ステッ プ６４６で増加され、アルゴリズムはステップ６３０に戻り、消去検証を経てい なかったブロックを再消去する。 要するに、フラッシュＥＰＲＯＭに対する予め組み込まれた消去動にプリプロ グラミングスピードを増大する回路が提供される。この回路は、上述したコンタ クトの無い仮想グランドアレイの構成、またはプログラムされているセルの負荷 が比較的高い他の構成に特に有用である。 本発明に係わる好適な実施例についての今までの説明は、例示としてなされて いる。本発明を開示した通りに限定する意図ではない。明らかに、多くの変形や 修正が当業者によってなされうるであろう。本発明の原理とその応用を最もよく 説明し、 当業者が、種々の実施例について本発明を理解し、かつ意図した特定 の利用に適合するような修正をなしうるように実施例が選択されている。本発明 の範囲は添付の請求の範囲とその均等物によって確定される。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ワン、レイ エル アメリカ合衆国 カリフォルニア 95035、 ミルピタス、オロヴィル ロード 520 (72)発明者 シャオ、リン−ウェン 台湾、タイペイ、タイ―シュン ストリー ト、レーン50、ナンバー１ (72)発明者 リン、チェン−レア アメリカ合衆国 カリフォルニア 95014、 クパーチノ、マデラ ドライヴ 10501 (72)発明者 ショーン、フチア 台湾、シンチュ、サイエンス―ベイズド インダストリアルパーク、ウォーターフロ ント ロード ▲Ｉ▼、ナンバー21、３エ フ 【要約の続き】 ミング電位が印加される。更に、プログラミング速度を 改良するためにプログラムされているセルの負荷を調節 する。

Claims (1)

1. 【特許請求の範囲】 １． それぞれ、制御ゲート、ソースおよびドレインを有する複数の浮遊ゲー ト記憶トランジスタを含むデータ記憶装置において、選択された浮遊ゲート記憶 トランジスタをプログラミングする装置であつて、 選択された浮遊ゲート記憶トランジスタの制御ゲートおよびソースに接続され 、その制御ゲートおよびドレインに渡ってゲートプログラミング電位を供給して 制御ゲート内の電荷を移動する電圧供給回路、および 前記電圧供給回路に接続され、プログラミング間隔中にゲートプログラミング 電位が時間の関数として変化するよう前記電圧供給回路を制御して、前記選択さ れた浮遊ゲート記憶トランジスタを所定量の電荷移動によりプログラムするのに 要する時間を減少させる制御回路、 を備えたことを特徴とするプログラミング装置。 ２． 前記電圧供給回路は、プログラムデータ電圧を選択されたゲート記憶ト ランジスタのドレインに印加するデータ入力回路を含む請求項１に記載のプログ ラミング装置。 ３． 前記制御回路は前記電圧供給回路を制御して、プログラミング中に、ゲ ートプログラミング電位が最初の電位から最終電位に増大するようにする、請求 項１に記載のプログラミング装置。 ４．前記ゲートプログラミング電位は、プログラミング間隔中の第１の間隔で は、第１レベルで実質的に一定のままであり、プログラミング間隔中の第２の時 間間隔では、第２レベルで実質的に一定のままである、請求項１に記載のプログ ラミング装置。 ５．前記第１レベルから第２レベルへの移行は、前記第１の時間間隔の後、比 較的急激に起こる、請求項４に記載のプ ログラミング装置。 ６．前記ゲートプログラミング電位は比較的緩やかに増加する、請求項１に記 載のプログラミング装置。 ７．前記電圧供給回路は、電圧を制御ゲートに印加する制御可能な電圧源を含 み、前記制御回路は、ソースの電圧を実質的に一定のプログラミング電圧に維持 し、かつ前記制御可能な電圧源を制御して制御ゲートに印加された電圧を変化さ せることにより、前記プログラミング電位を制御する、請求項１に記載プログラ ミング装置。 ８．前記電圧供給回路は、プログラミング中に、浮遊ゲート記憶 トランジス タのソースに実質的に接地電位を印加する、請求項７に記載のプログラミング装 置。 ９．前記記憶装置は、複数の浮遊ゲート記憶トランジスタの制御ゲートに接続 された選択線を備え、前記電圧供給回路はその選択線に接続された制御可能な電 圧源を含む、請求項１に記載のプログラミング装置。 １０．前記データ記憶装置は、複数の浮遊ゲート記憶トランジスタのそれぞれ のドレインに接続されたデータ線を有し、そのデータ線に接続され、プログラミ ング中にデータ線の負荷抵抗を減少する回路をさらに備えた請求項１に記載のプ ログラミング装置。 １１．それぞれ、制御ゲート、ソースおよびドレインを有する複数の浮遊ゲー ト記憶トランジスタ、およびその複数の浮遊ゲートトランジスタのドレイン上の 負荷を含むデータ記憶装置において、選択された浮遊ゲート記憶トランジスタを プログラミングする装置であって、 選択された浮遊ゲート記憶トランジスタの制御ゲートおよびソースに接続され 、その制御ゲートおよびドレインに渡ってゲートプログラミング電位を供給して 制御ゲート内の電荷 を移動する電圧供給回路、および 前記電圧供給回路に接続され、プログラミング間隔中に、選択された浮遊ゲー ト記憶トランジスタの負荷を制御して、前記選択された浮遊ゲート記憶トランジ スタを所定量の電荷移動によりプログラムするのに要する時間を減少させる制御 回路 を備えたことを特徴とする前記プログラミング装置。 １２．前記データ記憶装置は、複数の浮遊ゲート記憶トランジスタのドレイン に接続されたデータ線を有し、前記制御回路は、そのデータ線に接続され、プロ グラミング中のデータ線の負荷抵抗を減少する回路をさらに含む、請求項１１に 記載のプログラミング装置。 １３．前記制御回路は、 前記電圧供給回路に接続され、その電圧供給回路を制御して、時間の関数とし てのプログラミング間隔中にゲートプログラミング電位を変化する回路をさらに 含む請求項１１に記載のプログラミング装置。 １４．制御ゲート、浮遊ゲート、ソースおよびドレインを有するフラッシュＥ ＰＲＯＭメモリセルのメモリアレイと、 各々が、前記メモリアレイ内の列のセルのドレインに接続された複数のビット 線、 各々が、前記メモリアレイ内の行のセルの制御ゲートに接続された複数のワー ド線、 各々が、前記メモリアレイ内の複数ブロックのセルのソースに接続された複数 個の仮想接地端子と、 前記複数のビット線、前記複数のワード線、および前記複数の接地端子に接続 され、選択されたワード線およびビット線の両端にプログラミング電位を印加し て、選択されたセルをプログラムするプログラミング回路を備え、前記プログラ ミング電位は、プログラミング中に時間の関数として変化して選択された浮遊ゲ ートをプログラムするのに要求される時間を減少することを特徴とする集積回路 メモリ。 １５．前記ゲートプログラミング電位は、 第１の時間間隔では、第１レベルで実質的に一定のままであり、第２の時間間隔 では、第２レベルで実質的に一定のままである、請求項１４に記載の集積回路メ モリ。 １６．前記第１レベルから第２レベルへの移行は、前記第１の時間間隔の後、 比較的急激に起こる、請求項１５に記載の集積回路メモリ。 １７．一方のレベルから他方のレベルへの変化は比較的緩やかに起こる、請求 項１５に記載の集積回路メモリ。 １８．前記プログラミング回路は、前記複数のワード線に接続され、選択され たワード線に電圧を印加する制御可能な電圧源を含み、しかも、選択されたビッ ト線の電圧をほぼ一定のプログラミング電圧に維持し、かつ前記制御可能な電圧 源を制御して選択されたワード線に印加される電圧を変化させることにより、前 記プログラミング電位を制御することを特徴をする、請求項１４に記載の集積回 路メモリ。 １９．前記制御可能な電圧源に接続され、複数のワード線に並列に電圧を印加 して、単一のプログラミング間隔中に、単一のビット線にドレインが接続された 複数のセルをプログラムするドライバを更に備えた請求項１８に記載の集積回路 メモリ。 ２０．制御可能な電圧源に接続され、単一のプログラミング間隔中に単一のワ ード線に制御ゲートが接続された複数のセルをプログラムする回路を更に備えた 請求項１８に記載の集積回路メモリ。 ２１．前記プログラミング回路は、前記複数のビット線に 接続され、プログラミング中に、選択されたビット線の負荷抵抗を減少させる回 路を含む、請求項１４に記載の集積回路メモリ。 ２２．制御ゲート、浮遊ゲート、ソースおよびドレインを有するフラッシュＥ ＰＲＯＭメモリセルのメモリアレイと、 各々が、前記メモリアレイ内の列のセルのドレインに接続された複数のビット 線と、 各々が、前記メモリアレイ内の行のセルの制御ゲートに接続された複数のワー ド線、 各々が、前記メモリアレイ内の複数ブロックのセルのソースに接続された複数 の仮想接地端子と、 前記複数のビット線及び前記複数本のワード線に接続され、前記複数のワード 線のサブセットにゲートプログラミング電位を印加し前記複数のビット線のサブ セットにデータ入力プログラミング電位を印加して、前プログラミング間隔中に 、前記複数のワード線のサブセットおよび前記複数のビット線のサブセットに接 続された複数の選択されたセルをプログラムするプログラミング回路と、 少なくとも１要素を有する複数のワード線および前記複数の仮想接地端子に接 続され、前記プリプログラミング間隔の後、複数のプリプログラムされた浮遊ゲ ート記憶トランジスタに消去電位を印加する消去回路と、 を備えたことを特徴とする集積回路メモリ。 ２３．前記プリプログラミング回路は、前記複数のビット線に接続され、プリ プログラミング中に、前記複数のビット線のサブセットの負荷抵抗を減少させる 回路を含む、請求項２２に記載の集積回路メモリ。 ２４．前記複数のワード線のサブセットは４要素を含み、前記複数のビット線 のサブセットは１要素を含む、請求項２ ２に記載の集積回路メモリ。 ２５．前記複数のワード線のサブセットは１要素を含み、前記複数のビット線 のサブセットは４要素を含む、請求項２２に記載の集積回路メモリ。 ２６．前記プリプログラミング回路は、 前記複数のワード線に接続され、その複数のワード線に接続された浮遊ゲート 記憶トランジスタの制御ゲートにゲートプログラミング電位を供給する電圧供給 回路、および 前記電圧供給回路に接続され、時間の関数としてのプログラミング間隔にゲー トプログラミング電位を変化するよう前記電圧供給回路を制御して、前記選択さ れた浮遊ゲート記憶トランジスタをプログラムするのに要する時間を減少させる 制御回路、 を備えた請求項２２に記載の集積回路メモリ。 ２７．前記ゲートプログラミング電位は、第１の時間間隔では、第１レベルで 実質的に一定のままであり、第２の時間間隔では、第２レベルで実質的に一定の ままである、請求項２６に記載の集積回路メモリ。 ２８．前記第１レベルから第２レベルへの変化は、第１の特定時間間隔の後、 比較的急激に起こる、請求項２６に記載の集積回路メモリ。 ２９．一方のレベルから他方のレベルの変化は比較的穏やかに起こる、請求項 ２６に記載の集積回路メモリ。 ３０．前記プログラミング回路は、前記複数のワード線に接続され、選択され たワード線に電圧を印加する制御可能な電圧源を含み、しかも選択されたビット 線の電圧を実質的に一定のプログラミング電圧に維持し、かつ前記制御可能な電 圧源を制御して選択されたワード線に印加される電圧を変化させることにより前 記プログラミング電位を制御することを 特徴とする、請求項２６に記載の集積回路メモリ。 ３１．それぞれが制御ゲート、ソースおよびドレインを有する浮遊ゲート記憶 トランジスタのＭ行Ｎ列を含む複数個のサブアレイと、 Ｋ個のサブアレイに接続され、選択されたサブアレイおよび選択された浮遊ゲ ート記憶トランジスタにアクセスするアドレス信号を発生するアドレス発生器と 、 各行の記憶セルの制御ゲートに接続された複数のワード線と、 記憶セルの各列に接続された複数のグローバルビット線、 各列の記憶セルのドレインに各々が接続された複数のローカルビット線、 前記アドレス発生器に接続され、前記アドレス信号に応答して、記憶セルの１ サブアレイ内のローカルビット線を対応するグローバルビット線に選択的に接続 する第１のセレクタと、 各列の記憶セルのソースに各々が接続された複数のローカル仮想接地線と、 記憶セルのサブアレイ内の前記ローカル仮想接地線を仮想接地端子に接続する 第２のセレクタと、 前記グローバルビット線およびアドレス発生器に接続され、前記アドレス信号 に応答して記憶セルの列へのアクセスを選択的に可能にする列選択回路と、 前記複数のワード線、前記複数のビット線、および前記複数の仮想接地線に接 続され、選択されたワード線にゲートプログラミング電位を、そして選択された ビット線にデータ入力電位をを印加して、前記アドレス信号に応答して選択され た浮遊ゲート記憶トランジスタをプログラムするプログラミング回路と、 前記プログラミング回路に接続され、プログラミング間隔中にゲートプログラ ミング電位を時間の関数として変化させて、前記選択された浮遊ゲート記憶トラ ンジスタをプログラムするのに要する時間を減少させる制御回路と、 を備えたフラッシュＥＰＲＯＭ集積回路。 ３２．前記制御回路はプログラミング中に、ゲートプログラミング電位を最初 の電位から最終電位に増加させる、請求項３１に記載の集積回路。 ３３．前記ゲートプログラミング電位は、プログラミング間隔中の第１の時間 間隔では、第１レベルで実質的に一定のままであり、プログラミング間隔中の第 ２の時間間隔では、第２レベルで実質的に一定のままである、請求項３１に記載 の集積回路。 ３４．前記第１レベルから第２レベルへの変化は、前記第１の時間間隔の後、 比較的急激に起こる、請求項３３に記載の集積回路。 ３５．前記ゲートプログラミング電位は比較的緩やかに増加する、請求項３１ に記載の集積回路。 ３６．前記プログラミング回路は、選択されたワード線に電圧を印加する制御 可能な電圧源を含み、前記制御回路は、前記制御可能な電圧源を制御して制御ゲ ートに印加された電圧を変化させるることにより、前記ゲートプログラミング電 位を制御する、請求項３１に記載の集積回路。 ３７．前記複数のビット線に接続され、プログラム中に、選択されたビット線 の負荷抵抗を減少させる回路を更に備えた請求項３１の集積回路。 ３８．前記複数のグローバルビット線の中のグローバルビット線が記憶セルの 各列に接続され、その各列は、複数のサブアレイのサブセットの各要素における 複数組の記憶セルを 含み、更に前記プログラミング回路は、選択されたワード線にゲートプログラミ ング電位を並列に印加し、記憶セルの列にに接続された選択されたビット線にデ ータ入力電位を印加して、複数のサブアレイのサブセットの各サブアレイにおけ る少なくとも１つの記憶セルが並列にプログラムされるようにするワード線ドラ イバを含む、請求項３１に記載の集積回路。 ３９．前記プログラミング回路は、各々が、特定のサブアレイの１組のグロー バルビット線に接続されたプログラムデータ入力ドライバを含み、前記列選択回 路は、単一のプログラミング間隔中にに、前記特定のサブアレイ内の１組のグロ ーバルビット線のうちのサブセットの選択を可能にする回路を含む、請求項３１ に記載の集積回路。