JPH11509955A - フローティングゲートメモリの集積回路 - Google Patents

Abstract

(57)【要約】 フラッシュメモリデバイスのための、消去プロセス中に出合うピーク電流における実質的な減少は、プロセス中に出合う予期されたバンド−ツー−バンドのドンネリング電流による消去中のソース電圧の電位（ＡＲＶＳＳ）の選択によって達成される。プロセスの始めの間、アレイの一部においてバンド−ツー−バンドのドンネリング電流を抑圧している間著しい消去を生じるのに充分高い低いソース電圧電位が選択され、且つ消去プロセスの第２の部分の間、デバイスと共に用いられる電源（ＶＳ）のピーク電流（ＩＰＰ）要求を越えることなく、アレイの消去を確実にする高いソース電位が用いられる。

Description

【発明の詳細な説明】 フローティングゲートメモリの集積回路 発明の背景 発明の技術分野 本発明は、例えばフラッシュメモリのようなフローティングゲートメモリに関 し、特に減少したピーク電流消費を伴うフローティングゲートメモリセルのアレ イを消去するための方法および回路に関する。関連技術の説明 集積回路技術に基づく不揮発性メモリは、広い分野で用いられている。不揮発 性メモリの幾つかのポピュラーなものは、電気的に消去することができたり、プ ログラム可能なフローティングゲートメモリのトランジスタのアレイに基づいて いる。 一つの共通アプローチにおけるフローティングゲートメモリトランジスタのメ モリアレイをプログラムする作用は、負電荷がフローティングゲートに蓄積し、 メモリセルのターンオンスレッショルドが高いスレッショルド状態に増加するよ うにする、アドレスされたセルのフローティングゲートを電子で注入することを 含む。従って、プログラムされたとき、セルはターンオンせず、従って、制御ゲ ートに与えられた読み取り電位でアドレスされたとき、それらは非導通のままで ある。負に帯電されたフローティングゲートを有するセルを消去する作用は、ス レッショルドを低下するようにフローティングゲートから電子を除去することを 含む。読み取り電位で制御ゲートへアドレスされたとき、セルは低いスレッショ ルドで導通状態にターンオンするであろう。反対極性のアレイに対して、プログ ムすることは、アドレスされたセルのフローティングゲートから電子を選択的に 除去することを含む。 フラッシュメモリデバイスにおける消去プロセスの間、消去電位が並列に、全 体のアレイか、或いはアレイの大部分に与えられる。従って、消去手順中に用い られた電源は、並列に大量のセルにおける消去プロセスのために必要な電流を扱 うことができなければならない。消去プロセスにおける主な電流は、電子がフロ ーティングゲートからフローティングゲートメモリセルのソースへ駆動される、 所謂フォウラー−ノードハイム(Fowler-Nordheim:F-N)のトンネル電流である。 消去手順中の他の電流源は、バンド−ツー−バンドのトンネリング(band-to-ban d tunneling)として知られている。バンド−ツー−バンドのトンネリングは基板 へ電流を生じ、またフローティングゲートの方向に注入された望ましくないホー ルの形態で電流を生じる。これらの望ましくないホールの大部分は、シリコンの 表面から約１５−３０Å離れた領域にとどまる。何故なら、セルのスレッショル ド電圧は、フローティングゲート（例えば、電子）における電荷、及びフローテ ィングゲートとシリコン表面（例えば、トラップされたホール）間の領域におけ る電荷の合計に基づかれ、そしてこれらのホールは容易にデトラップ(de-trap) し、電荷の合計を変化し、セルの信頼性が減少される。例えば、Ajika他による “A Five Volts Only 16M Bit Flash EEPROM Cell With a Simple Stacked Gate Structur”，IEDM 1990，pages 115-118、及びWann他による“Suppressing Fla sh EEPROM Erase Leakage with Negative Gate Bias and LDD Erase Junction” ，Symposium on VLSI Technology 1993，pages 81-82 を参照されたい。Wann他 に記載されているように、消去プロセス中の負のゲート電位の使用によって、低 い電源電圧の使用を可能にする。低い電源電圧はアバランシェ破壊を抑制し、セ ルの耐久性と信頼性を増す。しかし、望ましくないバンド−ツー−バンドのトン ネル電流は、Wann他における与えられた消去速度に対して減少されない。Wann他 によると、バンド−ツウーバンドのトンネリングを更に抑制するためには、消去 速度が犠牲にされる。 バンド−ツー−バンドのトンネル電流は、消去されるセルのスレッショルドに 関連している。従って、高いスレッショルド状態が全て同じスレッショルドを有 しないので、問題はフラッシュメモリデバイスに起きる。従って、高いスレッシ ョルド状態の多くのセルは、他のものより高いスレッショルドレベルを有するで あろう。例えば、あるセルは８ボルトのスレッショルドを有するが、一方他のも のは６ボルトのスレッショルドを有する。高いスレッショルドのセル（例えば、 ８ボルトに近い）に生じたバンド−ツー−バンドのトンネル電流は、低いスレッ ショルドのセル（例えば、６ボルトに近い）におけるよりも大きい。従って、高 いスレッショルドのセルは、消去プロセス中に著しいバンド−ツー−バンドのト ンネル電流を形成する。フラッシュ消去手順は、並列に全アレイのセクタを消去 することを含むので、著しいピーク電流が生じ得る。これは、電源のコストを増 加し、フラッシュメモリデバイス用に用いられる利用可能な電源の範囲を制限す る。 従来のシステムは、高電流でのバイアスを減少する電流リミターとして、抵抗 が電源とソース端子間に直列に配置されて、具現化され、それによりバンド−ツ ー−バンドのトンネル電流を減少する。しかし、この手法は初期の消去パルス中 にピーク電流をうまく制御できなかった。 従って、消去プロセス中に発生されるピーク電流を制御する一方で、フラッシ ュメモリデバイスの著しい消去速度を維持することができる技術を提供すること が必要である。 発明の概要 本発明は、プロセス中に生じる予期されたバンド−ツー−バンドのトンネル電 流にしたがって、消去中にソース電位の選択によるフラッシュメモリデバイスの ための、消去プロセス中に生じるピーク電流に実質的な減少を与える。プロセス の始めの間に、低いソース電位が選択され、そしてそれはバンド−ツー−バンド のトンネル電流を抑制する一方で、著しいＦ−Ｎトンネル電流を生じるのに充分 高く、そして消去プロセスの第２の部分の間、デバイスとともに用いられる電源 のピーク電流要求を越えることなく、アレイの消去を確実にする高いソース電位 が用いられる。 従って、本発明は行と列に配列されたフローティングゲートのメモリセルのセ ットに基づいたフローティングゲートメモリの集積回路として特徴づけられる。 これらのセルは、セルがセルの制御ゲート端子に与えられた読み取り電位に応答 して導通しない高いスレッショルド状態、及びセルが制御ゲート端子に与えられ た読み取り電位に応答して導通する低いスレッショルド状態を有する。高いスレ ッショルド状態にあるセルは、読み取り電位より上のスレッショルドの分布を有 する。例えば、５ボルトの読み取り電位の場合、高いスレッショルド状態にある セルのスレッショルドの範囲は約６ボルトから約８ボルトまで変化することがで きる。フローティングゲートのメモリセルのセットは、そのセットにおけるセル の列のドレイン端子に結合された複数のドレインライン、そのセットにおけるそ れぞれの列のソース端子に結合された複数のソースライン、およびセルのそれぞ れの行の制御ゲート端子に結合された複数のワードラインを有する。制御回路は それぞれ複数のドレインライン、ソースライン及びワードラインに結合され、高 いスレッショルド状態にあるセルのセットにおけるセルを低いスレッショルド状 態に並列にセットする。制御回路は、第１の電圧シーケンスを供給する電源回路 を含んでいて、Fowler-Nordheimのトンネリングによってセットにおけるセルの スレショルドを低くする。第１の電圧シーケンスは負の電位を複数のワードライ ンへ与え、第１の正の電位を複数のソースラインに与えることを含み、一方ドレ インラインはオープン回路状態にある。これは、セルのスレッショルドを低くす る。次に、セットにおけるセルのスレッショルドは、それらが首尾よく消去され たかどうかを決定するためにテストされる。もし、全てのセルが低いスレッショ ルド状態にないならば、第１の電圧シーケンスおよびテストは、全てのセルが低 いスレッショルド状態になるまで再試行されるか、再試行の数Ｍが実行されるま で再試行される。第１の電圧シーケンスの数Ｍの再試行後に、セルの何れかが低 いスレッショルド状態にないならば、電源回路は、Fowler-Nordheimのトンネリ ングによってセットにおけるセルのスレッショルドを低くするために第２の電圧 シーケンスを供給する。第２の電圧シーケンスは負の電位を複数のワードライン に与え、第２の正の電位を複数のソースラインへ与えること、およびその後セル のスレッショルドをテストすることを含む。もし、全てのセルが低いスレッショ ルド状態にないならば、第２の電圧シーケンスが、全てのセルが低いスレッショ ルド状態にあるか、再試行の最大数が実行されるまで再試行される。 上述のように、第１と第２の電圧シーケンスはFowler-Nordheimのトンネル電 流に加えてバンド−ツー−バンドのトンネル電流を誘起する。バンド−ツー−バ ンドのトンネル電流は電圧シーケンスを受けるセルのスレッショルドに逆に関係 したターンオンスレッショルドソース電位によって特徴づけられる。即ちターン オンスレッショルドソース電位は、低いスレッショルドを有するセルに対してよ りも高いスレッショルドを有するセルに対して低い。本発明によれば、第１の電 圧シーケンスに用いられる第１の電位は、高いスレッショルド状態にある高いス レッショルドセルに対するターンオンスレッショルドソース電位近く或いはそれ 以上であるが、高いスレッショルド状態にある低いスレッショルドセルに対する ターンオンスレッショルドソース電位以下のレベルにセットされる。第２の電圧 シーケンスに用いられる第２の正の電位は、高いスレッショルド状態にある低い クレッショルドセルに対するターンオンスレッショルドソース電位近く或いはそ れ以上のレベルにセットされる。このようにして、バンド−ツー−バンドのトン ネル電流は高いスレッショルドセルの存在において第１の電圧シーケンスで制御 され、第２の電圧シーケンスが加えられる前に、高いスレッショルドセルのスレ ッショルドが低下される。これは消去プロセスの速度が平衡釣合って減少するこ となく、消去プロセスに用いられるピーク電流の消費を制限する。この技術は、 セクター化されたアレイシステムにも適用され、そのシステムにおいて、並列に 消去されるべきアレイのセクタは、セクタ消去フラッグによって識別される。こ の実施の形態において、セットされたセクタ消去フラッグを有するセクタのみが 第１と第２の電圧シーケンスに従う。 更に、本発明は、消去されたセルに与えられる“ソフトプログラム”の修復パ ルス(repair pulse)を含むように拡張されることができる。第１と第２の電圧シ ーケンスは低いスレッショルド状態に対するスレッショルド電圧の選択された制 限以下に低下されたスレッショルドを有する幾つかのセルを生じる。この実施の 形態において、電源回路は、セルのソースとドレインを横切って修復時間間隔の 間選択されたセクタへ修復パルスを供給するが、一方、スレッショルド電圧の選 択された制限以下に選択されたセルのワードライン上に電圧をセットする。この 修復パルスは、消去されたセルのスレッショルドを正常化し、アレイの信頼性を 向上するという効果を有する。 本発明の他の特徴によると、第１と第２の電圧シーケンスのために用いられる 制御回路は、複数のドレインラインを第１と第２の電圧シーケンス中にオープン 回路状態にセットする。本発明の他の特徴によると、第１と第２の電圧シーケン ス中にワードラインに与えられた負の電位は、負の６ボルトより小さい、例えば 約−７．８ボルトである。第１の電圧シーケンス中にソースに与えられた正の電 位は、５ボルト以下、好ましくは４ボルトと５ボルトの間、例えば４．５ボルト である。第２の電圧シーケンス中に与えられた正の電位は、５ボルトと６ボルト の間、例えば５．５ボルトである。 本発明は、消去プロセス中に発生されたピーク電流を制御するために、上述の ように第１と第２の電圧シーケンスを行うための方法に対しても特徴がある。 従って、本発明は、初期の消去間隔の間電荷の量は比較的高く、バンド−ツー −バンドのトンネル電流が高いので、消去プロセスの初期部分の間低いソースバ イアスを与えることに基づかれる。電荷の量が初期の消去期間に減少された後、 回路は、消去効率を改善するために、高いソースバイアスをフラッシュメモリに 与える。従って、消去期間の間にロードする電流は、システムと共に用いられる 電源に対してピーク電流の問題を生じない。 本発明の他の特徴および利点は図面、詳細な説明および請求項を精査すれば、 理解されるであろう。 図面の簡単な説明 図１は、本発明によるフラッシュメモリの集積回路の概要を示すブロック図で ある。 図２は、図１のフローティングゲートのメモリセルのための区分化されたアレ イアーキテクチャを示す回路図である。 図３は、制御されたバンド−ツー−バンドのトンネル電流を有する、図１の状 態マシンによって実行された概略フローチャートである。 図４は、本発明のセクタ消去および修復プロセスを示すより詳細なフローチャ ートである。 図５は、本発明による消去プロセスの間にソース電圧を制御するために用いら れる回路を示す簡略化されたブロック図である。 図６は、図５のBIAS信号を発生するために用いられる電圧分割器の回路図であ る。 図７は、図５のシステムに用いられるソース電源回路の回路図である。 図８は、本発明によるピーク電流発生におけるセービングを示すグラフである 。 図９は、バンド−ツー−バンドのトンネル電流のターンオンソース電位を示す グラフである。 発明の詳細な説明 本発明の好適な実施形態の詳細な説明は図面を参照してなされる。本発明によ る、ブロックに配列されたフローティングゲートのメモリセルの改善された消去 シーケンスは、バンド−ツー−バンドのトンネル電流を制御することによって減 少されたピーク電流を生じる。 図１は、本発明を組み込んだ４メガバイトのフローティングゲートメモリの集 積回路の基本構造を示す。この回路は、複数のブロック（図面においては３２ブ ロック）に分割されたメモリアレイ１を有する。メモリアレイのセグメント化が 可能なアーキテクチャが本発明の消去シーケンスをセルブロックにそれぞれ適用 することを可能にし、従って、ブロック毎の消去を可能にする。アレイアーキテ クチャは、図２を参照して以下に詳細に記載される。 図１を参照すると、読み取りおよびプログラム制御回路６、およびブロック消 去／消去のベリファイ／修復回路２がアレイ１に結合されている。ブロック消去 ／消去のベリファイ／修復回路２は消去フラッグ３に結合され、バンド−ツー− バンドのトンネル電流を制御するために回路を有する。メモリセル、ブロックま たは消去／消去のベリファイ／修復シーケンスのための全アレイを介してインク レメントするためのアドレスカウンター４が含まれる。 チップは、アドレス、データおよび出力イネーブル信号およびチップイネーブ ル信号のような他の制御ラインと結合されるコマンドロジック５を含む。このコ マンドロジック５は、読み取りとプログラム制御ロジック６、およびブロック消 去／消去のベリファイ／修復回路２に対して動作モードをセットするために入力 を翻訳する。 コマンドロジック５は、セル、ブロックまたはアレイ消去のための本発明の追 加のコマンドを有する、標準のフローティングゲートメモリの集積回路、例えば Advanced Micro Devices，Inc．of Sunnyvale，Californiaによって製造されたA m28FO20フラッシュメモリのチップにおいて行われるように具現化されることが できる。コマンドロジック５によって発せれたコマンドに応答して、組み込まれ た消去動作は、消去／消去のベリファイ／修復回路２における状態マシンによっ て実行される。ホストＣＰＵまたは別の方法で、ユーザーは、動作の好適なモー ドを示すためにアドレスおよびデータ信号をコマンドロジック５へ供給する。消 去／消去のベリファイ／修復回路２によって実行されるモードは、アレイ１にお ける全てのブロックが消去されるチップの消去モード、およびアレイ１における 選択されたブロックが消去されるブロックの消去モードを含む。ユーザー入力に 応答して、消去されるべきブロックは、チップに記憶されたブロックまはたセク ター消去フラッグ３によって識別される。 図２は、本発明が具現化され、ここに参照によって取り込まれた１９９５年３ 月２１日に発行されたNon-Volatile Memory Cell and Array Architectureの米 国特許第5,399,891号のように、フローティングゲートのメモリ回路のドレイン −ソース−ドレイン形状におけるセグメント化が可能なアレイアーキテクチャの 詳細を示す。他のアレイのアーキテクチャも同様に用いることができる。 回路は埋設された拡散導体によって具現化された第１のローカルビットライン １０と第２のローカルビットライン１１を含む。また、埋設された拡散によって 具現化されたローカル仮想接地ライン１２が含まれる。複数のフローティングゲ ートトランジスタはローカルビットライン１０，１１およびローカル仮想接地ラ イン１２に結合されたドレインとソースを有する。 トランジスタ１３の第１の列のドレインは第１のローカルビットライン１０に 結合され、トランジスタの第２の列のドレイン１４は第２のローカルビットライ ン１１に結合される。各ワードライン(例えば、ＷＬ_l)が第１のローカルビット ライン１０におけるトランジスタ（例えば、トランジスタ１５）および第２のロ ーカルビットライン１１におけるトランジスタ（例えば、トランジスタ１６）の ゲートに結合される場合、フローティングゲートトランジスタのゲートは、ワー ドラインＷＬ_O−ＷＬ_Nへ結合される。トランジスタ１５と１６は、共有された ソース拡散を有する２つのトランジスタセルと考えることができる。 フローティングゲートをチャージする作用は、フローティングゲートのメモリ セルのためのプログラムステップと呼ばれる。これはゲートとソース間の大きな 正の電圧、例えば１２ボルト、およびドレインとソース間の正の電圧、例えば６ ボルトを確立することによって熱い電子の注入をとおしてバイトごとを基準にし て達成される。 フローティングゲートをディスチャージする作用は、フローティングゲートの メモリセルのための消去ステップと呼ばれる。これはフローティングゲートとソ ース間（ソース消去）、或いはフローティングゲートと基板間（チャネル消去） のＦ−Ｎ(Fowler-Nordheim)トンネルメカニズムをとおして達成される。ソース 消去は、正のバイアスをソースへ、例えば７ボルトより小さな電圧を印加するこ とによって達成されるが、一方ゲートは負に、例えば−６ボルトより小さくバイ アスされる。本発明によると、ソース電位は、以下に詳しく述べるように、第１ の幾つかの消去試行の間特定の低い値（例えば、４．５ボルト）および残りの消 去試行の間、特定の高い値（例えば、５．５ボルト）に設定される。 セルの個々のブロックは選択された信号、即ち、上部のブロック選択信号ＴＢ ＳＥＬ_AとＴＢＳＥＬ_B、および下部のブロック選択信号ＢＢＳＥＬ_AとＢＢＳＥ Ｌ_Bによって制御される。 図２を参照すると、第１のグローバルビットライン１７と第２のグローバルビ ットライン１８は各ドレイン−ソース−ドレインのブロックと関連される。第１ のグローバルビットライン１７は、金属からの拡散コンタクト５５をとおして上 部のブロック選択トランジスタ１９のソースに結合される。同様に、第２のグロ ーバルビットライン１７は、金属からの拡散コンタクト５６をとおして上部のブ ロック選択トランジスタ２１のソースに結合される。上部のブロック選択トラン ジスタ１９，２１のドレインは第１と第２のローカルビットライン１０と１１に それぞれ結合される。従って、上部のブロックセクタートランジスタ１９，２１ のゲートはライン２３上の上部のブロック選択信号ＴＢＳＥＬ_Aによって制御さ れる。 同様な方法で、下部のブロック選択トランジスタ６５Ａのゲートは、ライン ２６を横切って下部のブロック選択信号ＢＢＳＥＬ_Aによって制御される。ロー カル仮想接地ライン１２は、下部のブロック選択トランジスタ６５Ａを介して導 体５４Ａを横切って仮想接地端子に結合される。下部のブロック選択トランジス タ６５Ａのドレインは、ローカル仮想接地ライン１２に結合される。下部のブロ ック選択トランジスタ６５Ａのソースは導体５４Ａに結合される。このアーキテ クチャにおいて、導体５４Ａは、アレイを介して水平に移された位置でメタルか ら拡散へのコンタクト６０Ａに伸びる埋設された拡散導体であり、コンタクトを 垂直な金属仮想接地バス２５に与える。 構造体におけるセンスアンプとプログラムデータに対して、データライン２９ は、それぞれの列選択トランジスタ７０，７１にアレイを介して垂直に伸びるグ ローバルビットライン１７と１８に結合される。従って、列選択トランジスタ７ ０のソースはグローバルビットライン１７に結合され、列選択トランジスタ７０ のゲートは列デコード信号Y_nOに結合され、そして列選択トランジスタ７０のド レインはデータライン導体２９に結合される。 図１に示されるように、フローティングゲートメモリセルのブロックは、大き な集積回路内の２つのサブアレイを示す図２に示された複数のサブアレイにセッ トされる。これらのサブアレイは点線５０に沿って一般に分割され、ライン５０ より上のサブアレイ５１Ａとライン５０より下のサブアレイ５１Ｂを含む。セル の第１のグループ５２は、与えられたビットライン対（例えば、１７，１８）に 沿ってセルの第２グループ５３と共にミラーイメージに配列される。一つがビッ トライン対へ進むに従って、メモリのサブアレイは仮想接地導体５４Ａ，５４Ｂ （埋設された拡散）および金属から金属への拡散コンタクト５５，５６，５７， ５８を共有するように、フリップされる。仮想接地導体５４Ａ，５４Ｂは、金属 から拡散へのコンタクト６０Ａ，６０Ｂをとおして垂直な仮想接地金属ライン２ ５までアレイを横切って水平に伸びる。サブアレイは、隣接するサブアレイが金 属の仮想接地ライン２５を共有するように、金属の仮想接地ライン２５の反対側 で繰り返す。金属の仮想接地ライン２５は、アレイの接地と消去の高電圧回路に 結合される。従って、サブアレイのレイアウトは、グローバルビットラインに対 する２つのトランジスタセルの列当たり２つの金属コンタクトピッチおよび金 属の接地ライン２５に対する１つの金属コンタクトピッチを必要とする。 ソフトプログラムの間、やや高い電圧でワードラインを駆動することは、高い 電流がソフトプログラムされているセクターに発生される可能性を作る。この電 流は、セルのソース側における電流制限器回路によって制限される。図２を参照 すると、下部のブロック選択トランジスタ６５Ｂまたは６５Ａが電流制限器とし て動作する。そのソース側のこのトランジスタは、動作モードに依存するゼロ電 圧または正の電圧をサポートする発生器であるアレイの接地電源に接続される。 従って、下部のブロック選択トランジスタ６５Ａ，６５Ｂは、ソフトプログラム 中に電流制限器としても働くセクターデコードトランジスタである。他の電流制 限機構、例えば電流ミラー回路も同様に用いることができる。 図２の回路によって与えられたセクターデコード能力は、ソースを接地してい る間約５．５ボルトをローカルドレインラインへ与えることによって、ドレイン を乱す型のソフトプログラムパルスをアレイの選択されたセグメントのみへ与え る回路が具現化されるようにする。 また、ビットラインまたはドレイン端子を接地している間、ソフトプログラム されるデバイスのソース端子を介して、他のシステムは約５．５ボルト或いは回 路パラメータに依存してそれ以上のソフトプログラムパルスを与えるであろう。 同じセグメントごとのデコーディング、およびワードライン駆動装置をこのソー ス乱れ手法に利用することができる。 図３を参照すると、本発明のピーク電流を制限するためのステップを含む、チ ップまたはブロック消去プロセスの全体のフローチャートが示されている。消去 動作（ステップ８０）を開始した後、オンチップ状態マシン、ホストＣＰＵまた はコマンドロジック５（ステップ８１）を介して他の方法により、消去用のチッ プまたは選択されたブロックに対して事前プログラミング(pre-programming)が 開始される。ステップ８２で、事前プログラミング後に電圧が定まる、即ち安定 するようにするプログラム回復期間が生じる。ステップ８３でプログラムのベリ ファイプロセスが生じる。それからシステムは、チップまたはブロックにおける 最後のアドレスが事前プログラムされる（ステップ８４）か否かを知るためにチ ェックする。もし、そうでなければ、事前プログラミングステップにおいて開始 するプロセスは、チップまたはブロックにおける全てのセルが事前プログラムさ れるまで繰り返される。 事前プログラミングの後、ステップ８５で消去動作が実行され、消去電圧が定 ベるようにする消去回復期間８６が続く。次に、消去ベリファイ動作８７が行わ れる。その後、システムは消去プロセスがステップ８８で完了するか否かを知る ためにチェックする。もし、完了しないなら、それは完了するまで消去動作を行 ってステップ８５へ戻る。 本発明によると、ステップ８５で与えられた消去パルスは、ワードラインを負 の電位、例えば−７．８ボルトにセットし、ドレインをオープン回路状態（フロ ーティング）にセットし、且つソース電位を正の電位にセットするステップを含 む。第１のＭ試行の間、ソース電位は約４．５ボルトにセットされる。残りの試 行の間、ソース電位は約５．５ボルトにセットされる。本発明の１つの好適な実 施形態において、Ｍは３である。２つの消去電位シーケンスの４．５ボルトと５ ．５ボルトのソース電位は、アレイにおけるフローティングゲートメモリのバン ド−ツー−バンドのトンネル電流に対して、ターンオンソース電位に従って選択 される。約４．５ボルトでの第１のソース電位は、高いスレッショルド状態にあ る高いスレッショルドを有するセルのみがバンド−ツー−バンドのトンネル電流 に出合うレベルにセットされ、一方、高いスレッショルド状態にある低いスレッ ショルドを有するセルは、著しいバンド−ツー−バンドのトンネル電流を受けな いであろう。この例における約５．５ボルトの高いソース電位は、アレイの低い スレッショルドセルが著しいバンド−ツー−バンドのトンネル電流に出合うよう にセットされる。しかし、約５．５ボルトの第２のソース電位は、アレイの大部 分のセルが消去パルスの第１のＭ試行の間第１電位シーケンスの適用によって、 スレッショルドが減少される。本発明による使用のための好適なバンド−ツー− バンドのトンネル電流のターンオンソース電位の決定は、図９を参照して以下に 詳細に説明される。 消去シーケンスがステップ８８で完了すると、ステップ８９におけるソフトプ ログラムは、ソフトプログラムパルスが消去動作の全チップまたはブロックサブ ジェクトにおける全てのセルに与えられる。ソフトプログラム回復はステップ ９０において生じる。プロセスはステップ９１で終了する。 図４は、図１のセクター消去フラッグ３およびアドレスカウンター４を用いて 制御回路２によって一般に実行される組み込まれた消去および修復プロセスに対 するアルゴリズムを含む、本発明の１つの実施形態を示す。 組み込まれた消去アルゴリズムに従って、消去動作は消去されるべきアレイの セクターを指示する１つ、或いはそれ以上のフラッグの設定を伴って、ステップ ９９において開始する。チップ消去に対して、全てのフラッグがセットされ、ア ドレスカウンターはアドレスゼロに初期化される。もし、セクターの消去動作が 実行されるべきであれば、選択されたセクターに対するフラッグのみがセットさ れる。本発明のこの実施形態によると、修復フラッグもセットされ、各々のセク ター消去フラッグのための１つ、ソフトプログラム修復パルス（ステップ９９Ａ ）を受けるためにセクターを識別する。次に、事前プログラム動作は選択された セクター上で実行される（ステップ１００）。 次のステップにおいて、セットされたフラッグを有する全てのセクターは消去 される（ステップ１０１）。消去ステップは消去パルスをセットされたフラッグ を有するセクターに与えるステップを含み、並列にアレイの選択されたセクター を消去するステップを生じる。消去パルスの第１のＭ試行の間、ソース電位は、 第１の低い電圧、この例においては例えば４．５ボルトにセットされる。消去パ ルスの残りの試行の間、ソース電位は高い値、この例では約５．５ボルトにセッ トされる。消去動作の間、仮想接地ライン２５のソース電圧は、例えばＢＢＳＥ Ｌトランジスタによって選択されないセクターから分離される。ＢＢＳＥＬは、 セクターフラッグがセットされると、アレイソース電圧を通過するために高い電 圧で駆動され、またセクターフラッグがリセットされると、ゼロ電圧で駆動され る。これによりセクター化された消去動作が可能になる。選択されたセクターの 全設定は、上記のように付勢電圧を与えることによって消去され、下部ブロック の選択トランジスタの制御下でセグメント化される。 次に、タイマーは消去のタイムアウト状態を待つ（ステップ１０２）。タイム アウト状態の後、消去回復フェーズに入る（ステップ１０３）。再び、この回復 フェーズはステップ１０４において指示されるように、時間がきめられる。 消去回復後、消去ベリファイ電圧はセットアップされる（ブロック１０５）。 この動作は、“ERASE AND PROGRAM VERIFICATION CIRCUIT FOR NON-VOLATILE ME MORY”と題する米国特許第5,463,586号に詳細に記載されている。 次のステップは、セットフラッグを有するセクター内の各位置においてフラッ グを評価し、データをテストすることである（ブロック１０６）。このルーチン はフラッグがセットされるたか否かを決定することを含む（ブロック１０７）。 もし、セットされているなら、ルーチンは最下位のビットカウンターの消去ベリ ファイパスおよびオーバーフローに対して、先ずチェックする。もし、パスが検 出され、カウンターがセクターの終わりにないならば、最下位のビットアドレス は増加される（ブロック１０９）。この点において、アルゴリズムはブロック１ ０６へループバックする。 フラッグがブロック１０７においてセットされないなら、アルゴリズムは最後 のセクターがテストされたか否かを決定するためにテストする場合、アルゴリズ ムはブロック１１０へループする。最後のセクターがブロック１１０でテストさ れたなばら、アルゴリズムは全てのフラッグがリセットされたか否かをテストす る場合、アルゴリズムはブロック１１１へ進む。もし、全てがリセットされてい るか、ルーチンの始めにリセット状態にあるならば、アルゴリズムは消去が行わ れたことを示す（ブロック１１２）。もし、全てのフラッグがリセットされてい ないならば、アルゴリズムは、ブロック１２０へブランチし、試行カウンターを 増加する。もし、試行カウンターがオーバーフローする（例えば、１０２４に達 する）なら、エラー信号が出される。オーバーフローが生じないなら、アルゴリ ズムはブロック１０１へループバックして、セットフラッグを有するセクターを 再び消去する。 もし、ブロック１０８で、セルが消去ベリファイをパスしなかったか、あるい はパスするが、セクターの最後のＬＳＢであるなら、アルゴリズムはブロック１ １３へブランチする。ブロック１１３において、アルゴリズムは、再び消去ベリ ファイパスおよびセクターの終わりに対してテストする。もし、セルがセクター の終わりにあり、パスするなら、セクターに対する消去フラッグがリセットされ る（ブロック１１４）。もし、セルがセクターの終わりになく、セクターに対 する消去フラッグはこの時点でリセットされないなら、ＭＳＢアドレスは増加さ れて次のセクターへ行き、ＬＳＢアドレスはリセットされる（ブロック１１５） 。その点で、アルゴリズムはブロック１０６へループバックして、消去ベリファ イのためのセットされたフラッグを有する他のセクターを介してループする。 消去ベリファイの後、ソフトプログラムの修復パルスはセットされた修復フラ ッグを有するセクターに加えられる。従って、ワードライン電圧は、接地あるい はそれより上、好ましくは約０．３ボルト（ステップ１１６）であるが、その程 度に初期的にセットされる。この実施の形態において、修復パルスが約２００ｍ ｓ間セットされた修復フラッグを有するセクターへのビットラインに与えられる 間、ワードライン電圧が維持される（ステップ１１７）。最後に、修復フラッグ は、修復ベリファイの動作なくリセットされる（ステップ１１８）。修復パルス の間、選択されたセクターの上部ブロックの選択トランジスタは、修復フラッグ に応答してイネーブルされ、その結果、５．５ボルトの修復電圧が埋設されたド レインラインに加えられて、選択されたセクター（セクター消去の場合）または 全体のチップ（チップ消去の場合）に存在するこれらの過消去(over-erased)セ ルを修復する。消去パルスは、チャネル長さおよび他のセルパラメーター、修復 パルス長、および他のファクターに依存して、例えば、約３．５ボルトから約１ ０．０ボルトまでの範囲に及ぶ。 図５〜図８は、本発明による２つの消去電圧シーケンスを具現化するために用 いられる回路図におけるロジックを与える。図５にデバイスの簡略化された図面 が示されている。このデバイスは、トランジスタ５０２のソースにライン５０１ 上のソース電圧電位ＡＲＶＳＳを受け取るフラッシュアレイ５００を有する。ト ランジスタ５０２のドレインは高いプログラミング電位Ｖ_pp（例えば、５０ｍＡ で１２ボルト±５％）に接続される。トランジスタ５０２のゲートは、バイアス 回路５０３によって発生される、ライン５０４上のＢＩＡＳ電圧に接続される。 このバイアス回路５０３は、組み込まれた消去アルゴリズムを制御するデバイス 上の状態マシンによって発生される、ライン５０５上の制御信号ＰＥＲＶＦによ って制御される。上述のように、消去パルスの第１のＭ試行の間、ライン５０５ 上の制御信号ＰＥＲＶＦは、高いロジック電位、約５ボルトにセットされる。再 試行Ｍ＋１からＮの間、制御信号ＰＥＲＶＦは、低いロジック電位、０ボルトに セットされる。通常、本発明によるとパラメーターＭは１から５の範囲にあり、 パラメーターＮは約１０２４である。勿論、整数ＭとＮは本発明の特定の実現化 の必要性に適合されることができる。 図６は、図５の回路５０３によって、ライン５０４上にＢＩＡＳ信号を発生す るための電圧分割回路の一例を示す。図６の回路は、状態マシンからライン５０ ５上の入力ＰＥＲＶＦ信号として受信し、ライン５０４上にＢＩＡＳ信号を発生 する。ＢＩＡＳ回路への第２の入力はライン６００上に供給される。この信号は ＢＩＡＳ回路をイネーブルして、消去パルスの間０ボルトであり、消去パルスが 発生されない場合、高電位（例えば、１２ボルト）である。図６の実施形態によ るＢＩＡＳ回路は、ｐチャネルトランジスタ６０１−６０８を含む。またｎチャ ネルトランジスタ６０９−６１０もこの回路に含まれる。ｐチャネルトランジス タ６０１−６０４は、ＢＩＡＳ信号が発生されるノード５０４とプログンラミン グ電位Ｖ_pp間に直列に接続される。トランジスタ６０１のゲートはライン６００ 上の制御信号に結合される。トランジスタ６０２−６０４のゲートはそれらのそ れぞれのドレインに結合される。また、回路におけるｐチャネルトランジスタの 各々のウエルはそのソースに結合される。 ｎチャネルトランジスタ６０９は、ノード５０４に結合されたそのドレインと ｐチャネルトランジスタ６０５のソースに結合されたそのソースを有する。トラ ンジスタ６０９のゲートは、ノード５０４に結合される。ｐチャネルトランジス タ６０５−６０８はトランジスタ６０９のソースと接地間に直列に結合される。 ｐチャネルトランジスタ６０５−６０８の各々のゲートは、それぞれのドレイン に結合される。ｐチャネルトランジスタ６０５−６０８の各々のソースは、トラ ンジスタが形成されるウエルに結合される。ｎチャネルトランジスタ６１０はｐ チャネルトランジスタ６０７のゲートに結合されたそのドレインと接地に接続さ れたそのソースを有する。トランジスタ６１０のゲートは、制御信号ＰＥＲＶＦ を受信する。動作において、制御信号ＰＥＲＶＦは、バルス１からＭの間５ボル トであり、残りのパルスの間は０ボルトである。Ｖ_ppは約１２ボルトに等しく、 ＢＩＡＳ電位は、この例では第１の消去パルスシーケンスの間約５．９５ボルト である。残りの消去パルスシーケンスの間、ＢＩＡＳ電位は約６．８ボルトであ る。 ライン５０４上のＢＩＡＳ信号は図７の回路によって用いられ、ライン５０１ 上にアレイのソース電圧ＡＲＶＳＳを発生する。ソース電位を発生する、図７の 回路はｎチャネルトランジスタ７０１，７０２，７０３，７０４および７０５を 有する。ｎチャネルトランジスタ７０１はプログラミング電位Ｖ_ppに結合された そのドレインとゲート、およびｎチャネルトランジスタ７０２のドレインに結合 されたそのソースを有する。トランジスタ７０２のゲートは、ライン５０４上の ＢＩＡＳ信号を受信するために結合される。トランジスタ７０２のソースはソー ス電圧電位ＡＲＶＳＳが与えられるノード５０１に結合される。トランジスタ７ ０３はノード５０１に結合されたそのドレイン、Ｖ_DD電位（５ボルト±１０％） に結合されたそのゲートおよびノード７０６に結合されたそのソースを有する。 トランジスタ７０４は、ノード７０６に結合されたそのドレインと接地に接続さ れたそのソースを有する。トランジスタ７０４のゲートは、ライン７０７上で制 御信号ＰＡＹＳＢに結合される。トランジスタ７０５はノード７０６に結合され たそのドレインと接地に接続されたそのソースを有する。トランジスタ７０５の ゲートは、ライン７０８上の制御信号ＰＡＹＳに結合される。 図７に示された例示の回路において、トランジスタ７０１と７０２は、各々８ ００μｍの幅と１．２μｍの長さである。トランジスタ７０３と７０４はそれぞ れ２５０ｐｍの幅である。トランジスタ７０３は２μｍの長さである。トランジ スタ７０４は１．２μｍの長さである。トランジスタ７０５は４μｍの幅で３０ μｍの長さである。トランジスタ７０５は、消去プロセスの間ノード５０１を高 いフローティングを妨げる弱い漏洩パスを与える。動作において、消去パルスの 第１のセットに対して信号ＰＡＹＳＢは０に等しく、信号ＢＩＡＳは約５．９７ ボルトに等しい。これは約４．５ボルトのソース電位ＡＲＶＳＳを生じる。消去 パルスの残りの、或いは第２のセットの間、制御信号ＰＡＹＳＢは０ボルトであ り、制御信号ＰＡＹＳはロジック１である。消去パルスの第２のセットの間、Ｂ ＩＡＳ信号は約５．５ボルトのライン５０１上にソース電位を生じる約６．８ボ ルトである。消去シーケンスの間の他の時間では、信号ＰＡＹＳＢはロ ジック１であり、信号ＰＡＹＳはロジック０であり、そしてＢＩＡＳ信号は０ボ ルトである。これは約０ボルトのソース電位を生じる。 従って、本発明によると、組み込まれた消去プロセスは、第１のＭ消去パルス が第１の電位にセットされたソース電位を有する第１の電圧シーケンス、および 残りの消去パルスが第２の電位にセットされたソース電位を有する第２の電圧シ ーケンスを含む。消去シーケンスの初期の部分の間に出合うバンド−ツー−バン ドのトンネル電流の量を制御するために、第１の電位は第２の電位より小さく、 それにより、プロセスによって発生されたピーク電流を定格の電源レベル以下の レベルに制御する。例えば約５０ミリアンペアの定格最大電流を伴う、１２ボル ト±５％の標準のＶ_pp電源である。従って、ピーク電流は１２．６ボルト電源で ５０ミリアンペアをこえないように、消去プロセスの間に発生された電流を制御 することが必要である。しかし、消去プロセスはできる限り進める必要がある。 従って、初期の消去パルスは、消去速度を犠牲にすることなく、電源の利用可能 なピーク電流容量をできる限り多く利用すべきである。 図８は、本発明による１つの例示システムにおけるプロセスの結果を示す。図 ８の例、即ち図１と図２のアーキテクチャを有する４メガビットのフラッシュメ モリデバイスが本発明の組み込まれた消去アルゴリズムを用いて消去される。こ こで、第１の３つの消去パルスは４．５ボルトのソース電位を用い、残りのパル スは５．５ボルトのソース電位を用いた。図示されるように、第１の消去パルス の間、点８００におけるピーク電流I_ppは約４６ミリアンペアである。第１の消 去パルスの間、電流は点８０１に急速に低下する。点８０１の後で、ベリファイ シーケンスが実行される。第２の消去パルスの終わりで、電流は点８０２におい て２０ミリアンペアより僅かに大きい。第３の消去パルスの終わりで、電流は点 ８０３において約１８ミリアンペアである。この点で、約５．５ボルトのソース 電位を伴って第２の電圧シーケンスが開始する。従って、第４のパルスの始めに おけるピーク電流は点８０４において約３３ミリアンペアである。電流は各々の 続く消去パルスに対して低いレベルに降下する。消去速度は、電源に対して５０ ミリアンペアのピーク電流を越えることなく第４の消去パルスの間４．５ボルト から５．５ボルトまでソース電位を増加することによって著しく増加される。更 に、消去プロセスの速度は、初期の消去パルスの間電源の最大電流駆動能力を用 いる消去パルスを与えることによって維持され、残りのパルスの間消去電界を最 小にする。 本発明による消去アルゴリズムの電圧シーケンスにおいて用いられるソース電 位の選択は図９を参照して理解される。図９は−７．８ボルトの制御ゲート電位 およびオープン回路状態におかれたドレインを有する４メガビットアレイに対す る、シミュレートさたバンド−ツー−バンドのトンネル電流のグラフである。こ のグラフは、８ボルトのセルのスレッショルド電圧でシミュレートされたアレイ に対する第１のトレース９００を示す。アレイにおけるセルのスレッショルト電 圧が６ボルトの場合の第２のトレース９０１および電圧のスレッショルドが５ボ ルトの場合第３のトレース９０２を示す。本発明によると、消去アルゴリズムの 第１の電圧シーケンスの間に選択されたソース電位は、高いスレッショルド、例 えば約８ボルトを有するセルのバンド−ツー−バンドのトンネル電流に対するタ ーンオンスレッショルドに近い。高いスレッショルド状態における高いスレッシ ョルドセルのみが著しいバンド−ツー−バンドのトンネル電流を発生し、一方、 アレイにおける低いスレッショルドセルは、間隔９０３において４ボルトから５ ボルトの範囲にあるソース電位を伴って、著しいバンド−ツー−バンドのトンネ ル電流を発生しない。従って、組み込まれた消去アルゴリズムの間ソースにおけ る第１の電圧は間隔９０３において選択される。消去アルゴリズムの第２の電圧 シーケンスに用いられるソース電圧は、高いスレッショルド状態、例えば６ボル トのスレッショルドにおける低いスレッショルドを有するセルに対するターンオ ン電位の近くに選択される。従って、消去アルゴリズムの第２の電圧シーケンス に用いられる第２の電位は５ボルトと６ボルトの間の間隔９０４内に入る。従っ て、４．５ボルトと５．５ボルトの電圧レベルが本発明のこの実施の形態による 組み込まれた消去アルゴリズムの第１と第２のシーケンスに対して選択された。 従って、本発明による組み込まれた消去シーケンスは、バンド−ツー−バンド のトンネル電流のターンオンスレッショルドのソース電位が間隔９４まで増加さ れる前に、高いスレッショルドセルが低いレベルの高いスレッショルド状態に駆 動される。このようにして、初期のパルスに対する消去プロセスにおいて消費さ れるピーク電流は、消去速度においてカウンターの平衡減少なく、著しく減少さ れる。何故ならば、増加されたFowler-Nordheimのトンネル電流がバンド−ツー −バンドのトンネル電流において不合理に増加することなく得られる場合、第２ の電圧シーケンスがソース電位を領域９０４へ増加することを含むからである。 結論として、本発明は大きなスケールのフラッシュメモリデバイスにおいて、 組み込まれた消去アルゴリズムに対する高いプログラミング電位Ｖ_ppの電源ピー ク電流要求を減少する。技術は高いピーク電流を防ぐために、第１の消去電圧シ ーケンスにおける消去パルスの間に生じるバンド−ツー−バンドのトンネル電流 の量を制御することを含む。ここに述べたように、セクターのフラッグ機構やソ フトプログラムパルスの使用のような、消去の間妨げる技術と結合されると、本 発明は高い信頼性のあるフラッシュメモリデバイスと制御されたピーク電流を提 供する。 本発明の好適な実施形態の以上の説明は概要を説明するためになされた。本発 明を開示された正確な形状に限定することを意図しない。多くの変形や変更がな されることはこの分野のいわゆる当業者には明らかであろう。本発明の範囲は以 下の請求項およびその均等物によって定められるべきである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リウ ユーアン チャン 台湾 ミャオ リ シティー チャン ク ン リ ヤオ ピン ストリート ＃14 (72)発明者 ヒュン チュン シウン 台湾 シン チュ ユニヴァーシティー ロード レーン 81 アーレイ ３−＃５ −４エフ (72)発明者 チュアン ワイトン 台湾 タイチュン セクション ４ レー ン 11−５−10−エフ12 (72)発明者 チェン ハン スン 台湾 ケールン アイ チュー ロード 29 (72)発明者 ショーン フューチア 台湾 シン チュ サイエンス ベースド インダストリアル パーク ウォーター フロント ロード Ｉ−２−３エフ

Claims (1)

1. 【特許請求の範囲】 １．フローティングゲートメモリの集積回路であって、 複数の行と列に配列されたフローティングゲートメモリセルのセットと、 前記セルは、セルが制御ゲート端子に与えられた読み取り電位に応答して導 通しない高いスレッショルド状態、および前記制御ゲート端子に与えられた読み 取り電位に応答して導通する低いスレッショルド状態を有し、 前記セットにおけるセルのそれぞれの列のドレイン端子に結合された複数の ドレインラインと、 前記セットにおけるセルのそれぞれの列のソース端子に結合された複数のソ ースラインと、 複数のドレインライン、ソースラインおよびワードラインに結合され、高い スレッショルド状態における前記セットのセルを並列に低いスレッショルド状態 にセットするための制御回路とを備え、 前記制御回路は、電源回路を含み、フォウラー−ノードハイムのトンネリ ングによって、セットにおけるセルのスレッショルドを低下するために、第１の 電圧シーケンスを供給し、前記第１の電圧シーケンスは、負の電位を複数のワー ドラインに与え、第１の正の電位を複数のソースラインに与え、その後セルのス レッショルドをテストし、もし、全てのセルが低いステッショルド状態になく、 もし、第１の電圧シーケンスが試行した回数Ｍ（ここで、Ｍは１に等しいか、そ れより大きい）が再試行限界に等しくないなら、第１の電圧シーケンスを再試行 し、全てのセルが低いスレッショルド状態になるまでテストし、且つ もし、第１の電圧シーケンスの再試行の回数Ｍの後、セルのいずれもが低 いクレッショルド状態にないならば、フォウラー−ノードハイムのトンネリング によって、セットにおけるセルのスレッショルドを低下するために、第２の電圧 シーケンスを供給し、前記第２の電圧シーンケンスは、負の電位を複数のワード ラインに与え、第２の正の電位を複数のソースラインに与え、その後、セルのス レッショルドをテストし、もし、全てのセルが低いステッ ショルド状態にないならば、第２の電圧シーケンスを再試行し、全てのセルが低 いスレッショルド状態になるまで、或いは少なくとも再試行の数が実行されるま でテストし、 前記第１と第２の電圧シーケンスはフォウラー−ノードハイムのトンネリン グ電流に加えて、バンド−ツー−バンドのトンネリング電流を誘起し、前記バン ド−ツー−バンドのトンネリング電流は、前記第１或いは第２の電圧シーケンス を受信するセルのスレッショルドに逆関連されたターンオンスレッショルドソー ス電位によって特徴づけられ、前記第１の正の電圧は、高いスレッショルド状態 にある高いスレッショルドセルに対するターンオンスレッショルドのソース電位 に近いか、それ以上、および高いスレッショルド状態にある低いスレッショルド セルに対するターンオンスレッショルドのソース電位より小さいレベルにセット され、第２の正の電位は、対しスレッショルド状態にある低いスレッショルドセ ルに対するターンオンスレッショルドのソース電位近くか、それより上にあるレ ベルにセットされ、その結果、バンド−ツー−バンドのトンネル電流は、高いス レッショルド状態にある高いスレッショルドセルの存在で、前記第１の電圧シー ケンスにおいて制御され、且つ高いスレッショルド状態にある高いスレッショル ドセルは、第２の電圧シーケンス前のスレッショルドにおいてピーク電流消費を 制限するように低下されることを特徴とするフローティングゲートメモリの集積 回路。 ２．前記第１の正の電位は５ボルトより小さく、前記第２の電位は７ボルトより 小さいことを特徴とする請求項１に記載のフローティングゲートメモリの集積回 路。 ３．前記第１の電圧シーケンスにおける前記負の電位は−６ボルトより小さいこ とを特徴とする請求項１に記載のフローティングゲートメモリの集積回路。 ４．前記第１の電圧シーケンスおよび第２の電圧シーケンスにおける前記負の電 位は−６ボルトより小さいことを特徴とする請求項１に記載のフローティングゲ ートメモリの集積回路。 ５．前記第１の正の電位は４ボルトと５ボルトの間にあり、前記第２の正の電位 は５ボルトと６ボルトの間にあることを特徴とする請求項１に記載のフローテ ィングゲートメモリの集積回路。 ６．前記第１の電圧シーケンスと第２の電圧シーケンスにおける前記負の電位は −７ボルトより小さいことを特徴とする請求項５に記載のフローティングゲート メモリの集積回路。 ７．前記セルのセットは250,000より多くのセルを含むことを特徴とする請求項 １に記載のフローティングゲートメモリの集積回路。 ８．前記セルのセットは4,000,000より多くのセルを含むことを特徴とする請求 項１に記載のフローティングゲートメモリの集積回路。 ９．前記制御回路は、複数のドレインラインを前記第１と第２の電圧シーケンス におけるオープン回路状態にセットすることを特徴とする請求項１に記載のフロ ーティングゲートメモリの集積回路。 10．フローティングゲートメモリの集積回路であって、 複数のセクターを含む複数の行と列に配列されたフローティングゲートンメ モリセルのアレイを有し、前記セルは、セルが制御ゲート端子に与えられた読み 取り電位に応答して導通しない高いスレッショルド状態、およびセルが制御ゲー ト端子に与えられた読み取り電位に応答して導通する低いスレッショルド状態を 有し、 各セクターは、 セクターにおけるセルの各列のドレイン端子に結合された複数のドレイン ラインと、 セクターにおけるセルの各列のソース端子に結合された複数のソースライ ンと、 セクターにおけるセルの各行の制御ゲート端子に結合された複数のワード ラインと、 入力信号に応答して、消去されるべきアレイのセクターを表示する複数の セクターフラッグと、 複数のセクターフラッグ、ドレインライン、ソースラインおよびワードラ インに結合され、低いスレッショルド状態に並列に高いスレッショルド状態にあ るセットされたセクターフラッグを有する選択されたセクターにおける セルをセットするための第１の制御回路を有し、 前記制御回路は、電源回路を含み、フォウラー−ノードハイムのトンネリン グによって、選択されたセクターにおけるセルのスレッショルドを低下するため に第１の電圧シーケンスを供給し、前記第１の電圧シーケンスは、負の電位を複 数のワードラインに与え、第１の正の電位を複数のソースラインに与え、その後 、セルのスレッショルドをテストし、もし、全てのセルが低いステッショルド状 態になく、もし、第１の電圧シーケンスが試行した回数Ｍ（ここで、Ｍは１に等 しいか、それより大きい）が再試行限界に等しくないなら、第１の電圧シーケン スを再試行し、全てのセルが低いスレッショルド状態になるまでテストし、且つ もし、第１の電圧シーケンスの再試行の回数Ｍの後、セルのいずれもが低い クレッショルド状態にないならば、フォウラー−ノードハイムのトンネリングに よって、選択されたセクターにおけるセルのスレッショルドを低下するために、 第２の電圧シーケンスを供給し、前記第２の電圧シーンケンスは負の電位を複数 のワードラインに与え、第２の正の電位を複数のソースラインに与え、その後、 セルのスレッショルドをテストし、もし、全てのセルが低いステッショルド状態 にないならば、第２の電圧シーケンスを再試行し、全てのセルが低いスレッショ ルド状態になるまで、或いは少なくとも再試行の数が実行されるまでテストし、 前記第１と第２の電圧シーケンスはフォウラー−ノードハイムのトンネリン グ電流に加えて、バンド−ツー−バンドのトンネリング電流を誘起し、前記バン ド−ツー−バンドのトンネリング電流は、前記第１或いは第２の電圧シーケンス を受信するセルのスレッショルドに逆関連されたターンオンスレッショルドソー ス電位によって特徴づけられ、前記第１の正の電圧は、高いスレッショルド状態 にある高いスレッショルドセルに対するターンオンスレッショルドのソース電位 に近いか、それ以上、および高いスレッショルド状態にある低いスレッショルド セルに対するターンオンスレッショルドのソース電位より小さいレベルにセット され、第２の正の電位は、対しスレッショルド状態にある低いスレッショルドセ ルに対するターンオンスレッショルド のソース電位近くか、それより上にあるレベルにセットされ、その結果、バンド −ツー−バンドのトンネル電流は、高いスレッショルド状態にある高いスレッシ ョルドセルの存在で前記第１の電圧シーケンスにおいて制御され、且つ高いスレ ッショルド状態にある高いスレッショルドセルは、第２の電圧シーケンス前のス レッショルドにおいてピーク電流消費を制限するように低下され、且つ 複数のセクターフラッグ、および複数のセクターにおける複数のドレインラ イン、ソースラインおよびワードラインに結合された第２の制御回路を備え、 前記第１と第２の電圧シーケンスは、スレッショルド電圧の選択された制限 より下に低下されたクレッショルドを有する幾つかのセルを生じ、複数のソース ラインと複数のドレインラインを横切って修復時間期間の間、複数のセクターフ ラッグによって表示された選択されたセクターに修復パルスを供給するために電 源回路を有し、一方、複数のワードライン上の電圧を選択された制限より下のレ ベルにセットすることを特徴とするフローティングゲートメモリの集積回路。 11．前記第１の正の電位は、５ボルトより小さく、前記第２の電位は７ボルトよ り小さいことを特徴とする請求項１１に記載のフローティングゲートメモリの集 積回路。 12．前記第１の電圧シーケンスにおける負の電位は、−６ボルトより小さいこと を特徴とする請求項１１に記載のフローティングゲートメモリの集積回路。 13．前記第１の電圧シーケンスおよび第２の電圧シーケンスにおける前記負の電 位は、−６ボルトより小さいことを特徴とする請求項１１に記載のフローティン グゲートメモリの集積回路。 14．前記第１の正の電位は、４ボルトと５ボルトの間にあり、前記第２の電位は ５ボルトと６ボルトの間にあることを特徴とする請求項１０に記載のフローティ ングゲートメモリの集積回路。 15．前記第１の電圧シーケンスと第２の電圧シーケンスにおける負の電位は、− ７ボルトより小さいことを特徴とする請求項１０に記載のフローティングゲート メモリの集積回路。 16．前記複数のセクターにおける前記セクターは、250,000より多くのセルを有 することを特徴とする請求項１０に記載のフローティングゲートメモリの集積回 路。 17．前記セルのアレイは、4,000,000より多くのセルを有することを特徴とする 請求項１０に記載のフローティングゲートメモリの集積回路。 18．前記第１の制御回路は、複数のドレインラインを前記第１と第２の電圧シー ケンスにおいてオープン回路状態にセットすることを特徴とする請求項１０に記 載のフローティングゲートメモリの集積回路。 19．複数の行と列に配列されたフローティングゲートメモリセルのアレイであっ て、前記セルは、セルがセルの制御ゲート端子に与えられた読み取り電位に応答 して、導通しない高いスレッショルド状態および制御ゲート端子に与えられた読 み取り電位に応答して、導通する低いスレッショルド状態を有し、前記アレイは 、セルのそれぞれの列のドレイン端子に結合された複数のドレインライン、セル のそれぞれの列のソース端子に結合された複数のソースライン、セルのソレゾレ の行の制御ゲート端子に結合された複数のワードラインを有する、フローティン グゲートメモリの集積回路において、高いスレッショルド状態にあるアレイにお けるセルを並列に低いスレッショルド状態にセットするための方法であって、 フォウラー−ノードハイムのトンネリングによって、アレイにおけるセルの スレッショルドを低下するために第１の電圧シーケンスを供給し、前記第１の電 圧シーケンスは、負の電位を複数のワードラインに与え、且つ第１の正の電位を 複数のソースラインに与え、その後、セルのスレッショルドをテストし、もし、 全てのセルが低いスレッショルド状態にないならば、且つもし、第１の電圧シー ケンスが試行した回数のＭ（ここで、Ｍは１に等しいか、１より大きい）が再試 行の限界に等しくないなら、第１の電圧シーケンスを再試行し、全てのセルが低 いスレッショルド状態になるまでテストし、且つ セルのいずれかが第１の電圧シーケンスの再試行の数Ｍ後に低いスレッショ ルド状態にないならば、フォウラー−ノードハイムのトンネリングによってアレ イにおけるセルのスレッショルドを低下するために、第２の電圧シーケンス を供給し、前記第２の電圧シーケンスは、負の電位を複数のワードラインに与え 、且つ第２の正の電位を複数のソースラインに与え、その後、セルのスレッショ ルドをテストし、もし、セルが低いスレッショルド状態にないならば、第２の電 圧シーケンスを再試行し、且つ全てのセルが低いスレッショルド状態になるまで 、或いは少なくとも再試行の数が実行されるまでテストし、 前記第１と第２の電圧シーケンスはフォウラー−ノードハイムのトンネリン グ電流に加えて、バンド−ツー−バンドのトンネリング電流を誘起し、前記バン ド−ツー−バンドのトンネリング電流は、第１または第２の電圧シーケンスを受 信するセルのスレッショルドに逆関連されるターンオンスレッショルドソース電 位によって特徴づけられ、且つ前記第１の正の電圧は、高いスレッショルド状態 にある高いスレッショルドセルに対してターンオンスレッショルドソース電位近 くか、それより大きく、且つ高いスレッショルド状態にある低いスレッショルド セルに対するターンオンスレッショルドソース電位より小さいレベルにセットさ れ、且つ第２の正の電位は、高いスレッショルド状態にある低いスレッショルド セルに対するターンオンスレッショルドソース電位近くか、それより大きいレベ ルにセットされ、その結果、バンド−ツー−バンドのトンネリング電流は、高い スレッショルド状態における高いスレッショルドセルの存在において前記第１の 電圧シーケンスにおいて制御され、高いスレッショルド状態にある高いスレッシ ョルドセルは、前記第２の電圧シーケンス前のスレッショルドにおいて、ピーク 電流の消費を制限するように低下されることを特徴とする方法。 20．前記第１の正の電位は、５ボルトより小さく、前記第２の電位は７ボルトよ り小さいことを特徴とする請求項１９に記載の方法。 21．前記第１の電圧シーケンスにおける前記第負の電位は、−６ボルトより小さ いことを特徴とする請求項２０に記載の方法。 22．前記第１の電圧シーケンスと第２の電圧シーケンスにおける前記負の電位は −６ボルトより小さいことを特徴とする請求項２０に記載の方法。 23．前記第１の正の電位は４ボルトと５ボルトの間にあり、前記第２の電位は５ ボルトと６ボルトの間にあることを特徴とする請求項１９に記載の方法。 24．前記第１の電圧シーケンスと前記第２の電圧シーケンスにおける前記負の電 位は、−７ボルトより小さいことを特徴とする請求項２３に記載の方法。 25．前記セルのアレイは、250,000より多くのセルを有することを特徴とする請 求項１９に記載の方法。 26．前記セルのセットは、4,000,000より多くのセルを有することを特徴とする 請求項１９に記載の方法。 27．前記第１と第２の電圧シーケンスにおいて複数のドレインラインをオープン 回路状態にセットすることを特徴とする請求項１９に記載の方法。 28．前記第１と第２の電圧シーケンスは、スレッショルド電圧の選択された制限 より低く低下されたスレッショルドを有する幾つかのセルを生じ、複数のソース ラインと複数のドレインラインを横切って修復時間期間の間、修復パルスをアレ イに供給し、一方、複数のワードライン上の電圧を選択された制限より下のレベ ルにセットすることを特徴とする請求項１９に記載の方法。