JP2003505815A - ビット線ソフト・プログラミング（ｂｌｉｓｐ）のための方法及び集積回路 - Google Patents

Abstract

(57)【要約】 【課題】ＢＬＩＳＰ方法を含む、連続した主題のビット線に適用して、ビット線上の過剰消去された浮遊ゲート・メモリセルの効率的な収束を与える集積回路（１０５）のためのソフト・プログラム方法を提供する。ＢＬＩＳＰ方法は、バルク・ソフト・プログラミング方法と比較して低電流消費に適応されている。 【解決手段】ソフト・プログラムは適合した選択されたビット線及び欠陥ビット線を置換える冗長ビット線に適用される。第１メモリ配列（１１０）内の欠陥ビット線は、ソフト・プログラムの際、使用不可にされて、第２メモリ配列（１７０）内に配置された対応する冗長ビット線により置換えられて、ソフト・プログラムが欠陥ビット線へ適用されないようする。欠陥ビット線へのソフト・プログラムの適用を防止することにより、ＢＬＩＳＰ方法は、欠陥ビット線上に配置された低しきい値電圧メモリセルによりそうでなければ消費されるであろう過剰電流消費を防止する。過剰な電流はソフト・プログラム方法を大変に非効率的にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

本発明は、フラッシュ・メモリなどの浮遊ゲート・メモリ装置に関し、より詳
細には、過剰に消去された浮遊ゲート・メモリセルを修復するための方法及び回
路に関する。

【０００２】

【従来の技術】

集積回路技術に基づいた不揮発性メモリ設計は拡大する分野を表している。不
揮発性メモリのいくつかの人気のあるクラスは、電気的に消去及びプログラム可
能な浮遊ゲート・メモリ・トランジスタの配列に基づいている。

【０００３】 浮遊ゲート・メモリ・トランジスタのメモリ配列をプログラミングする動作の
１つの人気のあるアプローチは、アドレスされたセルの浮遊ゲートに電子を注入
し、浮遊ゲート内に負電荷の蓄積を発生して、メモリセルをオンにするしきい値
を増大させることである。従って、プログラムされる時、そのセルは導通せず、
すなわち、制御ゲートに加えられた読取り電位でアドレスされる時、不導通にと
どまる。負に荷電された浮遊ゲートを有するセルを消去する動作は、しきい値を
低下するために浮遊ゲートから電子を除去することを含む。このより低いしきい
値を持つセルは制御ゲートへ読取り電位でアドレスされる時、導通状態へとオン
にされる。反対極性の配列に対しては、プログラミングはアドレスされたセルの
浮遊ゲートから、電子を選択的に除去することを含む。

【０００４】 浮遊ゲート・メモリセルは、特に、消去が電子を浮遊ゲートから除去して、し
きい値を低下することを含む時、過剰な消去の問題を生ずる。消去ステップ中に
、もし浮遊ゲートから多すぎる電子が除去されると、僅かに正電荷になり、過剰
な消去が発生する。正電荷は、メモリセルを僅かにオンにバイアスして、メモリ
がアドレスされない時、小さな電流がメモリを通って漏れる。あるデータ線に沿
ったいくつかの過剰に消去されたセルは、誤った読取りを生ずるのに十分な漏洩
電流の蓄積を生ずる。

【０００５】 誤った読取りを発生することに加えて、浮遊ゲート・セルが過剰に消去される
時、特に集積回路内に埋め込まれたアルゴリズムでもってセルをホット電子プロ
グラミングを使用して、セルを成功的に再プログラミングすることを困難にする
。この困難性は、直列抵抗に起因してプログラム電流が大きく、セルを横断する
有効Ｖ_DSが低下し、そして電子注入効率が減少するために発生する。

【０００６】 さらに、消去及びプログラム操作は単一の配列中の異なるセルに対して異なる
影響を与えるため、浮遊ゲート・メモリ設計はしばしば消去及びプログラミング
・ステップの成功を確証するための回路を含む。例えば、米国特許第４，８７５
，１１８号、発明者ユングロース、発明の名称「フラッシュ・メモリのための電
圧マージニング回路」を参照。もし、配列が消去確証に合格しなければ、配列全
体は普通、再消去される。この再消去プロセスは、配列中の過剰に消去されたセ
ルをさらに悪化させる。

【０００７】 消去確証プロセスに関連した過剰消去問題への１つの解決が、１９９５年５月
９日にリン等に付与された米国特許第５，４１４，６４４号、発明の名称「過剰
消去保護のためのブロック消去フラグを有するフラッシュ・メモリ」に開示され
ていて、消去確証操作に失敗したブロックのみが再消去される装置及び方法が開
示されている。この結果、各確証操作後の全体配列の再消去は必要とされない。
これは過剰消去の現象を緩和する。しかし、それを完全には解決しない。

【０００８】 従って、過剰に消去されたセルを修正するために修復プロセスが開発されてい
る。オング等に付与された、米国特許第５，２３３，５６２号、発明の名称「電
気的消去可能及び電気的プログラム可能なメモリ装置内の電界効果型セルの修復
方法」は、いわゆるドレイン撹乱、ソース撹乱、又はゲート撹乱技術を使用した
このような修復のプロセスを開示している。オング特許では、各修復後に、時間
を要する全体配列の修復確証操作が提供される。さらなる背景技術についてはシ
ュライバスタバへの米国特許第５，４１６，７３８号を参照のこと。

【０００９】 過剰消去問題の解決の別の試みが、フー等に付与された米国特許第５，５４６
，３４０号、発明の名称「過剰消去修正を有する不揮発性メモリ配列」に開示さ
れている。フーは負にバイアスされた基板を開示している。フーは、配列内の過
剰に消去された装置のバルク修正を開示している。フーは、より高い浮遊ゲート
注入電流を使用する収束技術で実行されるような過剰消去装置の配列のバルク修
正を開示している。

【００１０】 キーニー等に付与された米国特許第５，４８７，０３３号、発明の名称「フラ
ッシュＥＥＰＲＯＭの低電流プログラミングのための方法及び構造」に、フラッ
シュＥＥＰＲＯＭのプログラミングの低電流方法が開示されている。キーニーは
、ピーク・チャンネル電流がさらに減少されて、そしてフラッシュ・セルしきい
値電圧が正確な値に置くことができる様に、多レベル・フラッシュＥＥＰＲＯＭ
セル・応用のために、制御ゲート電圧が最小値から最大値へステップされ又はラ
ンプされる。

【００１１】 フラッシュＥＥＰＲＯＭの過剰消去の修正の技術のさらなる議論については、
カヤ等に付与された米国特許第５，４６７，３０６号、発明の名称「フラッシュ
ＥＰＲＯＭの過剰消去を修正するため及び／又はしきい値電圧を上昇させるため
にソース・バイアスを使用する方法」を参照のこと。

【００１２】 従来技術における多くの修復プロセスについて、ソフト・プログラムが同時に
、特定のメモリ内の全ての消去されたセルへ適用されるバルク操作として実行さ
れる。このようなバルク操作ソフト・プログラムは低電力アプリケーションに対
して過剰な電流を消費する。

【００１３】 ソフト・プログラム・サイクルが同時に、特定のビット線が欠陥状態へと過剰
消去された１つ又は複数のセルを有するか否かにかかわらず、全ての消去された
セルに適用されるため、消去サイクル後の修復（又はソフト・プログラム）処理
中に、別の問題が発生する。欠陥的に過剰消去されたセルは、いくつかの消去サ
イクル後に極端に低いしきい値電圧を有する。このように低いしきい値電圧セル
を含むビット線は、ソフト・プログラミング中に、極端に高い電流を消費するた
めに、欠陥とみなされる。ポンピング回路がソフト・プログラム・サイクル中に
データ線電圧を提供するために使用される。このようなポンピング回路の制限さ
れた電流能力のために、データ線電圧がポンピング回路により提供される時、電
流の損失により発生された過剰消去されたセルへの非効率さをさらに悪化させる
。

【００１４】 いずれの場合も、修復及び修復確証プロセスは時間を要する。従って、フラッ
シュ・メモリ及び他の浮遊ゲート・メモリ内で過剰に消去されたセルをより早く
且つ効率的に修復する装置及び方法が必要とされる。

【００１５】

【発明の開示】

本発明の１つの観点は、浮遊ゲート・メモリセル配列を有する集積回路内の連
続したビット線をソフト・プログラミングするための方法を提供する。このソフ
ト・プログラミング方法は、過剰消去されたセルを早く且つ効率的に修復するよ
うに構成されている。このソフト・プログラミングは、集積回路フラッシュ・メ
モリ装置に対して及び集積回路内に配置された他の浮遊ゲート・メモリに対して
、埋め込まれた消去アルゴリズム又はその他の消去シーケンス内で使用するのに
適している。本発明によれば、ソフト・プログラム電圧が、ビット線ベースで、
集積回路メモリ配列内の連続した主題のビット線へ印加される。このビット線ソ
フト・プログラミング方法はまた、ここではＢＬＩＳＰ方法とも呼ばれる。

【００１６】 ＢＬＩＳＰ方法は、浮遊ゲート集積回路内で達成される。集積回路は、複数の
ビット線を有する第１メモリ配列を含む。ビット線は浮遊ゲート・メモリセルに
対応している。メモリセルは、プログラム及び消去されるように構成されている
。各セルは、ドレイン、ソース及び制御ゲートを有する。このセルの制御ゲート
はワード線と通信する。

【００１７】 ＢＬＩＳＰ方法は、ワード線を所定のワード線電圧レベルに維持することを含
む。この方法はまた、ソフト・プログラミング電圧レベルを有するソフト・プロ
グラミング・パルスを発生し、選択されたビット線を選択し、そして、維持の際
に、選択されたビット線に対応した主題のビット線上に配置されたセルへソフト
・プログラミング電圧レベルを印加することを含む。この基本的なＢＬＩＳＰ方
法は、典型的に、ゼロ欠陥ビット線を持つメモリ配列に対して使用され、この場
合、主題のビット線は選択されたビット線を含む。

【００１８】 いくつかの実施の形態においては、第１メモリ配列は適合したビット線及び欠
陥ビット線を含み、そして、ＢＬＩＳＰ方法は欠陥ビット線を論理的に置換える
ように構成されている。選択は、選択されたビット線に対応するビット線タイプ
を表示することを含む。集積回路は、第２メモリ配列と処理資源を含んだ冗長シ
ステムを含む。第２メモリ配列は冗長ビット線を有する。処理資源は表示を実行
するように構成されている。ビット線タイプは、適合ビット線タイプ及び欠陥ビ
ット線タイプを含む。適合ビット線タイプの表示に応答して、主題のビット線は
選択されたビット線を含む。欠陥ビット線タイプの表示に応答して、主題のビッ
ト線は主題の冗長ビット線を含む。この主題の冗長ビット線は論理的に選択され
たビット線を置換える。

【００１９】 欠陥ビット線を論理的に置換えるように構成されたＢＬＩＳＰ方法について、
第１メモリ配列は複数のブロックを含むことができる。各ブロックは少なくとも
１つのビット線を有する。ソフト・プログラミング前に、この方法は、組消去フ
ラグを有するブロック内に配置された適合ビット線上に配置されたセルを消去し
、そして組消去フラグを有するブロック内に配置された欠陥ビット線を論理的に
置換える主題の冗長ビット線上に配置されたセルを消去することを含む。

【００２０】 欠陥ビット線を論理的に置換えるように構成されたＢＬＩＳＰ方法について、
ソフト・プログラミング電圧レベルが選択されたビット線上に配置されたセルに
印加されないように、印加は、欠陥ビット線タイプの表示に応答して、選択され
たビット線をオフに切換える冗長システムを含むことができる。ソフト・プログ
ラミング電圧レベルが主題の冗長ビット線上に配置されたセルに印可されるよう
に、印加は、主題の冗長ビット線をオンに切換える冗長システムを含む。

【００２１】 欠陥ビット線を論理的に置換えるように構成されたＢＬＩＳＰ方法について、
第１メモリ配列内のビット線はアドレスを有することができる。冗長システム処
理資源は、第１組のセル及び論理配列を有する冗長ビット線デコーデイング・シ
ステムを含むことができる。第１組の各セルは、所定のビット線アドレスに対応
したビット線タイプ表示を記憶することができる。この表示は、選択されたビッ
ト線に対応したビット線アドレス入力を受取るデコーデイング・システムを含む
ことができる。表示はまた、ビット線アドレス入力をアドレス入力に対応したビ
ット線のビット線タイプ表示と比較する論理配列を含むことができる。印加は、
全ての第１メモリ配列セルに対して、ソフト・プログラミング・パルスをオフに
切換えるための信号を発生することにより、欠陥ビット線タイプの表示に応答す
ることを含むことができる。この信号はまた、主題の冗長ビット線に対するソフ
ト・プログラミング・パルスをオンに切換えることができる。印加はまた、選択
されたビット線へのソフト・プログラミング・パルスをオンに切換えるための信
号を発生することにより適合ビット線タイプの表示に応答することを含む。

【００２２】 セルの第１組を有するいくつかの実施の形態について、冗長ビット線デコーデ
イング・システムは、ビット線アドレス入力に結合された排他的ＮＯＲゲート及
び対応するビット線タイプ表示を含むことができる。印加は、欠陥ビット線タイ
プの表示に応答して、結合された冗長ビット線可能化信号で切り換わる対応した
排他的ＮＯＲゲートを含むことができる。

【００２３】 いくつかの実施の形態において、選択されたビット線は対応するソフト・プロ
グラミング・フラグを有する。この方法は、維持の前に、選択されたビット線に
対してソフト・プログラム・フラグを設定することを含む。ソフト・プログラミ
ング・フラグを有するいくつかの実施の形態について、第１メモリ配列内のビッ
ト線はアドレスを有する。印加の後、この方法は選択されたビット線アドレスが
最後のアドレスに対応するがどうかを決定することを含む。最後のアドレスに対
応した選択されたビット線アドレスに応答して、選択されたビット線に対するソ
フト・プログラミング・フラグがリセットされる。最後のアドレスに対応しない
選択されたビット線アドレスに応答して、ビット線アドレスが増加されて、そし
て、維持、生成、選択、及び、印加のステップが、増加されたアドレスに対応し
た次のビット線に対して繰返される。

【００２４】 本発明の第２の観点は、不揮発性メモリ配列内の過剰消去状態を修正する方法
を提供する。この方法は、集積回路内に第１不揮発性メモリ配列を提供すること
を含む。配列は複数のメモリセルを有する。各メモリセルは、ソース及びドレイ
ン領域間の中間に配置されたチャンネル領域上に離間された浮遊及び制御ゲート
の積層された対を含む。メモリセルは、ビット線上に配列される。この方法は、
選択されたビット線を選択することを含む。この方法はまた、選択されたビット
線へ対応した主題のビット線上に配置されたメモリセルの制御ゲートへ第１電圧
を、ソース領域へ能動電流リミッターを、チャンネル領域へ非正電圧を、そして
ドレイン領域へ正の第２電圧を印加することを含む。

【００２５】 第２の観点のいくつかの実施の形態において、主題のビット線は選択されたビ
ット線を含む。いくつかの実施の形態において、第１電圧はマイナス１ボルト乃
至６ボルトの間である。

【００２６】 第２の観点のいくつかの実施の形態において、第１不揮発性メモリ配列が適合
ビット線及び欠陥ビット線を含む。選択は、選択されたビット線に対応するビッ
ト線タイプを表示することを含む。集積回路は、複数のメモリセルと処理資源を
有する第２不揮発性メモリ配列を含む冗長システムを含む。第２不揮発性メモリ
配列は、冗長ビット線を含む。処理資源は表示を実行するように構成されている
。ビット線タイプは、適合ビット線タイプ及び欠陥ビット線タイプを含む。適合
ビット線タイプの表示に応答して、主題のビット線は選択されたビット線を含む
。欠陥ビット線タイプの表示に応答して、第２電圧が選択されたビット線に印加
されず、そして、主題のビット線は選択されたビット線を論理的に置換える主題
の冗長ビット線を含む。

【００２７】 本発明の第３の観点は、ＢＬＩＳＰ方法を実現することが可能な集積回路を提
供することである。集積回路は、第１メモリ配列と、処理資源と、ワード線と、
制御回路とを含む。第１メモリ配列は、ビット線上に配置された浮遊ゲート・メ
モリセルを有する。第１メモリ配列内の各セルは、ドレイン、ソース、浮遊ゲー
ト、及び制御ゲートを有する。処理資源は、ソフト・プログラミングのために選
択されたビット線を選択するように構成されている。ワード線は制御ゲートと交
信する。制御回路は、選択されたビット線に対応した主題のビット線上に配置さ
れた浮遊ゲート・メモリセルへソフト・プログラムを印加するための処理資源と
結合されている。

【００２８】 集積回路のいくつかの実施の形態において、主題のビット線は選択されたビッ
ト線を含む。いくつかの実施の形態において、選択されたビット線は、対応する
ソフト・プログラミング・フラグを有し、そして、制御回路は維持の前に選択さ
れたビット線のためにソフト・プログラム・フラグを設定するように構成されて
いる。

【００２９】 いくつかの実施の形態において、集積回路は状態マシン回路を含む。第１メモ
リ配列はメモリセルのブロック内に配列されている。各ブロックは、少なくとも
１つのビット線、及びそのブロックに対応したブロック消去フラグを有する。状
態マシン回路及び処理資源は、組消去フラグを有するブロック内に配置された主
題のビット線上に配置されたセルを、ソフト・プログラミングの前に、消去する
ために結合される。状態マシン回路は、選択されたビット線アドレスが印加の後
に最後のアドレスに対応するどうかを決定するように構成されている。最後のア
ドレスに対応した選択されたビット線アドレスに応答して、状態マシン回路はソ
フト・プログラミング・フラグをリセットする。これらの実施の形態のいくつか
に対して、集積回路はアドレス・カウンターを含む。最後のアドレスに対応しな
い選択されたビット線アドレスに応答して、アドレス・カウンターはビット線ア
ドレスを増加して、集積回路が増加されたアドレスに対応する次のビット線に対
してソフト・プログラムを繰返すようにする。

【００３０】 集積回路のいくつかの実施の形態において、制御回路はワード線を所定の電圧
レベルに維持するように構成されている。ワード線上に設定された電圧レベルは
おおよそ接地と０．５ボルトの間である。印加は、ワード線電圧を維持しながら
、主題のビット線へソフト・プログラム・パルスを印加することを含む。いくつ
かの実施の形態では、過剰消去されたセルが前に印加された修復確証操作無しに
再プログラムできるように、ソフト・プログラミング・パルスは過剰消去された
セルを修復する。

【００３１】 集積回路のいくつかの実施の形態において、第１メモリ配列は、行と列に配列
された複数のブロックを含む。各ブロックは、ビット線、ワード線、及びソース
線を含む。制御回路は、ビット線、ソース線、及びワード線に結合される。制御
回路は、選択されたブロック内のセルのしきい値電圧を低しきい値電圧に設定す
るように構成されている。制御回路は、各選択されたブロック内のセルのしきい
値電圧を低下させるための電圧シーケンスを供給するための電圧供給回路を含む
。電圧シーケンスは、セルの第１グループがしきい値電圧のための選択された限
界より下のしきい値電圧を有するような結果を生ずる。電圧供給回路は、ソース
線及びビット線を横断するソフト・プログラミング時間間隔中に、ワード線上の
電圧を選択された限界以下のレベルに設定しながら、ソフト・プログラミング・
パルスを各選択されたブロック内に配置された選択されたビット線へ供給する。

【００３２】 集積回路のいくつかの実施の形態において、第１メモリ配列は行と列に配列さ
れている。集積回路は、第１メモリ配列内のセルのそれぞれの行のウエルに結合
されたウエル線を含む。制御回路は、選択されたビット線に対応するウエル線上
にウエル電圧を供給するための電圧供給回路を含む。制御回路は、選択されたビ
ット線に対応するソース線へ能動電流リミッターを結合する。いくつかの実施の
形態では、処理資源はソフト・プログラム修復状態マシンとアドレス・カウンタ
ーとを含む。

【００３３】 集積回路のいくつかの実施の形態において、第１メモリ配列ビット線は欠陥ビ
ット線及び適合ビット線を含む。集積回路は、冗長ビット線上に配置された浮遊
ゲート・メモリセルの第２配列と処理資源とを有する冗長システムを含む。第２
メモリ配列内の各セルは、ドレイン、ソース及び制御ゲートを有する。冗長ビッ
ト線は、欠陥ビット線を論理的に置換える。第１メモリ配列内の選択されたビッ
ト線のビット線タイプを表示するように構成された処理資源は、冗長システム内
に配置される。主題のビット線は、選択された適合ビット線と選択された欠陥ビ
ット線を論理的に置換える主題の冗長ビット線とを含む。制御回路は、欠陥ビッ
ト線上に配置された浮遊ゲート・メモリセルへのソフト・プログラムの印加を防
止するために冗長システムと共同するように構成されている。

【００３４】 冗長システムを有する集積回路のいくつかの実施の形態に対して、印加はソフ
ト・プログラム・パルスを印可することを含む。第１メモリ配列内のビット線は
アドレスを有する。冗長システム処理資源は、冗長ビット線デコーデイング・シ
ステムを含む。冗長ビット線デコーデイング・システムは、セルの第１組と、論
理配列と、処理資源を含む。セルの第１組内の各セルは、所定のビット線アドレ
スに対応したビット線タイプ表示を記憶する。論理配列は、アドレス入力に対応
したビット線タイプ表示を各ビット線アドレス入力と比較するように構成されて
いる。処理資源は、選択されたビット線に対応したビット線アドレス入力を受取
るように構成されている。処理資源は、第１メモリ配列ビット線に対してソフト
・プログラミング・パルスをオフに切換える信号を発生することにより、欠陥ビ
ット線タイプ表示に応答する。処理資源は、選択されたビット線に対してソフト
・プログラミング・パルスをオンに切換える信号を発生することにより、適合ビ
ット線タイプ表示に応答する。

【００３５】 冗長システムを有する集積回路のいくつかの実施の形態に対して、印加はソフ
ト・プログラム・パルスを印加することを含む。適合ビット線タイプの表示に応
答して、冗長システム処理資源は、選択されたビット線へのソフト・プログラム
・パルスの印加を可能にするように構成されている。欠陥ビット線タイプの表示
に応答して、処理資源は選択されたビット線へのソフト・プログラム・パルスの
印加を使用不能にし、そして選択されたビット線を論理的に置換える主題の冗長
ビット線へのソフト・プログラム・パルスの印加を可能にするように構成されて
いる。

【００３６】 冗長システムを有する集積回路のいくつかの実施の形態について、第１メモリ
配列はメモリセルのブロックに配列されている。各ブロックは、少なくとも１つ
のビット線と、そのブロックに対応したブロック消去フラグを有する。制御回路
と冗長システム処理資源は、ソフト・プログラミングの前に、組消去フラグを有
するブロック内に配置された選択された適合ビット線上に配置されたセルを消去
するために結合される。制御回路と冗長システム処理資源はまた、ソフト・プロ
グラミングの前に、組消去フラグを有するブロック内に配置された欠陥ビット線
を論理的に置換える主題の冗長ビット線上に配置されたセルを消去するために結
合される。

【００３７】 冗長システムを有する集積回路のいくつかの実施の形態に対して、第１メモリ
配列及び第２メモリ配列は行及び列に配列されている。集積回路は、第１メモリ
配列内のセルのそれぞれの行のウエルに結合され、そして第２メモリ配列内のセ
ルのそれぞれの行に結合されたウエル線を含む。制御回路電圧供給回路は、選択
されたビット線に対応するウエル線上にウエル電圧を供給する。制御回路は、選
択されたビット線に対応するソース線へ能動電流リミッターを結合する。

【００３８】 冗長システムを有する集積回路のいくつかの実施の形態に対して、印加はソフ
ト・プログラム・パルスを印加する。冗長システム処理資源は、セルの第１組を
有する冗長ビット線デコーデイング・システムを含む。第１組内の各セルは、所
定のビット線アドレスに対応したビット線タイプ表示を記憶する。冗長ビット線
デコーデイング・システムはまた論理配列を有する。論理配列は、アドレス入力
に対応したビット線タイプ表示と各ビット線アドレス入力とを比較するように構
成されている。冗長ビット線デコーデイング・システムはまた、選択されたビッ
ト線に対応するビット線アドレス入力を受取るように構成された処理資源を有す
る。

【００３９】 冗長ビット線デコーデイング・システム処理資源は、第１メモリ配列ビット線
に対するソフト・プログラミング・パルスをオフに切換え、そして、主題の冗長
ビット線に対するソフト・プログラミング・パルスをオンに切換えるための信号
を生成することにより、欠陥ビット線タイプ表示に応答するように構成されてい
る。冗長ビット線デコーデイング・システム処理資源は、選択されたビット線へ
のソフト・プログラミング・パルスをオンに切換えるための信号を生成すること
により、適合ビット線タイプ表示に応答するように構成されている。冗長ビット
線デコーデイング・システムは、ビット線アドレス入力と対応するビット線タイ
プ表示とに結合された排他的ＮＯＲゲートを含むことができる。欠陥選択された
ビット線タイプ表示に応答して、排他的ＮＯＲゲートは結合された冗長ビット線
可能化信号をオンに切換えるように構成されている。

【００４０】 本発明の第４の観点は、浮遊ゲート・セル、第１回路、及び第２回路を含んだ
浮遊ゲート・メモリを提供する。浮遊ゲート・セルは、ドレイン、制御ゲート、
浮遊ゲート、ウエル、及びソースを有する。浮遊ゲート・セルは、第１メモリ配
列内のビット線上に配置される。第１回路は、選択されたビット線を選択するよ
うに構成されている。第２回路は、主題のビット線上の浮遊ゲート・セルをソフ
ト・プログラムするように構成されている。主題のビット線は選択されたビット
線に対応する。第２回路はまた、主題のビット線上の浮遊ゲート・セルの制御ゲ
ートへゲート電圧を、ドレインへ能動電流リミッターを、ウエルへウエル電圧を
、そしてソースへソース電圧を供給するように構成されている。

【００４１】 いくつかの実施の形態に対して、メモリは、ドレイン、制御ゲート、浮遊ゲー
ト、ウエル、及びソースを有する浮遊ゲート・セルを含む。浮遊ゲート セルは、第２メモリ配列内のビット線上に配置されている。第２回路は、第２メ
モリ配列内の制御ゲートへゲート電圧を、ドレインへ能動電流リミッターを、ウ
エルヘウエル電圧を、ソースへソース電圧を供給するように構成されている。主
題の浮遊ゲート・セルはまた、冗長ビット線上に配置されている。冗長ビット線
は第２メモリ配列内に配置されている。冗長ビット線は第１メモリ配列内の欠陥
ビット線を論理的に置換える。

【００４２】

【詳細な説明】

添付図面を参照して、本発明の好適な実施の形態の詳細な説明が提供される。
本発明のソフト・プログラムは、ブロックに配列されたセルの配列を含んだ装置
のような、浮遊ゲート・メモリセル装置の埋め込まれた消去順序の一部であって
よい。ソフト・プログラムは、プロセス中に発生される電流量を制限しながら、
ビット線ベースで過剰に消去されたセルを素早く修復するためのパルスを発生す
る。欠陥メモリセルを有しないメモリ配列に対しては、本発明は、ソフト・プロ
グラム・パルスの同時的に印加される消去されたセルの数がビット線単位の方法
に対してずっと低いため、バルク操作と比較して低電流で動作可能な効率的な修
復方法を提供する。

【００４３】 いくつかのメモリ配列について、ある欠陥はその中のいくつかのビット線を使
用不可能又は「欠陥」とする。欠陥ビット線の数は、高密度メモリ配列について
は特に問題となる。使用可能なビット線は、ここでは「適合」と呼ぶ。

【００４４】 ビット線欠陥は、ビット線内の欠陥メモリ・セル、ビット線対ビット線金属短
絡、ビット線金属開放、ビット線漏れ、及びその他の電気的な欠陥を含む製造プ
ロセスの結果である。セル状態に関係無く、このような欠陥ビット線は使用不可
能にとどまるため、浮遊ゲート充電に関する欠陥以外の欠陥を有するビット線に
消去、プログラム及びソフト・プログラム・サイクルを受けさせるための明白な
利益はない。また、このようなビット線の欠陥は、ビット線内に配置されたセル
上にこれらの意図された効果を有するための消去、プログラム、及びソフト・プ
ログラム・サイクルを不可能にするであろう。

【００４５】 過剰に消去されたセルは、ソフト・プログラム・サイクル中に、より大きな電
子注入とより高いドレイン電流を必要とする。実質的に過剰に消去されたセルを
有するビット線に対するより高いソフト・プログラミング・ドレイン電流要求は
、ソフト・プログラミング効率を制限する。過剰消去されたセルに対する高いド
レイン電流は、ソフト・プログラミング中に電圧スパイクを発生し得る。電圧ス
パイクは、十分に高いデータ線電圧を維持することを集積回路ができないことに
より生ずる。より高いドレイン電流はまた、欠陥メモリセルが適当なしきい値電
圧範囲内に収束できない理由から生ずる。欠陥ビット線内の低いしきい値電圧セ
ルに対するより大きな電子注入要求は、（１）欠陥ビット線に対するより大きな
ソフト・プログラム・サイクル時間、（２）もしソフト・プログラム・アルゴリ
ズムがタイム・アウト基準を受けるならば、より多くのタイム・アウトとサイク
ルが繰返され、及び／又は（３）ソフト・プログラミング中のより高いドレイン
線電流要求を発生する。低Ｖ_CC電圧でのＶ_T収束のための基板電流誘導ホット電子注入 （ＳＣＩＨＥ）手法 ソフト・プログラミング中、ゲート電圧が制御ゲートへ供給され、ドレイン電
圧がドレインに供給され、ウエル電圧がウエルに供給され、そして、能動電流リ
ミッターがソースに結合される。本発明の実施の形態は、電流源から流出する使
用可能な電子はより低いＶＴを有するセルへと流れ、ここでセルのコンダクタン
スはずっと高く、ソフト・プログラム効率を増大させる。ＳＣＩＨＥ発明は、１
９９７年９月１０日に出願された米国特許出願番号０８／９２６，５５４、発明
の名称「低Ｖ_CC電圧でのＶ_T収束のための基板電流誘導ホット電子注入（ＳＣＩ
ＨＥ）手法のための方法及び回路」に記載されている。

【００４６】 ソースに結合された能動電流リミッターの使用は、ソースに結合された接地又
は定電圧源を使用する手法又はダイオード接続を使用する手法よりも有利である
。能動電流リミッターはまた、ソース・バイアスがダイオード接続、直列抵抗、
又はフラッシュ・セルのドレイン及びゲートを監視するフイードバック回路によ
り設定される手法よりも有利である。さまざまな従来手法とは異なり、能動電流
リミッターを使用することは電子の流れを一定にすることに役立つ利点を有する
。

【００４７】 図１Ａは、ＳＣＩＨＥ発明の実施の形態を組み込んだ浮遊ゲート・メモリセル
集積回路の基本構造を示す。ＳＣＩＨＥ集積回路１００は、複数のブロック（図
中、３２ブロック）に分割された、一般に１１０で示される第１メモリ配列を含
む。各ブロックは、読取り、プログラミング、予備プログラミング、消去、及び
ソフト・プログラミング処理のために独特のアドレスを有する。第１メモリ配列
１１０の分断された構成は、本発明の修復パルスをメモリセルのブロックへ個別
に印加することを可能にし、従って、過剰に消去されたセルのブロック単位の修
復を可能にする。第１メモリ配列１１０の構成は、ＳＣＩＨＥ手法２００Ａのた
めの分断された配列構成を説明する図２Ａを参照して以下に詳細に説明する。Ｓ
ＣＩＨＥ手法２００Ａの分断された配列構成は、第１メモリ配列１１０の一部を
含む浮遊ゲートメモリ回路のドレイン・ソース・ドレイン構成に示されている。
図１Ｂの説明は、以下のビット線ソフト・プログラミング方法において与えられ
る。

【００４８】 図１Ａをさらに参照すると、第１メモリ配列１１０は、一般に１６０で示され
る電圧バイアス／能動電流リミッター及び一般に１２０で示される読取り／プロ
グラム制御／ブロック消去／消去確証／修復回路と結合している。電圧バイアス
／能動電流リミッター１６０は、ソフト・プログラミング中に増強された効率を
与える。読取り／プログラム制御／ブロック消去／消去確証／修復回路１２０は
、ブロック消去フラグ１３０と結合している。アドレス・カウンター１４０は、
消去／消去確証／修復シーケンスの間にメモリ・セル、ブロック、ビット線又は
全体配列を通して増加するために含まれる。修復はここではまた、「ソフト・プ
ログラム」と呼ばれる。

【００４９】 チップは、出力可能化及びチップ可能化信号などのアドレス、データ、及びそ
の他の制御線に結合された命令論理１５０を含む。命令論理１５０は、電圧バイ
アス／能動電流リミッター１６０及び読取り／プログラム制御／ブロック消去／
消去確証／修復回路１２０のための操作モードを設定するために入力を解釈する
。

【００５０】 制御論理１５０は、本発明のセル、ブロック、ビット線又は配列消去のための
追加の命令と共に、米国カリフォルニア州サニーベールのアドバンスド・マイク
ロ・デバイセズ社により製造されたＡｍ２８Ｆ０２０フラッシュ・メモリメチッ
プなどの標準の浮遊ゲートメモリ集積回路内のように実現できる。命令論理１５
０により出される命令に応答して、埋込まれた消去操作が読取り／プログラム制
御／ブロック消去／消去確証／修復回路１２０内の状態マシンにより実行される
。ホストＣＰＵ又はその他を介して、ユーザは操作の好ましいモードを指示する
ためにアドレス及びデータ信号を命令論理１５０へ供給する。読取り／プログラ
ム制御／ブロック消去／消去確証／修復回路１２０により実行されるモードは、
第１メモリ配列１１０内の全てのブロックが消去されるチップ消去モード及び第
１メモリ配列１１０内の選択されたブロックを消去するブロック消去モードを含
む。ユーザ入力に応答して、消去されるべきブロックはチップ上に記憶されたブ
ロック又はセクター消去フラグ１３０により識別される。

【００５１】 図２Ａは、１９９５年３月２１日に付与された米国特許第５，３９９，８９１
号、発明の名称「不揮発性メモリセル及び配列構成」に開示されるような、本発
明が実現できる浮遊ゲート・メモリ回路のドレイン・ソース・ドレイン構成の分
断された配列構成の詳細を示す。他の配列の構成も同様に使用できる。

【００５２】 回路は、埋め込み拡散導体により実現される第１ローカル・ビット線２０３及
び第２ローカル・ビット線２０６を含む。また、埋め込み拡散導体により実現さ
れる共通ソース接続線２０９が含まれる。複数の浮遊ゲート・トランジスタは、
ローカル・ビット線２０３、２０６及び共通ソース接続線２０９に結合されたド
レイン及びソースを有する。１つのブロック内のこれらの浮遊ゲート・トランジ
スタのいかなる数も、上記した消去ステップの結果として、変化する度合いにお
いて、過剰消去をこうむる。

【００５３】 一般に２１２で示されるトランジスタの第１列のドレインは、第１ローカル・
ビット線２０３に結合され、そして、一般に２１５で示されるトランジスタの第
２列のドレインは第２ローカル・ビット線２０６に結合される。浮遊ゲート・ト
ランジスタのゲートはワード線ＷＬ₀乃至ＷＬ_Nへ結合される。ここで、各ワード
線（例えば、ＷＬ₁）は、第１ローカル・ビット線２０３内のトランジスタ（例
えば、トランジスタ２１８）のゲート及び第２ローカル・ビット線２０６内のト
ランジスタ（例えば、トランジスタ２２１）に結合される。トランジスタ２１８
及び２２１は、共有ソース拡散を有する２つのトランジスタ・セルとみなすこと
ができる。

【００５４】 浮遊ゲートを充電する行為は、浮遊ゲート・メモリセルのプログラミング・ス
テップと呼ばれる。これは、ゲートとソースの間に１２ボルトなどの大きな正電
圧を、そしてドレインとソースの間に６ボルトなどの正電圧を設定することによ
るホット電子注入を介してバイト単位で達成される。

【００５５】 浮遊ゲートを放電する行為は、浮遊ゲート・メモリセルの消去ステップと呼ば
れる。これは浮遊ゲートとソースの間（ソース消去）又は浮遊ゲートと基板の間
（チャンネル消去）のＦ−Ｎ（フアウラーノルデハイム）トンネリング機構を通
じて達成される。ソース消去はソースに正バイアス、例えば、１２ボルト又は７
ボルト、を印加し、一方、ゲートを接地又は負バイアス、例えば、マイナス７ボ
ルト、を印加することにより実行される。ブロック・ベースのチャンネル消去は
、負バイアスをゲートに及び／又は正バイアスを基板に印加することにより実行
される。

【００５６】 セルの個別のブロックは、選択信号、すなわち、トップ・セレクト信号ＴＢＳ
ＥＬ_A及びＴＢＳＥＬ_B及び底ブロック選択信号ＢＢＳＥＬ_A及びＢＢＳＥＬ_B、に
より制御される。ブロックの個別制御は、選択されたローカル・ビット線２０３
及び２０６へ修復パルスを印加する能力を与える。

【００５７】 図２Ａをさらに参照すると、第１グローバル・ビット線２２４及び第２グロー
バル・ビット線２２７が各ドレイン・ソース・ドレイン・ブロックと関連付けら
れている。第１グローバル・ビット線２２４は、金属拡散接点２６９を介してト
ップ・ブロック選択トランジスタ２３０のソースに結合している。同様に、第２
グローバル・ビット線２２７は、金属拡散接点２７２を介してトップ・ブロック
選択トランジスタ２３３のソースに結合している。トップ・ブロック選択トラン
ジスタ２３０、２３３のドレインは、それぞれ、第１及び第２ローカル・ビット
線２０３及び２０６に結合されている。従って、トップ・ブロック選択トランジ
スタ２３０、２３３のゲートは、線２３６上のトップ・ブロック選択信号ＴＢＳ
ＥＬ_Aにより制御される。

【００５８】 同様に、トランジスタ２８５のゲートは、線２４２を横断する底ブロック選択
信号ＢＢＳＥＬ_Aにより制御される。ローカル共通ソース接続線２０９は、トラ
ンジスタ２８５を介してターミナル横断導体２６３に結合されている。トランジ
スタ２８５のドレインは共通ソース接続線２０９に結合されている。トランジス
タ２８５のソースは、導体２６３に結合されている。この構成では、導体２６３
は、配列を通して水平に移動された位置の金属拡散接点２８１へ延びた埋め込み
拡散導体である。金属拡散接点２８１は垂直金属バス２３９への接点を与える。

【００５９】 構造中のセンス増幅器及びプログラム・データに対して、データ線２４５は配
列を介してそれぞれの列（又はグローバル・ビット線）選択トランジスタ２９３
、２９４へ垂直に延びたグローバル・ビット線２２４及び２２７に結合している
。従って、列選択トランジスタ２９３のソースは、グローバル・ビット線２２４
に結合されていて、列選択トランジスタ２９３のゲートは列（又はグローバル・
ビット線）デコーダ信号Ｙ_n0に結合されていて、そして、列選択トランジスタ２
９３のドレインはデータ線導体２４５に結合されている。

【００６０】 図１Ａ及び図１Ｂに示される浮遊ゲート・メモリセルのブロックは、より大き
な集積回路内の２つのサブ配列を示す図２Ａ内に示されている複数のサブ配列内
に構成される。サブ配列は、メモリ配列の物理的配列部分を表す。サブ配列は、
一般に、点線２４８に沿って分割されて、一般的に線２４８上のサブ配列２５１
と一般的に線２４８の下のサブ配列２５４とを含む。セルの第１グループ２５７
は、与えられたビット線対（例えば、２２４、２２７）に沿ったセルの第２グル
ープ２６０の鏡像として展開されている。ビット線対を上に進むと、メモリ・サ
ブ配列は、導体２６３、２６６（埋め込み拡散）及び金属対金属拡散接点２６９
、２７２、２７５、２７８を共有するために、フリップされている。導体２６３
、２６６は、金属拡散接点２８１、２８４を介して配列を横断して垂直金属線２
３９へ水平に延びている。サブ配列は、隣接するサブ配列が金属バス２３９を共
有するために金属バス２３９の反対側に繰返される。金属バス２３９は、配列接
地及び消去高電圧回路に結合される。従って、サブ配列の配列は、グローバル・
ビット線のために２つのトランジスタ・セルの列当りに２つの金属接点ピッチ及
び金属バス２３９のために１つの金属接点ピッチを必要とする。

【００６１】 浮遊ゲート・メモリセルは、ウエル２９６Ａ−２９６Ｌを含む。ウエル線２９
５Ａ−２９５Ｃが図２に示されている。ウエル線２９５Ａ−２９５Ｃは、ウエル
２９６Ａ−２９６Ｌにバイアス電圧を印可するためのものである。ウエル線２９
５Ａはウエル２９６Ａ乃至２９６Ｄに結合されている。ウエル線２９５Ｂはウエ
ル２９６Ｅ乃至２９６Ｈに結合されている。ウエル線２９５Ｃはウエル２９６Ｉ
乃至２９６Ｌに結合されている。

【００６２】 ソフト・プログラム・パルス中、ゲート電圧がワード線（ＷＬ_0-n）を介して
浮遊ゲート・セルのゲートに印加され、ドレイン電圧がビット線２２４及び２２
７を介して印加され、ウエル・バイアスがウエル線２９５Ａ−２９５Ｃを介して
印加され、能動電流リミッターがソースへトランジスタ２８５−２８８及び電流
ミラーを形成する図５に示す追加の回路を含む構造を介して印加される。このよ
うな構造において、図２Ａのトランジスタ２８５−２８８の各々は、図５に示す
ような例えばトランジスタ５１６などのトランジスタに対応する。ＢＢＳＥＬ_A
及びＢＢＳＥＬ_Bの各々は、トランジスタ５１６のゲートに結合される図５に示
す線Ｖ_CSに対応する。図２Ａに示されていないのは、図２Ａに示されるその他の
浮遊ゲートのための追加のウエル線である。しかし、追加のウエル線は他のウエ
ルにウエル・バイアス電圧を印加するのに使用される。トランジスタ２８５、２
８６、２８７及び２８８はまた、選択デコード・トランジスタである。これらの
トランジスタはそれらのソース側で、操作モードに依存して、ゼロ・ボルト又は
正電圧を支持するための生成器に接続されている。

【００６３】 この手法において、ソースを接地するよりも能動電流リミッターを使用すると
、ポンプ回路の電力は過剰消去されたセルをプログラムするためにより良く使用
でき、そして、大部分のセルからの漏洩電流の大きさを格段に減少できる。代替
的なシステムにおいて、ゲート電圧は過剰消去されたセルからの電流の寄与を減
少するためにステップすることができる。

【００６４】 図２Ａの回路により提供されるセクター・デコード能力は、約４ボルトをロー
カル・ドレイン線へ印加することにより配列の選択された部分のみにドレイン撹
乱スタイル・ソフト・プログラム・パルスを印加し、一方、ソースを能動電流リ
ミッターへ結合する回路を実現できる。

【００６５】 また、代替的なシステムは、ソフト・プログラムされている装置のソース端子
を介して、約４ボルト又は回路パラメータに依存してより大きいソフト・プログ
ラム・パルスを印加し、一方、ビット線又はドレイン端子を能動電流リミッター
へ結合する。同じ、ブロック単位デコーデイング及びワード線ドライバーがこの
ソース撹乱手法において使用できる。

【００６６】 図２Ｂは、ＳＣＩＨＥ手法が実現でき２００Ｂ、そして図２Ａに類似した、共
通ウエル線２９７及び能動電流リミッター２９９を含んだ分断された配列構成を
示す回路図である。共通ウエル線２９７は、複数のセルにウエル電圧を印加する
ことを可能にする。トランジスタ２８５−２８８の代りに、図２Ｂはスイッチ２
９８及び能動電流リミッター２９９を含む。能動電流リミッター２９９は、スイ
ッチ２９８を経由して金属バス２３９へ結合している。能動電流リミッター２９
９は、配列中の複数のセルへ共通なシンクを提供する。以下の図２Ｃのビット線
ソフト・プログラム方法の部分を参照。

【００６７】 図３Ａを参照すると、ＳＣＩＨＥ発明の実施の形態のソフト・プログラム・ス
テップを含む、チップ又はブロック消去プロセスの全体のフロー・チャートを示
す。図３Ｂは、能動電流リミッターなどのＳＣＩＨＥ発明の特徴又は図４を参照
して以下に説明されるウエル・スイッチを必要としない図３Ｂ内のソフト・プロ
グラムを除いて、図３Ａと同じフロー・チャートを示す。ビット線毎のソフト・
プログラム方法は、図３Ａ又は図３Ｂのいずれかに示されるようなソフト・プロ
グラム設定と共に使用できる。消去操作（ステップ３０５）の開始後、予備プロ
グラミングが、ホストＣＰＵ又はそうでなければ命令論理１５０（ステップ３１
０）を介して、消去のために選択されたチップ又はブロックに対して開始される
。ステップ３１５において、予備プログラム回復期間が生じ、予備プログラミン
グ後に電圧が安定することを可能にする。ステップ３２０において、予備プログ
ラム確証プロセスが生ずる。そして、システムはチップ、ブロック又はビット線
内の最後のアドレスが予備プログラムされたかどうかを検査する（ステップ３２
５）。もし、されていなければ、予備プログラミング・ステップ３１０で開始す
るプロセスが、チップ、ブロック又はビット線内の全てのセルを予備プログラム
するまで、繰返される。

【００６８】 予備プログラミング後に、ステップ３３０において消去操作が実行される。消
去ステップには、消去電圧が消滅できるように、消去回復期間３３５が続く。次
に、消去確証操作が実行される。そして、システムはステップ３４５において、
消去プロセスが完了したかを検査する。もしそうでなければ、消去操作が完了す
るまで、消去操作３３０を実行するために戻る。

【００６９】 消去操作が完了した時、図３Ａにおいて示されるＳＣＩＨＥプロセスに従い、
ステップ３５０でＳＣＩＨＥソフト・プログラムが開始される。ここで、ソフト
・プログラム・パルスは、平行に消去操作を受けたビット線、又はブロック、又
は全チップ内の全てのセルに印加される。ソフト・プログラム・ステップ３５０
は、ゲート電圧をゲートへ、ドレイン電圧をドレインへ、ウエル電圧をウエルへ
、及び定ソース電流をソースへ印加することを含む。

【００７０】 図３Ｂに、一般化されたソフト・プログラム・ステップ３５２が与えられる。
一般化されたソフト・プログラム３５２は、例えば、能動電流リミッター又はウ
エル・スイッチなどのＳＣＩＨＥ特徴を必ずしも含まない。両ソフト・プログラ
ムに対して、ソフト・プログラム回復がステップ３５５で発生する。プロセスが
ステップ３６０で終わる。

【００７１】 図４は、ＳＣＩＨＥ発明の実施の形態によるソフト・プログラミングのため構
成された浮遊ゲート・メモリセルを示す。浮遊ゲート・メモリセル４００は、制
御ゲート４０１、制御ゲート下の浮遊ゲート４０２、ソース４０３、ウエル４０
４、及びドレイン４０５を含む。浮遊ゲート・メモリセル４００は、誘電体層が
中間に介在する積重ねられた一対のポリシリコン層から形成された制御ゲート４
０１及び浮遊ゲート４０２を含む。ゲート・スイッチ４１０は、制御ゲート４０
１に結合されていて、約２ボルトの制御ゲート電圧を与える。ソース・スイッチ
４１１は、ソース４０３に結合されていて、ソース４０３へ能動電流リミッター
４２０を与える。ウエル・スイッチ４１２は、ウエル４０４に結合されていて、
ウエル４０４へ約２ボルトのウエル・バイアス電圧を与える。ドレイン・スイッ
チ４１３はドレイン４０５に結合されていて、そしてドレイン４０５へ約４ボル
トのドレイン電圧を与える。

【００７２】 図４に示される構成は、浮遊ゲート・メモリセル４００のソフト・プログラミ
ングを可能にする。ソフト・プログラミングは浮遊ゲート上に電子のホット電子
注入を生ずる。本発明の１つの実施の形態において、セルの長さ（Ｌｍａｓｋ）
は、０．６マイクロメートルであり、幅（Ｗｍａｓｋ）は、０．４マイクロメー
トルである。トンネル酸化物は、１０ナノメートルであり、酸化物窒化物酸化物
（ＯＮＯ）層は約１４ナノメートルである。浮遊ゲート・メモリセル４００は、
ｎチャンネル・トランジスタである。

【００７３】 ３重ウエル構成がセルのために使用されている。３重ウエル構造は深いＮウエ
ル、Ｐウエル、及び、Ｎウエルを含む。もし、Ｐウエルが接地され続けていると
、二重ウエル構造が使用できる。Ｐウエルはチャンネル・ウエルとして働き、深
いＮウエルは隔離ウエルとして働く。ソフト・プログラミング中に、チャンネル
・ウエルは非正電圧へバイアスでき、一方、隔離ウエルはＶｃｃと等しく、又は
、より高く維持される。

【００７４】 能動電流リミッターの使用の利点は、ソースから流れる使用可能な電子はより
低いＶ_Tビットへ流れて、セルのコンダクタンスはずっと高い。従って、ソフト
・プログラムの効率はずっと大きい。コンダクタンス変調は荷電ソース電圧を通
じてであり、ｌｏｇ₁₀｛−［Ｖ_S＋_GＶ_T（Ｖ_SB）］／１１０ｍＶ｝に比例する。
ここで、_Gはゲート結合比である。能動電流リミッター４２０は、ソースに負の
定電流を印加する。示された構成は、ドレイン電流が電荷ポンピング回路から利
用可能な電流よりも大きいＶｃｃ＝５ボルトから直接に供給できるという追加の
利点を有する。もし、Ｖｃｃが低下されると、相対的電圧が従って変化する。負
ウエル・バイアスの使用は、別のポンピング回路を必要とする。もし、正ポンプ
回路がドレイン電圧のために使用されると、負ポンプ回路は必要とされない。ド
レイン電圧とウエル・バイアス電圧の差が、重要である。

【００７５】 高速なＶ_T収束が望ましい。ソフト・プログラム時間がより長いと、Ｖ_T収束は
よりきつい。上限は、全セクター電気消去時間である。初期ビット（セル）は、
より広いＶ_T分布を有し、初期のソース電圧は高い。選択的に、ステップの又は
ランプされたワード線電圧（ゲート電圧）がドレイン対ソース電圧マージンを変
化するのに使用できる。ゲートとソースの間の電圧は、収束されたＶ_Tの飽和値
に影響を与える。

【００７６】 ソフト・プログラム電流は、Ｖ_T（Ｖ_SB）を介して本体効果からも抑制されて
、基板のより高い不純物濃度が役立つ。基板の高い不純物濃度は短チャンネル効
果及びそれに関連した漏洩を抑制する。漏洩に影響を与えるドレイン結合比も減
少される。ドレイン結合は、Ｎ＋浮遊ゲート重なり合いからの容量結合効果であ
る。

【００７７】 浮遊ゲート・ソフト・プログラミング方法に関するより詳細な説明が、１９９
８年４月２８日に発行された米国特許第５，７４５，４１０号、発明の名称「ソ
フト・プログラミング・アルゴリズムのための方法及びシステム」に開示されて
いる。

【００７８】 図５は、本ＳＣＩＨＥ発明の実施の形態によるメモリセル及び能動電流リミッ
ターの図である。電流リミッター回路５００は、図４の能動電流リミッター４２
０に対応する。電流リミッター・スイッチは、Ｖｃｃ及びＶ_loadに結合されたト
ランジスタ５１０、抵抗５１２、トランジスタ５１４、及びトランジスタ５１６
を含む。Ｉ_outはソース・スイッチ４１１に結合される。Ｖ_loadは、Ｉ_outからの
電流を制御するのに使用される。Ｉｏｕｔは、メモリセル５２２を含むメモリセ
ルのソースに結合された配列Ｖ_SS５２０に結合される。図５にはまた、ワード線
５２６、配列ウエル５２４、及びドレイン線５２８が示されている。図５に示さ
れる構成では、電流はメモリセルの配列内のメモリセルのソースから制限される
。

【００７９】 メモリセルのブロックは、同時的にプログラムできる。５１２Ｋセルのブロッ
クを同時的にプログラムするために、電流リミッター回路５００は電流リミッタ
ー回路５００を介して全電流がブロックに対して約２ミリアンペアを生ずるよう
に構成される。代替的な実施の形態において、５１２Ｋセル・ブロックのための
電流は１０ミリ・アンペア（ｍＡ）よりも小さい。

【００８０】 図６を参照すると、ＳＣＩＨＥ発明の別の実施の形態が示されている。ここに
示されるように、選択的に、修復パルスは２つの連続的ステップに印加できる。
第１ステップにおいて、ワード線電圧は接地の近くの第１レベルに維持され、そ
して、第２ステップにおいて、ワード線電圧は接地の近くの第２レベルに維持さ
れる。図６は、ステップ６０７から６１０中に、ワード線電圧が２つの異なるレ
ベルに維持され、一方、修復パルスがビット線に印加されることを示す。

【００８１】 第１に、ステップ６０７は、ある時間、例えば、１００ミリ秒の間、接地より
も上の、例えば、０．１ボルトと０．２ボルトの間に、維持されるワード線電圧
を提供する。修復パルスの第１段階は、ステップ６０８中、維持される。第１ソ
フト・プログラム・ステップ６０７及び６０８中に、最初により低いワード線バ
イアスを印加することにより、「過剰消去された」セルの電流はより高いワード
線電圧でもって発生するよりも少なく、過剰消去されたセルの大部分は「通常の
セル」の方へ押される（すなわち、これらはしきい値電圧をより良い値へ回復す
る）。従って、第１ソフト・プログラム・ステップ６０７及び６０８後、いくつ
かの過剰消去セルは回復されて、そして、第２ステップを印加できる。第２ステ
ップ６０９及び６１０は、ワード線電圧を、修復パルスが印加されている間、追
加の時間、例えば、約１００ミリ秒、の間、印加される約０．６ボルトに設定す
ることを含む。

【００８２】 従って、修復パルスの間、ワード線電圧が２段階で駆動される。第１段階は、
１００ミリ秒の間生じ、その間、ワード線電圧が約０．１ボルトと０．２ボルト
の間に維持される。第２段階は、１００ミリ秒の間生じ、その間、ワード線電圧
は約０．６ボルトに維持される。この２ステップ・プロセスは、より少ない動作
電流とより良い動作効率でもっと過剰消去されたセルのソフト・プログラミング
を増強する。

【００８３】 以下の表は、２ステップ・ソフト・プログラミング・プロセスの代替的な値を
示す。３Ｖ技術

【００８４】５Ｖ技術

【００８５】 以下は、ソフト・プログラミングに対する電圧及び電流範囲を示す。

【００８６】 従って、低いＶｃｃ電圧において、Ｖ_T収束のための基板電流誘導ホットｅ注
入のための回路及び方法が提供される。この方法及び回路は、フラッシュ・メモ
リにおいて過剰消去されたセルのより速くて且つより効率的な修復を与える。

【００８７】 図７は、プログラミング順序の１つの実施の形態のタイミング図を示す。トレ
ース７００により示されるようにドレインへ電圧が印加される。変化する電圧が
トレース７０２に示すようにプログラミング中にワード線へ印加される。ドレイ
ン及びゲート電圧は各ステップにおいて同時的に印加されるか、又は、ゲート電
圧が最初に印加される。

【００８８】ビット線ソフト・プログラミング方法 本発明の１つの観点は、浮遊ゲート・メモリセル配列を有する集積回路内の連
続するビット線のソフト・プログラミングの方法である。この方法は、図１Ａに
示すＳＣＩＨＥ集積回路１００に類似した集積回路、又は、ビット線選択能力を
提供するどんな浮遊ゲート・メモリ集積回路において、実施できる。

【００８９】 集積回路は、複数のビット線を有する第１メモリ配列１１０を含む。ビット線
は浮遊ゲート・メモリセルに対応する。メモリセルは、プログラム及び消去され
るように構成されている。各セルは、ドレイン、ソース、及び制御ゲートを有す
る。セルの制御ゲートは、ワード線と通信する。欠陥の無いビット線を持つメモ
リ配列に対して、図８Ａに示されて、以下に説明されるビット線ソフト・プログ
ラム（ＢＬＩＳＰ）方法８００が使用される。

【００９０】 図２Ａ、２Ｂ及び２Ｃは、ＢＬＩＳＰ方法８００が実現できるドレイン・ソー
ス・ドレイン構成の分断された配列構成の詳細を示す。これらの構成は第１メモ
リ配列１１０の異なる実施の形態を示す。図２Ｃは、ＢＬＩＳＰ方法８００が実
現できる一般化された分断された配列構成２００Ｃを示す。ＢＬＩＳＰ方法８０
０が実現できる一般化された分断された配列構成２００Ｃは、ＳＣＩＨＥ発明ソ
フト・プログラム特徴を組み込んでいない。ＢＬＩＳＰ方法８００は、各ビット
線に対応する列（又はビット線）デコード信号（Ｙ_n0からＹ_nMなど）を提供する
どんな浮遊ゲート・メモリ配列内で実現できる。ビット線ソフト・プログラム方
法８００は、図２Ａ、２Ｂ及び２Ｃに示すブロック分断化構成を必要としない。

【００９１】 図２Ｃに示すように、第１メモリ配列１１０は、第１ローカル・ビット線２０
３及び第２ローカル・ビット線２０６を含む複数のビット線を含む。図２Ｃに示
すように、第１ローカル・ビット線２０３及び第２ローカル・ビット線２０６な
どのローカル・ビット線は、第１メモリ配列１１０内の浮遊ゲート・メモリセル
のドレイン端子に結合される。浮遊ゲート・メモリセルの各々は、ドレイン、ソ
ース、及び制御ゲートを有する。セルの制御ゲートは、図２Ｃにおいてワード線
ＷＬ₀乃至ＷＬ_Nとして示されるワード線と通信する。

【００９２】 図８Ａに示すように、浮遊ゲート・メモリセルに対するビット線ソフト・プロ
グラミング（ＢＬＩＳＰ）方法８００は、ワード線を所定のワード線電圧レベル
に設定及び維持すること８０７を含む。いくつかの実施の形態では、予め定めら
れたワード船電圧レベルは、おおよそ接地上と０．５ボルトの間である。

【００９３】 ＢＬＩＳＰ方法は、ソフト・プログラミング電圧レベルを有するソフト・プロ
グラミング・パルスを発生し８０９、選択されたビット線を選択し８１１、そし
て主題のビット線へソフト・プログラミング電圧レベル又はパルスを印加する８
１３、ことにより、続く。主題のビット線は選択されたビット線に対応する。ソ
フト・プログラミング電圧レベルは主題のビット線上に配置されたセルに印加さ
れる。

【００９４】 ＢＬＩＳＰ方法は、ソフト・プログラム・パルスを主題のビット線へ印加した
８１３後に、典型的に直接的に生ずるソフト・プログラム回復８１５を含む。ソ
フト・プログラム回復は、本発明のいくつかの実施の形態において、約ゼロ・ボ
ルトの通常待機電圧状態にソフト・プログラム電圧（本発明のいくつかの実施の
形態において約５乃至６ボルトである）から回復するために選択されたビット線
が必要な時間を与える。ソフト・プログラム回復はまた、ワード線が２ステップ
電圧適用からゼロ・ボルトへ戻るのに必要な時間を与える。従って、ソフト・プ
ログラム回復８１５の後、ワード線及びビット線はそれらのそれぞれの通常の待
機状態に戻る。

【００９５】 ＢＬＩＳＰ方法８００は、ソフト・プログラム・パルスが同時的に印可される
消去されたセルの数がビット線ごとの方法に対してずっと低いため、従来技術の
バルク動作よりも実質的に少ない電力と電流を消費するように構成されている。
いくつかの実施の形態では、主題のビット線は、選択されたビット線を含む。

【００９６】 典型的に、ソフト・プログラム方法のバルク動作を実行する回路は、必要な高
電流、例えば、１０乃至９０ミリ・アンペアの電流駆動能力を供給するために、
電源線の直接の印加を必要とする。一方、低電力応用に対して、１０ミリ・アン
ペアを超える電流消費は許されない。低電力応用は典型的に、低電圧を有し、そ
して、電圧の直接印加はバルク・ソフト・プログラミングのために必要な電流レ
ベルを与えない。従って、ポンピング発生器が高電圧を与えるために必要とされ
る。しかし、ポンプ発生器は通常は単に数ミリ・アンペアを供給する本質的な制
限により特徴付けられる。

【００９７】 ＢＬＩＳＰ方法８００のいくつかの実施の形態において、第１メモリ配列１１
０は、図１Ａ及び図１Ｂに示されるような複数のブロックを含む。各ブロックは
、少なくとも１つのビット線を有する。ソフト・プログラミングの前に、方法は
消去フラグを設定したブロック内に配置されたビット線上に配置されたセルを消
去することを含む。いくつかの実施の形態において、ソフト・プログラミング・
パルスは、過剰消去されたセルが前に適用された修復の確証操作無しに再プログ
ラムされるように、過剰消去されたセルを修復する。修復確証操作は、過剰消去
されたセルが、例えば、前の試験と評価でよく特徴付けられている時、省略でき
る。

【００９８】 いくつかの実施の形態では、第１メモリ配列１１０内のビット線はアドレスを
有する。集積回路は、図９Ｂに示されるビット線アドレス・デコーデイング・シ
ステム９１５のような、冗長ビット線デコーデイング・システムを含む処理資源
を含む。選択は、選択されたビット線に対応するビット線アドレス入力を受取る
冗長ビット線デコーデイング・システム９１５を含む。印加は、選択されたビッ
ト線へソフト・プログラム・パルスをスイッチ・オンにするための信号を提供す
る処理資源を含む。１つの実施の形態では、ビット線アドレス・デコーデイング
・システム９１０の出力は冗長ビット線デコーデイング９５０に対する第２入力
信号と論理的に結合されて、主題のビット線へのソフト・プログラム・パルスを
スイッチ・オンにするために、第１メモリ配列内のゼロ・ビット線に対するＹ_n0 信号９６０−０などの適当なビット線デコード信号を発生する。

【００９９】 メモリ配列内の欠陥ビット線からの顕著な生産性の減少を有する高密度メモリ
製品に対して、冗長システム１７０は生産性を上昇するために使用できる。欠陥
ビット線は使用できず、そして上記したような製造プロセスの結果である。図９
Ｂ及び図９Ｃにその詳細が示されるような冗長システム１７０は、第２メモリ配
列９０５（図９Ｃを参照）及び処理資源を含む。第２メモリ配列９０５内のビッ
ト線は、第１メモリ配列１１０内の欠陥ビット線を論理的に置換える。

【０１００】 集積回路内の冗長システム１７０の包含は、高い生産性と冗長システムに起因
するダイの大きさの拡大との間の交換に基づく。例えば、冗長システム１７０の
ためのダイの大きさの拡大が相対的に小さくて、冗長システムの使用により与え
られる生産性の改善がとても重要な時、適当な製品戦略は冗長システム１７０を
集積回路内に組み込むことである。

【０１０１】 この交換が、メモリ配列内の欠陥ビット線を論理的に置換えるための追加処理
資源を持たない集積回路を好む状況に対しては、冗長システム１７０は含まれず
、図８Ａに示される「基本」ＢＬＩＳＰ方法８００が使用される。例えば、欠陥
ビット線を持たない第１メモリ配列１１０は、冗長システム１７０を必要としな
い。同様に、大変低い数の欠陥ビット線を持つ第１メモリ配列１１０を有するあ
る集積回路に対しては、集積回路の処理資源は、冗長システムを包含することな
く、欠陥ビット線が浮遊ゲート配列が十分な機能を与えることを妨げないことを
保証できる。例えば、集積回路は、メモリが限定された数の欠陥ビット線をバイ
パスして、従って、このような欠陥ビット線の存在にもかかわらず効率的に動作
することを可能にするアドレス・カウンタと制御ユニットとを含む処理資源を有
することができる。このような集積回路に対する第１メモリ配列１１０は、欠陥
ビット線の置換えを可能にするための余剰ビット線を有するか、又は、第１メモ
リ配列により実行される操作は少数の欠陥ビット線が存在しても実行できる。

【０１０２】 大変少数の欠陥ビット線以上を持たない集積回路と欠陥ビット線１０５をバイ
パスするように構成された集積回路との間の主な違いは、後者が図１Ｂ内の欠陥
ビット線をバイパスするように構成された集積回路の１つの実施の形態として示
されるような冗長システム１７０を有することである。図１Ｂに示される実施の
形態とＳＣＩＨＥ手法１００による集積回路と間の別の違いは、図１Ｂに示され
る実施の形態が、それらの機能を結合した読取り／プログラム制御／ブロック消
去／消去確証／ソフト・プログラム回路１２０を有する代りに、ブロック消去／
消去確証／ソフト・プログラム回路１２５から分離された読取り及びプログラム
制御回路を有することである。読取り及びプログラム制御回路はまた、ここで、
制御回路１６５として呼ばれる。第３の違いは、ＳＣＩＨＥ集積回路１００が電
圧バイアス及び能動電流リミッター１６０を有することである。これらの要素は
欠陥ビット線１０５を論理的に置換えるように構成された集積回路には必要とさ
れない。

【０１０３】 欠陥ビット線１０５を論理的に置換えるように構成された集積回路に対して、
第１メモリ配列１１０は、読取り及びプログラム制御回路１６５とブロック消去
／消去確証／ソフト・プログラム回路１２５とに結合されている。冗長システム
１７０はまた、読取り及びプログラム制御回路１６５とブロック消去／消去確証
／ソフト・プログラム回路１２５と結合している。

【０１０４】 より大きな数の欠陥ビット線を有する集積回路に対して、冗長システム１７０
が、図８Ｂに示されるように、欠陥ビット線８０１を論理的に置換えるように構
成されたＢＬＩＳＰ方法により使用される。第２メモリ配列９０５は冗長ビット
線を有する。このような集積回路に対して、欠陥ビット線８０１を論理的に置換
えるように構成されたＢＬＩＳＰ方法は、冗長システム１７０を提供すること８
２２を含む。欠陥ビット線８０１を論理的に置換えるように構成されたＢＬＩＳ
Ｐ方法はまた、ワード線を所定のワード線電圧レベルに維持すること８０７、ソ
フト・プログラミング電圧レベルを有するソフト・プログラミング・パルスを発
生すること８０９、選択されたビット線を選択すること８１１、そして、ソフト
・プログラミング電圧レベルを主題のビット線へ印加すること８１３、を含む。

【０１０５】 欠陥ビット線８０１を論理的に置換えるように構成されたＢＬＩＳＰ方法に対
して、第１メモリ配列１１０は２つのタイプのビット線を含む。欠陥ビット線と
適合ビット線である。いくつかの実施の形態において、第１の数のプログラミン
グ・サイクル後に、各欠陥ビット線上に配置された少なくとも１つのセルは目標
のしきい値電圧レベル以下に留まる。従って、欠陥ビット線は使用不可となる。
例えば、図２Ａ乃至図２Ｃを参照すると、もし、第１の数のプログラミング・サ
イクルの後にトランジスタ２１５の第２列内に配置された第２トランジスタ２２
１が目標のしきい値電圧以下に留まると、第２グローバル・ビット線２２７は欠
陥ビット線と見なされる。欠陥ビット線内のセルの目標値以下のしきい値電圧は
、そのセルが繰返してプログラミング、消去、及びソフト・プログラミング・サ
イクルを受ける時にその過剰消去に寄与する。幾つかの実施の形態において、プ
ログラミング・サイクルの第１の数は２よりも大きい。

【０１０６】 第２メモリ配列９０５は、プログラム及び消去するように構成された浮遊ゲー
ト・メモリセルを有する冗長ビット線を有する。冗長システム１７０は、処理資
源を含み、ビット線選択能力を提供する。第２メモリ配列９０５は、ビット線ア
ドレシング及び選択を提供するために、アドレス・カウンタ１４０と制御回路（
図１Ｂ及び本明細書中以降で参照番号１６５、そして図１Ａで参照番号１２０）
とに結合できる。選択されたビット線の選択８１１は、選択されたビット線に対
応するビット線タイプを指示することを含む。冗長システム１７０内に配置され
た処理資源は指示を行なうように構成されている。ビット線タイプは、適合ビッ
ト線タイプと欠陥ビット線タイプを含む。適合ビット線タイプの指示に応答して
、主題のビット線タイプは選択されたビット線を含む。欠陥ビット線タイプの指
示に応答して、主題のビット線タイプは主題の冗長ビット線を含む。主題の冗長
ビット線は論理的に選択されたビット線を置換える。

【０１０７】 上述された例において、第２グローバル・ビット線２２７が欠陥ビット線であ
る場合、選択されたビット線が第２グローバル・ビット線である時、選択された
ビット線の選択８１１は、選択されたビット線が欠陥ビット線であることを指示
する冗長システム１７０処理資源を含むことができる。主題のビット線は、第２
グローバル・ビット線２２７を論理的に置換える第２メモリ配列９０５内の冗長
ビット線である。

【０１０８】 一方、第１グローバル・ビット線２２４は、適合ビット線であることもできる
。選択されたビット線が適合第１グローバル・ビット線２２４である時、選択さ
れたビット線の選択８１１は、選択されたビット線が適合ビット線であることを
指示する冗長システム１７０処理資源を含むことができる。主題のビット線は第
１グローバル・ビット線２２４である。

【０１０９】 ソフト・プログラミング電圧レベルの印加８１３は、主題のビット線上に配置
されたセルへである。適合の選択されたビット線の指示に応答して、ソフト・プ
ログラム・パルスが第１メモリ配列１１０内の選択されたビット線へ印加される
。ソフト・プログラミング電圧レベルの印加８１３は、ワード線電圧が維持され
る間８０７、生ずる。

【０１１０】 いくつかの実施の形態において、少なくとも１つの欠陥ビット線は過剰消去状
態に打ち勝つために、適合ビット線の各々よりもより大きな電荷注入をソフト・
プログラミング・パルスから必要とする。これらの実施の形態のいくつかに対し
て、各欠陥ビット線上に配置された少なくとも１つのセルは、第１の数のプログ
ラミング・サイクルの後、目標のしきい値電圧レベルより下に留まる。プログラ
ミング・サイクルの第１の数は２つよりも大きい。

【０１１１】 冗長ビット線は、ソフト・プログラム・パルスの欠陥ビット線への印加を防ぐ
ことができるように、欠陥ビット線８０１を論理的に置換えるように構成された
ＢＬＩＳＰ方法の際に、第１メモリ配列１１０内の選択された欠陥ビット線を論
理的に置換える。欠陥の選択されたビット線の指示に応答して、ソフト・プログ
ラム・パルスが選択された欠陥ビット線を論理的に置換える主題の冗長ビット線
へ印加される。

【０１１２】 これらの実施の形態のいくつかにおいて、冗長ビット線はまた、予備プログラ
ミング、消去及びプログラミング・サイクル・パルスの印加の際に、第１メモリ
セル配列内の欠陥ビット線を論理的に置換えて、欠陥ビット線へのこれらのパル
スの印加も防止できるようにする。いくつかの実施の形態において、冗長ビット
線及び欠陥ビット線の両方が予備プログラミング、消去及びプログラミング・サ
イクル・パルスを受ける。

【０１１３】 いくつかの実施の形態において、ＢＬＩＳＰ方法は欠陥ビット線８０１を論理
的に置換えるように構成されていて、もし冗長システム１７０がビット線の欠陥
を指示すると、ソフト・プログラム・パルスの印加８１３は、ソフト・プログラ
ミング電圧レベルが欠陥ビット線上に配置されたセルへ印加されないように、冗
長システムが選択された欠陥ビット線をオフに切換えることを含む。この実施の
形態に対するソフト・プログラム・パルスの印加８１３はまた、ソフト・プログ
ラミング電圧レベルが主題の冗長ビット線上に配置されたセルに印加されるよう
に、冗長システムが主題の冗長ビット線をオンに切換えることを含む。

【０１１４】 冗長システム１７０は、選択されたビット線に対応するビット線タイプを指示
できる。いくつかの実施の形態において、第１メモリ配列内１１０のビット線は
アドレスを有する。ビット線アドレス（Ａ₀−Ａ_pとして、図２Ａ乃至図２Ｃ及び
図９Ａ及び図９Ｂに示される）は、制御論理１５０から与えられて、そして、ア
ドレス・カウンタ１４０により数えられることができる。

【０１１５】 ビット線がアドレスを有するいくつかの実施の形態において、冗長システム１
７０処理資源は、冗長ビット線デコーデイング・システム９１５を含むことがで
きる。図９Ｂに示される冗長ビット線デコーデイング・システム９１５は、セル
９２５の第１組と論理配列とを含むことができる。セル９２５の第１組内の各セ
ルは、第１メモリ配列１１０内の所定のビット線アドレスに対応したビット線タ
イプ指示を記憶する。

【０１１６】 選択されたビット線の選択８１１は、選択されたビット線に対応するビット線
アドレスなどのビット線選択入力を受取るデコーデイング・システム９１０を含
むことができる。論理配列は、各ビット線アドレス入力をアドレス入力に対応す
るビット線のビット線タイプ指示と比較できる。

【０１１７】 ソフト・プログラム・パルスの印加８１３は、図９Ａに示すようなビット線デ
コーデイングに対して第２入力信号９５０などの信号を発生することを含む。第
２入力信号９５０は、選択されたビット線に対する欠陥ビット線タイプ指示に応
答して、全ての第１メモリ配列１１０セルに対するソフト・プログラミング・パ
ルスをオフに切換えることができる。第２入力信号９５０は、図９ＢにおいてＹ
ＤＩＳ信号として示される、ビット線デコーデイングのための使用不可線入力信
号９５０Ａを含むことができる。ビット線デコーデイングのための使用不可線入
力９５０Ａは、欠陥組ビット線に対する第１メモリ配列１１０内の組ビット線を
使用不可にするように構成されている。図９ＣのＥ_n0信号９７０−０など、主題
の冗長ビット線に対するソフト・プログラミング・パルスをオンに切換えるため
の使用可能信号はまた、欠陥ビット線タイプ指示に応答して生成できる。

【０１１８】 例えば、図９Ａ−図９Ｃに示されるように、第１メモリセル配列ビット線アド
レスがＡ₀−Ａ_pから変化する時、冗長システム処理資源はアドレス情報入力をセ
ル９２５の第１組内に記憶された予め定義された欠陥ビット線アドレスと比較す
る。もし、アドレスがセル９２５の第１組内に記憶されたアドレス情報の１組と
同じならば、冗長使用可能信号Ｅ_n0−Ｅ_nxの１つ、例えば、ゼロ冗長性ビット線
に対するＥ_n0９４０、又は、ｘ番目の冗長ビット線に対するＥ_nx９４５、がオン
に切り換わる。オンに切換えられた冗長使用可能化信号は、信号をＹＤＩＳ使用
不可線９５０Ａに与えることにより、Ｙ_n0−Ｙ_nmビット線デコード信号をオフに
切換える。これにより、ソフト・プログラミング・パルスの第１メモリセル配列
内の欠陥ビット線への印加を防止する。オンに切換えられた冗長使用可能化信号
はまた、第２メモリセル配列内の対応する冗長ビット線経路をオンに切換える。

【０１１９】 例えば、もし、欠陥ビット線の第１指示が第１メモリ配列１１０内の第３ビッ
ト線（図２Ａ−図２Ｃに図示されない）に対応する場合、第３ビット線が選択さ
れる時、ゼロ冗長ビット線はオンに切換えられる。ゼロ冗長ビット線内に配置さ
れたメモリセルはソフト修理パルスを受取る。Ｙ_n0−Ｙ_nmデコード信号の全てが
、Ｙｎ２デコード信号が欠陥第３ビット線上のメモリセルを使用可能にしてソフ
ト修理パルスを受信することを防ぐため、オフに切換えられる。もし、欠陥ビッ
ト線の第２指示が第１メモリ配列１１０内の第７ビット線（図２Ａ−図２Ｃでは
図示しない）に対応すると、第１冗長ビット線は第７ビット線が選択された時に
オンに切換えられる。第１冗長ビット線上に配置されたメモリセルがソフト修理
パルスを受信する。Ｙ_n0−Ｙ_nmデコード信号の全てがＹ_n6デコード信号が欠陥第
７ビット線上のメモリセルを使用可能にしてソフト修理パルスを受信することを
防止するためにオフに切換えられる。

【０１２０】 図９ｂに示すように、冗長システム９１０Ａ内に配置された冗長ビット線デコ
ーデイング・システムは、ビット線アドレス入力に結合された排他的ＮＯＲゲー
ト９３５及びセル９２５の第１組内に記憶された対応する選択ビット線タイプ指
示を含むことができる。ソフト・プログラム・パルスの印加８１３は、欠陥の選
択されたビット線指示に応答して、結合された冗長ビット線可能化信号で切り換
わる排他的ＮＯＲゲート９３５を含むことができる。

【０１２１】 ソフト・プログラム・パルスの印加８１３はまた、ソフト・プログラミング・
パルスを選択されたビット線へオンに切換えるために、図９Ｃに示されるような
Ｙ_n0信号９６０−０などの信号を発生することにより、適合ビット線タイプの指
示に応答することを含む。

【０１２２】 上述したように、欠陥ビット線８０１を論理的に置換えるように構成されたＢ
ＬＩＳＰ方法は、ソフト・プログラミング電圧レベルを印加する時８１３、各欠
陥ビット線を冗長ビット線に論理的に置換える。このような置換えが無い時、欠
陥ビット線上の大変低いしきい値電圧セル又はその他のタイプの欠陥の存在が、
ソフト修理パルスを欠陥ビット線へ印加する際により大きい電流要求を発生する
。増大された電流要求は電圧レベルにスパイクを発生するのに十分である。従っ
て、ソフト・プログラミング電圧レベルを置換冗長ビット線のみに印加８１３す
ることは、高い電流消費を回避し、そしてもしソフト・プログラム・パルスが欠
陥ビット線へ印加される場合に発生する電圧スパイクを回避する。従って、ソフ
ト・プログラムはより効率的に実行できる。

【０１２３】 欠陥ビット線のソフト・プログラミングに対して発生する別の問題は、データ
線導体２４５上の電圧が効率的なソフト・プログラミングのために十分に高いレ
ベルに維持できないことである。この問題は、欠陥（大変低いしきい値電圧）ビ
ット線セルを介しての電流損失により生じ、ポンピング回路が限定された電流供
給能力により特徴付けられるため、データ線導体２４５電圧がポンピング回路か
ら供給される時にさらに悪化する。

【０１２４】 ＢＬＩＳＰ方法はまた、図８Ｃに示すように、ブロック消去プロセスにおいて
も実行できる。第１メモリ配列１１０はブロック分断化構成において複数のブロ
ックを含むことができる。ブロック分断化構成は、図２Ａ−図２Ｃのいずれ、又
は、その他のブロック分断化メモリ配列構成において示されている。各ブロック
は少なくとも１つのビット線を有する。ソフト・プログラミングの前に、組消去
フラグを有するブロック内に配置された適合ビット線内に配置されたセルが消去
される。組消去フラグを有するブロック内に配置された欠陥ビット線に対応する
冗長ビット線内に配置されたセルも、ソフト・プログラミング前に消去できる。
同じ消去プロセスが、欠陥ビット線８０１を論理的に置換えるように構成された
ＢＬＩＳＰ方法に提供できる。

【０１２５】 ＢＬＩＳＰ方法のいくつかの実施の形態において、予備プログラム・サイクル
が消去及びソフト・プログラム・サイクルと共に主題のビット線に適用される。
このような実施の形態が、図３Ｂに一般化したソフト・プログラムが示され、図
３ＡにＳＣＩＨＥソフト・プログラムが示され、図８Ｃにブロック消去及びビッ
ト線ソフト・プログラム方法８０２の詳細が示されている。ブロック消去及びＢ
ＬＩＳＰ方法８０２は、ＢＬＩＳＰ８００に対して上述されたステップを含む。
冗長システムを与える８２２ステップは、このステップが実際の処理が生ずる前
に、すなわち、開始ステップ８２５前に、実行されるため、図８Ｂ中のみに示さ
れている。ブロック消去ステップ８２５乃至８７２は、１９９８年４月２８日に
付与された米国特許第５，７４５，４１０号の図４に示されるようなものである
。以下に、図８内の参照番号８２５乃至８７２に対応する米国特許第５，７４５
，４１０号の図４の参照番号を与える表を示す。

【０１２６】

【０１２７】 ＢＬＩＳＰ方法８００は、図３Ａに示される、ＳＣＩＨＥソフト・プログラム
３００方法の消去と共に使用できる。これは、ＳＣＩＨＥソフト・プログラム３
５０及びソフト・プログラム回復３５５ステップを、ＢＬＩＳＰ方法ステップと
ビット線アドレス設定８０５からソフト・プログラム・フラグ・リセット８２０
まで置換えることにより、達成される。同様に、ＢＬＩＳＰ方法８００は、一般
化されたソフト・プログラム３０１方法と共に消去の一部として実現できる。こ
れは、一般化されたソフト・プログラム３５２とソフト・プログラム回復３５５
ステップをＢＬＩＳＰ方法ステップとビット線アドレス設定８０５からソフト・
プログラム・フラグ・リセット８２０まで置換えることにより、達成される。上
述したように、図８Ａに示すようにその他のＢＬＩＳＰステップは、ワード線電
圧の維持８０７、ソフト・プログラム・パルスの生成８０９、選択されたビット
線の選択８１１、及び、主題のビット線へのソフト・プログラム・パルスの印加
８１３を含む。ＢＬＩＳＰ方法はまた、ソフト・プログラム回復８１５、選択さ
れたビット線アドレスが最後のビット線かどうかの決定８１７を含む。以下に、
ソフト・プログラム・フラグのリセット８２０を説明する。

【０１２８】 図８Ｃに示される部分消去及びソフト・プログラム方法８０２は、埋め込まれ
た消去及びソフト・プログラミングのためのアルゴリズムを含む。命令論理１５
０は、読取り及びプログラム制御回路１６５に対して動作モードを設定するため
に入力を解釈する。従って、制御回路１６５は一般にアルゴリズム、又は動作モ
ードを実行する。第１メモリ配列１１０が複数のブロックを含む実施の形態に対
して、方法はメモリセルのいくつかを消去することを含むことができる。例えば
、消去フラグを有するブロック内の選択された適合ビット線内に配置されたセル
が消去できる。また、欠陥ビット線を論理的に置換える主題の冗長ビット線内に
配置されたセルが消去でき、ここで、置換された欠陥ビット線は組消去フラグを
有するブロック内に配置される。

【０１２９】 あるブロックが予備プログラム、消去、及びソフト・プログラムの内の１つ又
は複数の組合せを受けないように、ブロック分断化構成が実現できる。例えば、
もし、ブロックが特定の処理に対してリセット・フラグを持つ場合、その処理と
関連するパルスはブロック内のセルに適用されない。その代りに、リセット・ブ
ロックを持つブロックは、パルスの適用が無く通過される。

【０１３０】 選択されたビット線がソフト・プログラミング・フラグを有するいくつかの実
施の形態では、ＢＬＩＳＰ方法８００及び欠陥ビット線８０１を論理的に置換す
るように構成されたＢＬＩＳＰ方法は、選択されたビット線に対するソフト・プ
ログラミング・フラグを設定することを含むことができる。ビット線がアドレス
を有する場合、ＢＬＩＳＰ方法は設定されたビット線アドレスが最後のアドレス
に対応するかどうかを決定する８１７ことを含むことができる。

【０１３１】 例えば、ソフト・プログラム・パルスの印加８１３の前に、アドレス・カウン
タ１４０は選択されたビット線アドレスを０００に設定できる。０００ビット線
は、組プログラミング・フラグを有する第１ブロックのＹ₀₀信号に接続されたビ
ット線に対応する。各主題ビット線に対するソフト・プログラム・パルスの印加
８１３の後、ＢＬＩＳＰ方法８００はブロック消去、消去確証、及び選択された
ビット線アドレスが最後のアドレスに対応するかどうかを決定８１７するソフト
・プログラム修理状態マシン１２５を含むことができる。この決定は典型的に、
ソフト・プログラム修理状態マシン１２５内のアドレス・カウンタを使用してな
される。同じタイプの決定が、欠陥ビット線８０１を論理的に置換えるように構
成されたＢＬＩＳＰ方法に対して行なうこてができる。

【０１３２】 もし、選択されたビット線アドレスが最後のアドレスに対応すると、ＢＬＩＳ
Ｐ方法は、選択されたビット線に対応するソフト・プログラミング・フラグをリ
セット８２０することを含むことができる。ソフト・プログラミング・フラグの
リセット８２０は典型的に、ブロック消去、消去確証、及びソフト・プログラム
修理状態マシン１２５により実行される。もし、選択されたビット線アドレスが
最後のアドレスに対応しなければ、ＢＬＩＳＰ方法はビット線アドレスを増加８
１９することを含む。そして、ワード線電圧を維持し８０７、選択されたビット
線を選択し８１１、及び、ソフト・プログラム・パルスを印加する８１３、ステ
ップが増加されたアドレスに対応する次の主題のビット線に対して実行される。

【０１３３】 本発明の第２の観点は、不揮発性メモリ配列内の過剰消去状態を修正する方法
を提供する。この方法は、図１Ａ及び図１Ｂ中の第１メモリ配列１１０など、集
積回路において、第１不揮発性メモリ配列を提供することを含む。この配列は複
数の浮遊ゲート・メモリセル４００を有する。図４に示され、そして、ＳＣＩＨ
Ｅの部分で上述されたように、各浮遊ゲート・メモリセル４００は、制御ゲート
４０１及び浮遊ゲート４０２を含んだゲートの積重ねられた対を含む。ゲートは
、チャンネル領域又はウエル４０４上に離間され、そしてソース４０３及びドレ
イン４０５領域の間に介在する。メモリセルはビット線上に配列される。方法は
、選択されたビット線を選択する８１１ことを含む。過剰消去状態の修正方法は
また、第１電圧を制御ゲート４０１へ加え、ソース４０３領域へ能動電流リミッ
ター（又はシンク４２０）へ加え、非正電圧をチャンネル領域へ加え、そして、
選択されたビット線に対応した主題のビット線上に配置されたメモリセルのドレ
イン４０５領域へ正の第２電圧を加えることを含む。第１電圧の印加は、ワード
線電圧を維持する８０７ことに対応し、そして、第２電圧の印加はソフト・プロ
グラム・パルスの印加８１３に対応する。

【０１３４】 過剰消去状態の修正方法のいくつかの実施の形態において、主題のビット線は
選択されたビット線を含む。いくつかの実施の形態では、第１電圧はマイナス１
ボルトと６ボルトの間である。

【０１３５】 過剰状態の修正方法のいくつかの実施の形態において、第１不揮発性メモリ配
列は適合ビット線と欠陥ビット線とを含む。選択は、選択されたビット線に対応
したビット線タイプを指示することを含む。集積回路は、図９Ｃに示されるよう
な第２メモリ配列９０５などの複数のメモリセルと処理資源を有する第２不揮発
性メモリ配列を含んだ冗長システム１７０を含む。第２配列内の各メモリセルは
、第１配列メモリセルに対して上述したのと同じ特徴を有する。第２メモリ配列
メモリセルは、冗長ビット線として配列される。処理資源は指示を実行するよう
に構成される。ビット線タイプは、適合ビット線タイプと欠陥ビット線タイプと
を含む。適合ビット線タイプの指示に応答して、主題のビット線は選択されたビ
ット線を含む。欠陥ビット線タイプの指示に応答して、第２電圧が選択されたビ
ット線へ加えられず、そして、主題のビット線は選択されたビット線を論理的に
置換える主題の冗長ビット線を含む。

【０１３６】ビット線ソフト・プログラミングのための集積回路 本発明の第３の観点は、ビット線ソフト・プログラミング（ＢＬＩＳＰ）方法
を実行可能な集積回路を提供する。この集積回路は、第１メモリ配列１１０と、
処理資源と、ワード線（図２Ａ乃至図２Ｃのワード線ＷＬ₀乃至ＷＬ_Nなど）と、
制御回路１６５とを含む。第１メモリ配列１１０は、第１ローカル・ビット線２
０３及び第２ローカル・ビット線２０６などのビット線上に配置された浮遊ゲー
ト・メモリセル４００を有する。ビット線選択の目的に対して、処理資源は典型
的にこのようなローカル・ビット線をアドレスするが、図２Ａ乃至図２Ｃに示さ
れる構成に対して、アドレス・ビット線は第１グローバル・ビット線２２４と第
２グローバル・ビット線２２７を含む。第１メモリ配列内の各浮遊ゲート・メモ
リセル４００は、制御ゲート４０１、浮遊ゲート４０２、ソース４０３、及びド
レイン４０５を有する。処理資源は、ソフト・プログラミングのために選択され
たビット線を選択８１１するように構成されている。ワード線は制御ゲート４０
１と通信する。制御回路１６５は、主題のビット線上に配置された浮遊ゲート・
メモリセル４００へソフト・プログラム・パルスを印加８１３するために処理資
源と結合されている。主題のビット線は選択されたビット線に対応している。

【０１３７】 集積回路のいくつかの実施の形態において、主題のビット線は選択されたビッ
ト線を含む。いくつかの実施の形態において、選択されたビット線は対応するソ
フト・プログラミング・フラグを有し、そして、制御回路１６５は維持する前に
選択されたビット線のためにソフト・プログラム・フラグを設定するように構成
されている。

【０１３８】 集積回路のいくつかの実施の形態において、第１メモリ配列１１０がメモリセ
ルのブロックに配列されている。各ブロックは、少なくとも１つのビット線とそ
のブロックに対応したブロック消去フラグとを有する。ブロック消去／消去確証
／ソフト・プログラム回路１２５は、ここで別に、「状態マシン回路」と呼ばれ
る。そして、処理資源が消去フラグを設定したブロック内に配置された主題のビ
ット線上のセルをソフト・プログラミングの前に消去するために結合される。

【０１３９】 第１メモリ配列１１０が、メモリセルのブロック内に配置されたいくつかの実
施の形態に対して、ビット線がアドレスを有する。ブロック消去／消去確証／ソ
フト・プログラム回路１２５は、印加後に選択されたビット線アドレスが最後の
アドレスに対応するかどうかを決定するように構成されている。最後のアドレス
に対応する選択されたビット線アドレスに応答して、ブロック消去／消去確証／
ソフト・プログラム回路１２５は、ソフト・プログラミング・フラグをリセット
する。最後のアドレスに対応しない選択されたビット線アドレスに応答して、ア
ドレス・カウンタ１４０はビット線アドレスを増加して、集積回路が増加された
アドレスに対応する次のビット線に対してソフト・プログラムを繰返すようにす
る。

【０１４０】 集積回路のいくつかの実施の形態において、制御回路１６５はワード線を所定
の電圧レベルに維持するように構成されている。ワード線上に設定された電圧レ
ベルは、おおよそ接地電位上と０．５ボルトとの間である。印加は、主題のビッ
ト線へソフト・プログラム・パルスを印加８１３することを含み、一方、ワード
線電圧を維持８０７する。いくつかの実施の形態では、ソフト・プログラミング
・パルスは、過剰消去されたセルが前に加えられた修復確証操作無しに再プログ
ラムできるように、過剰消去されたセルを修理する。

【０１４１】 集積回路のいくつかの実施の形態において、第１メモリ配列１１０は行と列に
配列された、複数のブロックを含む。各ブロックはビット線、ワード線、及びソ
ース線を含む。制御回路１６５は、ビット線、ソース線、及びワード線に結合さ
れている。制御回路１６５は、選択されたブロックにおいてセルのしきい値電圧
を低いしきい値電圧に設定するように構成されている。制御回路１６５は、各選
択されたブロック内のセルのしきい値電圧を下げるために電圧シーケンスを供給
する電圧供給回路を含む。電圧シーケンスは、しきい値電圧に対して選択された
限界以下に下げられたしきい値電圧を有するセルの第１グループを発生する。電
圧供給回路は、ソフト・プログラミング・パルスをソフト・プログラミング時間
間隔中に各選択されたブロック内に配置された主題のビット線へ、ソース線およ
びビット線を横断して供給し、一方、ワード線上の電圧は選択された限界以下の
レベルに設定される。ソフト・プログラミング中の回路の電流消費は固定される
。より高いしきい値電圧ビット、すなわち、非過剰消去セルは過剰消去セルより
もより少ない電流を消費し、そして、より高いしきい値セルの論理状態はソフト
・プログラムにより影響を受けない。

【０１４２】 第３の観点のいくつかの実施の形態において、第１メモリ配列は行及び列に配
列されている。集積回路は第１メモリ配列１１０内のセルのそれぞれの行のウエ
ルに結合されたウエル線を含む。制御回路１６５は、選択されたビット線に対応
するウエル線上にウエル電圧を供給するために電圧供給回路を含む。制御回路１
６５は、電流リミッター回路５００を選択されたビット線に対応するソース線へ
結合する。いくつかの実施の形態において、処理資源はソフト・プログラム修理
状態マシン及びアドレス・カウンタ１４０を含む。

【０１４３】 集積回路のいくつかの実施の形態において、第１メモリ配列１１０ビット線は
、欠陥ビット線及び適合ビット線を含む。集積回路は、冗長ビット線上に配置さ
れた浮遊ゲート・メモリセル４００の第２配列と処理資源を有する冗長システム
１７０を含む。第２メモリ配列９５０内の浮遊ゲート・メモリセル４００の各々
は、制御ゲート４０１、浮遊ゲート４０２、ソース４０３、及びドレイン４０５
を有する。冗長ビット線は欠陥ビット線を論理的に置換える。第１メモリ配列内
の選択されたビット線のビット線タイプを示すように構成された処理資源が、冗
長システム１７０内に配置される。主題のビット線は選択された適合ビット線と
選択された欠陥ビット線を論理的に置換える主題の冗長ビット線とを含む。制御
回路１６５は、ソフト・プログラムを欠陥ビット線上に配置される浮遊ゲート・
メモリセル４００に印加することを防止するために冗長システム１７０と共同す
るように構成される。

【０１４４】 冗長システム１７０を有する集積回路のいくつかの実施の形態に対して、印加
はソフト・プログラム・パルスを印加する８１３することを含む。第１メモリ配
列１１０内のビット線はアドレスを有する。冗長システム１７０処理資源は、こ
こで冗長ビット線デコーデイング・システム９１５と呼ばれる冗長ビット線アド
レス・デコーデイング・システムを含む。冗長ビット線デコーデイング・システ
ム９１５は、セルの第１組９２５、論理配列、及び処理資源を含む。セルの第１
組９２５内の各セルは、所定のビット線アドレスに対応したビット線タイプ指示
を記憶する。論理配列は、各ビット線アドレス入力をアドレス入力に対応したビ
ット線タイプ指示と比較するように構成されている。処理資源は、選択されたビ
ット線に対応するビット線アドレス入力を受信するように構成されている。処理
資源は、第１メモリ配列ビット線に対するソフト・プログラミング・パルスをオ
フに切換えるための信号を発生することにより、欠陥ビット線タイプ指示に応答
する。処理資源は、選択されたビット線に対するソフト・プログラミング・パル
スをオンに切換えるための信号を発生することにより、適合ビット線タイプ指示
に応答する。

【０１４５】 冗長システム１７０を有する集積回路のいくつかの実施の形態に対して、印加
はソフト・プログラム・パルスを加える８１３ことを含む。適合ビット線タイプ
指示に応答して、冗長システム１７０処理資源は選択されたビット線へソフト・
プログラム・パルスを印加する８１３ことを可能にするように構成されている。
欠陥ビット線タイプの指示に応答して、処理資源は選択されたビット線へのソフ
ト・プログラム・パルスの印加８１３を不可にして、選択されたビット線を論理
的に置換える主題の冗長ビット線へのソフト・プログラム・パルスの印加を可能
にするように構成されている。

【０１４６】 冗長システム１７０を有する集積回路のいくつかの実施の形態に対して、第１
メモリ配列１１０はメモリセルのブロックに配列されている。各ブロックは、少
なくとも１つのビット線及びブロックに対応するブロック消去フラグを有する。
制御回路１６５及び冗長システム１７０処理資源は、ソフト・プログラミング前
に、組消去フラグを有するブロック内に配置された選択された適合ビット線上に
配置されたセルを消去するために結合される。また、制御回路１６５及び冗長シ
ステム１７０処理資源は、ソフト・プログラミング前に、組消去フラグを有する
ブロック内に配置された欠陥ビット線を論理的に置換える主題の冗長ビット線上
に配置されたセルを消去するために結合される。

【０１４７】 冗長システム１７０を有する集積回路のいくつかの実施の形態に対して、第１
メモリ配列１１０及び第２メモリ配列９０５内のセルは、行及び列に配列されて
いる。集積回路は第１メモリ配列１１０内のセルのそれぞれの行のウエル４０４
に結合され、そして、第２メモリ配列９０５内のセルのそれぞれの行に結合され
たウエル線を含む。制御回路１６５は、選択されたビット線に対応するウエル線
上にウエル電圧を供給する電圧供給回路を含む。制御回路１６５は、選択された
ビット線に対応するソース線へ能動電流リミッター回路５００を結合する。

【０１４８】 冗長システム１７０を有する集積回路のいくつかの実施の形態に対して、印加
はソフト・プログラム・パルスを加えること８１３を含む。第１メモリ配列１１
０内のビット線はアドレスを有する。冗長システム１７０処理資源は、セルの第
１組９２５を有する冗長ビット線デコーデイング・システム９１５を含む。第１
組９２５内の各セルは、所定のビット線アドレスに対応するビット線タイプ指示
を記憶する。冗長ビット線デコーデイング・システム９１５はまた論理配列を有
する。論理配列は、各ビット線アドレス入力をアドレス入力に対応したビット線
タイプ指示と比較するように構成されている。デコーデイング・システム９１０
は、選択されたビット線に対応するビット線アドレス入力を受信するように構成
されている。

【０１４９】 冗長ビット線デコーデイング・システム９１５の処理資源は、第１メモリ配列
１１０ビット線に対するソフト・プログラミング・パルスをオフに切換え、そし
て、主題の冗長ビット線に対するソフト・プログラミング・パルスをオンに切換
えるための信号を生成することにより、欠陥ビット線タイプ指示に応答するよう
に構成されている。冗長ビット線デコーデイング・システム９１５の処理資源は
、選択されたビット線へソフト・プログラミング・パルスをオンに切換えるため
の信号を生成することにより、適合ビット線タイプ指示に応答するように構成さ
れている。デコーデイング・システム９１０は、対応するビット線タイプ指示及
びビット線アドレス入力に結合された排他的ＮＯＲゲート９３５を含むことがで
きる。選択された欠陥ビット線タイプ指示に応答して、排他的ＮＯＲゲート９３
５は結合された冗長ビット線可能化信号を切換えるように構成されている。

【０１５０】 本発明の第４の観点は、浮遊ゲート・メモリセル４００、第１回路、及び第２
回路を含む浮遊ゲート・メモリを提供する。第１回路は、図９Ａに示すようなビ
ット線デコーダ・システム９１０を含むことができる。第２回路は、図４に示す
ように、ゲート・スイッチ４１０、ソース・スイッチ４１１、ウエル・スイッチ
４１２、及び、ドレイン・スイッチ４１３を含むことができる。浮遊ゲート・メ
モリセル４００の各々は、制御ゲート４０１、浮遊ゲート４０２、ソース４０３
、及び、ドレイン４０５を有する。浮遊ゲート・メモリセル４００は、第１メモ
リ配列内のビット線上に配置されている。第１回路は、選択されたビット線を選
択するように構成されている。第２回路は、主題のビット線上にソフト・プログ
ラム・浮遊ゲート・セルに適応されている。主題のビット線は選択されたビット
線に対応する。第２回路は、ゲート電圧を制御ゲート４０１に、電流リミッター
回路５００をドレイン４０５に、ウエル電圧をウエル４０４に、そして、ソース
電圧を主題のビット線上に配置された浮遊ゲート・メモリセル４００のソース４
０３に供給するように構成されている。図５に示される電流リミッター回路５０
０は、能動電流リミッターを含むことに注意する。

【０１５１】 いくつかの実施の形態に対して、メモリはドレイン４０５、制御ゲート４０１
、浮遊ゲート４０２、ウエル４０４、及びソース４０３を有する浮遊ゲート・メ
モリセルを含む。浮遊ゲート・セルは、第２メモリ配列９０５内のビット線上に
配置される。第２回路は、ゲート電圧を制御ゲート４０１に、能動電流リミッタ
ーをドレイン４０５に、ウエル電圧をウエル４０４に、そしてソース電圧を第２
メモリ配列９０５内のセルのソース４０３に供給するように構成されている。主
題の浮遊ゲート・セルはまた、冗長ビット線上に配置されている。冗長ビット線
は、第２メモリ配列９０５内に配列されている。冗長ビット線は論理的に第１メ
モリ配列１１０内の欠陥ビット線を置換える。

【０１５２】 集積回路のいくつかの異なる実施の形態の詳細は、ＢＬＩＳＰ方法８００部分
において上述した詳細と対応する。

【０１５３】 本発明の上述した実施の形態の詳細は、説明の目的のために提供された。本発
明を開示された正確な形に限定する意図はない。明らかに、当業者には多くの修
正及び変形が容易である。本発明の範囲は特許の請求の範囲の記載とその均等物
により定義される。

【図面の簡単な説明】

【図１Ａ】低Ｖ_CC電圧でのしきい値電圧収束の基板電流誘導ホット電子注入
（ＳＣＩＨＥ）手法のための本発明による集積回路の実施の形態の概観を示すブ
ロック図。

【図１Ｂ】欠陥ビット線を論理的に置換えるように構成された集積回路の実
施の形態の概観を示すブロック図。

【図２Ａ】ＳＣＩＨＥ手法が実現される浮遊ゲート・メモリセル装置のため
の分断された配列構成を示す回路図。

【図２Ｂ】ＳＣＩＨＥ手法が実現される共通ウエル線、及び、電流リミッタ
ーを含んだ分断された配列構成を示す回路図。

【図２Ｃ】ＢＬＩＳＰ方法が実現される一般化された分断された配列構成を
示す回路図。

【図３Ａ】ＳＣＩＨＥ手法によるソフト・プログラミング・ステップを有す
るチップ、ブロック、又は、ビット線消去プロセスのための方法を示すフロー・
チャート。

【図３Ｂ】一般のソフト・プログラミング・ステップを有するチップ、ブロ
ック、又は、ビット線消去プロセスのための方法を示すフロー・チャート。

【図４】バイアス電圧及び電流シンクを有する浮遊ゲート・メモリセルの回
路図。

【図５】浮遊ゲート・メモリセル及び電流リミッターの回路図。

【図６】２ステージ・ソフト・プログラミング方法を示すフロー・チャート
。

【図７】プログラミング順序のタイミング図。

【図８Ａ】ビット線ソフト・プログラム（ＢＬＩＳＰ）方法を説明するフロ
ー・チャート。

【図８Ｂ】欠陥ビット線を論理的に置換えるように構成されたビット線ソフ
ト・プログラム（ＢＬＩＳＰ）方法を説明するフロー・チャート。

【図８Ｃ】ＢＬＩＳＰ方法を含むブロック消去プロセスのフロー・チャート
。

【図９Ａ】アドレス入力に接続されたビット線アドレス・デコーデイング・
システムを説明する概略的な回路図。

【図９Ｂ】冗長システム内に配置された冗長ビット線アドレス・デコーデイ
ング回路を説明する概略的な回路図。

【図９Ｃ】第１セル配列及び第２メモリ配列へのビット線デコード信号の接
続を示す概略的な回路図。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 チェン ハン スン 台湾 200 キールン アイ−チウ ロー ド 29 (72)発明者 リン ユ−シェン 台湾 104 タイペイ チュン−ヤン ロ ード ナンバー26−４ ４エフ (72)発明者 ル ウェン−ピン 台湾 260 イ−ラン タイ−シャン ロ ード レーン 86 アリー ８ ナンバー 86 (72)発明者 チャン ツォ−ミン 台湾 220 タイペイ カウンティー パ ン−チアオ グイ−シン ロード ナンバ ー21 ５エフ Ｆターム(参考） 5B025 AA01 AC01 AD01 AD03 AD08 AD13 AE06 5L106 AA10 CC05 CC13 CC17 CC21 CC32 GG05

Claims (43)

【特許請求の範囲】
1. 【請求項１】プログラム及び消去されるように構成された浮遊ゲート・メモ
   リセルに対応する複数のビット線を含んだ第１メモリ配列を有する浮遊ゲート集
   積回路であって、各セルがドレイン、ソース及び制御ゲートを有し、前記セルの
   前記制御ゲートがワード線と通信するものにおいて、浮遊ゲート・メモリセルを
   ソフト・プログラミングする方法において、 ワード線を所定のワード線電圧レベルに維持し、 ソフト・プログラミング電圧レベルを有するソフト・プログラミング・パルス
   を生成し、 選択されたビット線を選択し、 選択されたビット線に対応する主題のビット線上に配置されたセルへソフト・
   プログラミング電圧レベルを印加する、 各ステップを有するソフト・プログラミング方法。
2. 【請求項２】主題のビット線が、選択されたビット線を含む請求項１に記載
   のソフト・プログラミング方法。
3. 【請求項３】前記第１メモリ配列が適合ビット線及び欠陥ビット線を含み、 前記選択するステップが選択されたビット線に対応したビット線タイプを指示
   するステップを含み、前記集積回路が冗長ビット線を有する第２メモリ配列及び
   前記指示するステップを実行するように構成された処理資源を含み、前記ビット
   線タイプが適合ビット線タイプと欠陥ビット線タイプとを含み、 適合ビット線タイプの指示に応答して、主題のビット線が選択されたビット線
   を含み、 欠陥ビット線タイプの指示に応答して、主題のビット線が選択されたビット線
   を論理的に置換えた主題の冗長ビット線を含む、 各ステップを含む請求項１に記載のソフト・プログラミング方法。
4. 【請求項４】前記選択されたビット線は対応するソフト・プログラミング・
   フラグを有し、 前記維持するステップの前に、前記選択されたビット線のためにソフト・プロ
   グラム・フラグを設定するステップを含む、請求項１に記載のソフト・プログラ
   ミング方法。
5. 【請求項５】前記第１メモリ配列が少なくとも１つのビット線を各々が有す
   るブロックの複数を含み、前記ソフト・プログラミングの前に、組消去フラグを
   有するブロック内に配置されたビット線上に配置されたセルを消去することを含
   む、請求項１に記載のソフト・プログラミング方法。
6. 【請求項６】前記所定のワード線電圧レベルが、おおよそ接地レベル上と０
   ．５ボルトの間である請求項１に記載のソフト・プログラミング方法。
7. 【請求項７】前記ソフト・プログラミング・パルスが、過剰消去されたセル
   を過剰消去されたセルが前に印加された修理確証操作無しに再プログラムできる
   ように修理する、請求項１に記載の方法。
8. 【請求項８】前記第１メモリ配列内のビット線がアドレスを有し、前記集積
   回路が冗長ビット線デコーデイング・システムを含む処理資源を含み、 前記選択するステップが、前記選択されたビット線に対応するビット線アドレ
   ス入力を前記デコーデイング・システムが受信することを含み、 前記印加するステップが、主題のビット線へソフト・プログラム・パルスをオ
   ンに切換えるための信号を前記処理資源が与えることを含む請求項１に記載のソ
   フト・プログラミング方法。
9. 【請求項９】少なくとも１つの前記欠陥ビット線が、過剰消去状態を解決す
   るために各適合ビット線よりもより大きい電荷注入をソフト・プログラミング・
   パルスから必要とする請求項３に記載のソフト・プログラミング方法。
10. 【請求項１０】前記第１メモリ配列が、各々が少なくとも１つのビット線を
    有する複数のブロックを含み、前記ソフト・プログラミングの前に、 組消去フラグを有するブロック内に配置された適合ビット線上に配置されたセ
    ルを消去し、 組消去フラグを有するブロック内に配置された欠陥ビット線を論理的に置換え
    る主題の冗長ビット線上に配置されたセルを消去することを含む請求項３に記載
    のソフト・プログラミング方法。
11. 【請求項１１】前記欠陥ビット線タイプの指示に応答して、前記印加するス
    テップが、 ソフト・プログラミング電圧レベルが選択されたビット線上に配置されたセル
    に印加されないように、冗長システムが前記選択されたビット線をオフにし、 ソフト・プログラミング電圧レベルが主題の冗長ビット線上に配置されたセル
    に印加されるように、冗長システムが前記主題の冗長ビット線をオフにする、 各ステップを含む請求項３に記載のソフト・プログラミング方法。
12. 【請求項１２】前記第１メモリ配列内のビット線がアドレスを有し、前記処
    理資源がセルの第１組と論理配列とを有する冗長ビット線デコーデイング・シス
    テムを含み、前記第１組内の各セルが所定のビット線アドレスに対応したビット
    線タイプ指示を記憶し、 前記指示するステップが、 選択されたビット線に対応するビット線アドレス入力を受信する冗長ビット
    線デコーデイング・システムと、 前記ビット線アドレス入力を前記アドレス入力に対応するビット線のビット
    船タイプ指示と比較する論理配列と、を含み、 前記印加するステップが、 前記欠陥ビット線タイプの前記指示に応答して、前記第１メモリ配列セルの
    全てに対するソフト・プログラミング・パルスをオフに切換え、そして、前記主
    題の冗長ビット線に対するソフト・プログラミング・パルスをオンに切換えるた
    めの信号を発生し、 前記適合ビット線タイプの前記指示に応答して、前記選択されたビット線へ
    のソフト・プログラミング・パルスをオンに切換える信号を発生することを含む
    請求項３に記載のソフト・プログラミング方法。
13. 【請求項１３】前記第１メモリ配列内のビット線がアドレスを有し、前記印
    加するステップの後に、 前記選択されたビット線アドレスが最後のアドレスに対応するかどうかを決定
    し、 前記最後のアドレスに対応する前記選択されたビット線アドレスに応答して、
    前記選択されたビット線に対する前記ソフト・プログラミング・フラグをリセッ
    トし、 前記最後のアドレスに対応しない前記選択されたビット線アドレスに応答して
    、ビット線アドレスを増加し、そして、増加されたアドレスに対応した次のビッ
    ト線に対して、前記維持、生成、選択及び印加のステップを繰り返す、 ことを含む請求項４に記載のソフト・プログラミング方法。
14. 【請求項１４】各欠陥ビット線上に配置された少なくとも１つのセルが、プ
    ログラミング・サイクルの第１の数の後、目標のしきい値電圧以下に留まる請求
    項８に記載のソフト・プログラミング方法。
15. 【請求項１５】前記冗長ビット線デコーデイング・システムが、ビット線ア
    ドレス入力に結合された排他的ＮＯＲゲート及び対応するビット線タイプ指示を
    含み、 前記印可するステップが、前記欠陥ビット線タイプの指示に応答して、前記対
    応した排他的ＮＯＲが結合された冗長ビット線可能化信号を切換えることを含む
    請求項１２に記載のソフト・プログラミング方法。
16. 【請求項１６】前記プログラミング・サイクルの第１の数が、２よりも大き
    い請求項１４に記載のソフト・プログラミング方法。
17. 【請求項１７】不揮発性メモリ配列内の過剰消去状態を修正するための方法
    において、 各々がソース及びドレイン領域の間に介在するチャンネル領域の上に離間され
    た浮遊及び制御ゲートの積重ねられた対を含み且つビット線上に配置されたメモ
    リセルを複数有する第１不揮発性メモリ配列を集積回路内に設け、 選択されたビット線を選択し、 選択されたビット線に対応した主題のビット線上に配置されたメモリセルの制
    御ゲートへ第１電圧を、ソース領域へ能動電流リミッターを、チャンネル領域へ
    非正電圧を、そしてドレイン領域へ正の第２電圧を印加する、 各ステップを含む過剰消去状態を修正する方法。
18. 【請求項１８】前記主題のビット線が前記選択されたビット線を含む請求項
    １７に記載の過剰状態を修正する方法。
19. 【請求項１９】前記第１不揮発性メモリ配列が適合ビット線及び欠陥ビット
    線を含み、 前記選択するステップが選択されたヒット線に対応するビット線タイプを指示
    することを含み、前記集積回路がソース及びドレイン領域の間に介在するチャン
    ネル領域の上に離間された浮遊及び制御ゲートの積重ねられた対を各々が含み且
    つ冗長ビット線上に配置されたメモリセルを複数有する第２不揮発性メモリ配列
    と処理資源とを含んだ冗長システムを含み、前記処理資源は前記指示を実行する
    ように構成されていて、前記ビット線タイプは適合ビット線タイプと欠陥ビット
    線タイプを含み、 前記適合ビット線タイプの指示に応答して、前記主題のビット線は前記選択さ
    れたビット線を含み、 前記欠陥ビット線タイプの指示に応答して、前記第２電圧が前記選択されたビ
    ット線に印加されず、前記主題のビット線は前記選択されたビット線を論理的に
    置換える主題の冗長ビット線を含む請求項１７に記載の過剰状態を修正する方法
    。
20. 【請求項２０】前記第１電圧はマイナス１ボルトと６ボルトの間である請求
    項１７に記載の過剰消去状態を修正する方法。
21. 【請求項２１】ビット線上に配置されて、制御ゲート、浮遊ゲート、ソース
    及びドレインを各々が有する浮遊ゲート・メモリセルの第１メモリ配列と、 ソフト・プログラミングのために選択されたビット線を選択するように構成さ
    れた処理資源と、 前記制御ゲートと通信するワード線と、 選択されたビット線に対応する主題のビット線上に配置された浮遊ゲート・メ
    モリセルへソフト・プログラムを印加するために処理資源と結合された制御回路
    と、 を含む集積回路。
22. 【請求項２２】前記主題のビット線が前記選択されたビット線を含む請求項
    ２１に記載の集積回路。
23. 【請求項２３】前記第１メモリ配列ビット線が欠陥ビット線と適合ビット線
    とを含み、 前記集積回路が冗長システムを含み、この冗長システムが、 前記欠陥ビット線を論理的に置換える冗長ビット線上に配置されて且つ各々
    が制御ゲート、ソース及びドレインを有する浮遊ゲート・メモリセルの第２メモ
    リ配列と、 前記第１メモリ配列内の前記選択されたビット線のビット線タイプを指示す
    るように構成された処理資源とを含み、 前記主題のビット線が選択された適合ビット線及び選択された欠陥ビット線を
    論理的に置換える主題の冗長ビット線を含み、 前記制御回路が欠陥ビット線上に配置された浮遊ゲート・メモリセルへのソフ
    ト・プログラムの印加を防止するために前記冗長システムと協働するように構成
    されている請求項２１に記載の集積回路。
24. 【請求項２４】前記選択されたビット線が、対応するソフト・プログラミン
    グ・フラグを有し、 前記制御回路が、維持の前に前記選択されたビット線に対する前記ソフト・
    プログラム・フラグを設定するように構成されている請求項２１に記載の集積回
    路。
25. 【請求項２５】状態マシン回路を含み、前記第１メモリ配列がメモリセルの
    ブロックに配列されていて、各ブロックが、 少なくとも１つのビット線と、 前記ブロックに対応したブロック消去フラグと、を含み、 前記ソフト・プログラミング前に、組消去フラグを有するブロック内に位置す
    る前記主題のビット線上に配置されたセルを消去するために、前記状態マシン回
    路と前記処理資源とが結合される、請求項２１に記載の集積回路。
26. 【請求項２６】前記制御回路が、前記ワード線をおおよそ接地よりも上と０
    ．５ボルトとの間の所定の電圧レベルに維持するように構成されていて、 前記印加が、前記ワード線電圧が維持されている間、前記主題のビット線へソ
    フト・プログラム・パルスを印加することを含む請求項２１に記載の集積回路。
27. 【請求項２７】過剰消去セルが前に適用される修理確証操作無しに再プログ
    ラムできるように、前記ソフト・プログラミング・パルスが過剰消去セルを修理
    する請求項２１に記載の集積回路。
28. 【請求項２８】前記第１メモリ配列が、行及び列に配列された複数のブロッ
    クを含み、各ブロックはビット線、ワード線及びソース線を含み、 前記制御回路が、複数のブロック内のビット線、ソース線及びワード線と結合
    されて、選択されたブロック内のセルのしきい値電圧を低いしきい値電圧に設定
    するように構成されていて、前記制御回路は供給のために電圧供給回路を含み、 各選択されたブロック内のセルのしきい値電圧を下げるための電圧シーケンス
    であり、この電圧シーケンスはしきい値電圧の選択された限界よりも下のしきい
    値電圧を有するセルの第１グループを生じ、 前記ワード線上の電圧を前記選択された限界よりも下のレベルに設定しながら
    、ソフト・プログラミング時間間隔の間、前記ソース線とビット線を横断して、
    各選択されたブロック内に配置された主題のビット線に対するソフト・プログラ
    ミング・パルスとを含む請求項２１に記載の集積回路。
29. 【請求項２９】前記第１メモリ配列内のセルが行及び列に配列され、 前記集積回路が前記第１メモリ配列内のそれぞれのセルの行のウエルに結合さ
    れたウエル線を含み、 前記制御回路が前記選択されたビット線に対応する前記ウエル線上にウエル電
    圧を供給するための電圧供給回路を含み、 前記制御回路が前記選択されたビット線に対応する前記ソース線へ能動電流リ
    ミッターを結合する、 請求項２１に記載の集積回路。
30. 【請求項３０】前記処理資源がソフト・プログラム修理状態マシンとアドレ
    ス・カウンタとを含む請求項２１に記載の集積回路。
31. 【請求項３１】少なくとも１つの前記欠陥ビット線が、過剰消去状態を解消
    するために前記各適合ビット線よりもより大きな電荷注入を前記ソフト・プログ
    ラミング・パルスから必要とする請求項２３に記載の集積回路。
32. 【請求項３２】前記印加がソフト・プログラム・パルスを印加することを含
    み、 前記第１メモリ配列内の前記ビット線がアドレスを有し、 前記冗長システムの処理資源が冗長ビット線デコーデイング・システムを含み
    、このデコーデイング・システムが、 所定のビット線アドレスに対応したビット線タイプ指示を記憶したセルの第
    １組と、 各ビット線アドレス入力を前記アドレス入力と対応する前記ビット線タイプ
    指示と比較するように構成された論理配列と、 処理資源とを含み、この処理資源が、 前記選択されたビット線に対応したビット線アドレス入力を受信し、 前記第１メモリ配列ビット線に対してソフト・プログラミング・パルスを
    オフに切換えるための信号を発生することにより、欠陥ビット線タイプ指示に応
    答し、 前記選択されたビット線に対してソフト・プログラミング・パルスをオン
    に切換えるための信号を発生することにより、適合ビット線タイプ指示に応答す
    ることを含む請求項２３に記載の集積回路。
33. 【請求項３３】前記印加がソフト・プログラム・パルスを印加することを含
    み、 適合ビット線タイプの指示に応答して、前記冗長システムの処理資源が前記選
    択されたビット線への前記ソフト・プログラム・パルスの印加を可能にするよう
    に構成されていて、 欠陥ビット線タイプの指示に応答して、前記処理資源が前記選択されたビット
    線への前記ソフト・プログラム・パルスの印加を不可能にして、そして、前記選
    択されたビット線を論理的に置換える主題の冗長ビット線への前記ソフト・プロ
    グラム・パルスの印加を可能にするように構成されている請求項２３に記載の集
    積回路。
34. 【請求項３４】前記第１メモリ配列がメモリセルのブロックに配列されてい
    て、各ブロックが、 少なくとも１つのビット線と、 前記ブロックに対応するブロック消去フラグとを含み、 前記制御回路と前記冗長システムの処理資源とが結合して、 前記ソフト・プログラミング前に、組消去フラグを有するブロック内に配置
    された選択された適合ビット線上に配置されたセルを消去し、 前記ソフト・プログラミング前に、組消去フラグを有するブロック内に配置
    された欠陥ビット線を論理的に置換える主題の冗長ビット線上に配置されたセル
    を消去することを含む請求項２３に記載の集積回路。
35. 【請求項３５】前記印加がソフト・プログラム・パルスを印加することを含
    み、 前記第１メモリ配列内のビット線がアドレスを有し、 前記冗長システムの処理資源が冗長ビット線デコーデイング・システムを含み
    、このデコーデイング・システムは、 所定のビット線アドレスに対応したビット線タイプ指示を各々が記憶するセ
    ルの第１組と、 各ビット線アドレス入力を前記アドレス入力に対応した前記ビット線タイプ
    指示と比較するように構成された論理配列と、 処理資源と、を有し、この処理資源は、 前記選択されたビット線に対応したビット線アドレス入力を受信し、 前記第１メモリ配列ビット線に対してソフト・プログラミング・パルスを
    オフに切換えて、主題の冗長ビット線に対してソフト・プログラミング・パルス
    をオンに切換える信号を発生することにより、欠陥ビット線タイプ指示に応答し
    、 前記選択されたビット線への前記ソフト・プログラミング・パルスをオン
    に切換える信号を発生することにより、適合ビット線タイプ指示に応答するよう
    に構成されている請求項２３に記載の集積回路。
36. 【請求項３６】前記第１メモリ配列と前記第２メモリ配列とが行と列に配列
    されていて、 前記集積回路が前記第１メモリ配列内のセルのそれぞれの行のウエル及び前記
    第２メモリ配列内のセルのそれぞれの行に結合されたウエル線を含み、 前記制御回路電圧供給回路が前記選択されたビット線に対応した前記ウエル線
    上にウエル電圧を供給し、 前記制御回路が前記選択されたビット線に対応した前記ソース線に能動電流リ
    ミッターを結合する請求項２３に記載の集積回路。
37. 【請求項３７】前記ビット線がアドレスを有し、そして、前記印加後に、前
    記状態マシン回路が、 前記選択されたビット線アドレスが最後のアドレスに対応するかどうかを決定
    し、最後のアドレスに対応する主題のビット線アドレスに前記ソフト・プログラ
    ミング・フラグをリセットすることにより応答するように構成されている請求項
    ２５に記載の集積回路。
38. 【請求項３８】各欠陥ビット線上に配置された少なくとも１つのセルが、第
    １の数のプログラミング・サイクル後、目標のしきい値電圧レベルの下に留まる
    請求項３１に記載の集積回路。
39. 【請求項３９】前記デコーデイング・システムが前記ビット線アドレス入力
    へ結合された排他的ＮＯＲゲート及び前記対応するビット線タイプ指示を含み、
    そして欠陥の選択されたビット線タイプ指示に応答して、前記排他的ＮＯＲゲー
    トが前記結合された冗長ビット線可能化信号をオンに切換えるように構成されて
    いる請求項３５に記載の集積回路。
40. 【請求項４０】最後のアドレスに対応しない前記選択されたビット線アドレ
    スにビット線アドレスを増加することにより応答するように構成されたアドレス
    ・カウンタを含み、そして、前記集積回路が増加されたアドレスに対応した次の
    ビット線に対して前記ソフト・プログラムを繰返す請求項３７に記載の集積回路
    。
41. 【請求項４１】前記プログラミング・サイクルの第１の数が２よりも大きい
    請求項３８に記載の集積回路。
42. 【請求項４２】ドレイン、制御ゲート、浮遊ゲート、ウエル、及びソースを
    有し、第１メモリ配列内のビット線上に配置された浮遊ゲート・セルと、 選択されたビット線を選択するように構成された第１回路と、 前記選択されたビット線に対応する主題のビット線内の浮遊ゲート・セルをソ
    フト・プログラムするように構成され、前記主題のビット線内の前記浮遊ゲート
    ・セルの前記制御ゲートにゲート電圧を、前記ドレインに能動電流リミッターを
    、前記ウエルにウエル電圧を、そして前記ソースにソース電圧を供給するように
    構成された第２回路と、 を含む浮遊ゲート・メモリ。
43. 【請求項４３】前記メモリが、ドレイン、制御ゲート、浮遊ゲート、ウエル
    、及びソースを有し、第２メモリ配列内のビット線上に配置された浮遊ゲート・
    セルを含み、 前記第２回路が、前記第１メモリ配列内の欠陥ビット線を論理的に置換えた前
    記第２メモリ配列内に配置された冗長ビット線上に配置された主題の浮遊ゲート
    ・セルの前記制御ゲートにゲート電圧を、前記ドレインに能動電流リミッターを
    、前記ウエルにウエル電圧を、前記ソースにソース電圧を供給するように構成さ
    れている請求項４２に記載の浮遊ゲート・メモリ。