JP2603715B2 - 読出し専用メモリ回路 - Google Patents
読出し専用メモリ回路Info
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- JP2603715B2 JP2603715B2 JP3080189A JP3080189A JP2603715B2 JP 2603715 B2 JP2603715 B2 JP 2603715B2 JP 3080189 A JP3080189 A JP 3080189A JP 3080189 A JP3080189 A JP 3080189A JP 2603715 B2 JP2603715 B2 JP 2603715B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、電気的プログラマブル・リード・オンリ・
メモリ（以下、EPROMという）等のような読出し専用メ
モリ回路（ROM回路）、特にその列ライン及びビットラ
インのプルアップ手段に関するものである。
メモリ（以下、EPROMという）等のような読出し専用メ
モリ回路（ROM回路）、特にその列ライン及びビットラ
インのプルアップ手段に関するものである。
（従来の技術） 従来、この種の読出し専用メモリ回路としては、特開
昭61−180999号公報及び特開昭61−181000号公報（以
下、文献１という）や、本願出願人が先に出願した特願
昭62−289684号明細書（以下、文献２という）等に記載
されるものがあった。
昭61−180999号公報及び特開昭61−181000号公報（以
下、文献１という）や、本願出願人が先に出願した特願
昭62−289684号明細書（以下、文献２という）等に記載
されるものがあった。
この文献1,2に記載されているように、読出し専用メ
モリ回路のメモリセル方式としては、例えばMOSトラン
ジスタで構成されるナンド型（以下、NAND型という）と
ノア型（以下、NOR型という）とがある。高速読出しを
目的とした場合、NOR型の方が有利であるが、NAND型に
比べてメモリセルの占有面積が大きくなる。そこで、NO
R型の変形として、そのNOR型メモリセル構成の例えば70
〜80％の面積で実現できるＸセル方式が提案されてい
る。
モリ回路のメモリセル方式としては、例えばMOSトラン
ジスタで構成されるナンド型（以下、NAND型という）と
ノア型（以下、NOR型という）とがある。高速読出しを
目的とした場合、NOR型の方が有利であるが、NAND型に
比べてメモリセルの占有面積が大きくなる。そこで、NO
R型の変形として、そのNOR型メモリセル構成の例えば70
〜80％の面積で実現できるＸセル方式が提案されてい
る。
Ｘセル方式は本来、２ビット同時読出し方式である。
何故なら、列ラインには同じ行で選択される一対のメモ
リセルのソースが接続され、その一対のメモリセルのド
レインは前記列ラインに隣接する２つのビットラインに
それぞれ接続されているため、前記一対のメモリセルを
同時に選択できるからである。そのため、少なくとも２
本のデータバスが必要となる。
何故なら、列ラインには同じ行で選択される一対のメモ
リセルのソースが接続され、その一対のメモリセルのド
レインは前記列ラインに隣接する２つのビットラインに
それぞれ接続されているため、前記一対のメモリセルを
同時に選択できるからである。そのため、少なくとも２
本のデータバスが必要となる。
このようなＸセル方式を採用した従来の読出し専用メ
モリ回路は、前記文献１に記載されているように、デー
タを記憶するメモリセルマトリクスを備えている。メモ
リセルマトリクスは、交互に配置された複数のビットラ
イン及び列ラインと、これらのビットライン及び列ライ
ンにほぼ直交して配置された複数の行ラインとを備え、
それらの各ビットラインと列ラインとの間には、MOSト
ランジスタからなるメモリセルがそれぞれ設けられてい
る。複数の行ラインには、その内の１本を選択する行ア
ドレスデコーダが接続され、さらにビットライン及び列
ラインの一方には、それらのラインを所定電位に持ち上
げるプルアップ回路が接続されている。ビットライン及
び列ラインの他方には、列アドレスデコーダの出力によ
りそのビットライン及び列ラインのいずれか一組を選択
するマルチプレクサが接続されている。マルチプレクサ
を介して、ビットラインと２本のデータバスとが接続さ
れ、その各データバスにセンス増幅回路がそれぞれ接続
されている。
モリ回路は、前記文献１に記載されているように、デー
タを記憶するメモリセルマトリクスを備えている。メモ
リセルマトリクスは、交互に配置された複数のビットラ
イン及び列ラインと、これらのビットライン及び列ライ
ンにほぼ直交して配置された複数の行ラインとを備え、
それらの各ビットラインと列ラインとの間には、MOSト
ランジスタからなるメモリセルがそれぞれ設けられてい
る。複数の行ラインには、その内の１本を選択する行ア
ドレスデコーダが接続され、さらにビットライン及び列
ラインの一方には、それらのラインを所定電位に持ち上
げるプルアップ回路が接続されている。ビットライン及
び列ラインの他方には、列アドレスデコーダの出力によ
りそのビットライン及び列ラインのいずれか一組を選択
するマルチプレクサが接続されている。マルチプレクサ
を介して、ビットラインと２本のデータバスとが接続さ
れ、その各データバスにセンス増幅回路がそれぞれ接続
されている。
この読出し専用メモリ回路では、行デコーダで行ライ
ンを選択すると共に、列デコーダの出力で、マルチプレ
クサを介してビットラインを選択することにより、メモ
リセルを選択し、そのメモリセルのデータをデータバス
を介してセンス増幅回路で増幅した後、読出しデータと
して出力するようになっている。
ンを選択すると共に、列デコーダの出力で、マルチプレ
クサを介してビットラインを選択することにより、メモ
リセルを選択し、そのメモリセルのデータをデータバス
を介してセンス増幅回路で増幅した後、読出しデータと
して出力するようになっている。
ところが、この種の読出し専用メモリ回路では、メモ
リセルの相互コンダクタンスgmの低下による読出し速度
の低下及び読出しマージンの低下という問題と、選択か
ら非選択への遷移時における列ライン電位の上昇復帰速
度が遅いという問題があった。
リセルの相互コンダクタンスgmの低下による読出し速度
の低下及び読出しマージンの低下という問題と、選択か
ら非選択への遷移時における列ライン電位の上昇復帰速
度が遅いという問題があった。
そこで、このような問題を解決するため、本願出願人
は前記文献２において、第２図に示すような読出し専用
メモリ回路を提案した。
は前記文献２において、第２図に示すような読出し専用
メモリ回路を提案した。
この読出し専用メモリ回路は、データを記憶するメモ
リセルマトリクス10を備え、そのメモリセルマトリクス
10には、行選択用の行アドレスデコーダ20が接続される
と共に、列選択用の列アドレスデコーダ30の出力により
オン，オフ制御されるマルチプレクサ40が接続されてい
る。また、メモリセルマトリクス10にはプルアップ回路
50が接続され、そのプルアップ50には、電源手段として
の機能を有する内部生成定電圧源60−1,60−２が接続さ
れている。マルチプレクサ40は、データバス70−1,70−
２を介してセンス増幅回路80−1,80−２に接続されてい
る。
リセルマトリクス10を備え、そのメモリセルマトリクス
10には、行選択用の行アドレスデコーダ20が接続される
と共に、列選択用の列アドレスデコーダ30の出力により
オン，オフ制御されるマルチプレクサ40が接続されてい
る。また、メモリセルマトリクス10にはプルアップ回路
50が接続され、そのプルアップ50には、電源手段として
の機能を有する内部生成定電圧源60−1,60−２が接続さ
れている。マルチプレクサ40は、データバス70−1,70−
２を介してセンス増幅回路80−1,80−２に接続されてい
る。
メモリセルマトリクス10は、交互に配置された複数の
ビットライン11−1,11−２…及び列ライン12−1,12−2,
12−３…と、これらのビットライン11−1,11−２…及び
列ライン12−1,12−2,12−３…にほぼ直交して配置され
た複数の行ライン13−０〜13−ｎとを有している。それ
らの各ビットライン11−1,11−２…と列ライン12−１〜
12−３…との間には、Ｎ型MOSトランジスタ（以下、NMO
Sという）からなるメモリセル14−01〜14−04,14−11〜
14−14,…,14−n1〜14−n4…がそれぞれ設けられてい
る。各メモリセル14−01〜14−n4…は、そのソース電極
（以下、単にソースという）が各列ライン12−１〜12−
３…に、そのドレイン電極（以下、単にドレインとい
う）が各ビットライン11−1,11−２…に、その制御電極
であるゲート電極（以下、単にゲートという）が各行ラ
イン13−０〜13−ｎにそれぞれ接続されている。
ビットライン11−1,11−２…及び列ライン12−1,12−2,
12−３…と、これらのビットライン11−1,11−２…及び
列ライン12−1,12−2,12−３…にほぼ直交して配置され
た複数の行ライン13−０〜13−ｎとを有している。それ
らの各ビットライン11−1,11−２…と列ライン12−１〜
12−３…との間には、Ｎ型MOSトランジスタ（以下、NMO
Sという）からなるメモリセル14−01〜14−04,14−11〜
14−14,…,14−n1〜14−n4…がそれぞれ設けられてい
る。各メモリセル14−01〜14−n4…は、そのソース電極
（以下、単にソースという）が各列ライン12−１〜12−
３…に、そのドレイン電極（以下、単にドレインとい
う）が各ビットライン11−1,11−２…に、その制御電極
であるゲート電極（以下、単にゲートという）が各行ラ
イン13−０〜13−ｎにそれぞれ接続されている。
行ライン13−０〜13−ｎには行アドレスデコーダ20が
接続され、ビットライン11−1,11−２…及び列ライン12
−１〜12−３…の一方にはマルチプレクサ40が接続され
ている。行アドレスデコーダ20は、入力されるアドレス
信号を解読して複数の第１の選択信号X0〜Xnを出力し、
その選択信号X0〜Xnにより行ライン13−０〜13−ｎのう
ちの１本だけを選択する回路である。列アドレスデコー
ダ30は、アドレス信号を解読して第２の選択信号Y1〜Y3
…を出力する回路である。
接続され、ビットライン11−1,11−２…及び列ライン12
−１〜12−３…の一方にはマルチプレクサ40が接続され
ている。行アドレスデコーダ20は、入力されるアドレス
信号を解読して複数の第１の選択信号X0〜Xnを出力し、
その選択信号X0〜Xnにより行ライン13−０〜13−ｎのう
ちの１本だけを選択する回路である。列アドレスデコー
ダ30は、アドレス信号を解読して第２の選択信号Y1〜Y3
…を出力する回路である。
行アドレスデコーダ30に接続されたマルチプレクサ40
は、第２の選択信号Y1〜Y3…によりビットライン11−1,
11−２…及び列ライン12−１〜12−３…のいずれか一組
を選択する回路であり、複数のスイッチ用NMOS41−１〜
41−４…及びプルダウン用NMOS42−１〜42−３…で構成
されている。各スイッチ用NMOS41−１〜41−４…は第２
の選択信号Y1〜Y3…でそれぞれオン，オフする機能を有
し、そのうちNMOS41−1,41−２はビットライン11−１と
一方のデータバス70−１との間に接続され、NMOS41−3,
41−４はビットライン11−２と他方のデータバス70−２
との間に接続されている。また、各プルダウン用NMOS41
−１〜41−３…は、第２の選択信号Y1〜Y3…でそれぞれ
オン，オフする機能を有し、各行ライン12−１〜12−３
…とグランドとの間にそれぞれ接続されている。
は、第２の選択信号Y1〜Y3…によりビットライン11−1,
11−２…及び列ライン12−１〜12−３…のいずれか一組
を選択する回路であり、複数のスイッチ用NMOS41−１〜
41−４…及びプルダウン用NMOS42−１〜42−３…で構成
されている。各スイッチ用NMOS41−１〜41−４…は第２
の選択信号Y1〜Y3…でそれぞれオン，オフする機能を有
し、そのうちNMOS41−1,41−２はビットライン11−１と
一方のデータバス70−１との間に接続され、NMOS41−3,
41−４はビットライン11−２と他方のデータバス70−２
との間に接続されている。また、各プルダウン用NMOS41
−１〜41−３…は、第２の選択信号Y1〜Y3…でそれぞれ
オン，オフする機能を有し、各行ライン12−１〜12−３
…とグランドとの間にそれぞれ接続されている。
プルアップ回路50は、第２の選択信号Y1〜Y3…をそれ
ぞれ反転してその逆相選択信号１〜３を出力する複
数のインバータ51−１〜51−３…と、逆相選択信号１
〜３によりオン，オフ動作して内部生成定電圧源60−
１の出力により列ライン12−１〜12−３…をプルアップ
するNMOS52−１〜52−３…と、逆相選択信号１〜３
によりオン，オフ動作して内部生成定電圧源60−２の出
力によりビットライン11−１〜12−３…をプルアップす
るNMOS53−1,53−2,54−1,54−２…とで、構成されてい
る。第１と第２の内部生成定電圧源60−1,60−２は、同
一の回路で構成され、定常状態において両出力が同電位
であり、かつ読出し時におけるセンス増幅回路80−1,80
−２の入力電位とほぼ等しい電位を出力する機能を有し
ている。センス増幅回路80−1,80−２は、選択されたメ
モリセル14−01〜14−n4…がビットライン11−1,11−２
…を通して流し出す電流量の変化をビットライン電圧の
変化に変換し、その電圧を増幅して出力する回路であ
る。
ぞれ反転してその逆相選択信号１〜３を出力する複
数のインバータ51−１〜51−３…と、逆相選択信号１
〜３によりオン，オフ動作して内部生成定電圧源60−
１の出力により列ライン12−１〜12−３…をプルアップ
するNMOS52−１〜52−３…と、逆相選択信号１〜３
によりオン，オフ動作して内部生成定電圧源60−２の出
力によりビットライン11−１〜12−３…をプルアップす
るNMOS53−1,53−2,54−1,54−２…とで、構成されてい
る。第１と第２の内部生成定電圧源60−1,60−２は、同
一の回路で構成され、定常状態において両出力が同電位
であり、かつ読出し時におけるセンス増幅回路80−1,80
−２の入力電位とほぼ等しい電位を出力する機能を有し
ている。センス増幅回路80−1,80−２は、選択されたメ
モリセル14−01〜14−n4…がビットライン11−1,11−２
…を通して流し出す電流量の変化をビットライン電圧の
変化に変換し、その電圧を増幅して出力する回路であ
る。
以上のように構成される読出し専用メモリ回路におい
て、例えばメモリセル14−01,14−02,14−11,14−12等
を使って一方のセンス増幅回路80−１につながったデー
タバス70−１の系の読出し動作を説明する。他方のデー
タバス70−２の系は、同様の動作をすると考えればよ
い。なお、メモリセル14−02,14−11,14−12はしきい値
が電源電位Vccより低く、メモリセル14−01はしきい値
が電源電位Vccより高くなるように、データが書込まれ
ているものとする。
て、例えばメモリセル14−01,14−02,14−11,14−12等
を使って一方のセンス増幅回路80−１につながったデー
タバス70−１の系の読出し動作を説明する。他方のデー
タバス70−２の系は、同様の動作をすると考えればよ
い。なお、メモリセル14−02,14−11,14−12はしきい値
が電源電位Vccより低く、メモリセル14−01はしきい値
が電源電位Vccより高くなるように、データが書込まれ
ているものとする。
まず、選択信号Y3,X1がVccレベル、他の選択信号Y1,Y
2,X2〜Xnがグランドレベルであるとする。この時、逆相
選択信号1,２はVccレベル、３はグランドレベル
である。NMOS41−1,41−2,42−1,42−２がオフ、NMOS52
−1,52−2,53−1,54−１がオンとなるため、非選択の列
ライン12−1,12−２及びビットライン11−１は、内部生
成定電圧源60−1,60−２の出力と同電位となる。内部生
成定電圧源60−1,60−２の電位は、期待値Ｌの読出し時
のビットライン電位V2と同じであるから、列ライン12−
1,12−２及びビットライン11−２の電位はV2にプルアッ
プされる。
2,X2〜Xnがグランドレベルであるとする。この時、逆相
選択信号1,２はVccレベル、３はグランドレベル
である。NMOS41−1,41−2,42−1,42−２がオフ、NMOS52
−1,52−2,53−1,54−１がオンとなるため、非選択の列
ライン12−1,12−２及びビットライン11−１は、内部生
成定電圧源60−1,60−２の出力と同電位となる。内部生
成定電圧源60−1,60−２の電位は、期待値Ｌの読出し時
のビットライン電位V2と同じであるから、列ライン12−
1,12−２及びビットライン11−２の電位はV2にプルアッ
プされる。
次に、選択信号Y3がグランドレベル、Y2がVccレベル
となり、メモリセル14−12の読出しに移ったとき、選択
された列ライン12−２は、NMOS42−２がオン、NMOS52−
２がグランドレベルの逆相選択信号２でオフとなるこ
とから、グランド電位となる。非選択の列ライン12−１
は、NMOS52−１がオン、NMOS42−１がオフのままである
から、非選択時の電位V2を維持する。ビットライン11−
１は、NMOS54−1,41−１がオフ、NMOS53−1,41−２がオ
ンであるため、内部生成定電圧源60−２の出力とは電気
的に切り離されており、センス増幅回路80−１が流込む
電流とメモリセル14−12が流す電流とが平衡したところ
の電位V3となる。この時、非選択の列ライン12−１の電
位V2と選択されたビットライン11−１の電位V3との間に
電位差が生じると、メモリセル14−11を介して漏れ電流
が流れる。高速読出しを目的とする場合、数PFに及びビ
ットライン11−1,11−２…の寄生容量の充放電時間をで
きるだけ短くするため、ビットライン11−1,11−２…の
電位振幅は期待値Ｈの読出し時と期待値Ｌの読出し時と
で100mV程度に抑えるのが普通である。つまり、メモリ
セル14−11のドレイン・ソース間電圧は100mW程度であ
るので、漏れ電流は選択されたメモリセル14−12の電流
に対して十分に小さいため、無視できる。
となり、メモリセル14−12の読出しに移ったとき、選択
された列ライン12−２は、NMOS42−２がオン、NMOS52−
２がグランドレベルの逆相選択信号２でオフとなるこ
とから、グランド電位となる。非選択の列ライン12−１
は、NMOS52−１がオン、NMOS42−１がオフのままである
から、非選択時の電位V2を維持する。ビットライン11−
１は、NMOS54−1,41−１がオフ、NMOS53−1,41−２がオ
ンであるため、内部生成定電圧源60−２の出力とは電気
的に切り離されており、センス増幅回路80−１が流込む
電流とメモリセル14−12が流す電流とが平衡したところ
の電位V3となる。この時、非選択の列ライン12−１の電
位V2と選択されたビットライン11−１の電位V3との間に
電位差が生じると、メモリセル14−11を介して漏れ電流
が流れる。高速読出しを目的とする場合、数PFに及びビ
ットライン11−1,11−２…の寄生容量の充放電時間をで
きるだけ短くするため、ビットライン11−1,11−２…の
電位振幅は期待値Ｈの読出し時と期待値Ｌの読出し時と
で100mV程度に抑えるのが普通である。つまり、メモリ
セル14−11のドレイン・ソース間電圧は100mW程度であ
るので、漏れ電流は選択されたメモリセル14−12の電流
に対して十分に小さいため、無視できる。
次に、選択信号X0,Y1がVccレベル、他の選択信号X1〜
Xn,Y2,Y3がグランドレベルになってメモリセル14−01の
読出しに移った時、選択された列ライン12−１は、NMOS
42−１がオン、グランドレベルの逆相選択信号１によ
りNMOS52−１がオフなので、グランド電位となる。非選
択となった列ライン12−２は、NMOS42−２がオフ、Vcc
レベルの逆相選択信号２によりNMOS52−２がオンであ
るため、内部生成定電圧源60−１の出力と電気的に接続
され、その内部生成定電圧源60−１の出力電位V2とな
る。選択されたメモリセル14−01はしきい値がVccより
高いため、電流バスのなくなったビットライン11−１は
期待値Ｌの読出し時の電位V2となる。
Xn,Y2,Y3がグランドレベルになってメモリセル14−01の
読出しに移った時、選択された列ライン12−１は、NMOS
42−１がオン、グランドレベルの逆相選択信号１によ
りNMOS52−１がオフなので、グランド電位となる。非選
択となった列ライン12−２は、NMOS42−２がオフ、Vcc
レベルの逆相選択信号２によりNMOS52−２がオンであ
るため、内部生成定電圧源60−１の出力と電気的に接続
され、その内部生成定電圧源60−１の出力電位V2とな
る。選択されたメモリセル14−01はしきい値がVccより
高いため、電流バスのなくなったビットライン11−１は
期待値Ｌの読出し時の電位V2となる。
以上のように、第２図の読出し専用メモリ回路では、
読出し選択された列ライン（例えば、12−１）のNMOS52
−１がオフ状態となると共に、非選択の列ライン12−2,
12−３の全てのNMOS52−2,52−３がオン状態になるの
で、選択された列ライン12−１は内部生成定電圧源60−
１から完全に切り離されて完全にグランド電位となる。
そのため、バックバイアス効果が解消されてメモリセル
14−01…のgm低下が防止でき、それによって読出し速度
及び読出しマージンが向上する。さらに、選択された列
ライン12−１はNMOS52−１によって完全に内部生成定電
圧源60−１から切り離されるので、他のメモリセル14−
02…を選択する時に、NMOS52−１…のgm特性に影響され
ずに、選択列ライン12−１を高速に充電することができ
るという利点がある。
読出し選択された列ライン（例えば、12−１）のNMOS52
−１がオフ状態となると共に、非選択の列ライン12−2,
12−３の全てのNMOS52−2,52−３がオン状態になるの
で、選択された列ライン12−１は内部生成定電圧源60−
１から完全に切り離されて完全にグランド電位となる。
そのため、バックバイアス効果が解消されてメモリセル
14−01…のgm低下が防止でき、それによって読出し速度
及び読出しマージンが向上する。さらに、選択された列
ライン12−１はNMOS52−１によって完全に内部生成定電
圧源60−１から切り離されるので、他のメモリセル14−
02…を選択する時に、NMOS52−１…のgm特性に影響され
ずに、選択列ライン12−１を高速に充電することができ
るという利点がある。
（発明が解決しようとする課題） しかしながら、第２図の読出し専用メモリ回路では、
上記のような利点を有するものの、各ビットライン11−
1,11−２…毎に２個のプルアップ用NMOS53−１・54−1,
53−２・54−２…を設ける必要があり、しかもそれらを
オン，オフ制御するために２種類の選択信号１と2,
２と３…を必要とする。そのため、高集積化により
ビットライン間のピッチが小さい、つまりセルピッチの
小さいROMデバイスでは、NMOS53−１・54−1,53−２・5
4−２…の占有面積が大きくなってそのパターン配置が
困難であった。
上記のような利点を有するものの、各ビットライン11−
1,11−２…毎に２個のプルアップ用NMOS53−１・54−1,
53−２・54−２…を設ける必要があり、しかもそれらを
オン，オフ制御するために２種類の選択信号１と2,
２と３…を必要とする。そのため、高集積化により
ビットライン間のピッチが小さい、つまりセルピッチの
小さいROMデバイスでは、NMOS53−１・54−1,53−２・5
4−２…の占有面積が大きくなってそのパターン配置が
困難であった。
本発明は前記従来技術が持っていた課題として、ビッ
トラインのプルアップ用トランジスタの占有面積が大き
くなってそのパターン配置が困難であるという点につい
て解決した読出し専用メモリ回路を提供するものであ
る。
トラインのプルアップ用トランジスタの占有面積が大き
くなってそのパターン配置が困難であるという点につい
て解決した読出し専用メモリ回路を提供するものであ
る。
（課題を解決するための手段） 前記課題を解決するために、本発明のうちの請求項１
の発明は、交互に配置された複数のビットライン及び列
ラインと、前記ビットライン及び列ラインにほぼ直交し
て配置された複数の行ラインと、前記各列ラインとビッ
トラインとの間にそれぞれ接続され、ゲート電極が前記
各行ラインにそれぞれ接続された複数のメモリセルと、
第１の選択信号を出力して前記行ラインを選択する第１
の選択手段と、第２の選択信号を出力して前記複数の列
ラインのうちの少なくとも１つの列ラインとその列ライ
ンに隣接する前記ビットラインを同時に選択する第２の
選択手段と、前記各列ラインに接続され、前記第２の選
択信号に応答してスイッチングするスイッチ手段と、選
択された前記ビットライン上の信号を検出してそれを増
幅するセンス増幅回路とを、備えた読出し専用メモリ回
路において、次のような手段を講じている。
の発明は、交互に配置された複数のビットライン及び列
ラインと、前記ビットライン及び列ラインにほぼ直交し
て配置された複数の行ラインと、前記各列ラインとビッ
トラインとの間にそれぞれ接続され、ゲート電極が前記
各行ラインにそれぞれ接続された複数のメモリセルと、
第１の選択信号を出力して前記行ラインを選択する第１
の選択手段と、第２の選択信号を出力して前記複数の列
ラインのうちの少なくとも１つの列ラインとその列ライ
ンに隣接する前記ビットラインを同時に選択する第２の
選択手段と、前記各列ラインに接続され、前記第２の選
択信号に応答してスイッチングするスイッチ手段と、選
択された前記ビットライン上の信号を検出してそれを増
幅するセンス増幅回路とを、備えた読出し専用メモリ回
路において、次のような手段を講じている。
即ち、この請求項１の発明では、前記スイッチ手段に
接続され、読出し時における前記センス増幅回路の入力
電位とほぼ等しい電位を出力する第１の電源手段と、読
出し時における前記センス増幅回路の入力電位とほぼ等
しい電位を出力する第１のノードと、制御電位を出力す
る第２のノードとを備えた第２の電源手段と、前記第１
のノードと前記各ビットラインとの間に接続され、前記
制御電位によりゲート制御されるトランジスタとを設
け、前記制御電位は前記第１のノードが出力する電位よ
りも前記トランジスタのしきい値分高い電位となってい
る。
接続され、読出し時における前記センス増幅回路の入力
電位とほぼ等しい電位を出力する第１の電源手段と、読
出し時における前記センス増幅回路の入力電位とほぼ等
しい電位を出力する第１のノードと、制御電位を出力す
る第２のノードとを備えた第２の電源手段と、前記第１
のノードと前記各ビットラインとの間に接続され、前記
制御電位によりゲート制御されるトランジスタとを設
け、前記制御電位は前記第１のノードが出力する電位よ
りも前記トランジスタのしきい値分高い電位となってい
る。
請求項２の発明では、請求項１の読出し専用メモリ回
路において、前記第１及第２の電源手段は、単一の電源
手段で構成している。
路において、前記第１及第２の電源手段は、単一の電源
手段で構成している。
請求項３の発明では、請求項１の読出し専用メモリ回
路において、前記センス増幅回路は、第１の電源電位と
第２の電源電位との間に直列接続された第１の負荷及び
第１のトランジスタと、前記第１の電源電位と前記ビッ
トラインとの間に直列接続された第２の負荷及び第２の
トランジスタと、前記第２の負荷及び前記第２のトラン
ジスタとの接続点に設けられた出力端子とからなり、前
記第１の負荷と前記第１のトランジスタとの接続点に前
記第２のトランジスタの制御電極が接続され、前記ビッ
トラインに前記第１のトランジスタの制御電極が接続さ
れている。さらに、前記第２の電源手段は前記第１の電
源電位と前記第２の電源電位との間に直列接続された第
３の負荷及び第３のトランジスタと、前記第１の電源電
位と前記第１のノードとの間に直列接続された第４のト
ランジスタとからなり、前記第１のノードに前記第３の
トランジスタの制御電極が接続され、前記第３の負荷と
前記第３のトランジスタとの接続点に前記第４のトラン
ジスタの制御電極が接続されている。
路において、前記センス増幅回路は、第１の電源電位と
第２の電源電位との間に直列接続された第１の負荷及び
第１のトランジスタと、前記第１の電源電位と前記ビッ
トラインとの間に直列接続された第２の負荷及び第２の
トランジスタと、前記第２の負荷及び前記第２のトラン
ジスタとの接続点に設けられた出力端子とからなり、前
記第１の負荷と前記第１のトランジスタとの接続点に前
記第２のトランジスタの制御電極が接続され、前記ビッ
トラインに前記第１のトランジスタの制御電極が接続さ
れている。さらに、前記第２の電源手段は前記第１の電
源電位と前記第２の電源電位との間に直列接続された第
３の負荷及び第３のトランジスタと、前記第１の電源電
位と前記第１のノードとの間に直列接続された第４のト
ランジスタとからなり、前記第１のノードに前記第３の
トランジスタの制御電極が接続され、前記第３の負荷と
前記第３のトランジスタとの接続点に前記第４のトラン
ジスタの制御電極が接続されている。
（作 用） 本発明によれば、以上のように読出し専用メモリ回路
を構成したので、同一ビットラインに接続され同一行ラ
インにより選択される一対のメモリセルのいずれか一方
は、列ラインをグランド電位等の一定電位にすることに
より、選択される。このようなＸセル方式において、読
出し選択された列ラインは、それに接続されたスイッチ
手段がオフ状態となるので、第１の電源手段から切り離
されると共に、他の非選択の全ての列ラインは、それら
に接続されたスイッチ手段がオン状態となるので、第１
の電源手段によってプルアップされる。その上、トラン
ジスタは、しきい値近傍の微少電流領域で動作して高抵
抗手段として機能し、ビットラインを常時センス電圧近
傍にバイアスする働きがある。
を構成したので、同一ビットラインに接続され同一行ラ
インにより選択される一対のメモリセルのいずれか一方
は、列ラインをグランド電位等の一定電位にすることに
より、選択される。このようなＸセル方式において、読
出し選択された列ラインは、それに接続されたスイッチ
手段がオフ状態となるので、第１の電源手段から切り離
されると共に、他の非選択の全ての列ラインは、それら
に接続されたスイッチ手段がオン状態となるので、第１
の電源手段によってプルアップされる。その上、トラン
ジスタは、しきい値近傍の微少電流領域で動作して高抵
抗手段として機能し、ビットラインを常時センス電圧近
傍にバイアスする働きがある。
（実施例） 第１図は、本発明の実施例を示す読出し専用メモリ回
路の概略構成図であり、第２図中の要素と共通の要素に
は共通の符号が付されている。
路の概略構成図であり、第２図中の要素と共通の要素に
は共通の符号が付されている。
この読出し専用メモリ回路は、第２図と同様にＸセル
方式のEPROMであり、第２図と同様のメモリセルマトリ
クス10、第１の選択手段である行アドレスデコーダ20、
第２の選択手段である列アドレスデコーダ30、及びマル
チプレクサ40を備え、そのマルチプレクサ40にはデータ
バス70−1,70−２を介してセンス増幅回路80−1,80−２
がそれぞれ接続されている。さらに、ビットライン11−
1,11−２…及び列ライン12−１〜12−３…には、本実施
例の特徴であるプルアップ回路90が接続され、そのプル
アップ回路90に、第1,第２の電源手段である第1,第２の
内部生成定電圧源100−1,100−２がそれぞれ接続されて
いる。
方式のEPROMであり、第２図と同様のメモリセルマトリ
クス10、第１の選択手段である行アドレスデコーダ20、
第２の選択手段である列アドレスデコーダ30、及びマル
チプレクサ40を備え、そのマルチプレクサ40にはデータ
バス70−1,70−２を介してセンス増幅回路80−1,80−２
がそれぞれ接続されている。さらに、ビットライン11−
1,11−２…及び列ライン12−１〜12−３…には、本実施
例の特徴であるプルアップ回路90が接続され、そのプル
アップ回路90に、第1,第２の電源手段である第1,第２の
内部生成定電圧源100−1,100−２がそれぞれ接続されて
いる。
ここで、２個のセンス増幅回路80−1,80−２は、同一
の回路で構成され、選択されたメモリセル14−01〜14−
n4…がビットライン11−1,11−２…を通して流し出す電
流量の変化をビットライン電圧の変化に変換し、その電
圧を増幅して出力する回路である。センス増幅回路80−
１は、NMOS及びＰ型MOSトランジスタ（以下、PMOSとい
う）からなる相補型MOSトランジスタ（以下、CMOSとい
う）で構成され、反転増幅器を構成する第１のトランジ
スタであるNMOS81及び第２のトランジスタであるNMOS82
と、第１の負荷であるPMOS83及び第２の負荷であるPMOS
84とを備えている。第２の電源電位であるグランドと第
１の電源電位である電源電位Vccとの間に、NMOS81及びP
MOS83が直列接続され、データバス70−１に接続された
入力ノードN80と電源電位Vccとの間に、NMOS82及びPMOS
84が直列接続されている。入力ノードN80はNMOS81のゲ
ートに接続され、そのドレイン側の反転増幅器出力ノー
ドN81がNMOS82のゲートに接続され、さらにそのNMOS82
のドレインが出力端子である出力ノードN82に接続され
ている。
の回路で構成され、選択されたメモリセル14−01〜14−
n4…がビットライン11−1,11−２…を通して流し出す電
流量の変化をビットライン電圧の変化に変換し、その電
圧を増幅して出力する回路である。センス増幅回路80−
１は、NMOS及びＰ型MOSトランジスタ（以下、PMOSとい
う）からなる相補型MOSトランジスタ（以下、CMOSとい
う）で構成され、反転増幅器を構成する第１のトランジ
スタであるNMOS81及び第２のトランジスタであるNMOS82
と、第１の負荷であるPMOS83及び第２の負荷であるPMOS
84とを備えている。第２の電源電位であるグランドと第
１の電源電位である電源電位Vccとの間に、NMOS81及びP
MOS83が直列接続され、データバス70−１に接続された
入力ノードN80と電源電位Vccとの間に、NMOS82及びPMOS
84が直列接続されている。入力ノードN80はNMOS81のゲ
ートに接続され、そのドレイン側の反転増幅器出力ノー
ドN81がNMOS82のゲートに接続され、さらにそのNMOS82
のドレインが出力端子である出力ノードN82に接続され
ている。
このようなセンス増幅回路80−１では、選択メモリセ
ルがオフの場合、ノードN80とN81の電位差がNMOS82のし
きい値となる状態で平衡している。つまり、NMOS82はオ
フのため、出力ノードN82には電位Vccが出力される。選
択メモリセルがオンの場合、ノードN80の電位が引下げ
られることによってノードN81の電位が上がり、NMOS82
がオンとなるため、出力ノードN82には、PMOS84が流す
電流とNMOS82及びメモリセルの直列オン抵抗とが平衡し
たところの電位が現れる。
ルがオフの場合、ノードN80とN81の電位差がNMOS82のし
きい値となる状態で平衡している。つまり、NMOS82はオ
フのため、出力ノードN82には電位Vccが出力される。選
択メモリセルがオンの場合、ノードN80の電位が引下げ
られることによってノードN81の電位が上がり、NMOS82
がオンとなるため、出力ノードN82には、PMOS84が流す
電流とNMOS82及びメモリセルの直列オン抵抗とが平衡し
たところの電位が現れる。
プルアップ回路90は、列ライン12−１〜12−３…をプ
ルアップする機能とビットライン11−1,11−２…をプル
アップする機能とを有しており、列アドレスデコーダ30
から出力される複数の第２の選択信号Y1〜Y3…をそれぞ
れ反転してその逆相選択信号１〜３…を出力する複
数のインバータ91−１〜91−３…を備えている。インバ
ータ91−１〜91−３…の出力側には、スイッチ手段であ
る列ラインプルアップ用のNMOS92−１〜92−３…のゲー
トがそれぞれ接続されている。NMOS92−１〜92−３…
は、そのソースまたはドレインが第１の内部生成定電圧
源100−１の出力ノードN101−１に共通接続され、その
ドレインまたはソースが列ライン12−１〜12−３…にそ
れぞれ接続されている。ビットライン11−1,11−２…に
は、そのビットラインプルアップ用のNMOS93−1,93−２
…のソースまたはドレインがそれぞれ接続され、そのド
レインまたはソースが第２の内部生成定電圧源102−２
の第１のノードである出力ノードN101−２に共通接続さ
れている。
ルアップする機能とビットライン11−1,11−２…をプル
アップする機能とを有しており、列アドレスデコーダ30
から出力される複数の第２の選択信号Y1〜Y3…をそれぞ
れ反転してその逆相選択信号１〜３…を出力する複
数のインバータ91−１〜91−３…を備えている。インバ
ータ91−１〜91−３…の出力側には、スイッチ手段であ
る列ラインプルアップ用のNMOS92−１〜92−３…のゲー
トがそれぞれ接続されている。NMOS92−１〜92−３…
は、そのソースまたはドレインが第１の内部生成定電圧
源100−１の出力ノードN101−１に共通接続され、その
ドレインまたはソースが列ライン12−１〜12−３…にそ
れぞれ接続されている。ビットライン11−1,11−２…に
は、そのビットラインプルアップ用のNMOS93−1,93−２
…のソースまたはドレインがそれぞれ接続され、そのド
レインまたはソースが第２の内部生成定電圧源102−２
の第１のノードである出力ノードN101−２に共通接続さ
れている。
第１と第２の内部生成定電圧源100−1,100−２は同一
の回路構成であり、読出し時におけるセンス増幅回路80
−1,80−２の入力電位とほぼ等しい電位を出力する回路
である。
の回路構成であり、読出し時におけるセンス増幅回路80
−1,80−２の入力電位とほぼ等しい電位を出力する回路
である。
第１の内部生成定電圧源100−１は、センス増幅回路8
0−1,80−２と同様にCMOSで構成され、反転増幅器を構
成するNMOS101−1,102−２、負荷用のPMOS103−１、及
び抵抗104−１を備えている。グランドと電源電位Vccと
の間には、NMOS101−１及びPMOS103−１が直列接続され
ると共に、抵抗104−１及びPMOS102−１が直列接続さ
れ、さらにNMOS101−１のゲートがNMOS102−１のソース
側出力ノード（反転増幅器の入力ノード）N101−１に接
続され、そのNMOS101−１のドレイン側ノード（反転増
幅器の出力ノード）N100−１がNMOS102−１のゲートに
接続されている。PMOS103−１及びNMOS101−1,102−12
の接続関係は、センス増幅回路80−1,80−２を構成する
PMOS83及びNMOS81,82の接続関係と同じであるので、PMO
S103−１とNMOS101−１のディメンジョン比を、PMOS83
とNMOS81のディメンジョン比と同じにしておけば、出力
ノードN101−１に発生する電位は期待値Ｌの読出し時の
データバス70−1,70−２（またはビットライン11−1,11
−２）上の電位と定常状態において同一となる。抵抗10
4−１は、NMOS102−１のサブスレッショルド電流による
出力ノードN101−１の電位上昇を防止するための高抵抗
であり、MOSトランジスタで構成してもよい。
0−1,80−２と同様にCMOSで構成され、反転増幅器を構
成するNMOS101−1,102−２、負荷用のPMOS103−１、及
び抵抗104−１を備えている。グランドと電源電位Vccと
の間には、NMOS101−１及びPMOS103−１が直列接続され
ると共に、抵抗104−１及びPMOS102−１が直列接続さ
れ、さらにNMOS101−１のゲートがNMOS102−１のソース
側出力ノード（反転増幅器の入力ノード）N101−１に接
続され、そのNMOS101−１のドレイン側ノード（反転増
幅器の出力ノード）N100−１がNMOS102−１のゲートに
接続されている。PMOS103−１及びNMOS101−1,102−12
の接続関係は、センス増幅回路80−1,80−２を構成する
PMOS83及びNMOS81,82の接続関係と同じであるので、PMO
S103−１とNMOS101−１のディメンジョン比を、PMOS83
とNMOS81のディメンジョン比と同じにしておけば、出力
ノードN101−１に発生する電位は期待値Ｌの読出し時の
データバス70−1,70−２（またはビットライン11−1,11
−２）上の電位と定常状態において同一となる。抵抗10
4−１は、NMOS102−１のサブスレッショルド電流による
出力ノードN101−１の電位上昇を防止するための高抵抗
であり、MOSトランジスタで構成してもよい。
第２の内部生成定電圧源100−２は、第１の内部生成
定電圧源100−１と同様に、第３のトランジスタであるN
MOS101−２、第４のトランジスタであるNMOS102−２、
及び第３の負荷であるPMOS103−２からなる反転増幅器
と、抵抗104−２とで構成されているため、その出力ノ
ード（反転増幅器の入力ノード）N101−２と第１の内部
生成定電圧源100−１の出力ノードN101−１とは、定常
状態において同電位である。この出力ノードN101−２
は、例えば電位Vcc/2であり、プルアップ回路90内のNMO
S93−1,93−２…のドレインまたはソースに共通接続さ
れ、そのNMOS93−1,93−２…のゲートが反転増幅器の第
２のノードである出力ノードN100−２に共通接続されて
いる。出力ノードN100−２は、例えばNMOSのしきい値電
圧に相当する制御電位になっている。
定電圧源100−１と同様に、第３のトランジスタであるN
MOS101−２、第４のトランジスタであるNMOS102−２、
及び第３の負荷であるPMOS103−２からなる反転増幅器
と、抵抗104−２とで構成されているため、その出力ノ
ード（反転増幅器の入力ノード）N101−２と第１の内部
生成定電圧源100−１の出力ノードN101−１とは、定常
状態において同電位である。この出力ノードN101−２
は、例えば電位Vcc/2であり、プルアップ回路90内のNMO
S93−1,93−２…のドレインまたはソースに共通接続さ
れ、そのNMOS93−1,93−２…のゲートが反転増幅器の第
２のノードである出力ノードN100−２に共通接続されて
いる。出力ノードN100−２は、例えばNMOSのしきい値電
圧に相当する制御電位になっている。
以上のように構成される読出し専用メモリ回路の動作
を説明する。なお、動作説明を簡潔にするため、例えば
メモリセル14−01,14−02,14−11,14−12のデータ書込
み状態を第２図の動作説明時と同じとし、それらのメモ
リセル14−01,14−12の選択も全く同じ順番で行う。
を説明する。なお、動作説明を簡潔にするため、例えば
メモリセル14−01,14−02,14−11,14−12のデータ書込
み状態を第２図の動作説明時と同じとし、それらのメモ
リセル14−01,14−12の選択も全く同じ順番で行う。
まず、選択信号Y3,X1がVccレベル、他の選択信号Y1,Y
2,X2〜Xnがグランドレベルであるとする。この時、逆相
選択信号1,２はVccレベル、３はグランドレベル
である。NMOS41−1,41−2,42−1,42−２がオフ、NMOS92
−1,92−２がオンとなるため、非選択の列ライン12−1,
12−２及びビットライン11−１のうち、列ライン12−1,
12−２は内部生成定電圧源100−１と同電位となる。つ
まり、内部生成定電圧源100−１の出力電位は、期待値
Ｌの読出し時のビットライン電位V2aと同じであるか
ら、列ライン12−1,12−２の電位はV2aにプルアップさ
れる。ここで、NMOS93−1,93−２はスイッチング動作を
せずに常時オン状態であるから、全ビットライン93−1,
93−２…はセンス電圧近くに常時バイアスされている。
2,X2〜Xnがグランドレベルであるとする。この時、逆相
選択信号1,２はVccレベル、３はグランドレベル
である。NMOS41−1,41−2,42−1,42−２がオフ、NMOS92
−1,92−２がオンとなるため、非選択の列ライン12−1,
12−２及びビットライン11−１のうち、列ライン12−1,
12−２は内部生成定電圧源100−１と同電位となる。つ
まり、内部生成定電圧源100−１の出力電位は、期待値
Ｌの読出し時のビットライン電位V2aと同じであるか
ら、列ライン12−1,12−２の電位はV2aにプルアップさ
れる。ここで、NMOS93−1,93−２はスイッチング動作を
せずに常時オン状態であるから、全ビットライン93−1,
93−２…はセンス電圧近くに常時バイアスされている。
次に、選択信号Y3がグランドレベル、Y2がVccレベル
となり、メモリセル14−12の読出しに移った時、選択さ
れた列ライン12−２は、NMOS42−２がオン、NMOS92−２
がグランドレベルの逆相選択信号２でオフすることか
ら、グランド電位となる。非選択の列ライン12−１は、
NMOS92−１がオン、NMOS42−１がオフのままであるか
ら、非選択時の電位V2aを維持する。ビットライン11−
１は、NMOS41−１がオフ、NMOS41−２がオンであるた
め、センス電圧付近を基準として、センス増幅回路80−
１が流込む電流とメモリセル14−12が流す電流とが平衡
したところの電位V3aとなる。この時、非選択の列ライ
ン12−１の電位V2aと選択されたビットライン11−１の
電位V3aとの間に電位差が生じると、メモリセル14−11
を介して漏れ電流が生じる。しかし、第２図で説明した
ように、メモリセル14−11のドレイン・ソース間電圧は
100mW程度であるので、漏れ電流は選択されたメモリセ
ル14−12の電流に対して十分に小さいため、無視でき
る。
となり、メモリセル14−12の読出しに移った時、選択さ
れた列ライン12−２は、NMOS42−２がオン、NMOS92−２
がグランドレベルの逆相選択信号２でオフすることか
ら、グランド電位となる。非選択の列ライン12−１は、
NMOS92−１がオン、NMOS42−１がオフのままであるか
ら、非選択時の電位V2aを維持する。ビットライン11−
１は、NMOS41−１がオフ、NMOS41−２がオンであるた
め、センス電圧付近を基準として、センス増幅回路80−
１が流込む電流とメモリセル14−12が流す電流とが平衡
したところの電位V3aとなる。この時、非選択の列ライ
ン12−１の電位V2aと選択されたビットライン11−１の
電位V3aとの間に電位差が生じると、メモリセル14−11
を介して漏れ電流が生じる。しかし、第２図で説明した
ように、メモリセル14−11のドレイン・ソース間電圧は
100mW程度であるので、漏れ電流は選択されたメモリセ
ル14−12の電流に対して十分に小さいため、無視でき
る。
次に、選択信号X0,Y1がVccレベル、他の選択信号X1〜
Xn,Y2,Y3がグランドレベルとなってメモリセル14−01の
読出しに移った時、選択された列ライン12−１は、NMOS
42−１がオン、グランドレベルの逆相選択信号１によ
りNMOS92−１がオフなので、グランド電位となる。非選
択となった列ライン12−２は、NMOS42−２がオフ、Vcc
レベルの逆相選択信号２によりNMOS92−２がオンであ
るため、内部生成定電圧源100−１の出力ノードN101−
１と電気的に接続されて電位V2aとなる。選択されたメ
モリセル14−01はしきい値がVccより高いため、電流パ
スのなくなったビットライン11−１は期待値Ｌの読出し
時の電位V2aとなる。
Xn,Y2,Y3がグランドレベルとなってメモリセル14−01の
読出しに移った時、選択された列ライン12−１は、NMOS
42−１がオン、グランドレベルの逆相選択信号１によ
りNMOS92−１がオフなので、グランド電位となる。非選
択となった列ライン12−２は、NMOS42−２がオフ、Vcc
レベルの逆相選択信号２によりNMOS92−２がオンであ
るため、内部生成定電圧源100−１の出力ノードN101−
１と電気的に接続されて電位V2aとなる。選択されたメ
モリセル14−01はしきい値がVccより高いため、電流パ
スのなくなったビットライン11−１は期待値Ｌの読出し
時の電位V2aとなる。
本実施例では、次のような利点を有している。
内部生成定電圧源100−２は電流の流出がない場合、
つまりメモリセル14−01…がオンしない場合、ノードN1
00−２とノードN101−２の電位差がNMOS102−２のしき
い値電圧となっている。NMOS102−２はゲート電圧の変
化に対して２乗の電流を流すため、その相互コンダクタ
ンスgmを大きくしておくことにより、ノードN101−２か
ら多少の電流の流出があっても、ノードN100−２の電位
がほとんど変化しない。また、前述したように、期待値
Ｈの読出し時と期待値Ｌの読出し時のビットラインの電
位振幅は、通常の100mW程度であるため、NMOS93−1,93
−２…のしきい値電圧がNMOS102−２のしきい値電圧と
同じであれば、しきい値近傍の微少電流領域で動作す
る。つまり、本実施例の回路では、ビットラインバイア
ス用のノードN101−２と各ビットライン11−1,11−２と
が、NMOS93−1,93−２…の高抵抗手段（メモリセルのオ
ン抵抗の10倍程度の抵抗値を有している）で接続され、
そのビットライン11−1,11−２…を常時センス電圧近傍
にバイアスしている。なお、選択されたメモリセル14−
01…の期待値がＨの場合、ノードN101−２から、選択さ
れたビットラインに電流リークが存在することになる
が、前述した理由に加えて、NMOS93−1,93−２のgmを小
さく設定することにより、センス電流に対して無視でき
る程度に小さくできる。
つまりメモリセル14−01…がオンしない場合、ノードN1
00−２とノードN101−２の電位差がNMOS102−２のしき
い値電圧となっている。NMOS102−２はゲート電圧の変
化に対して２乗の電流を流すため、その相互コンダクタ
ンスgmを大きくしておくことにより、ノードN101−２か
ら多少の電流の流出があっても、ノードN100−２の電位
がほとんど変化しない。また、前述したように、期待値
Ｈの読出し時と期待値Ｌの読出し時のビットラインの電
位振幅は、通常の100mW程度であるため、NMOS93−1,93
−２…のしきい値電圧がNMOS102−２のしきい値電圧と
同じであれば、しきい値近傍の微少電流領域で動作す
る。つまり、本実施例の回路では、ビットラインバイア
ス用のノードN101−２と各ビットライン11−1,11−２と
が、NMOS93−1,93−２…の高抵抗手段（メモリセルのオ
ン抵抗の10倍程度の抵抗値を有している）で接続され、
そのビットライン11−1,11−２…を常時センス電圧近傍
にバイアスしている。なお、選択されたメモリセル14−
01…の期待値がＨの場合、ノードN101−２から、選択さ
れたビットラインに電流リークが存在することになる
が、前述した理由に加えて、NMOS93−1,93−２のgmを小
さく設定することにより、センス電流に対して無視でき
る程度に小さくできる。
このように、本実施例では、第２図の利点を持たせつ
つ、１ビットラインにつき１個のNMOS93−1,93−２…で
ビットラインプルアップ用の高抵抗手段を実現したの
で、ゲート信号線が共通化できると共に、その高抵抗手
段のパターン配置が容易になり、その占有面積を小さく
できる。また、高抵抗手段を用いることにより、センス
増幅回路80−1,80−２の感度も向上する。
つ、１ビットラインにつき１個のNMOS93−1,93−２…で
ビットラインプルアップ用の高抵抗手段を実現したの
で、ゲート信号線が共通化できると共に、その高抵抗手
段のパターン配置が容易になり、その占有面積を小さく
できる。また、高抵抗手段を用いることにより、センス
増幅回路80−1,80−２の感度も向上する。
なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。
形が可能である。その変形例としては、例えば次のよう
なものがある。
（１） 上記実施例では、列ライン用の内部生成定電圧
源100−１とビットライン用の内部生成定電圧源100−２
とは別電源とした。これは、列ライン12−１…切換え時
の充放電電流により、列ライン用の内部生成定電圧源10
0−１の出力電圧が過渡的に変動する可能があり、その
電圧変動がビットライン11−１…に伝達することを防止
するためである。
源100−１とビットライン用の内部生成定電圧源100−２
とは別電源とした。これは、列ライン12−１…切換え時
の充放電電流により、列ライン用の内部生成定電圧源10
0−１の出力電圧が過渡的に変動する可能があり、その
電圧変動がビットライン11−１…に伝達することを防止
するためである。
しかし、２つの内部生成定電圧源100−1,100−２は同
一回路構成であり、定常的には同一電圧出力するため、
単一電源とすることも可能であり、それによって回路構
成の簡単化が図れる。
一回路構成であり、定常的には同一電圧出力するため、
単一電源とすることも可能であり、それによって回路構
成の簡単化が図れる。
（２） プルアップ回路90は、他のトランジスタ等で構
成してもよい。例えば、ビットラインプルアップ用のNM
OS93−1,93−２…は、ゲート電位をコントロールするこ
とによってPMOSに置き換えることも可能である。
成してもよい。例えば、ビットラインプルアップ用のNM
OS93−1,93−２…は、ゲート電位をコントロールするこ
とによってPMOSに置き換えることも可能である。
（３） 第１図のセンス増幅回路S80−1,80−２及び内
部生成定電圧源100−1,100−２は、CMOSで構成している
が、エンハンスメント型／デプレッション型MOSトラン
ジスタ（E/D MOSという）等の素子で回路を構成しても
よい。例えば、E/D MOSで構成する場合は、センス増幅
回路80−1,80−２及び内部生成定電圧源100−1,100−２
内の負荷用PMOS84,103−1,103−２をゲート・ソースを
結合したデプレッション型MOSトランジスタに置き換え
ればよい。
部生成定電圧源100−1,100−２は、CMOSで構成している
が、エンハンスメント型／デプレッション型MOSトラン
ジスタ（E/D MOSという）等の素子で回路を構成しても
よい。例えば、E/D MOSで構成する場合は、センス増幅
回路80−1,80−２及び内部生成定電圧源100−1,100−２
内の負荷用PMOS84,103−1,103−２をゲート・ソースを
結合したデプレッション型MOSトランジスタに置き換え
ればよい。
（４） 本発明は、センス回路方式に何ら制約をもたな
いため、ダミーセル等を用いた他のセンス回路を有する
ROMに適用したり、さらにはマスクROMや、電気的再書込
み可能なPROM（EEPROM）等の他のROMに適用することも
可能である。
いため、ダミーセル等を用いた他のセンス回路を有する
ROMに適用したり、さらにはマスクROMや、電気的再書込
み可能なPROM（EEPROM）等の他のROMに適用することも
可能である。
（発明の効果） 以上詳細に説明したように、請求項１の発明によれ
ば、読出し選択された列ラインのスイッチ手段がオフ状
態になると共に、非選択の列ラインの全てのスイッチ手
段がオン状態になるので、選択された列ラインは第１の
電源手段から完全に切り離されて完全にグランド電位等
の一定電位となる。そのため、読出し速度及び読出しマ
ージンが向上する。
ば、読出し選択された列ラインのスイッチ手段がオフ状
態になると共に、非選択の列ラインの全てのスイッチ手
段がオン状態になるので、選択された列ラインは第１の
電源手段から完全に切り離されて完全にグランド電位等
の一定電位となる。そのため、読出し速度及び読出しマ
ージンが向上する。
このような効果を有するばかりか、ビットラインプル
アップ用のトランジスタを、第２の電源手段と各ビット
ラインとの間に接続したので、そのトランジスタをしき
い値近傍の微少電流領域で動作させ、高抵抗手段として
機能させることにより、ビットラインを常時センス電圧
近傍にバイアスすることができる。そのため、ビットラ
インプルアップ回路のパターン配置や製造工程が容易に
なり、その回路の占有面積を小さくできる。
アップ用のトランジスタを、第２の電源手段と各ビット
ラインとの間に接続したので、そのトランジスタをしき
い値近傍の微少電流領域で動作させ、高抵抗手段として
機能させることにより、ビットラインを常時センス電圧
近傍にバイアスすることができる。そのため、ビットラ
インプルアップ回路のパターン配置や製造工程が容易に
なり、その回路の占有面積を小さくできる。
請求項２の発明では、第１及び第２の電源手段を単一
の電源手段で構成したので、回路構成が簡単になる。
の電源手段で構成したので、回路構成が簡単になる。
請求項３の発明では、第２の電源手段の回路構成を、
センス増幅回路の回路構成と相似接続の回路（即ち、セ
ンス増幅回路における第１の負荷、第１のトランジス
タ、第２のトランジスタが、それぞれ第２の電源手段の
第３の負荷、第３のトランジスタ、第４のトランジスタ
に相当）としているため、第２の電源手段の第１のノー
ドにおけるセンス増幅回路の入力電位とほぼ等しい電
位、及び第２のノードにおける該第１のノードよりもト
ランジスタのしきい値分だけ高い電位を容易に生成する
ことができる。
センス増幅回路の回路構成と相似接続の回路（即ち、セ
ンス増幅回路における第１の負荷、第１のトランジス
タ、第２のトランジスタが、それぞれ第２の電源手段の
第３の負荷、第３のトランジスタ、第４のトランジスタ
に相当）としているため、第２の電源手段の第１のノー
ドにおけるセンス増幅回路の入力電位とほぼ等しい電
位、及び第２のノードにおける該第１のノードよりもト
ランジスタのしきい値分だけ高い電位を容易に生成する
ことができる。
第１図は本発明の実施例を示す読出し専用メモリ回路の
概略構成図、第２図は従来の読出し専用メモリ回路の概
略構成図である。 10……メモリセルマトリクス、11−1,11−２……ビット
ライン、12−１〜12−３……列ライン、13−０〜13−ｎ
……行ライン、14−01〜14−n4……メモリセル、20……
行アドレスデコーダ、30……列アドレスデコーダ、40…
…マルチプレクサ、70−1,70−２……データバス、80−
1,80−２……センス増幅回路、90……プルアップ回路、
92−１〜92−3,93−1,93−２……NMOS、100−1,100−２
……第1,第２の内部生成定電圧源。
概略構成図、第２図は従来の読出し専用メモリ回路の概
略構成図である。 10……メモリセルマトリクス、11−1,11−２……ビット
ライン、12−１〜12−３……列ライン、13−０〜13−ｎ
……行ライン、14−01〜14−n4……メモリセル、20……
行アドレスデコーダ、30……列アドレスデコーダ、40…
…マルチプレクサ、70−1,70−２……データバス、80−
1,80−２……センス増幅回路、90……プルアップ回路、
92−１〜92−3,93−1,93−２……NMOS、100−1,100−２
……第1,第２の内部生成定電圧源。
Claims (3)
- 【請求項１】交互に配置された複数のビットライン及び
列ラインと、 前記ビットライン及び列ラインにほぼ直交して配置され
た複数の行ラインと、 前記各列ラインとビットラインとの間にそれぞれ接続さ
れ、ゲート電極が前記各行ラインにそれぞれ接続された
複数のメモリセルと、 第１の選択信号を出力して前記行ラインを選択する第１
の選択手段と、 第２の選択信号を出力して前記複数の列ラインのうちの
少なくとも１つの列ラインとその列ラインに隣接する前
記ビットラインを同時に選択する第２の選択手段と、 前記各行ラインに接続され、前記第２の選択信号に応答
してスイッチングするスイッチ手段と、 選択された前記ビットライン上の信号を検出してそれを
増幅するセンス増幅回路とを、 備えた読出し専用メモリ回路において、 前記スイッチ手段に接続され、読出し時における前記セ
ンス増幅回路の入力電位とほぼ等しい電位を出力する第
１の電源手段と、 読出し時における前記センス増幅回路の入力電位とほぼ
等しい電位を出力する第１のノードと、制御電位を出力
する第２のノードとを備えた第２の電源手段と、 前記第１のノードと前記各ビットラインとの間に接続さ
れ、前記制御電位によりゲート制御されるトランジスタ
とを設け、 前記制御電位は前記第１のノードが出力する電位よりも
前記トランジスタのしきい値分高い電位であることを特
徴とする読出し専用メモリ回路。 - 【請求項２】請求項１記載の読出し専用メモリ回路にお
いて、 前記第１及び第２の電源手段は、単一の電源手段で構成
した読出し専用メモリ回路。 - 【請求項３】請求項１記載の読出し専用メモリ回路にお
いて、 前記センス増幅回路は、第１の電源電位と第２の電源電
位との間に直列接続された第１の負荷及び第１のトラン
ジスタと、前記第１の電源電位と前記ビットラインとの
間に直列接続された第２の負荷及び第２のトランジスタ
と、前記第２の負荷及び前記第２のトランジスタとの接
続点に設けられた出力端子とからなり、前記第１の負荷
と前記第１のトランジスタとの接続点に前記第２のトラ
ンジスタの制御電極が接続され、前記ビットラインに前
記第１のトランジスタの制御電極が接続されてなり、 前記第２の電源手段は、前記第１の電源電位と前記第２
の電源電位との間に直列接続された第３の負荷及び第３
のトランジスタと、前記第１の電源電位と前記第１のノ
ードとの間に直列接続された第４のトランジスタとから
なり、前記第１のノードに前記第３のトランジスタの制
御電極が接続され、前記第３の負荷と前記第３のトラン
ジスタとの接続点に前記第４のトランジスタの制御電極
が接続されてなることを特徴とする読出し専用メモリ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080189A JP2603715B2 (ja) | 1989-02-09 | 1989-02-09 | 読出し専用メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080189A JP2603715B2 (ja) | 1989-02-09 | 1989-02-09 | 読出し専用メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02210694A JPH02210694A (ja) | 1990-08-22 |
| JP2603715B2 true JP2603715B2 (ja) | 1997-04-23 |
Family
ID=12313783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3080189A Expired - Fee Related JP2603715B2 (ja) | 1989-02-09 | 1989-02-09 | 読出し専用メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2603715B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0601207B1 (en) * | 1992-06-29 | 1998-12-23 | Oki Electric Industry Company, Limited | Data read method and read only memory circuit |
| US5473560A (en) * | 1992-06-29 | 1995-12-05 | Oki Electric Industry Co., Ltd. | Method of reading data and read-only memory circuit |
| DE69325667T2 (de) * | 1993-05-28 | 2000-02-10 | Macronix Int Co Ltd | Schneller flash-eprom-programmierungs- und vorprogrammierungsschaltungsentwurf |
| US5563823A (en) * | 1993-08-31 | 1996-10-08 | Macronix International Co., Ltd. | Fast FLASH EPROM programming and pre-programming circuit design |
| JP3970402B2 (ja) * | 1998-01-12 | 2007-09-05 | 沖電気工業株式会社 | 不揮発性半導体記憶装置およびそのデ−タ読みだし方法 |
| JP3280915B2 (ja) | 1998-08-13 | 2002-05-13 | 沖電気工業株式会社 | 不揮発性半導体記憶装置 |
| JP3699886B2 (ja) | 2000-07-14 | 2005-09-28 | 沖電気工業株式会社 | 半導体記憶回路 |
| JP3596808B2 (ja) | 2000-08-10 | 2004-12-02 | 沖電気工業株式会社 | 不揮発性半導体記憶装置 |
| JP3519676B2 (ja) | 2000-08-10 | 2004-04-19 | 沖電気工業株式会社 | 不揮発性半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62249477A (ja) * | 1986-04-23 | 1987-10-30 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
-
1989
- 1989-02-09 JP JP3080189A patent/JP2603715B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02210694A (ja) | 1990-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |