JP3280915B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】この発明は不揮発性半導体記
憶装置に関するもので、詳しくは、不揮発性半導体記憶
装置の読み出し方法を工夫したメモリマトリックスの配
列構造に関するものである。

【０００２】

【従来の技術】半導体記憶装置において、３値以上の記
憶状態の設定可能なメモリセルを一般的に多値セルと呼
ぶ。例えば、メモリセルトランジスタにおいて４つの電
流値を設定可能にすることにより２ビットの情報が記憶
可能にした多値セルは、１ビットの情報が記憶可能な通
常のメモリセルに対し、セル面積が実効的に２分の１に
相当するコスト上の長所を持つ。しかし多値セルは複数
の記憶状態を有するため、各々の状態における特性値の
間隔が通常のメモリセルに比べ小さくなる。それゆえ、
メモリセルの製造上の仕上がり寸法の変動に起因して、
メモリセルが不良になる確率が高くなる。以上のことよ
り、多値セルの配列構造を決定する上で重要な点は、第
一に選択された状態のメモリセルの各端子に印加する電
圧を、メモリセルの配列場所に依存せず印加する事であ
る。第二に、センスアンプが検出する電流の寄生電流
を、可能な限り小さくすることが望ましい。ここで寄生
電流とは、選択セル以外の隣接セルに記憶されたデータ
に依存する電流である。特許公報特開平6-318683には、
寄生電流を回避した多値セルの配列構造が開示されてい
る。この配列構造によれば、寄生電流の流入を防止する
為に、列方向に配置されたメモリセルを８個毎に電気的
に分離されている。電気的に分離された８個のメモリセ
ルは、選択状態の場合のみ主ビット線及び主グランド線
と接続される。非選択状態の場合、電気的に分離された
８個のメモリセルは、主ビット線及び主グランド線から
電気的に切り離され、フローティング状態となる。しか
しながら、メモリセルの列を８個毎に電気的に分離する
と、メモリセル配列の面積は大きくなる。例えば、メモ
リセル１個分に相当する大きさで電気的分離手段を構成
した場合、メモリ配列は12.5％大きくなる。また、非選
択の主ビット線と主グランド線をフロートにしたことに
起因して、アクセスタイムが遅れるという問題もあっ
た。

【０００３】

【発明が解決しようとする課題】この発明の目的は、電
気的分離手段を用いずに寄生電流を可能な限り小さくす
ることができる不揮発性半導体記憶装置を提供すること
にある。この発明の他の目的は、選択された行線上の非
選択メモリセルが選択列線に接続されることを可能な限
り回避した不揮発性半導体記憶装置を提供することにあ
る。

【０００４】

【課題を解決するための手段】この発明では、ソースお
よびドレインが直列に接続され、ゲートがワード線に接
続された複数のメモリセルトランジスタを有する複数の
メモリセル行と、メモリセルトランジスタのソース・ド
レイン間の接続点を列方向に接続する複数の列線と、こ
の列線に所定の電位を供給する電源線と、列線の電位レ
ベルもしくは前記列線に流れる電流を検知するセンスア
ンプとを有する不揮発性半導体記憶装置において、セン
スアンプは第１のセンスアンプと第２のセンスアンプと
から構成される。そして、この発明の不揮発性半導体記
憶装置は、同一メモリセル行で所定数のメモリセルだけ
離間した２つの選択されたメモリセルの一方の端子に接
続された列線と、第１および第２のセンスアンプとをそ
れぞれ接続するセンス列線選択手段と、選択された２つ
のメモリセルの他方の端子に接続された列線と前記電源
線とを接続する電源供給列線選択手段とを有し、センス
列線選択手段によって規定された選択されたメモリセル
から第１または第２のセンスアンプまでの配線経路の抵
抗値が、所定数のメモリセルの抵抗値よりも小さくなっ
ている。

【０００５】

【発明の実施の形態】図１はこの発明の第１の実施例の
不揮発性半導体記憶装置を示す回路図である。複数の多
値マスクROMのメモリセルM1、M2、M3．．．は、N型MOS
トランジスタにより構成されている。これらのトランジ
スタは図１に示されるように各々のソース／ドレイン同
士を直列に接続されている。これらのトランジスタのゲ
ートは共通のワード線WL0、WL1、WL2．．．に接続され
てメモリセルの行を構成する。トランジスタのソース／
ドレインの結合点を第１図に示されるようにメモリセル
の行に直交する形で接続した配線が列線である。列線は
副電源線SVL0、SVL1、SVL2．．．と副ビット線SBL0、SB
L1、SBL2．．．で構成される。副電源線と副ビット線と
は交互に配置されている。複数のメモリセルの行で一つ
のセグメント１１が構成される。複数のセグメント１
０，１１，１２．．．が複数の主ビット線で接続され、
メモリマトリックスが構成される。各セグメント１０，
１１，１２．．．のワード線WL0、WL1、WL2．．．は共
通に接続されている。副電源線と交互に配置される副ビ
ット線SBL0、SBL1,SBL2．．．の内、偶数の副ビット線S
BL0、SBL2、SBL4．．．は、ソース選択線SS2により選択
されるソース選択トランジスタSS02、SS12、SS22．．．
を介して各々主ビット線MBL0、MBL1、MBL2．．．に接続
される。同様に、奇数の副ビット線SBL1、SBL3、SBL
5．．．は、ソース選択線SS3により選択されるソース選
択トランジスタSS03、SS13、SS23．．．を介して各々主
ビット線MBL0、MBL1、MBL2．．．に接続される。ソース
選択トランジスタSS03、SS13、SS23．．．は、メモリセ
ルM1、M2、M3．．．のトランジスタよりもON抵抗の小さ
なものが用いられる。一本の主ビット線MBL0に対して、
２本の副ビット線SBL0とSBL1が各々ソース選択トランジ
スタSS02とSS03を介して接続される。なお、ソース選択
線SS0、SS1、SS2．．．は、各セグメント１０、１１、
１２．．．に存在し、メモリマトリックスの中で一つだ
けが選択される。

【０００６】副電源線SVL0、SVL1、SVL2、SVL3はドレイ
ン選択線DS0、DS1、DS2、DS3により選択されるドレイン
選択トランジスタDS00、DS01、DS02、DS03を介して共通
の電源線PV1に接続される。ドレイン選択線DS0、DS1、D
S2、DS3は4本存在するため、副電源線SVL0、SVL1、SVL
2．．．４本のうちあらかじめ決められた副電源線が共
通の電源線PV1に接続するよう制御できる。すなわち、
副電源線SVL4I、SVL4i+1、SVL4i+2、SVL4i+3（iは０、
１、２．．．）は、各々ドレイン選択線DS0、DS1、DS
2、DS3により選択されるドレイン選択トランジスタDSi
0、DSi1、DSi2、DSi3により共通の電源線PV1に接続され
る。各セグメント１０、１１、１２．．．の電源線PV及
びドレイン選択線DS0、DS1、DS2、DS3はそれぞれ共通に
接続されている。この実施例においては、一つのメモリ
マトリックスに対し２つのセンスアンプA0、A1が接続さ
れている。この実施例ではセンスアンプに流れ込む電流
を検出する電流検出型センスアンプが用いられている
が、電圧検出型のセンスアンプも利用できる。主ビット
線MBL0、MBL1、MBL2．．．は列選択信号C0、C1、C
2．．．により選択されるマルチプレクサ１００を介し
て２つのセンスアンプA0、A1に接続される。マルチプレ
クサ１００は複数のトランスファトランジスタTr0、Tr
1、Ｔｒ２．．．から構成されている。トランスファト
ランジスタＴｒ０、Tr1、Tr2．．．は、主ビット線MBL
0、MBL1、MBL2．．．とセンスアンプA0、A1を接続す
る。トランスファトランジスタTr0、Tr1、Tr2．．．
は、メモリセルM1、M2、M3．．．のトランジスタよりも
ON抵抗の小さなものが用いられる。第１図のように列選
択信号C1が選択されたときは主ビット線MBL1、MBL2が各
々センスアンプA0、A1に接続される。同様に列選択信号
Cj（jは整数）が選択されたときは主ビット線MBLjがセ
ンスアンプA0に、主ビット線MBLj+1がセンスアンプA1に
各々接続される。

【０００７】以上説明した不揮発性半導体装置の動作方
法について説明する。まず列選択線C0、C1、C2．．．の
うちの一つが選択され、センスアンプA0とA1に主ビット
線MBL0、MBL1、MBL2．．．のうちの隣り合う2つが各々
接続される。セグメント１０、１１、１２．．．の各々
に２本ずつ存在するソース選択線SS0、SS1．．．のう
ち、メモリマトリックスの中で一つだけが"H"レベルと
なる。"H"レベルになったソース選択線SS2であったとす
ると、そのソース選択線SS2を有するセグメントは選択
されたことになる。選択されたセグメント内の副ビット
線SBL0、SBL1の一方、SBL2、SBL3の一方．．．が、主ビ
ット線MBL0、MBL1、MBL2．．．に対し一つずつ接続され
る。選択されたセグメント（１０、１１、１２．．．の
うちのひとつ）内のワード線WL0、WL1、WL2．．．の一
つが"H"レベルとなり、一行のメモリセルが選択され
る。選択された２本の副ビット線の外側に隣接する２つ
の副電源線が共通電源線PV1に接続されるようにドレイ
ン選択線が選択される。これにより、選択された行のメ
モリセルのうち、選択された２つの副ビット線とその両
外側の副電源線の間にある２つのメモリセルが各々２つ
のセンスアンプA0、A1に接続されたことになる。

【０００８】図２はソース選択線の信号及び列選択信号
を発生するデコーダを示すブロック図である。ソース選
択デコーダ２０は、ソース選択線アドレス信号２１を受
取り、ソース選択線SS0、SS1、SS2．．．のうち一つを
選択する（"H"レベルの信号を与える）。列選択デコー
ダ２２は、列選択アドレス信号２３を受け取り、列選択
信号C0、C1、C2．．．のうちの一つを"H"レベルにす
る。図３はドレイン選択線駆動回路の回路図である。図
３における信号MSB(SSi)は、図２で示したソース選択線
アドレス信号２１の最下位アドレス信号である。この最
下位アドレス信号MSB(SSi) は、同一セグメント(例えば
１１)内のソース選択線(例えばSS2、SS3)を切り替える
作用をする。また、信号MSB(Ci)は、列選択アドレス信
号２３の最下位アドレス信号である。図３に示すように
ドレイン選択線駆動回路は８つのNANDゲートから構成さ
れている。信号MSB(SSi) は第２及び第４のNANDゲート
３２、３４の一方の入力端子に入力される。信号MSB(SS
i)の反転信号MSB(SSi)/は、第１及び第３のNANDゲート
３１、３３の一方の入力端子に入力される。信号MSB(C
i) は第３及び第４のNANDゲート３３、３４の他方の入
力端子に入力される。信号MSB(Ci)の反転信号MSB(Ci)/
は、第１及び第２のNANDゲート３１、３２の他方の入力
端子に入力される。第１のNANDゲート３１の出力端子
は、第５および第８のNANDゲート３５、３８の一方の入
力端子に接続される。第２のNANDゲート３２の出力端子
は、第５のNANDゲート３５の他方の入力端子および第６
のNANDゲート３６の一方の入力端子に接続される。第３
のNANDゲート３３の出力端子は、第６のNANDゲート３６
の他方の入力端子および第７のNANDゲート３７の一方の
入力端子に接続される。第４のNANDゲート３４の出力端
子は、第７及び第８のNANDゲート３７、３８の他方の入
力端子に接続される。第５ないし第８のNANDゲート３５
〜３８の出力端子から各々ドレイン選択信号DS0〜DS3が
出力される。

【０００９】表１は図３に示したドレイン選択線駆動回
路の論理表である。

【表１】 この表からわかるように、４つのドレイン選択線DS0、D
S1、DS2、DS3のうちの連続した２つが選択される。この
選択によって、選択された副ビット線の両外側の副電源
線が選択されることになる。

【００１０】この実施例の不揮発性半導体記憶装置の動
作をわかりやすく説明するため、具体的に図１において
セグメント１１のメモリセルM6とM11を選択する場合を
例にとって説明する。まず列選択線C1を選択することに
より、センスアンプA0、A1は各々主ビット線MBL1、MBL2
に接続される。ソース選択線SS3を"H"レベルにすること
により、副ビット線SBL3とSBL5が選択され、主ビット線
MBL1、MBL2に接続される。このとき、副ビット線SBL1、
SBL7．．．も選択されるが、対応する主ビット線MBL0、
MBL2．．．が選択されていないため、実質上これらは選
択されていないことになる。列選択線C1及びソース選択
線SS1を選択したことにより、図３で示したドレイン選
択線駆動回路により、ドレイン選択線DS2とDS3が選択さ
れる。これにより、副電源線SVL3とSVL6は電源線PV1に
接続される。このとき、副電源線SVL2、SVL7も選択され
ている。この後ワード線WL1を選択することにより、メ
モリセルM6とM11を選択することができる。図４は上述
した例において、副電源線及び副ビット線に印加される
電圧を示した図である。この実施例のセンスアンプA0、
A1は低電圧バイアス型のセンスアンプであり、主ビット
線MBL1、MBL2には0.2V程度の低電圧を印加してメモリセ
ルよりセンスアンプに流れ込む電流を検出する。したが
って、選択された副ビット線SBL3、ＳＢＬ５及び選択メ
モリセルＭ６、M11のソース電圧も約0.2Vとなる。共通
電源線PV1には電源電圧3.3Vが印加されている。この実
施例では、ドレイン選択トランジスタDS02、DS03、DS1
2、DS13がN型MOSトランジスタで構成されているので、
これらのトランジスタのしきい値（約0.8V）だけ電圧レ
ベルが低下した約2.5V程度の電圧が選択された副ビット
線SVL2、SBL3、SVL6、SBL7に与えられる。したがって、
選択メモリセルのドレイン電圧も約2.5Vである。図４に
示すように、上述の選択状態では、寄生電流経路A、Bの
２つのが存在する。選択メモリセルのM6とM11に記憶さ
れたデータが同じ場合、即ちメモリセルM6、M11がとも
にON状態になるデータを保持している場合またはメモリ
セルM6、M11がともにOFF状態になるデータを保持してい
る場合、寄生電流経路Aの両端では等しい電位状態にな
るため、寄生電流iAは生じない。選択メモリセルM6、M1
1に記憶されたデータが異なる場合、即ちメモリセルM
6、M11の一方がON状態になるデータを保持し、他方がOF
F状態になるデータを保持している場合、寄生電流経路A
の両端で電圧差ΔVが発生し、寄生電流iAが生じる。選
択メモリセルM6とM11の間に存在する非選択メモリセルM
7〜M10のうち一つでもOFF状態になるデータを保持して
いれば寄生電流経路Aが遮断されるため寄生電流iAは発
生しない。つまり、寄生電流iAは保持データに依存して
発生するのであるが、ここでは寄生電流iAが発生する場
合(即ち最悪の場合)を考慮する。

【００１１】寄生電流iAは近似的に下記の様に表わされ
る。 iA ＜ ΔV/4R ＝ Δi(r/4R) （１） ΔV：M6とM11のソース端子間の電圧差 Δi：選択メモリセルM6とM11の電流差の最大値 r：センスアンプA0、A1から各選択メモリセルM6、M11の
ソース端子迄に存在する抵抗 R：メモリセルM7〜M10の１個分の抵抗の最小値 （１）の式は、メモリセルM7〜M10がすべてON状態にな
るデータを保持したと仮定した場合の式である。さて、
（１）の式よりメモリセルM7〜M10の抵抗の最小値Rに比
べ、センスアンプから各選択メモリセルM6、M11のソー
ス端子迄に存在する抵抗rを８分の１程度に小さくすれ
ば、寄生電流iAは選択メモリセルM6とM11の電流差の最
大値Δiの２４分の１以下となり無視できる値となる。
センスアンプA0、A1から各選択メモリセルM6、M11迄に
存在する抵抗を十分小さくするために、この実施例では
主ビット線と副ビット線に金属材料を使用している。さ
らに、ソース選択トランジスタSS03、SS13、SS23．．．
及びトランスファトランジスタTr0、Tr1、Tr2．．．
は、メモリセルM1、M2、M3．．．のトランジスタよりも
ON抵抗の小さなものが用いられている。このような構成
により、直列接続されたメモリセルM7〜M10の抵抗4Rよ
りも選択メモリセルM6、M11からセンスアンプA0、A1ま
での配線およびトランジスタの抵抗ｒは極めて小さな値
になる。選択メモリセルM6またはM11がON状態になるデ
ータを保持していた場合、メモリセルM6またはM11に電
流が流れ、副電源線SVL3またはSVL6の電圧レベルが低下
する。メモリセルM4、M5の両者またはメモリセルM12、M
13の両者がON状態になるデータを保持したと仮定した場
合、寄生電流経路Bの両端、即ち副電源線SVL2またはSVL
7と副電源線SVL3またはSVL6との間に電圧差が生じるた
め、寄生電流iBが発生する。しかし寄生電流iBが流れる
メモリセルM4,M5あるいはM12,M13は、その間にあるメモ
リセルM6〜M10に比べゲート―ソース間の電圧が小さい
ために実際に発生する寄生電流iBは無視できるほどに小
さい。また、もしメモリセルM4、M5あるいはM12、M13の
ペアのうち一つでもOFF状態になるデータを保持してい
たならば、寄生電流iBは流れないことになる。さらに、
ドレイン選択トランジスタにP型MOSトランジスタを使用
すれば、副電源線SVL2、SVL3、SVL6、SVL7の電圧レベル
は電源電圧に近いレベルとなりメモリトランジスタのM
4、M5あるいはM12、M13はカットオフの状態になり寄生
電流iBは発生しない。以上説明したように、この実施例
の不揮発性半導体記憶装置では、寄生電流が無視できる
ほどに小さい。

【００１２】また、不揮発性半導体装置では、列アドレ
スが変化した時にはビット線及び電源線の電位をメモリ
セルを通して放電しなければならない。上述の例では、
副ビット線SBL4及び副電源線SVL4、SVL5はメモリセルを
介して約列アドレスが変化したとき、上述の例では放電
しなければならないビット線又は電2.5Vから0.2Vまで放
電しなければならない。これらの副ビット線、副電源線
は容量が小さいため、セルを介しての放電に時間がかか
るものの、アクセスに影響を与えるほどではない。副ビ
ット線SBL3、SBL5は、主ビット線MBL1、MBL2に接続され
ている。主ビット線MBL1、MBL2及びこれらに接続された
副ビット線SBL3、SBL5は、センスアンプA0、A1から放電
されるために放電時間は短くてすむ。したがって放電時
間は短く、高速アクセスを実現出来る。さらに、この実
施例の不揮発性半導体装置では、列配線に寄生電流を回
避するための電気的分離手段を設けていない。したがっ
てメモリマトリックスのサイズを増加させずに、大容量
の不揮発性半導体装置を実現出来る。

【００１３】図５はこの発明の第２の実施例を示す要部
回路図である。第１の実施例は２層配線で主ビット線と
副ビット線等を実現していたが、第２の実施例では１層
配線でビット線等を構成した。なお、図５において図1
と同一部分には同一符号を付してその説明を省略する。
第２の実施例の不揮発性半導体記憶装置は、ドレイン選
択線DS0〜DS3およびトランジスタDS00、DS01,DS0
2．．．、 ワード線WL0、WL1、WL2．．．及びメモリセ
ルM0、M1、M2．．．は第１の実施例と同一である。第２
の実施例において、列配線は電源線VL0、VL1、VL
2．．．とビット線BL0、BL1、BL2．．．で構成され、こ
れらは交互に配置されている。なお、第１の実施例のよ
うなソース選択線SS0、SS1、SS2．．．およびトランジ
スタSS02、SS03、SS12．．．は第２の実施例では設けら
れていない。したがって、メモリアレイが複数からなる
セグメントにより構成されているイメージもこの実施例
ではない。ビット線BL0、BL1、BL2．．．は列選択信号C
0、C1、C2．．．の内の一つが選択されるとマルチプレ
クサ５００によって２本おきのビット線（例えば、列選
択信号C0がマルチプレクサ５００に入力されたときはビ
ット線BL0、BL2が選択される）が選択され、センスアン
プA0、A1に接続される。電源線VL0、VL1、VL2．．．は
ドレイン選択トランジスタDS00、DS01、DS02．．．を介
して共通電源線PV1に接続される。ドレイン選択トラン
ジスタDS00、DS01、DS02．．．は４個毎に同じドレイン
選択線DS0、DS1、DS2、DS3に接続されている。ドレイン
選択線DS0、DS1、DS2、DS3は表２に示した論理表に従い
２本が選択される。ここで、表２のMSB(Ci)は列選択信
号のデコーダに入力するアドレスの最下位アドレス信号
を表わし、2ndSB(Ci)は列選択信号のデコーダに入力す
るアドレスの最下位から２つ目の下位アドレス信号を表
わす。

【表２】 この表からわかるように、ドレイン選択線DS0、DS1、DS
2、DS3は図３で示したドレイン選択線駆動回路と同じ回
路で駆動することができる。ただし、図３における信号
MSB(SSi)、MSB(SSi)/は、信号MSB(Ci)、 MSB(Ci)/に、
信号MSB(Ci)、 MSB(Ci)/は、2ndSB(Ci)、2ndSB(Ci)/に
変更しなければならないのは言うまでもない。なお、選
択されなかった電源線、ビット線は全てフロートの状態
になる。

【００１４】この実施例の不揮発性半導体記憶装置の動
作を説明する。具体的に第５図においてメモリセルM6と
M11を選択する場合を例にとって説明する。まず列選択
線C3を選択することにより、センスアンプA0、A1は各々
ビット線BL3、BL5に接続される。列選択線C3を選択した
ことにより、信号MSB(Ci)、2ndSB(Ci)はともに"H"レベ
ルとなる（列選択線C3は4番目の信号であるので、列選
択信号の最下位アドレス、最下位から２番目のアドレス
とも"H"となる）。したがって表２に示した論理表に示
すように、ドレイン選択線DS2とDS3が選択される。これ
により、電源線VL3とVL6は電源線PV1に接続される。こ
のとき、電源線VL2、VL7も選択されている。この後ワー
ド線WL1を選択することにより、メモリセルM6とM11を選
択することができる。上述のような選択状態における寄
生電流の状態は、第１の実施例の場合とまったく同じで
あるため、その説明は省略する。

【００１５】図６はこの発明の第３の実施例の不揮発性
半導体記憶装置を示す部分回路図である。図1に示した
ように、第１の実施例ではセンスアンプA0とA1に接続さ
れる選択されたメモリセルの間には非選択メモリセルが
4つ存在した。これ対し、第３の実施例ではセンスアン
プA0とA1に接続される選択されたメモリセルの間には非
選択メモリセルが６つ存在する。以下、第3の実施例の
不揮発性半導体記憶装置の構成を説明する。なお、図１
と同様な構成については同一符号を付してその説明を省
略する。第３の実施例の不揮発性半導体記憶装置は、ド
レイン選択線DS0〜DS3およびトランジスタDS00、DS01,D
S02．．．、副電源線SVL0、SVL1、SVL2．．．、副ビッ
ト線SBL0、SBL1、SBL2．．．ワード線WL0、WL1、WL
2．．．及びメモリセルM0、M1、M2．．．は第１の実施
例と同一である。第３の実施例では、主ビット線MBL0、
MBL1、MBL2．．．は、副電源線SVL0、SVL1、SVL2．．．
に1対1で設けられている。ソース選択線SS0、SS1、SS
2．．．は各セグメント５０、５１、５２．．．に4本づ
つ設けられている。これにともない、ソース選択トラン
ジスタSS04、SS05、SS06．．．のゲートは４つおきにソ
ース選択線SS0、SS1、SS2．．．に接続される。主ビッ
ト線MBL0、MBL1、MBL2．．．と、副電源線SVL0、SVL1、
SVL2．．．はソース選択トランジスタSS04、SS05、SS0
6．．．を介して接続されている。主ビット線MBL0、MBL
1、MBL2．．．は、マルチプレクサ６００に接続され
る。マルチプレクサ６００は入力された列選択信号C0、
C1、C2．．．により主ビット線MBL0、MBL1、MBL2．．．
を２本あけて２つのセンスアンプA0、A1に接続する。

【００１６】図７は第３の実施例の不揮発性半導体装置
に用いられる列選択信号を発生するデコーダを示すブロ
ック図である。列選択デコーダ７０は、列選択アドレス
信号７１を受け取り、列選択信号C0、C1、C2．．．のう
ちの一つを"H"レベルにする。図８は第３の実施例の不
揮発性半導体装置に用いられるソース選択線駆動回路を
示す回路図である。図示していないが、図６で示す各セ
グメント６０、６１、６２．．．に各々図８で示すソー
ス選択線駆動回路が設けられている。図８における信号
MSB(Ci) は、図７で示した列選択アドレス信号７１の最
下位アドレス信号である。信号2ndSB(Ci)は、列選択ア
ドレス信号７１の最下位から２番目のアドレス信号であ
る。信号Segiは、セグメントを選択時に"H"レベル、非
選択時"L"レベルになる信号である。図８に示すよう
に、ドレイン選択線駆動回路は４つの３入力NANDゲート
７０〜７３と４つの２入力NANDゲート７４〜７７から構
成されている。信号MSB(Ci) は第２及び第４の３入力NA
NDゲート７１、７３の第１入力端子に入力される。信号
MSB(Ci)の反転信号MSB(Ci)/は、第１及び第３の３入力N
ANDゲート７０、７２の第１入力端子に入力される。信
号Segiは第１ないし第４の３入力NANDゲート７０〜７３
の第２入力端子に入力される。信号2ndSB(Ci) は第３及
び第４の３入力NANDゲート７２、７３の第３入力端子に
入力される。信号2ndSB(Ci)の反転信号2ndSB(Ci)/は、
第１及び第2の３入力NANDゲート７０、７１の第３入力
端子に入力される。第１の３入力NANDゲート７０の出力
端子は、第１および第４の２入力NANDゲート７４，７７
の一方の入力端子に接続される。第２の３入力NANDゲー
ト７１の出力端子は、第１の２入力NANDゲート７５の他
方の入力端子および第２の２入力NANDゲート７５の一方
の入力端子に接続される。第３の３入力NANDゲート７２
の出力端子は、第２の２入力NANDゲート７５の他方の入
力端子および第３の２入力NANDゲート７６の一方の入力
端子に接続される。第４の３入力NANDゲート７３の出力
端子は、第３及び第４の２入力NANDゲート７６、７７の
他方の入力端子に接続される。第１ないし第４の２入力
NANDゲート７４〜７７の出力端子から各々ソース選択信
号SS0〜SS3が出力される。表３は図８に示したソース選
択線駆動回路の論理表である。

【表３】 この表からわかるように、４つのソース選択線SS0、SS
1、SS2、SS3のうちの連続した２つ（SS3の次にはSS0と
いうように循環しているものと考えた場合）が選択され
る。第３の実施例の不揮発性半導体装置では、第１及び
第２の実施例とは異なったドレイン選択線駆動回路を用
いている。表４は第３の実施例のドレイン選択線駆動回
路の論理表である。

【表４】 この表からわかるように、ドレイン選択線駆動回路はド
レイン選択線DS0〜DS3から一本のみを駆動するよう作用
する。

【００１７】この実施例の不揮発性半導体記憶装置の動
作を説明するため、具体的に図６においてセグメント６
１のメモリセルM6とM13を選択する場合を例にとって説
明する。まず列選択線C3を選択することにより、センス
アンプA0、A1は各々主ビット線MBL3、MBL6に接続され
る。列選択線C3を選択したことにより、信号MSB(Ci)、2
ndSB(Ci)はともに"H"レベルとなる（列選択線C3は4番目
の信号であるので、列選択信号の最下位アドレス、最下
位から２番目のアドレスとも"H"となる）。したがっ
て、ドレイン選択線駆動回路は、表４に示すようにドレ
イン選択線DS3を"H"レベルにする。これにより、副電源
線SVL3とSVL7（実際には副電源線SVL11、SVL15．．．も
選択される）が選択され、電源線PV1に接続される。一
方、表３に示した論理表に示すように、ソース選択線駆
動回路はソース選択線SS6（ セグメント６０のSS2に対
応する）とSS7（ セグメント６０のSS3に対応する）を
選択する。これにより、主ビット線MBL3と副ビット線SB
L3及び主ビット線MBL7と副ビット線SBL7とがそれそれ接
続される。この後ワード線WL1を選択することにより、
メモリセルM6とM13を選択することができる。この実施
例では選択されたメモリセルM6、M13の両側の副電源線S
VL3、SVL7及び副ビット線SBL3、SBL7が選択される。選
択したメモリセルM6、M13と無関係に選択される副電源
線SVL11、SVL15．．．は、選択されたメモリセルから8
個以上非選択のメモリセルを介して接続されているた
め、寄生電流はほとんど無視できる。また、選択したメ
モリセルM6、M13間も６個の非選択メモリセルが存在す
るため、寄生電流はほとんど無視できる。

【００１８】図９はこの発明の第４の実施例の不揮発性
半導体記憶装置を示す要部回路図である。第４の実施例
では、センスアンプA0とA1に選択されたメモリセルの間
の非選択メモリセル数が６つである。また、第４の実施
例の不揮発性半導体記憶装置は１層配線構造を有してい
る。第４の実施例の不揮発性半導体記憶装置は、電源線
PV1、ドレイン選択線DS0〜DS3、ドレイン選択トランジ
スタDS00、DS01,DS02．．．、 ワード線WL0、WL1、WL
2．．．、メモリセルM0、M1、M2．．．、電源線VL0、VL
1、VL2．．．及びビット線BL0、BL1、BL2．．．の構成
は第２の実施例と同一である。したがって、メモリアレ
イが複数からなるセグメントにより構成されているイメ
ージも第４の実施例でもない。第４の実施例において、
列選択信号C0、C1、C2．．．の内の一つが選択されると
マルチプレクサ９００によって３本おきのビット線（例
えば、列選択信号C0がマルチプレクサ９００に入力され
たときはビット線BL0、BL3が選択される）が選択され、
センスアンプA0、A1に接続される。ドレイン選択線は、
図示しないドレイン選択駆動回路によって駆動される。
ドレイン選択線駆動回路は、第3の実施例と同じものを
第4の実施例でも用いている。したがって、ドレイン選
択線は表4にしたがって選択される。

【００１９】この実施例の不揮発性半導体記憶装置の動
作を説明するため、図９においてメモリセルM6とM13を
選択する場合を例にとって説明する。まず列選択線C3を
選択することにより、センスアンプA0、A1は各々ビット
線BL3、BL6に接続される。列選択線C3を選択したことに
より、信号MSB(Ci)、2ndSB(Ci)はともに"H"レベルとな
る（列選択線C3は4番目の信号であるので、列選択信号
の最下位アドレス、最下位から２番目のアドレスとも"
H"となる）。したがって、ドレイン選択線駆動回路は、
表４に示すようにドレイン選択線DS3を"H"レベルにす
る。これにより、電源線VL3とVL7（実際には電源線VL1
1、VL15．．．も選択される）が選択され、電源線PV1に
接続される。この後ワード線WL1を選択することによ
り、メモリセルM6とM13を選択することができる。この
実施例では選択されたメモリセルM6、M13の両側の電源
線VL3、VL7及びビット線BL3、BL7が選択される。選択し
たメモリセルM6、M13と無関係に選択される電源線VL1
1、VL15．．．は、選択されたメモリセルから8個以上非
選択のメモリセルを介して接続されているため、寄生電
流はほとんど無視できる。また、選択したメモリセルM
6、M13間も６個の非選択メモリセルが存在するため、寄
生電流はほとんど無視できる。

【００２０】図１０はこの発明の第５の実施例の不揮発
性半導体記憶装置を示す要部回路図である。第５の実施
例では、センスアンプA0とA1に選択されたメモリセルの
間の非選択メモリセル数が３つである。また、第５の実
施例の不揮発性半導体記憶装置は２層配線構造を有して
いる。第５の実施例の不揮発性半導体記憶装置は、電源
線PV1、ワード線WL0、WL1、WL2．．．、メモリセルM0、
M1、M2．．．、ドレイン選択線DS0〜DS3、ドレイン選択
トランジスタDS00、DS01、DS02．．．、ソース選択線SS
0、SS1、SS2．．．及びソース選択トランジスタSS04、S
S05、SS06．．． の構成は第３の実施例と同一である。
第５の実施例の特徴的な部分は、列線SCL1、SCL2、SCL
3．．．（第３の実施例の副電源線SVL1、SVL2、SVL
3．．．及副ビット線SBL1、SBL2、SBL3．．．に相当 ）
と主ビット線MBL1、MBL2、MBL3．．．及び電源線PV1と
の接続状態にある。これに伴い、列線SCL1、SCL2、SCL
3．．．４本に対し１本の割合で主ビット線MBL1、MBL
2、MBL3．．．が設けられている。列線のうち最初の４
本の列線SCL1〜SCL4は、ドレイン選択トランジスタDS00
〜DS03をそれぞれ介して電源線PV1に接続される。５番
目の列線SCL5は電源線PV1には接続されない。続く４本
の列線SCL6〜SCL9はドレイン選択トランジスタDS10〜DS
13をそれぞれ介して電源線PV1に接続される。ここで列
線SCL9はさらに選択トランジスタDS20を介して電源線PV
1に接続される。続く3本の列線SCL10〜SCL12はドレイン
選択トランジスタDS21〜DS23をそれぞれ介して電源線PV
1に接続される。以降、上述の繰り返しが行われてい
る。最初の列線SCL1は、主ビット線には接続されない。
列線SCL2〜SCL5は、それぞれソース選択トランジスタSS
04〜SS07を介して主ビット線MBL0に接続される。列線SC
L5はソース選択トランジスタSS14を介して主ビット線MB
L1にも接続される。列線SCL6〜SCL8は、それぞれソース
選択トランジスタSS15〜SS17を介して主ビット線MBL1に
接続される。列線SCL9は最初の列線SCL1と同様に、主ビ
ット線には接続されない。以降、上述の繰り返しが行わ
れている。

【００２１】センスアンプA0は、主ビット線MBL0、MBL
2．．．にトランスファトランジスタTr0、Tr2．．．を
介して接続される。センスアンプA1は、主ビット線MBL
1、MBL3．．．にトランスファトランジスタTr1、Tr
3．．．を介して接続される。トランスファトランジス
タTr0、Tr1のゲートには、列選択信号C0が与えられる。
同様に、トランスファトランジスタTr2、Tr3のゲートに
は、列選択信号C1が与えられる。ソース選択線信号は列
選択信号とは無関係に選択されるため、図２に示したよ
うなデコーダ回路２０、２１によってソース選択線及び
列選択線信号が与えられる。ドレイン選択信号はソース
選択線信号に依存して発生する。したがって、ドレイン
選択線は、図示しないドレイン選択駆動回路によって駆
動される。ドレイン選択線駆動回路は、表５に示す論理
表にしたがった信号を供給する。

【表５】

【００２２】この実施例の不揮発性半導体記憶装置の動
作を説明するため、図１０においてセグメント１０１の
メモリセルM2とM6を選択する場合を例にとって説明す
る。まず列選択線C0を選択することにより、センスアン
プA0、A1は各々主ビット線MBL0、MBL1に接続される。ソ
ース選択線SS6が選択され、主ビット線MBL0と列線SCL4
とが、主ビット線MBL1と列線SCL7とがそれぞれ接続され
る。ソース選択線SS6が選択されたことにより、信号MSB
(SSi)は"L"レベル、2ndSB(SSi)は"H"レベルとなる（ソ
ース選択線SS6は３番目の信号であるので、ソース選択
線信号の最下位アドレスは"L"レベル、最下位から２番
目のアドレスは"H"となる）。したがって、ドレイン選
択線駆動回路は、表５に示すようにドレイン選択線DS2
を"H"レベルにする。これにより、列線SCL3とSCL8（実
際には列線SCL11、SCL16．．．も選択される）が選択さ
れ、電源線PV1に接続される。この後ワード線WL1を選択
することにより、メモリセルM2とM6を選択することがで
きる。この実施例では選択されたメモリセルM2、M6の両
内側の列線SCL4、SCL7が主ビット線MBL0、MBL1にそれぞ
れ接続され、両外側の列線SCL3、SCL8が電源線PV1に接
続される。選択したメモリセルM2、M6と無関係に選択さ
れる列線SCL11、SCL16．．．は、選択されたメモリセル
から３個の非選択のメモリセルを介して接続されている
ため、寄生電流はほとんど無視できる。また、選択した
メモリセルM2、M6間も３個の非選択メモリセルが存在す
るため、寄生電流はほとんど無視できる。

【００２３】図１１はこの発明の第６の実施例の不揮発
性半導体記憶装置を示す要部回路図である。第６の実施
例では、第５の実施例の不揮発性半導体記憶装置を１層
配線構造にしている。第６の実施例の不揮発性半導体記
憶装置は、電源線PV1、ワード線WL0、WL1、WL2．．．、
メモリセルM0、M1、M2．．．、ドレイン選択線DS0〜DS3
及びドレイン選択トランジスタDS00、DS01、DS02．．．
の構成は第５の実施例と同一である。列線SCL1、SCL
2、SCL3．．．の電源線PV1への接続は、第5の実施例と
同一である。しかしながら、第６の実施例では、列線SC
L2〜SCL5はそれぞれトランスファトランジスタTr00〜Tr
30を介してセンスアンプA0に接続される。列線SCL5はト
ランスファトランジスタTr01を介してセンスアンプA1に
も接続される。列線SCL6〜SCL8はそれぞれトランスファ
トランジスタTr11〜Tr31を介してセンスアンプA1に接続
される。列線SCL95はセンスアンプには接続されない。
以降、上述の繰り返しが行われている。以上のように第
６の実施例では、第５の実施例のようなソース選択線SS
4、SS5、SS6．．．およびトランジスタSS04、SS05、SS0
6．．．は設けられていない。したがって、メモリアレ
イが複数からなるセグメントにより構成されているイメ
ージもこの実施例ではない。第６の実施例において、列
選択信号C0、C1、C2．．．の内の一つが選択されるとマ
ルチプレクサ１１００によって３本おきの列線（例え
ば、列選択信号C0がマルチプレクサ１１００に入力され
たときは列線SCL２、SCL5が選択される）が選択され、
センスアンプA0、A1に接続される。ドレイン選択線は、
特に他の信号に依存することなくドレイン選択駆動回路
によって駆動される。

【００２４】この実施例の不揮発性半導体記憶装置の動
作を説明するため、図１１においてメモリセルM2とM6を
選択する場合を例にとって説明する。まず列選択線C2を
選択することにより、センスアンプA0、A1は各々列線SC
L4、SCL7に接続される。次に、ドレイン選択線駆動回路
がドレイン選択線DS2を"H"レベルにする。これにより、
列線SCL3とSCL8（実際には列線SCL11、SCL16．．．も選
択される）が選択され、電源線PV1に接続される。この
後ワード線WL1を選択することにより、メモリセルM2とM
6を選択することができる。この実施例では選択された
メモリセルM2、M6の両内側の列線SCL4、SCL7がセンスア
ンプA0、A1にそれぞれ接続され、両外側の列線SCL3、SC
L8が電源線PV1に接続される。寄生電流については、第
５の実施例と同様であるので説明を省略する。

【００２５】以上の実施例の効果について述べる。選択
メモリセル間の非選択メモリセル数がN個の場合、上述
の（１）式は iA ＜ ΔV/4R ＝ Δi(r/NR) （２） で表わされる。寄生電流iAを電流差の最大値Δiより極
めて小さくするためには、選択メモリセル間のメモリセ
ル数Nを大きすればよい。これにより、センスアンプか
ら各選択メモリセルのソース端子迄に存在する抵抗rを
大きくすることが可能になる。したがって、列配線の長
さを長くすることが可能となり、メモリマトリックスを
セグメントに分割する必要がなくなる。しかし、選択メ
モリセル間のメモリセル数Nを大きくすると、選択セル
間にフローティング状態の列配線数が増加する。これに
より列配線切り替え時にこれらの列配線を放電する時間
が長くなり、アクセスタイムが遅くなるという欠点があ
る。２層配線構造はセンスアンプから選択セルまでの抵
抗値を下げるためには効果的である。通常１層目の列線
はシート抵抗が高く、上位配線になるにしたがってシー
ト抵抗値を低くできる。２層配線構造によりセルブロッ
クを大きくすることが可能になり、実装密度を向上する
ことができる。以上、選択メモリセル間の非選択メモリ
セル数は、アクセスタイムとコストのトレードオフの関
係にあり、使用目的により使い分ける必要が有る。

【００２６】

【発明の効果】以上説明したようにこの発明によれば、
電気的分離手段を用いずに寄生電流を可能な限り小さく
することができる。また、選択された行線上の非選択メ
モリセルが選択列線に接続されることを可能な限り回避
できる。

【図面の簡単な説明】

【図１】この発明の第１の実施例の不揮発性半導体記憶
装置を示す回路図

【図２】ソース選択線の信号及び列選択信号を発生する
デコーダを示すブロック図

【図３】ドレイン選択線駆動回路の回路図

【図４】副電源線及び副ビット線に印加される電圧を示
した図

【図５】この発明の第２の実施例を示す要部回路図

【図６】この発明の第３の実施例の不揮発性半導体記憶
装置を示す部分回路図

【図７】第３の実施例の不揮発性半導体装置に用いられ
る列選択信号を発生するデコーダを示すブロック図

【図８】第３の実施例の不揮発性半導体装置に用いられ
るソース選択線駆動回路を示す回路図

【図９】この発明の第４の実施例の不揮発性半導体記憶
装置を示す要部回路図

【図１０】この発明の第５の実施例の不揮発性半導体記
憶装置を示す要部回路図

【図１１】この発明の第６の実施例の不揮発性半導体記
憶装置を示す要部回路図

【符号の説明】

M1、M2、M3．．．メモリセル WL0、WL1、WL2．．．ワード線 SVL0、SVL1、SVL2．．．副電源線 SBL0、SBL1、SBL2．．．副ビット線 １０，１１，１２．．．セグメント SBL0、SBL1,SBL2．．．副ビット線 SS02、SS12、SS22．．．ソース選択トランジスタ MBL0、MBL1、MBL2．．．主ビット線 SS0、SS1、SS2．．．ソース選択線 DS0、DS1、DS2、DS3．．．ドレイン選択線 DS00、DS01、DS02、DS03．．．ドレイン選択トランジス
タ A0、A1．．．センスアンプ C0、C1、C2．．．列選択信号 １００．．．マルチプレクサ１００ Tr0、Tr1、Tr2．．．トランスファトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 芦沢 雄一 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 平11−110987（ＪＰ，Ａ) 特開 平６−318683（ＪＰ，Ａ) 特開 平３−176895（ＪＰ，Ａ) 特開 平６−68683（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/06

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 ソースおよびドレインが直列に接続さ
   れ、ゲートがワード線に接続された複数のメモリセルト
   ランジスタを有する複数のメモリセル行と、 前記メモリセルトランジスタのソース・ドレイン間の接
   続点を列方向に接続する複数の列線と、 この複数の列線に所定の電位を供給する電源線と、 前記列線の電位レベルもしくは前記列線に流れる電流を
   検知するセンスアンプとを有する不揮発性半導体記憶装
   置において、 前記センスアンプは第１のセンスアンプと第２のセンス
   アンプとから構成され、 前記不揮発性半導体記憶装置は、同一メモリセル行で所
   定数のメモリセルだけ離間した２つの選択されたメモリ
   セルの一方の端子に接続された列線と、前記第１および
   第２のセンスアンプとをそれぞれ接続するセンス列線選
   択手段と、 前記選択された２つのメモリセルの他方の端子に接続さ
   れた列線と前記電源線とを接続する電源供給列線選択手
   段とを有し、 前記センス列線選択手段によって規定された前記選択さ
   れたメモリセルから第１または第２のセンスアンプまで
   の配線経路の抵抗値が、前記所定数のメモリセルの抵抗
   値よりも小さいことを特徴とする不揮発性半導体記憶装
   置。
2. 【請求項２】 前記センス列選択手段は、前記２つの選
   択されたメモリセルの内側に接続された列線をセンスア
   ンプに接続し、前記電源供給列線選択手段は、前記２つ
   の選択されたメモリセルの外側に接続された列線を前記
   電源線に接続する請求項１の不揮発性半導体記憶装置。
3. 【請求項３】 前記電源線供給列線選択手段は、前記列
   線と電源線とを接続する複数の選択トランジスタと、こ
   の複数の選択トランジスタのON/OFF制御を行うための信
   号を送信する複数の選択信号線とを有する請求項１の不
   揮発性半導体記憶装置。
4. 【請求項４】 前記センス列線選択手段は、前記列線と
   センスアンプとを接続する複数の選択トランジスタと、
   この複数の選択トランジスタのON/OFF制御を行うための
   信号を送信する複数の選択信号線とを有する請求項１の
   不揮発性半導体記憶装置。
5. 【請求項５】 前記複数のメモリ行は複数のセグメント
   に分散して配列され、この複数のセグメントを横断して
   前記列線と同一方向に配置された複数の主ビット線とを
   更に有し、前記センス列線選択手段は、前記主ビット線
   と各セグメントの列線とを選択的に接続させる各セグメ
   ントごとに設けられた副列線選択手段と、前記主ビット
   線とセンスアンプとを選択的に接続する主ビット線選択
   手段とを有する請求項１の不揮発性半導体記憶装置。
6. 【請求項６】 前記副列線選択手段は、前記列線と主ビ
   ット線とを接続する複数の選択トランジスタと、この複
   数の選択トランジスタのON/OFF制御を行うための信号を
   送信する複数の選択信号線とを有し、この副列線選択手
   段は、選択されたセグメントのみが動作する請求項５の
   不揮発性半導体記憶装置。
7. 【請求項７】 前記主ビット線選択手段は、前記主ビッ
   ト線とセンスアンプとを接続する複数の選択トランジス
   タと、この複数の選択トランジスタのON/OFF制御を行う
   ための信号を送信する複数の選択信号線とを有する請求
   項５の不揮発性半導体記憶装置。