KR19980066563A - Nor형 마스크 롬 - Google Patents
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Abstract
본 발명은 마스크 롬(read only memory:ROM)에 관한 것으로서, 더 구체적으로는 NOR형 셀 구조를 갖는 마스크 롬에 관한 것이다. 이러한 장치에 의하면, 스트링 선택 트랜지스터들을 하나의 스트링 선택 라인에 의해서 동시에 제어되도록 구현함으로써 스트링 선택 라인에 의해서 점유되는 레이 아웃 면적을 절반으로 줄일 수 있다. 이로써, 반도체 메모리 장치의 고집적화를 실현할 수 있다.
Description
본 발명은 마스크 롬(read only memory:ROM)에 관한 것으로서, 더 구체적으로는 NOR형 셀 구조를 갖는 마스크 롬에 관한 것이다.
도 1에는 ATD 기술을 사용하는 전형적인 ROM 장치의 구성을 보여주는 블럭도가 도시되어 있다. 도 1을 참조하면, 이 ROM 장치는 메모리 셀 어레이(memory cell array) (10)와, 입력 버퍼 회로들(input buffer circuits) (12), (14), (16), 및 (18), 열 패스 회로(column pass circuit) (20), 감지 증폭기 회로(sense amplifer circuit) 22), 데이터 래치 회로(data latch circuit) (24), 행 프리디코더 회로(row pre-decoder circuit) (26), 열 프리디코더 회로(column pre-decoder circuit) (28), ATD 회로(30) 및, 데이터 출력 버퍼 회로(data output buffer circuit) (32)를 포함하고 있다. ATD 회로(30)은 숏 펄스 회로들(short-pulse generation circuits) (34), (36) 및 (38), 서메이터(summator) (40), 독출 제어 회로(read contro circuit) (42)로 구성된다.
입력 버퍼들 (12), (14), (16), 및 (18)에는 외부로부터 칩 인에이블 신호(chip enable signal), 행 어드레스 신호들(row address signals), 열 어드레스 신호들(column address signals) 및 출력 인에이블 신호(output enable signal)가 각각 인가된다. 상기 입력 버퍼들 (12), (14), (16), 및 (18)은 입력된 외부 신호들을 내부 신호들 (CEPi), (RAPi), (CAPi) 및 (OEi)로서 각각 출력한다. 행 어드레스 버퍼 (14) 및 열 어드레스 버퍼 (16)으로부터 행 어드스 신호들 (RAPi) 및 열 어드레스 신호들 (CAPi)은 행 프리디코더 회로 (26) 및 열 프리디코더 (28)로 각각 인가된다. 상기 프리디코더 회로들 (26) 및 (28)은 상기 행 어드레스 신호들 (RAPi) 및 상기 열 어드레스 신호들 (CAPi)에 따라서 셀 어레이 (10)의 특정 메모리 셀들을 선택한다.
도 1에 도시된 바와같이, 입력 버퍼들 (12), (14) 및 (16)으로부터의 칩 인에이블 신호 (CEPi), 행 어드레스 신호들 (CAPi)는 ATD 회로 (30) 내의 숏 펄스 발생 회로들 (34), (36) 및 (38)로 각각 인가된다. 숏 펄스 발생 회로 (34)는 칩 인에이블 신호의 천이가 생기면 숏 펄스를 발생한다. 이와 마찬가지로, 나머지 숏 펄스 발생기들 (36) 및 (38) 각각도 적어도 하나의 입력 어드레스의 천이가 생기면 숏 펄스를 발생한다. 숏 펄스 발생 회로들 (34), (36) 및 (38)로부터의 펄스들을 하나로 묶어서 소정의 폭을 갖는 하나의 펄스 신호 (SMO)를 발생한다. 독출 제어 회로 (42)는 서메이터 (40)으로부터의 펄스 신호 (SMO)에 응답하여 프리챠지 제어 신호(precharge control signal) (PRE) 및 감지 증폭 제어 신호(sense-amp control signal) (SACS)를 발생한다. 비트 라인들의 프리챠지 동작은 상기 프리챠지 제어 신호 (PRE)가 소정의 전압 레벨로 유지되는 동안에 수행된다.
감지 증폭기 회로 (22)는 상기 프리디코더 회로들 (26) 및 (28)에 의해서 선택된 셀들에 저장된 데이터를 증폭하여 데이터 래치 회로 (24)로 제공한다. 상기 래치 회로 (24)의 데이터는 출력 인에이블 신호 (0Ei)에 응답하여 동작하는 데이터 출력 버퍼 회로 (32)를 통해 외부로 출력된다.
도 2는 널리 사용되고 있는 종래의 NOR형 마스크 롬의 한 셀 어레이 블럭 및 그 주변 회로들의 등가 회로도이다. 도 2에 도시된 바와같이, 열 방향으로 신장하는 복수 개의 서브 비트 라인들 (SBL1), (SBL2), ··· , (SBLj)은 N도전형 확산층(N conductive type diffusion layer) 상에 형성되고, 행 방향으로 신장하는 워드 라인들 (WL1), (WL2), ··· , (WLi)은 폴리사이드(polyside)로 형성된다. NOR형의 상기 서브 비트 라인들 (SBL1), (SBL2), ··· , (SBLj)과 상기 워드 라인들 (WL0), (WL1), ··· , (WLi)은 서로 교차되도록 배열되어 있다. 메모리 셀 트랜지스터들(Mmn)(m=0, 1, 2, ··· , i) (n=0, 1, 2, ··· , j)은 그것의 소오스 영역(source region)과 드레인 영역(drain region)이 상기 서브 비트 라인들 (SBL1), (SBL2), ··· , (SBLj)과 상기 워드 라인들 (WL0), (WL1), ··· , (WLi)의 교차 영역들(intersection portions)에 형성되어 있고, 그것의 채널들이 교차 영역들 사이에 형성되어 있다. 2개의 인접한 서브 비트 라인들 사이에 병렬로 전기적으로 연결된 복수 개의 메모리 셀 트랜지스터들을 이하 스트링(string)이라 칭한다. 아울러, 상기 스트링이라 명명된 용어는 달리 뱅크(bank) 또는 그룹(group)으로도 칭하여 진다.
상기 메모리 셀 트랜지스터들(Mmn)은 채널들의 불순물 확산량을 조절하는 기술에 의해 각각 프로그램된다. 구체적으로, 각 메모리 셀 트랜지스터(Mmn)의 프로그램은 제조 공정 중에서 포토 마스크(photo mask)에 의해 프로그램된다. 상기 메모리 셀 트랜지스터들(Mmn)의 프로그램 방법은 주로 이온 주입(Ion Implant)을 통해 이루어지며, 각 메모리 셀 트랜지스터(Mmn)의 문턱 전압(threshold voltage)을 조절하는 방법이 대부분이다. 이와 같은 방법에 의해 각 메모리 셀 트랜지스터(Mmn)는 온-셀 상태(on-cell state) 즉, 높은 문턱 전압(예컨대, 5볼트)을 갖는 상태와 오프-셀 상태(off-cell state) 즉, 낮은 문턱 전압(예컨대, 0.5볼트)을 갖는 상태 중 어느 하나의 상태로 프로그램된다. 어느 하나의 상태로 프로그램된 메모리 셀 트랜지스터의 데이터(정보)를 독출하는 방법은 선택된 메모리 셀 트랜지스터의 게이트에 일정 전압을 인가하고 그것의 소오스-드레인 채널을 통해 흐르는 전류의 양을 감지하여 이루어진다. 즉, 메모리 셀 트랜지스터들(Mmn)은 정보 비트가 메모리 셀 트랜지스터에 의해 유지되는지의 유무에 따라 소정의 게이트 전압을 기초로하여 턴-온 또는 턴-오프된다. 이때, 감지 증폭기(500)로부터 공급된 후의 전류 양을 감지하여 프로그램 상태를 판별하게 된다. 상술한 바와같은 구조의 플랫 셀들(flat cells)에 있어서, N 도전형 확산층이 서브 비트 라인(sub-bit line)으로서 사용되기 때문에, 서브 비트 라인들 (SBL1), (SBL2), ··· , (SBLj)의 저항과 접합 커패시턴스(junction capacitance)는 불가피하게 크다. 따라서, NOR형 마스크 롬의 블럭 선택 구조는 서브 비트 라인들 (SBL1), (SBL2), ··· , (SBLj)의 저항과 커패시턴스를 줄이기 위해 즉, 고속 독출 동작(high reading operation)을 실현하기 위해 채택되고 있다.
도 2에 도시된 메모리 셀 어레이는 열 방행으로 분리된 복수 개의 메모리 셀 블럭들로 구성되며 그중의 어느 하나와 주변 회로를 나타내는 등가 회로도이다. 메모리 셀 블럭 내의 서브 비트 라인들(SBLi) 중 홀수번 서브 비트 라인들 (SBL0), (SBL2), ··· , 등의 위쪽 끝(above end)은 제 1 스트링 선택 라인(SSO)에 의해서 제어되는 홀수번 스트링 선택 트랜지스터들 (SST0), (SST2), ··· , 등을 통해 홀수번 메인 비트 라인들 (MBL0), (MBL2), ··· , 등에 접속된다. 서브 비트 라인들(SBLi) 중 짝수번 서브 비트 라인들 (SBL1), (SBL3), ··· , 등의 위쪽 끝은 제 2 스트링 선택 라인(SS1)에 의해서 제어되는 짝수번 스트링 선택 트랜지스터들 (SST1), (SST3), ··· , 등을 통해 짝수번 메인 비트 라인들 (MBL1), (MBL3), ··· , 등에 접속된다. 그리고, 짝수번 서브 비트 라인들 (SBL1), (SBL3), ··· , 등의 아래쪽 끝(lower end)은 제 1 및 제 2 그라운드 선택 라인들 (GS0) 및 (GS1)에 각각 제어되는 짝수번과 홀수번 그라운드 선택 트랜지스터들 (GST1), (GST3), ··· , 등과 (GST0), (GST2), ··· , 등을 통해 접지된다. 계속해서, 상기 메인 비트 라인들(MBLi)의 아래쪽 끝은 컬럼 선택 라인들(YAj)에 의해서 각각 제어되는 컬럼선택 트랜지스터들 (CST0), (CST1), ··· , (CSTj)을 통해 감지 증폭기(22)에 접속된다. 도 3에는 도 2의 어레이 및 주변 회로의 구조를 일부분 보여주는 평면도가 도시되어 있다.
도 2에서, 제 5 스트링의 메모리 셀 트랜지스터 (M15)에 대한 데이터 독출 동작이 설명될 것이다. 비트 라인 코딩(bit line coding)에 의해 메인 비트 라인들(MBLi) 중 제 3 메인 비트 라인 (MBL2)이 선택되어 상기 감지 증폭기(22)에 접속된다. 행 디코더(27)에 의해서 워드라인들(WLi) 중 제 1 워드라인 (WL0)가 활성화되어 동일 워드라인 상에 게이트 전극이 접속된 메모리 셀 트랜지스터들(M1j)이 선택된다. 또한, 주변 회로에 의해 제 1 스트링 선택 라인 (SSO)이 선택됨에 따라 홀수번 스트링 선택 트랜지스터들(SST0), (SST2), ··· , 등을 통해 상기 메인 비트 라인들(MBLi)이 홀수번의 서브 비트 라인들 (SBL0), (SBL2), ··· , 등에 각각 접속된다. 이로인해, 상기 선택된 제 3 메인 비트 라인 (MBL2)이 제 4 스트링과 제 5 스트링 사이의 서브 비트 라인 (SBL4)에 전기적으로 접속된다. 계속해서, 제 2 그라운드 선택 라인 (GS1)이 선택됨에 따라 홀수번 그라운드 선택 트랜지스터들 (GST0), (GST2), ··· , 등을 통해 서브 비트 라인들 (SBL2), (SBL6), (SBL10), ··· , 등이 접지된다. 이와같은 일련의 데이터 독출 동작을 통해 전류 패스 (S/A→CST2→MBL2→SST2→M15→GST2→VSS)가 이루어진다. 이로써, 제 5 스트링의 메모리 셀 트랜지스터 (M15)에 의해서 유지되는 데이터의 상태에 따라 온 셀의 상태인지 오프 셀의 상태인지를 독출할 수 있다. 이와같은 방법으로, 나머지 스트링들의 메모리 셀 트랜지스터들 역시 동일한 방법으로 독출될 수 있다.
그러나, 상술한 바와같은 NOR형 마스크 롬에 의하면, 스트링 선택 트랜지스터들을 제어하기 위해 2개의 스트링 선택 라인들을 사용함에 따라 메모리 셀 어레이의 레이 아웃 면적이 증가하는 문제점이 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스트링 선택 라인들에 의해 점유되는 레이 아웃 면적을 줄여 반도체 메모리 장치의 고집적화를 실현할 수 있는 NOR형 마스크 롬을 제공하는 데 있다.
도 1은 어드레스 천이 검출(ATD)을 사용하는 전형적인 NOR형 마스크 롬의 구성을 보여주는 블럭도;
도 2는 종래 기술에 따른 NOR형 마스크 롬의 어레이 및 주변회로의 등가 회로를 보여주는 회로도;
도 3은 도 2의 어레이 및 주변 회로의 구조를 보여주는 평면도;
도 4는 본 발명에 따른 NOR형 마스크 롬의 어레이 및 주변 회로의 등가 회로를 보여주는 회로도;
도 5는 본 발명에 따른 어레이 및 주변 회로의 구조를 보여주는 평면도,
*도면의 주요 부분에 대한 부호 설명
18 : 어레스 천이 검출 회로26 : 숏 펄스 발생 회로
44 : 셀 어레이46 : 열 선택 회로
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 복수 개의 제 1 비트 라인들과; 복수 개의 워드 라인들과; 복수 개의 그룹들의 메모리 셀들과; 상기 각 그룹 내의 메모리 셀들은 상기 제 1 비트 라인들 중의 2개의 인접한 것들 사이에 병렬로 전기적으로 연결되고; 복수 개의 제 2 비트 라인들과; 상기 제 1 비트 라인들 대 상기 제 2 비트 라인들의 비는 2 대 1이고; 외부로부터 인가되는 제 1 선택 신호에 응답하여, 상기 제 1 비트 라인들 중 홀수번의 상기 제 1 비트 라인들과 이에 대응되는 상기 제 2 비트 라인들을 전기적으로 연결되도록 하기 위한 제 1 선택 수단과; 외부로부터 인가되는 제 2 선택 신호들에 응답하여, 상기 제 1 비트 라인들 중 짝수번의 상기 제 1 비트 라인들을 선택적으로 접지되도록 하기 위한 제 2 선택 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 선택 수단은; 상기 제 1 선택 신호가 인가되는 게이트들과, 대응되는 상기 제 2 비트 라인들에 접속되는 드레인들 및, 상기 메모리 셀 블럭들의 상기 제 2 그룹과 상기 제 3 그룹 사이의 제 1 비트 라인들에 접속되는 소오스들을 갖는 복수 개의 제 1 선택 트랜지스터들을 포함한다.
이 실시예에 있어서, 상기 제 2 선택 수단은; 접지전압이 인가되는 접지단자와, 상기 제 2 선택 신호들 중 짝수번 선택 신호가 인가되는 게이트들과, 상기 짝수번의 제 1 비트 라인들 중 짝수번의 상기 제 1 비트 라인들에 접속되는 드레인들 및, 상기 접지 단자에 접속되는 소오스들을 갖는 복수 개의 제 2 선택 트랜지스터들과, 상기 제 2 선택 신호들 중 홀수번 선택 신호가 인가되는 게이트들과, 상기 짝수번의 제 1 비트 라인들 중 홀수번의 상기 제 1 비트 라인들에 접속되는 드레인들 및, 상기 접지 단자에 접속되는 소오스들을 갖는 복수 개의 제 3 선택 트랜지스터들을 포함한다.
이 실시예에 있어서, 상기 선택 트랜지스터들은 n채널 MOS 트랜지스터들로 구성된다.
이와같은 장치에 의해서, 스트링 선택 라인에 의해서 점유되는 레이 아웃 면적을 줄일 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 4 내지 도 5에 의거하여 상세히 설명한다.
도 4에는 본 발명의 바람직한 실시예에 따른 NOR형 마스크 롬의 어레이 및 주변 회로의 등가 회로도가 도시되어 있다.
도 4에서, 열 방향으로 신장하는 복수 개의 서브 비트 라인들 (SBL1), (SBL2), ··· , (SBLj)은 N도전형 확산층 상에 형성되고, 행 방향으로 신장하는 워드 라인들 (WL1), (WL2), ··· , (WLi)은 폴리사이드로 형성된다. NOR형의 상기 서브 비트 라인들 (SBL1), (SBL2), ··· , (SBLj)과 상기 워드 라인들 (WL0), (WL1), ··· , (WLi)은 서로 교차되도록 배열되어 있다. 메모리 셀 트랜지스터들(Mmn)(m=0, 1, 2, ··· , i) (n=0, 1, 2, ··· , j)은 그것의 소오스 영역(source region)과 드레인 영역(drain region)이 상기 서브 비트 라인들 (SBL1), (SBL2), ··· , (SBLj)과 상기 워드 라인들 (WL0), (WL1), ··· , (WLi)의 교차 영역들(intersection portions)에 형성되어 있고, 그것의 채널들이 교차 영역들 사이에 형성되어 있다. 2개의 인접한 서브 비트 라인들 사이에 병렬로 전기적으로 연결된 복수 개의 메모리 셀 트랜지스터들을 이하 스트링(string)이라 칭한다. 아울러, 상기 스트링이라 명명된 용어는 달리 뱅크(bank) 또는 그룹(group)으로도 칭하여 진다.
도 4에 도시된 메모리 셀 어레이는 열 방행으로 분리된 복수 개의 메모리 셀 블럭들로 구성되며 그중의 어느 하나와 주변 회로를 나타내는 등가 회로도이다. 메모리 셀 블럭 내의 서브 비트 라인들(SBLi) 중 홀수번 서브 비트 라인들 (SBL0), (SBL2), ··· , 등의 위쪽 끝(above end)은 스트링 선택 라인(SSO)에 의해서 제어되는 스트링 선택 트랜지스터들 (SST0), (SST2), ··· , 등을 통해 메인 비트 라인들 (MBL0), (MBL1), ··· , 등에 접속된다. 그리고, 짝수번 서브 비트 라인들 (SBL1), (SBL3), ··· , 등의 아래쪽 끝(lower end)은 제 1 및 제 2 그라운드 선택 라인들 (GS0) 및 (GS1)에 각각 제어되는 짝수번과 홀수번 그라운드 선택 트랜지스터들 (GST1), (GST3), ··· , 등과 (GST0), (GST2), ··· , 등을 통해 접지된다. 계속해서, 상기 메인 비트 라인들(MBLi)의 아래쪽 끝은 컬럼 선택 라인들(YAj)에 의해서 각각 제어되는 컬럼선택 트랜지스터들 (CST0), (CST1), ··· , (CSTj)을 통해 감지 증폭기(22)에 접속된다. 도 5에는 도 4의 어레이 및 주변 회로의 구조를 일부분 보여주는 평면도가 도시되어 있다.
도 4에서, 제 5 스트링의 메모리 셀 트랜지스터 (M15)에 대한 데이터 독출 동작이 설명될 것이다. 비트 라인 코딩에 의해 메인 비트 라인들(MBLi) 중 제 3 메인 비트 라인 (MBL2)이 선택되어 상기 감지 증폭기(22)에 접속된다. 행 디코더(27)에 의해서 워드라인들(WLi) 중 제 1 워드라인 (WL0)가 활성화되어 동일 워드라인 상에 게이트 전극이 접속된 메모리 셀 트랜지스터들(M1j)이 선택된다. 또한, 주변 회로에 의해 스트링 선택 라인 (SSO)이 선택됨에 따라 스트링 선택 트랜지스터들 (SST0), (SST1), ··· , 등을 통해 상기 메인 비트 라인들(MBLi)이 서브 비트 라인들 (SBL0), (SBL1), ··· , 등에 각각 접속된다. 이로인해, 상기 선택된 제 3 메인 비트 라인 (MBL2)이 제 4 스트링과 제 5 스트링 사이의 서브 비트 라인 (SBL4)에 전기적으로 접속된다. 계속해서, 제 2 그라운드 선택 라인 (GS1)이 선택됨에 따라 홀수번 그라운드 선택 트랜지스터들 (GST0), (GST2), ··· , 등을 통해 서브 비트 라인들 (SBL2), (SBL6), (SBL10), ··· , 등이 접지된다. 이와같은 일련의 데이터 독출 동작을 통해 전류 패스 (S/A→CST2→MBL2→SST2→M15→GST2→VSS)가 이루어진다. 이로써, 제 5 스트링의 메모리 셀 트랜지스터 (M15)에 의해서 유지되는 데이터의 상태에 따라 온 셀의 상태인지 오프 셀의 상태인지를 독출할 수 있다. 이와같은 방법으로, 나머지 스트링들의 메모리 셀 트랜지스터들 역시 동일한 방법으로 독출될 수 있다.
상기한 바와같이, 스트링 선택 트랜지스터들을 하나의 스트링 선택 라인에 의해서 동시에 제어되도록 구현함으로써 스트링 선택 라인에 의해서 점유되는 레이 아웃 면적을 절반으로 줄일 수 있다. 이로써, 반도체 메모리 장치의 고집적화를 실현할 수 있다.
Claims (4)
- 복수 개의 제 1 비트 라인들과;복수 개의 워드 라인들과;복수 개의 그룹들의 메모리 셀들과;상기 각 그룹 내의 메모리 셀들은 상기 제 1 비트 라인들 중의 2개의 인접한 것들 사이에 병렬로 전기적으로 연결되고;복수 개의 제 2 비트 라인들과;상기 제 1 비트 라인들 대 상기 제 2 비트 라인들의 비는 2 대 1이고;외부로부터 인가되는 제 1 선택 신호에 응답하여, 상기 제 1 비트 라인들 중 홀수번의 상기 제 1 비트 라인들과 이에 대응되는 상기 제 2 비트 라인들을 전기적으로 연결되도록 하기 위한 제 1 선택 수단과;외부로부터 인가되는 제 2 선택 신호들에 응답하여, 상기 제 1 비트 라인들 중 짝수번의 상기 제 1 비트 라인들을 선택적으로 접지되도록 하기 위한 제 2 선택 수단을 포함하는 NOR형 마스크 롬.
- 제 1 항에 있어서,상기 제 1 선택 수단은;상기 제 1 선택 신호가 인가되는 게이트들과, 대응되는 상기 제 2 비트 라인들에 접속되는 드레인들 및, 상기 메모리 셀 블럭들의 상기 제 2 그룹과 상기 제 3 그룹 사이의 제 1 비트 라인들에 접속되는 소오스들을 갖는 복수 개의 제 1 선택 트랜지스터들을 포함하는 NOR형 마스크 롬.
- 제 1 항에 있어서,상기 제 2 선택 수단은;접지전압이 인가되는 접지단자와,상기 제 2 선택 신호들 중 짝수번 선택 신호가 인가되는 게이트들과, 상기 짝수번의 제 1 비트 라인들 중 짝수번의 상기 제 1 비트 라인들에 접속되는 드레인들 및, 상기 접지 단자에 접속되는 소오스들을 갖는 복수 개의 제 2 선택 트랜지스터들과,상기 제 2 선택 신호들 중 홀수번 선택 신호가 인가되는 게이트들과, 상기 짝수번의 제 1 비트 라인들 중 홀수번의 상기 제 1 비트 라인들에 접속되는 드레인들 및, 상기 접지 단자에 접속되는 소오스들을 갖는 복수 개의 제 3 선택 트랜지스터들을 포함하는 NOR형 마스크 롬.
- 제 2 항 또는 제 3 항에 있어서,상기 선택 트랜지스터들은 n채널 MOS 트랜지스터들로 구성되는 NOR형 마스크 롬.
Priority Applications (1)
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|---|---|---|---|
| KR1019970002205A KR19980066563A (ko) | 1997-01-27 | 1997-01-27 | Nor형 마스크 롬 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970002205A KR19980066563A (ko) | 1997-01-27 | 1997-01-27 | Nor형 마스크 롬 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980066563A true KR19980066563A (ko) | 1998-10-15 |
Family
ID=65953225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970002205A KR19980066563A (ko) | 1997-01-27 | 1997-01-27 | Nor형 마스크 롬 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980066563A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100853481B1 (ko) * | 2007-11-01 | 2008-08-21 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 독출방법 |
-
1997
- 1997-01-27 KR KR1019970002205A patent/KR19980066563A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100853481B1 (ko) * | 2007-11-01 | 2008-08-21 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 독출방법 |
| US7872915B2 (en) | 2007-11-01 | 2011-01-18 | Hynix Semiconductor Inc. | Nonvolatile memory device and reading method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |