KR100240875B1 - 노어형 마스크 롬 - Google Patents

Abstract

본 발명은 마스크 롬(Mask read only memory:ROM)에 관한 것으로서, 더 구체적으로는 NOR형 셀 구조를 갖는 마스크 롬에 관한 것이다. 그라운드 선택 회로들과 그라운드 선택 스위칭 회로를 갖는 본 발명에 의하면, 누설 전류 패스가 형성되지록 함으로써 센싱 마진을 향상시킬 수 있을 뿐만아니라 인접한 메인 비트 라인의 로딩이 연결되는 것을 차단하여 프리챠지 시간을 단축시킴으로써 고속 동작을 실현할 수 있다.

Description

노어형 마스크 롬

본 발명은 마스크 롬(Mask read only memory:ROM)에 관한 것으로서, 더 구체적으로는 NOR형 셀 구조를 갖는 마스크 롬에 관한 것이다.

도 1에는 종래 NOR형 마스크 롬의 개략적인 구성을 보여주는 블럭도가 도시되어 있다. 도 1에 도시된 바와같이, 종래 NOR형 마스크 롬은 행 프리디코더(row pre-decoder) (20), 블럭 선택 디코더(block selection decoder) (40), 워드라인 선택 디코더(wordline selection decoder) (60), 그라운드 선택 디코더(ground selection decoder) (80), 열 방향으로 분리된 복수 개의 메모리 셀 블럭들(BLKi)(i=0, 1, ··· , i+1)로 이루어지는 어레이(array) (100), 행 디코더(row decoder) (200), 열 프리디코더(column pre-decoder) (300), 컬럼 선택 스위치 회로(column selection swich circuit) (400), 그리고 감지 증폭기(sense amplifier) (500)로 구성된다.

상기 행 프리디코더(20), 상기 블럭 선택 디코더(40), 상기 워드라인 선택 디코더(60), 그리고 상기 그라운드 선택 디코더(80)는 외부로부터 어드레스 신호들(Ai)이 인가될 때 신호들 (Pi), (Qi), (bsi), (si), 및 (gsi)을 각각 발생한다. 상기 신호들 (Pi),(Qi), (bsi), (si), (gsi)가 인가되는 상기 행 디코더(200)는 상기 어레이(100)의 복수 개의 메모리 셀 블럭들(BLKi) 중 하나를 선택함과 아울러 상기 선택된 메모리 셀 블럭의 워드라인들 중 상기 어드레스 신호들(Ai)에 의해서 선택된 워드라인을 활성화시키게 된다. 그리고, 상기 열 프리디코더(300)는 상기 어드레스 신호들(Ai)을 입력받아 컬럼 선택 스위치 회로(400)를 활성화시켜 선택된 메모리 셀 블럭과 상기 감지 증폭기(500)를 전기적으로 연결시킨다. 이로써, 상기 감지 증폭기(500)는 선택된 소정의 메모리 셀에 의해서 유지되는 셀 데이터를 센싱하게 된다.

도 2A 내지 도 2B에는 도 1의 행 디코더 및 열 프리디코더의 상세회로를 보여주는 회로도가 도시되어 있다.

도 2A에 도시된 행 디코더(200)는 도 1의 행 프리디코더(20)로부터 발생되는 신호들 (Pi) 및 (Qi)에 의해서 선택된다. 상기 신호들 (Pi) 및 (Qi)이 로우 레벨("L" level)로 인가될 때 도 2A의 NOR 게이트(201)에 각 게이트 단자가 접속된 NMOS 트랜지스터들 (202), ··· , (205), ··· , (208), ··· , (211)이 모두 턴-온된다. 이때, 상기 트랜지스터들 (202), ··· , (205), ··· , (208), ··· , (211)의 드레인 단자로 인가되는 상기 신호들 (Pi), (Qi), (bsi), (si), (gsi)의 상태에 따라 대응되는 인버터들 (204), ··· , (207), ··· , (210), ··· , (213)을 통해 신호들 (BSi), (WLi), (GSi)이 발생된다. 블럭 선택 디코더(40)를 통해 상기 신호들 (bsi) 중 하나가 로우 레벨로 설정될 때 대응되는 블럭 선택 신호들(BSi) 중 어느 하나를 활성화시킴으로써, 상기 행 디코더(200)는 메모리 셀 블럭들(BLKi) 중 어느 하나의 메모리 셀 블럭을 선택하게 된다. 그리고, 워드라인 선택 디코더(60)에 의해서 상기 신호들 (si) 중 하나가 로우 레벨로 설정될 때, 상기 행 디코더(200)는 상기 선택된 메모리 셀 블럭의 워드라인들(WLi) 중 어느 하나의 워드라인을 활성화시킨다. 계속해서, 그라운드 선택 디코더(80)에 의해서 상기 신호들 (gsi) 중 하나가 로우 레벨로 설정될 때, 상기 행 디코더(200)는 그라운드 선택 신호들 (GS0) 및 (GS1) 중 어느 하나의 그라운드 선택 신호를 하이 레벨로 활성화시킨다. 도 2A에서, 디플리숀 MOS 트랜지스터들(depletion metal oxide semiconductor transistors) (203), (206), 및 (212)은 비선택된 블럭 선택 신호들(BSi), 워드라인들(WLi), 그리고 그라운드 선택 신호들(GSi)의 안정된 동작을 위한 것이다. 하나의 행 디코더(200)에는 (i + 1)개의 메모리 셀 블럭들(BLKi)이 연결되고 워드라인들(WLi)과 그라운드 선택 신호들 (GS0) 및 (GS1)은 상기 메모리 셀 블럭들(BLKi)에 공통으로 연결되어 있다. 도 2B에 도시된 바와같이, 열 프리디코더(300)는 복수 개의 낸드 게이트들 (301), (303), (305), ··· , (307)과 이에 대응되는 복수 개의 인버터들 (302), (304), (306), ··· , (308)을 통해 어드레스 신호들 (A0), (A0b), (A1), (A1b), ··· , (A3), (A3b)을 조합하여 복수 개의 컬럼 선택 신호들 (YA0),··· , (YA7) 중 어느 하나가 활성화되도록 구성되었다.

도 3에는 종래 기술에 따른 NOR형 마스크 롬의 어레이 및 주변 회로의 등가 회로를 보여주는 회로도가 되어 있다. 도 3에서, 열 방향으로 신장하는 복수 개의 서브 비트 라인들 (SBL1)∼(SBLj)은 N도전형 확산층(N conductive type diffusion layer) 상에 형성되고, 행 방향으로 신장하는 워드 라인들 (WL1)∼(WLi)은 폴리사이드(polyside)로 형성된다. NOR형의 상기 서브 비트 라인들 (SBL1)∼(SBLj)과 상기 워드 라인들 (WL0)∼(WLi)은 서로 교차되도록 배열되어 있다. 메모리 셀 트랜지스터들(Mmn)(m=0, 1, 2, ··· , i) (n=0, 1, 2, ··· , j)은 그것의 소오스 영역(source region)과 드레인 영역(drain region)이 상기 서브 비트 라인들 (SBL1)∼(SBLj)과 상기 워드 라인들 (WL0)∼(WLi)의 교차 영역들(intersection portions)에 형성되어 있고, 그것의 채널들이 교차 영역들 사이에 형성되어 있다.

상기 메모리 셀 트랜지스터들(Mmn)은 채널들의 불순물 확산량을 조절하는 기술에 의해 각각 프로그램된다. 구체적으로, 각 메모리 셀 트랜지스터(Mmn)의 프로그램은 제조 공정 중에서 포토 마스크(photo mask)에 의해 프로그램된다. 상기 메모리 셀 트랜지스터들(Mmn)의 프로그램 방법은 주로 이온 주입(Ion Implantation)을 통해 이루어지며, 각 메모리 셀 트랜지스터(Mmn)의 문턱 전압(threshold voltage)을 조절하는 방법이 대부분이다. 이와 같은 방법에 의해 각 메모리 셀 트랜지스터(Mmn)는 온-셀 상태(on-cell state) 즉, 높은 문턱 전압(예컨대, 5볼트)을 갖는 상태와 오프-셀 상태(off-cell state) 즉, 낮은 문턱 전압(예컨대, 0.5볼트)을 갖는 상태 중 어느 하나의 상태로 프로그램된다. 어느 하나의 상태로 프로그램된 메모리 셀 트랜지스터의 데이터(정보)를 독출하는 방법은 선택된 메모리 셀 트랜지스터의 게이트에 일정 전압을 인가하고 그것의 소오스-드레인 채널을 통해 흐르는 전류의 양을 감지하여 이루어진다. 즉, 메모리 셀 트랜지스터들(Mmn)은 정보 비트가 메모리 셀 트랜지스터에 의해 유지되는지의 유무에 따라 소정의 게이트 전압을 기초로하여 턴-온 또는 턴-오프된다. 이때, 감지 증폭기(500)로부터 공급된 후의 전류 양을 감지하여 프로그램 상태를 판별하게 된다. 상술한 바와같은 구조의 플랫 셀들(flat cells)에 있어서, N 도전형 확산층이 서브 비트 라인(sub-bit line)으로서 사용되기 때문에, 서브 비트 라인들 (SBL1)∼(SBLj)의 저항과 접합 커패시턴스(junction capacitance)는 불가피하게 크다. 따라서, NOR형 마스크 롬의 블럭 선택 구조는 서브 비트 라인들 (SBL1)∼(SBLj)의 저항과 커패시턴스를 줄이기 위해 즉, 고속 독출 동작(high reading operation)을 실현하기 위해 채택되고 있다.

도 3에 보여지는 메모리 셀들에 있어서 단지 i번째 메모리 셀 블럭(BLKi)의 등가 회로도가 도시되어 있다. 각 메모리 셀 블럭(BLKi)의 홀수번(odd-numbered) 서브 비트 라인들 (SBL1), (SBL3), (SBL5), ··· , 등의 위쪽 끝(above end)에는 블럭 선택 라인들(BSi)에 의해서 제어되는 블럭 선택 트랜지스터들 (BST1), (BST2), (BST3), ··· , 등이 접속되어 있다. 그리고, 짝수번(even-numbered) 서브 비트 라인들 (SBL2), (SBL4), (SBL6), ···, 등의 아래쪽 끝(low end)에는 그라운드 선택 라인들 (GS0) 및 (GS1)에 의해서 각각 제어되는, 번갈아 배치된, 그라운드 선택 트랜지스터들 (GST1), (GST2), ··· , 등이 접속되어 있다. 열 방향으로 신장하는 복수 개의 메인 비트 라인들 (MBL1), (MBL2), ··· , 등이 복수 개의 메모리 셀 블럭들(BLKi)에 걸쳐 소정 간격을 두고 병렬로 배열되어 있다. 여기서, 메인 비트 라인들 대 서브 비트 라인들의 비는 1대 2의 비율로 배열되어 있다. 그리고, 컬럼 선택 라인들 (YAi) (i=0, 1, ··· , 7)에 의해서 제어되는 컬럼 선택 트랜지스들 (CST1), (CST2), ··· , (CST7)을 통해 감지 증폭기(500)에 상기 메인 비트 라인들 (MBL1), (MBL2), ··· , 등의 아래쪽 끝이 연결되어 있다. 블럭 선택 라인들(BSi)에 의해서 제어되는 상기 블럭 선택 트랜지스터들 (BST1), (BST2), ··· , 등을 통해 홀수번 서브 비트 라인들 (SBL1), (SBL3), ··· , 등의 위쪽 끝이 대응되는 상기 메인 비트 라인들 (BST1), (BST2), ··· , 등에 접속되어 있다. 그라운드 선택 라인들 (GS0) 및 (GS1)에 의해서 각각 제어되는 그라운드 선택 트랜지스터들 (GST1), (GST2), ··· , 등을 통해 짝수번 서브 비트 라인들 (SBL2), (SBL4), ··· , 등의 아래쪽 끝이 접지 단자(VSS)에 접속되어 있다.

메모리 셀 블럭들 중 i번째 메모리 셀 블럭의 메모리 셀 트랜지스터 (M12)에 대한 데이터 독출 동작이 도 1 내지 도 3를 참조하여 이하 설명될 것이다. 외부로부터 어드레스 신호들(Ai)이 인가되는 행 프리디코더(20)에 의해서 신호들 (Pi) 및 (Qi)이 로우 레벨(0볼트)로 설정될 때, 도 2A의 NOR 게이트(201)에 의해서 행 디코더(200)가 선택됨에 따라 NMOS 트랜지스터들 (202), (205), (208), (211)이 모두 턴-온된다. 계속해서, 도 1의 블럭 선택 디코더(40), 워드라인 선택 디코더(60), 그라운드 선택 디코더(80)는 각각 상기 어드레스 신호들(Ai)을 입력받아 신호들 bs0, s0, 및 gs0를 선택함과 아울러 각기 로우 레벨의 상태로 상기 행 디코더(200)로 인가된다. 이에따라, 상기 행 디코더(200)에 의해서 블럭 선택 신호 (BS0), 워드라인 선택 신호 (WL0), 그라운드 선택 신호 (GS0)가 각각 활성화된다. 도 3에서, 상기 블럭 선택 신호 (BS0)에 의해서 제어되는 블럭 선택 트랜지스터들 (BST1), (BST2), (BST3), ··· , 등이 턴-온됨과 아울러, 상기 홀수번 그라운드 선택 신호 (GS0)에 의해서 제어되는 홀수번 그라운드 선택 트랜지스터들 (GST1), (GST3), , ··· , 등이 턴-온된다. 이에따라, 짝수번 서브 비트 라인들 (SBL2), (SBL4), (SBL6), ··· , 등이 상기 홀수번 그라운드 선택 트랜지스터들 (GST1), (GST3), ··· , 등을 통해 접지된다. 그리고, 활성화된 워드라인 선택 신호 (WL0)에 게이트 전극이 접속된 메모리 셀 트랜지스터들(M1n)(n=0,1, ···, j)이 모두 선택된다. 이때, 상기 어드레스 신호들(Ai)이 인가되는 열 프리디코더(400)에 의해서 컬럼 선택 신호들(YAi) 중 컬럼 선택 신호 (YA1)가 활성화되어 도 3의 컬럼 선택 스위치 회로(400)의 컬럼 선택 트랜지스터 (CST2)가 턴-온된다. 이로써, 제 2 메인 비트 라인(MBL1)이 감지 증폭기(500)에 접속된다. 계속해서, 상기 선택된 제 2 메인 비트 라인(MBL1)과 이에 연결된 블럭 선택 트랜지스터(BST2)를 통해 메모리 셀 트랜지스터들 (M12) 및 (M13)의 접속 영역 즉, 제 3 서브 비트 라인(SBL3)의 위쪽 끝으로 상기 감지 증폭기(500)로부터 공급되는 센싱 전류(sensing current)가 공급된다. 이에따라, 상기 감지 증폭기(500)는 상기 메모리 셀 트랜지스터 (M12)의 소오스-드레인 채널 즉, 그것의 양단에 흐르는 전류의 양을 감지하여 데이터의 상태를 독출하게 된다. 이때, 상기 선택된 메모리 셀 트랜지스터 (M12)의 문턱 전압이 낮게 프로그램되어 있으면, 그것의 채널과 그라운드 선택 트랜지스터 (GST1)를 통해 접지단자(VSS)로 흐르는 전류의 양이 많게 되어 데이터 "1"(온 셀)임을 독출하게 된다. 반면에, 선택된 메모리 셀 트랜지스터 (M12)의 문턱 전압이 높게(5.0 볼트 이상) 프로그램되어 있으면, 그것의 채널을 통해 전류는 흐르지 못하게 되어 데이터 "0"(오프 셀)임을 독출하게 된다. 나머지 메모리 셀 트랜지스터들에 저장된 값들은 상술한 바와같은 방법으로 독출될 수 있다.

상기 선택된 메모리 셀 트랜지스터 (M12)가 오프 셀이고, 동일 워드라인(WL0) 상에 게이트 전극이 접속되고 인접한 메모리 셀 트랜지스터들 (M13), (M14), (M15)이 모두 온 셀일 경우, 상기 선택된 메모리 셀 트랜지스터 (M12)가 오프 셀의 채널을 통해 흐르는 전류의 양이 없어야 정상적인 데이터 "0"를 감지할 수 있다. 그러나, 상술한 바와같은 NOR형 마스크 롬에 있어서, 인접한 메모리 셀 트랜지스터들 (M13), (M14), (M15)이 온 셀이고 동일한 워드라인(WL0) 상의 제어를 받게됨에 따라 원하지 않는 누설 전류 통로(leakage current path)가 도 3의 굵은 선으로 표시된 바와같이 형성된다. 이로인해, 데이터 센싱시 누설 전류에 의한 센싱 마진(senging margin)이 나빠지는 문제점이 생겼다. 또한, 블럭 선택 트랜지스터들 (BST1), (BST2), ··· , 등이 동일한 블럭 선택 라인들(BSi)에 의해서 제어됨에 따라 메모리 셀 트랜지스터들 (M13), (M14), (M15)을 통해 인접한 제 3 메인 비트 라인(MBL2)의 로딩(loading)이 제 2 메인 비트 라인(MBS1)과 함께 연결된다. 이와 같은 조건에 의해서, 비트 라인 프리챠지시 많은 시간이 요구됨에 따라 반도체 메모리 장치의 동작 속도가 저하되는 문제점도 생겼다.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 데이터 센싱 마진을 향상시킬 수 있는 NOR형 마스크 롬을 제공하는 데 있다.

본 발명의 다른 목적은, 고속 동작하는 NOR형 마스크 롬을 제공하는 데 있다.

도 1은 종래 NOR형 마스크 롬의 개략적인 구성을 보여주는 블럭도;

도 2A 내지 도 2B는 도 1의 행 디코더 및 열 프리디코더의 회로를 보여주는 회로도;

도 3은 종래 NOR형 마스크 롬의 어레이 및 주변 회로를 보여주는 회로도;

도 4는 본 발명에 따른 NOR형 마스크 롬의 개략적인 구성을 보여주는 블럭도;

도 5는 도 4의 행 디코더 및 열 프리디코더의 회로를 보여주는 회로도;

도 6은 본 발명의 실시예에 따른 NOR형 마스크 롬의 어레이 및 주변 회로를 보여주는 회로도,

*도면의 주요 부분에 대한 부호 설명*

20 : 행 프리디코더40 : 블럭 선택 회로

50 : 스트링 선택 디코더60 : 워드라인 선택 디코더

80 : 제 1 그라운드 선택 디코더90 : 제 2 그라운드 선택 디코더

100 : 어레이200 : 행 디코더

300 : 열 프리디코더400 : 컬럼 선택 스위치 회로

500 : 감지 증폭기600 : 그라운드 선택 스위치 회로

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 복수 개의 제 1 비트 라인들과; 복수 개의 워드 라인들과; 복수 개의 그룹들의 메모리 셀들과; 상기 각 그룹 내의 메모리 셀들은 상기 제 1 비트 라인들 중의 2개의 인접한 것들 사이에 병렬로 전기적으로 연결되고; 4개의 상기 그룹들로 구성되는 복수 개의 메모리 셀 블럭들로 나눠지는 어레이와; 복수 개의 제 2 비트 라인들과; 상기 메모리 셀 블럭들 대 상기 제 2 비트 라인들의 비는 적어도 1 대 1 이고; 복수 개의 그라운드 라인들과; 상기 제 2 비트 라인들 대 상기 그라운드 라인들의 비는 i 대 (i + 1) (여기서, i는 0보다 큰 양의 정수)이고; 외부로부터 인가되는 제 1 선택 신호들에 응답하여, 상기 제 2 비트 라인들과 각각 대응되는 상기 메모리 셀 블럭들을 전기적으로 연결되도록 하기 위한 제 1 선택 수단과; 외부로부터 인가되는 제 2 선택 신호에 응답하여, 상기 메모리 셀 블럭들의 제 2 그룹과 제 3 그룹을 선택하기 위한 제 2 선택 수단과; 외부로부터 인가되는 제 3 선택 신호에 응답하여, 상기 메모리 셀 블럭들의 제 1 그룹과 제 4 그룹을 선택하기 위한 제 3 선택 수단과; 외부로부터 인가되는 제 4 선택 신호들에 응답하여, 인접한 메모리 셀 블럭들에 공통으로 사용되는 제 1 비트 라인들 중 홀수번과 짝수번의 상기 제 1 비트 라인들과 이에 대응되는 홀수번과 짝수번의 상기 그라운드 라인들을 선택적으로 연결되도록 하기 위한 제 4 선택 수단과; 외부로부터 인가되는 제 5 선택 신호들을 응답하여, 상기 그라운드 라인들 중 어느 하나의 것을 접지시키기 위한 제 5 선택 수단을 포함한다.

이 실시예에 있어서, 상기 제 1 선택 수단은; 상기 제 1 선택 신호들 중 홀수번 선택 신호가 인가되는 게이트들과, 상기 제 2 비트 라인들 중 홀수번 제 2 비트 라인들에 접속되는 드레인들 및, 상기 메모리 셀 블럭들 중 홀수번 메모리 셀 블럭의 상기 제 2 그룹과 상기 제 3 그룹 사이의 제 1 비트 라인들에 접속되는 소오스들을 갖는 복수 개의 제 1 선택 트랜지스터들과, 상기 제 1 선택 신호들 중 짝수번 선택 신호가 인가되는 게이트들과, 상기 제 2 비트 라인들 중 짝수번 제 2 비트 라인들에 접속되는 드레인들 및, 상기 메모리 셀 블럭들 중 짝수번 메모리 셀 블럭의 상기 제 1 그룹과 상기 제 4 그룹 사이의 제 1 비트 라인들에 접속되는 소오스들을 갖는 복수 개의 제 2 선택 트랜지스터들을 포함한다.

이 실시예에 있어서, 상기 제 2 선택 수단은; 상기 제 2 선택 신호가 인가되는 게이트들과, 상기 제 1 선택 트랜지스터들의 각 소오스에 접속되는 드레인들 및, 상기 어레이의 제 1 비트 라인들 중 짝수번의 제 1 비트 라인들에 각각 접속되는 소오스들을 갖는 복수 개의 제 3 선택 트랜지스터들을 포함한다.

이 실시예에 있어서, 상기 제 4 선택 수단은; 상기 제 4 선택 신호들 중 홀수번 선택 신호가 인가되는 게이트들과, 인접한 메모리 셀 블럭들에 공통으로 사용되는 제 1 비트 라인들 중 홀수번 제 1 비트 라인들에 접속되는 드레인들 및, 상기 그라운드 라인들 중 홀수번 그라운드 라인들에 접속되는 소오스들을 갖는 복수 개의 제 4 선택 트랜지스터들과, 상기 제 4 선택 신호들 중 짝수번 선택 신호가 인가되는 게이트들과, 인접한 메모리 셀 블럭들에 공통으로 사용되는 제 1 비트 라인들 중 짝수번 제 1 비트 라인들에 각각 접속되는 드레인들 및, 상기 그라운드 라인들 중 짝수번 그라운드 라인들에 접속되는 소오스들을 갖는 복수 개의 제 5 선택 트랜지스터들을 포함한다.

이 실시예에 있어서, 상기 제 3 선택 수단은; 상기 제 3 선택 신호가 인가되는 게이트들과, 상기 어레이의 제 1 비트 라인들 중 짝수번 제 1 비트 라인들에 접속되는 드레인들 및, 상기 제 4 및 제 5 선택 트랜지스터들의 드레인들에 접속되는 소오스들을 갖는 복수 개의 제 6 선택 트랜지스터들을 포함한다.

이 실시예에 있어서, 상기 제 2 선택 수단은; 접지 전압이 인가되는 접지 단자와, 상기 제 5 선택 신호들이 각각 인가되는 게이트들과, 상기 그라운드 라인들에 각각 접속되는 드레인들 및, 상기 접지 단자에 각각 접속되는 소오스들을 갖는 제 7 선택 트랜지스터들을 포함한다.

이러한 회로에 의하면, 누설 전류 패스의 형성을 차단할 수 있고 인접한 메인 비트 라인의 로딩이 연결되는 것을 방지할 수 있다.

이하 본 발명의 실시예에 따른 참조도면 도 4 내지 도 6에 의거하여 상세히 설명한다.

도 4 내지 도 6에 있어서, 도 1 내지 도 3에 도시된 구성요소와 동일한 기능을 가지는 구성요소에 대해서 동일한 참조번호를 병기한다.

도 4에는 본 발명의 바람직한 실시예에 따른 NOR형 마스크 롬의 구성을 보여주는 블럭도가 도시되어 있다. 도 4에 도시된 바와같이, 본 발명의 실시예에 따른 NOR형 마스크 롬은 행 프리디코더(row pre-decoder) (20), 블럭 선택 디코더(block selection decoder) (40), 스트링 선택 디코더(string selection decoder) (50), 워드라인 선택 디코더(wordline selection decoder) (60), 제 1 그라운드 선택 디코더(first ground selection decoder) (80), 제 2 그라운드 선택 디코더 (second ground selection decoder) (90), 열 방향으로 분리된 복수 개의 메모리 셀 블럭들(BLKi)(i=0, 1, ··· , i+1)로 이루어지는 어레이(array) (100), 행 디코더(row decoder) (200), 열 프리디코더(column pre-decoder) (300), 컬럼 선택 스위치 회로(column selection swich circuit) (400), 감지 증폭기(sense amplifier) (500), 그리고 그라운드 선택 스위치 회로 (ground selection switch circuit) (600)로 구성된다.

상기 행 프리디코더(20), 상기 블럭 선택 디코더(40), 상기 스트링 선택 디코더(50), 상기 워드라인 선택 디코더(60), 그리고 상기 제 1 및 제 2 그라운드 선택 디코더들 (80) 및 (90)은 어드레스 신호들(Ai)이 인가될 때 신호들 (Pi), (Qi), (ssi), (bsi), (si), 및 (gsi)과 신호들 (GBSi)을 발생한다. 상기 신호들 (Pi), (Qi), (ssi), (bsi), (si), (gsi)가 인가되는 상기 행 디코더(200)는 상기 어레이(100)의 복수 개의 메모리 셀 블럭들(BLKi) 중 어느 하나를 선택한다. 그리고, 선택된 메모리 셀 블럭의 미도시된 서브 메모리 셀 블럭들(SBLKi) 중 어느 하나를 선택함과 아울러 워드라인들 중 상기 어드레스 신호들(Ai)에 의해서 선택된 워드라인을 활성화시키게 된다. 그리고, 상기 (GBSi) 신호들이 인가되는 상기 그라운드 선택 스위치 회로(600)는 상기 복수 개의 메모리 셀 블럭들(BLKi)에 걸쳐 배치되는 복수 개의 그라운드 라운들(GBLi) 중 어느 하나를 선택한다. 상기 열 프리디코더(300)는 상기 어드레스 신호들(Ai)을 입력받아 컬럼 선택 스위치 회로(400)를 활성화시켜 선택된 메모리 셀 블럭과 상기 감지 증폭기(500)를 전기적으로 연결시킨다. 이로써, 상기 감지 증폭기(500)는 선택된 소정의 메모리 셀에 의해서 유지되는 셀 데이터를 센싱하게 된다.

도 5A 내지 도 5B에는 도 4의 행 디코더 및 열 프리디코더의 상세 회로를 보여주는 회로도가 도시되어 있다.

도 5A에 도시된 행 디코더(200)는 도 4의 행 프리디코더(20)로부터 발생되는 신호들 (Pi) 및 (Qi)에 의해서 선택된다. 상기 신호들 (Pi) 및 (Qi)이 로우 레벨로 인가될 때 도 5A의 NOR 게이트(201)에 각 게이트 단자가 접속된 NMOS 트랜지스터들이 모두 턴-온된다. 이때, 상기 트랜지스터들의 드레인 단자로 인가되는 상기 신호들 (Pi), (Qi), (bsi), (si), 및 (gsi)의 상태에 따라 대응되는 인버터들을 통해 활성화된 신호들 (BSi), (WLi), (GSi), (SS0) 및 (SS1)을 발생한다. 블럭 선택 디코더(40)를 통해 상기 신호들 (bsi) 중 하나가 로우 레벨로 설정될 때 대응되는 블럭 선택 신호들(BSi) 중 어느 하나를 활성화시킴으로써, 상기 행 디코더(200)는 메모리 셀 블럭들(BLKi) 중 어느 하나의 메모리 셀 블럭을 선택하게 된다. 그리고, 워드라인 선택 디코더(60)에 의해서 상기 신호들 (si) 중 하나가 로우 레벨로 설정될 때, 상기 행 디코더(200)는 상기 선택된 메모리 셀 블럭의 워드라인들(WLi) 중 하나의 워드라인을 활성화시킨다. 계속해서, 그라운드 선택 디코더(80)에 의해서 상기 신호들 (gsi) 중 하나가 로우 레벨로 설정될 때, 상기 행 디코더(200)는 그라운드 선택 신호들 (GS0) 및 (GS1) 중 하나의 그라운드 선택 신호를 하이 레벨로 활성화시킨다. 아울러, 스트링 선택 디코더(50)에 의해서 신호들 (ssi) 중 하나가 로우 레벨로 설정될 때, 상기 행 디코더(200)는 스트링 선택 신호들 (SS0) 및 (SS1) 중 하나를 활성화시킨다. 도 5A에서, 디플리숀 MOS 트랜지스터들(203), (52), (206), (56), 및 (212)은 비선택된 블럭 선택 신호들(BSi), 스트링 선택 신호들(SSi), 워드라인들(WLi), 그리고 그라운드 선택 신호들(GSi)의 안정된 동작을 위한 것이다. 하나의 행 디코더(200)에는 (i + 1)개의 메모리 셀 블럭들(BLKi)이 연결되고 워드라인들(WLi)과 스트링 선택 신호들 (SS0) 및 (SS1)과 그라운드 선택 신호들 (GS0) 및 (GS1)은 상기 메모리 셀 블럭들(BLKi)에 공통으로 연결되어 있다. 도 5B에 도시된 바와같이, 열 프리디코더(300)는 복수 개의 낸드 게이트들 (309), ···, (311)과 이에 대응되는 복수 개의 인버터들 (310)∼(312)을 통해 어드레스 신호들 (A0)∼(A0b)을 조합하여 복수 개의 컬럼 선택 신호들 (YA0)∼(YA1) 중 하나가 활성화되도록 구성되었다. 그리고, 본 발명에 따른 제 2 그라운드 선택 디코더(90)의 회로는 열 프리디코더를 구성하는 방법과 동일한 방법으로 구성됨은 이 기술 분야의 통상적인 지식을 가진 자들에게 자명한 것이다.

도 6에는 본 발명의 바람직한 실시예에 따른 NOR형 마스크 롬의 어레이와 주변 회로의 등가 회로를 보여주는 회로도가 도시되어 있다. 도 6에서, 열 방향으로 신장하는 복수 개의 서브 비트 라인들 (SBL1)∼(SBLj)은 N도전형 확산층(N conductive type diffusion layer) 상에 형성되고, 행 방향으로 신장하는 워드 라인들 (WL1)∼(WLi)은 폴리사이드(polyside)로 형성된다. NOR형의 상기 서브 비트 라인들 (SBL1)∼(SBLj)과 상기 워드 라인들 (WL0)∼(WLi)은 서로 교차되도록 배열되어 있다. 메모리 셀 트랜지스터들(Mmn) (m=0, 1, 2, ··· , i) (n=0, 1, 2, ··· , j)은 그것의 소오스 영역과 드레인 영역이 상기 서브 비트 라인들 (SBL1)∼(SBLj)과 상기 워드 라인들 (WL0)∼(WLi)의 교차 영역들에 형성되어 있고, 그것의 채널들이 교차 영역들 사이에 형성되어 있다. 2개의 서브 비트 라인들 사이에 병렬로 연결된 복수 개의 메모리 셀 트랜지스터들(Mij)을 이하 스트링(string)이라 칭한다. 여기서, 상기 스트링으로 명명된 용어는 달리 뱅크(bank) 또는 그룹(group)이라는 용어로도 사용됨을 주의하여야 한다.

상기 메모리 셀 트랜지스터들(Mmn)은 채널들의 불순물 확산량을 조절하는 기술에 의해 각각 프로그램된다. 구체적으로, 각 메모리 셀 트랜지스터(Mmn)의 프로그램은 제조 공정 중에서 포토 마스크(photo mask)에 의해 프로그램된다. 상기 메모리 셀 트랜지스터들(Mmn)의 프로그램 방법은 주로 이온 주입(Ion Implantation)을 통해 이루어지며, 각 메모리 셀 트랜지스터(Mmn)의 문턱 전압(threshold voltage)을 조절하는 방법이 대부분이다. 이와 같은 방법에 의해 각 메모리 셀 트랜지스터(Mmn)는 온-셀 상태(on-cell state) 즉, 높은 문턱 전압(예컨대, 5볼트)을 갖는 상태와 오프-셀 상태(off-cell state) 즉, 낮은 문턱 전압(예컨대, 0.5볼트)을 갖는 상태 중 어느 하나의 상태로 프로그램된다. 어느 하나의 상태로 프로그램된 메모리 셀 트랜지스터의 데이터(정보)를 독출하는 방법은 선택된 메모리 셀 트랜지스터의 게이트에 일정 전압을 인가하고 그것의 소오스-드레인 채널을 통해 흐르는 전류의 양을 감지하여 이루어진다. 즉, 메모리 셀 트랜지스터들(Mmn)은 정보 비트가 메모리 셀 트랜지스터에 의해 유지되는지의 유무에 따라 소정의 게이트 전압을 기초로하여 턴-온 또는 턴-오프된다. 이때, 감지 증폭기(500)로부터 공급된 후의 전류 양을 감지하여 프로그램 상태를 판별하게 된다. 상술한 바와같은 구조의 플랫 셀들(flat cells)에 있어서, N 도전형 확산층이 서브 비트 라인(sub-bit line)으로서 사용되기 때문에, 서브 비트 라인들 (SBL1)∼(SBLj)의 저항과 접합 커패시턴스(junction capacitance)는 불가피하게 크다. 따라서, NOR형 마스크 롬의 블럭 선택 구조는 서브 비트 라인들 (SBL1)∼(SBLj)의 저항과 커패시턴스를 줄이기 위해 즉, 고속 독출 동작(high reading operation)을 실현하기 위해 채택되고 있다.

각 메모리 셀 블럭(BLKi) (i=0, 1, ···· , i + 1)은 4개의 스트링들 (S1), (S2), (S3), (S4)로 구성되는 복수 개의 서브 메모리 셀 블럭들(SBLKi)로 구비된다. 열 방향으로 신장하는 복수 개의 메인 비트 라인들 (MBLi)이 상기 복수 개의 메모리 셀 블럭들(BLKi)에 걸쳐 소정 간격을 두고 병렬로 배열되어 있다. 메인 비트 라인들 대 서브 메모리 셀 블럭들의 비율은 1 대 1이다. 즉, 하나의 메인 비트 라인에 4개의 스트링들의 비율로 배열되어 있다. 그리고, 컬럼 선택 라인들(YAi)에 의해서 제어되는 컬럼 선택 트랜지스들 (CST1), ···· , (CST2) 을 통해 감지 증폭기(500)에 상기 메인 비트 라인들(MBLi)의 각 아래쪽 끝(lower end)이 연결되어 있다. 도 6에서, 블럭 선택 수단(120)은 홀수번과 짝수번 블럭 선택 라인들 (BS0) 및 (BS1)상의 홀수번과 짝수번 블럭 선택 신호에 응답하여 상기 메인 비트 라인들(MBLi)과 각각 대응되는 상기 서브 메모리 셀 블럭들(SBLKi)을 전기적으로 연결되도록 하기 위한 것이다. 상기 블럭 선택 수단(120)은 복수 개의 홀수번 블럭 선택 트랜지스터들 (BST1), (BST3), ···· , 등과 복수 개의 짝수번 블럭 선택 트랜지스터들 (BST2), (BST4), ···· , 등로 구성되어 있다. 상기 홀수번과 짝수번 블럭 선택 라인들 (BS0) 및 (BS1)에 의해서 각각 제어되는 홀수번과 짝수번 상기 블럭 선택 트랜지스터들 (BST1) 및 (BST2)을 통해 상기 메인 비트 라인들(MBLi)이 대응되는 서브 메모리 셀 블럭들(SBLKi)에 접속되어 있다. 제 1 스트링 선택 수단(140)은 외부로부터 인가되는 제 1 스트링 선택 라인(SS0) 상의 제 1 스트링 선택 신호에 응답하여 상기 서브 메모리 셀 블럭들(SBLKi)의 제 2 스트링 (S2)과 제 3 스트링 (S3)을 선택하기 위한 것이다. 상기 제 1 스트링 선택 수단(120)은 각 서브 메모리 셀 블럭(SBLKi) 당 2개의 스트링 선택 트랜지스터들 (SST2) 및 (SST3)로 구성되어 있다. 상기 제 1 스트링 선택 라인(SSO)에 의해서 제어되는 각 서브 메모리 셀 블럭(SBLKi)의 상기 스트링 선택 트랜지스터들 (SST2) 및 (SST3)은 각 서브 메모리 셀 블럭 (SBLKi)의 짝수번 서브 비트 라인들 (SBLi) (i=2, 4,···· , 등)의 위쪽 끝과 상기 블럭 선택 트랜지스터들 (BST1), (BST2),···· , 등의 각 소오스 사이에 전류 통로를 제공한다. 상기 메모리 셀 블럭들(BLKi)에 걸쳐 열 방향으로 신장하는 복수 개의 그라운드 비트 라인들(GBLi)이 배열되어 있다. 상기 메인 비트 라인들 대 상기 그라운드 비트 라인들의 비율은 i 대 (i+1) (여기서, i는 0보다 큰 양의 정수)이다. 예를들면, i가 2일 때 상기 메인 비트 라인과 상기 그라운드 비트 라인은 각각 2 대 3의 비율로 배열된다. 제 2 스트링 선택 수단(160)은 외부로부터 인가되는 제 2 스트링 선택 라인(SS1) 상의 제 2 스트링 선택 신호에 응답하여, 상기 서브 메모리 셀 블럭들(SBLKi)의 제 1 스트링 (S1)과 제 4 스트링 (S4)을 선택하기 위한 것이다. 상기 제 2 스트링 선택 수단(160)은 각 서브 메모리 셀 블럭(SBLKi) 당 2개의 스트링 선택 트랜지스터들 (SS1T) 및 (SST4)로 구성되어 있다. 그리고, 제 1 그라운드 선택 수단(180)은 홀수번과 짝수번 그라운드 선택 라인들 (GS0) 및 (GS1) 상의 홀수번과 짝수번 그라운드 선택 신호들에 응답하여, 인접한 서브 메모리 셀 블럭들에 공통으로 사용되는 서브 비트 라인들 중 홀수번과 짝수번의 서브 비트 라인들과 이에 대응되는 상기 그라운드 비트 라인들 중 홀수번과 짝수번의 그라운드 비트 라인들 (GBL0), (GBL2),···· , 등 및 (GBL1), (GBL3), ···· , 등을 선택적으로 전기적으로 연결되도록 하기 위한 것이다. 상기 제 1 그라운드 선택 수단(180)은 제 1 홀수번 그라운드 선택 트랜지스터들 (GST1), (GST3), ···· , 등과 제 1 짝수번 그라운드 선택 트랜지스터들 (BST2), (BST4), ···· , 등으로 구성되어 있다. 상기 제 2 스트링 선택 라인(SS1)에 의해서 제어되는 상기 각 서브 메모리 셀 블럭(SBLKi)의 스트링 선택 트랜지스터들 (SST1) 및 (SST4)은 상기 홀수번과 짝수번 그라운드 선택 트랜지스터들 (BST1), (BST3),···· , 등과 (BST2), (BST4), ···· , 등을 통해 대응되는 그라운드 비트 라인에 접속되어 있다. 제 2 그라운드 선택 수단(600)은 외부로부터 인가되는 제 2 그라운드 선택 신호들에 응답하여, 상기 그라운드 비트 라인들 중 어느 하나의 것을 접지시키기 위한 것이다. 상기 각 그라운드 비트 라인 (GBL0), (GBL1), ···· , 등의 위쪽 끝은 제 2 그라운드 선택 라인들 (GBS0), (GBS1)에 의해서 제어되는 상기 제 2 그라운드 선택 트랜지스터들 (GBST1), (GBST2), ···· , 등을 통해 접지되어 있다. 그리고, 각 서브 메모리 셀 블럭(SBLKi) 내의 세 번째 서브 비트 라인 즉, 제 1 스트링 선택 라인(SS0)에 의해서 제어되는 스트링 선택 트랜지스터들 (SST2) 및 (SST3)을 기준으로 좌·우 대칭의 구조로 구성되어 있다. 게다가, 인접한 각 서브 메모리 블럭 (SBLKi) 역시 좌·우 대칭으로 구성되어 있다. 아울러, 하나의 서브 메모리 셀 블럭 즉, 4개의 스트링들에 하나의 메인 비트 라인을 배치하였다. 그리고, 홀수번과 짝수번 블럭 선택 신호들 (BS0) 및 (BS1)에 의해서 제어되는 2개의 홀수번과 짝수번의 블럭 선택 트랜지스터들을 통해 대응되는 각 서브 메모리 셀 블럭에 상기 메인 비트 라인들이 연결되도록 구현하였다.

도 6에서, 제 1 서브 메모리 셀 블럭(SBLK0)의 제 1 스트링(S1)의 메모리 셀 트랜지스터 (M11)와 제 2 스트링(S2)의 메모리 셀 트랜지스터 (M12)를 선택할 때의 데이터 독출 동작을 나눠 설명하겠다. 먼저, 제 1 서브 메모리 셀 블럭(SBLK0)의 제 1 스트링(S1)의 메모리 셀 트랜지스터 (M11)를 선택할 경우의 동작을 설명하면 다음과 같다. 홀수번 블럭 선택 신호(BS0)가 하이 레벨로 설정될 때, i번째 메모리 셀 블럭(BLKi)이 선택됨과 아울러 홀수번 블럭 선택 트랜지스터(BST1)가 턴-온된다. 상기 제 1 서브 메모리 셀 블럭(SBLK0)의 제 1 스트링(S1)과 제 4 스트링(S4)을 선택하기 위한 제 1 스트링 선택 신호(SS0)가 하이 레벨로 설정될 때, 스트링 선택 트랜지스터들 (SST2) 및 (SST3)이 턴-온된다. 이때, 제 2 스트링 선택 신호(SS1)가 로우 레벨이기 때문에, 제 2 스트링(S2)과 제 3 스트링(S3)을 선택하기 위한 상기 제 2 스트링 선택 신호(SS1)에 의해서 어되는 각 서브 메모리 셀 블럭(SBLKi)의 스트링 선택 트랜지스터들 (SST1) 및 (SST4)은 턴-오프 상태이다. 계속해서, 워드라인 (WL0)가 하이 레벨로 설정되고 홀수번의 제 1 그라운드 선택 신호 (GS0)가 하이 레벨로 설정될 때, 제 1 홀수번 그라운드 선택 트랜지스터(GST1)가 턴-온되어 제 1 서브 메모리 셀 블럭(SBLK0)의 제 1 서브 비트 라인(SBL1)이 제 1 그라운드 비트 라인(GBL0)에 연결된다. 그리고, 제 2 그라운드 선택 라인 (GBS0)에 의해서 제어되는 제 2 그라운드 선택 트랜지스터(GBST1)를 통해 상기 제 1 그라운드 비트 라인(GBS0)이 접지된다. 계속해서, 열 프리디코더(300)로부터 발생되는 컬럼 선택 신호들(YAi) 중 YA0가 하이 레벨로 설정될 때, 제 1 메인 비트 라인(MBL0)과 감지 증폭기(500)가 연결되어 하나의 전류 통로 (감지증폭기→MBL0→BST1→SST2→M11→GST1→GBL0→GBST1→VSS)가 이루어진다. 이로써, 제 1 서브 메모리 셀 블럭(SBLK0)의 제 1 스트링(S1)의 메모리 셀 트랜지스터(M11)에 의해서 유지되는 데이터의 상태에 따라 온 셀의 상태인지 오프 셀의 상태인지를 독출할 수 있다.

다음, 제 1 서브 메모리 셀 블럭(SBLK0)의 제 2 스트링(S2)의 메모리 셀 트랜지스터 (M12)를 선택할 경우의 동작을 설명하면 다음과 같다. 상기 홀수번 블럭 선택 신호(BS0)가 하이 레벨로 설정될 때, i번째 메모리 셀 블럭(BLKi)이 선택됨과 아울러 홀수번 블럭 선택 트랜지스터 (BST1)가 턴-온된다. 상기 제 2 스트링 선택 신호(SS1)가 하이 레벨이 될 때, 스트링 선택 트랜지스터들 (SST1) 및 (SST4)이 턴-온된다. 이때, 제 1 스트링 선택 신호(SS0)가 로우 레벨이기 때문에, 상기 제 1 스트링 선택 신호(SS0)에 의해서 제어되는 스트링 선택 트랜지스터들 (SST2) 및 (SST3)은 턴-오프 상태이다. 계속해서, 워드라인 (WL0)가 하이 레벨로 설정되고 제 1 그라운드 선택 신호 (GS0)가 하이 레벨로 설정될 때, 상기 제 1 홀수번 그라운드 선택 트랜지스터(GST1)가 턴-온되어 제 1 서브 메모리 셀 블럭(SBLK0)의 제 1 서브 비트 라인(SBL1)이 제 1 그라운드 비트 라인(GBL0)에 연결된다. 그리고, 제 2 그라운드 선택 라인 (GBS0)에 의해서 제어되는 제 2 그라운드 선택 트랜지스터(GBST1)를 통해 상기 제 1 그라운드 비트 라인(GBS0)이 접지된다. 계속해서, 열 프리디코더(300)로부터 발생되는 컬럼 선택 신호들(YAi) 중 YA0가 하이 레벨로 설정될 때, 제 1 메인 비트 라인(MBL0)과 감지 증폭기(500)가 연결되어 하나의 전류 통로 (감지증폭기→MBL0→BST1→M12→SST1→GST1→GBL0→GBST1→VSS)가 이루어진다. 이로써, 제 1 서브 메모리 셀 블럭(SBLK0)의 제 2 스트링(S2)의 메모리 셀 트랜지스터(M12)에 의해서 유지되는 데이터의 상태에 따라 온 셀의 상태인지 오프 셀의 상태인지를 독출할 수 있다. 이와같은 방법으로, 나머지 스트링들의 메모리 셀 트랜지스터들 역시 동일한 방법으로 독출될 수 있다.

선택된 메모리 셀 트랜지스터 (M12)가 오프 셀 상태이고 인접한 메모리 셀 트랜지스터들 (M13), (M14), (M15), (M16), (M17)이 온 셀 상태라 하더라도 인접한 그라운드 비트 라인과 메이 비트 라인은 각각의 선택 트랜지스터인 (GBST2) 및 (CST2)이 턴-오프되어 있기 때문에 누설 전류 패스가 생기지 않게 된다. 이로써, 센싱 마진을 좋게 할 수 있고 인접한 메인 비트 라인들 사이의 로딩을 차단함으로써 반도체 메모리 장치를 고속으로 동작시킬 수 있다.

상술한 바와같이, 누설 전류 패스가 형성되지록 함으로써 센싱 마진을 향상시킬 수 있을 뿐만아니라 인접한 메인 비트 라인의 로딩이 연결되는 것을 차다하여 프리챠지 시간을 단축시킴으로써 반도체 메모리 장치의 고속 동작을 실현할 수 있다.

Claims (6)

1. 복수 개의 제 1 비트 라인들과;

   복수 개의 워드 라인들과;

   복수 개의 그룹들의 메모리 셀들과;

   상기 각 그룹 내의 메모리 셀들은 상기 제 1 비트 라인들 중의 2개의 인접한 것들 사이에 병렬로 전기적으로 연결되고;

   4개의 상기 그룹들로 구성되는 복수 개의 메모리 셀 블럭들로 나눠지는 어레이와;

   복수 개의 제 2 비트 라인들과;

   상기 메모리 셀 블럭들 대 상기 제 2 비트 라인들의 비는 적어도 1 대 1 이고;

   복수 개의 그라운드 라인들과;

   상기 제 2 비트 라인들 대 상기 그라운드 라인들의 비는 i 대 (i + 1) (여기서, i는 0보다 큰 양의 정수)이고;

   외부로부터 인가되는 제 1 선택 신호들에 응답하여, 상기 제 2 비트 라인들과 각각 대응되는 상기 메모리 셀 블럭들을 전기적으로 연결되도록 하기 위한 제 1 선택 수단과;

   외부로부터 인가되는 제 2 선택 신호에 응답하여, 상기 메모리 셀 블럭들의 제 2 그룹과 제 3 그룹을 선택하기 위한 제 2 선택 수단과;

   외부로부터 인가되는 제 3 선택 신호에 응답하여, 상기 메모리 셀 블럭들의 제 1 그룹과 제 4 그룹을 선택하기 위한 제 3 선택 수단과;

   외부로부터 인가되는 제 4 선택 신호들에 응답하여, 인접한 메모리 셀 블럭들에 공통으로 사용되는 제 1 비트 라인들 중 홀수번과 짝수번의 상기 제 1 비트 라인들과 이에 대응되는 홀수번과 짝수번의 상기 그라운드 라인들을 선택적으로 연결되도록 하기 위한 제 4 선택 수단과;

   외부로부터 인가되는 제 5 선택 신호들을 응답하여, 상기 그라운드 라인들 중 어느 하나의 것을 접지시키기 위한 제 5 선택 수단을 포함하는 NOR형 마스크 롬.
2. 제 1 항에 있어서,

   상기 제 1 선택 수단은;

   상기 제 1 선택 신호들 중 홀수번 선택 신호가 인가되는 게이트들과, 상기 제 2 비트 라인들 중 홀수번 제 2 비트 라인들에 접속되는 드레인들 및, 상기 메모리 셀 블럭들 중 홀수번 메모리 셀 블럭의 상기 제 2 그룹과 상기 제 3 그룹 사이의 제 1 비트 라인들에 접속되는 소오스들을 갖는 복수 개의 제 1 선택 트랜지스터들과,

   상기 제 1 선택 신호들 중 짝수번 선택 신호가 인가되는 게이트들과, 상기 제 2 비트 라인들 중 짝수번 제 2 비트 라인들에 접속되는 드레인들 및, 상기 메모리 셀 블럭들 중 짝수번 메모리 셀 블럭의 상기 제 1 그룹과 상기 제 4 그룹 사이의 제 1 비트 라인들에 접속되는 소오스들을 갖는 복수 개의 제 2 선택 트랜지스터들을 포함하는 NOR형 마스크 롬.
3. 제 2 항에 있어서,

   상기 제 2 선택 수단은;

   상기 제 2 선택 신호가 인가되는 게이트들과, 상기 제 1 선택 트랜지스터들의 각 소오스에 접속되는 드레인들 및, 상기 어레이의 제 1 비트 라인들 중 짝수번의 제 1 비트 라인들에 각각 접속되는 소오스들을 갖는 복수 개의 제 3 선택 트랜지스터들을 포함하는 NOR형 마스크 롬.
4. 제 2 항에 있어서,

   상기 제 4 선택 수단은;

   상기 제 4 선택 신호들 중 홀수번 선택 신호가 인가되는 게이트들과, 인접한 메모리 셀 블럭들에 공통으로 사용되는 제 1 비트 라인들 중 홀수번 제 1 비트 라인들에 접속되는 드레인들 및, 상기 그라운드 라인들 중 홀수번 그라운드 라인들에 접속되는 소오스들을 갖는 복수 개의 제 4 선택 트랜지스터들과,

   상기 제 4 선택 신호들 중 짝수번 선택 신호가 인가되는 게이트들과, 인접한 메모리 셀 블럭들에 공통으로 사용되는 제 1 비트 라인들 중 짝수번 제 1 비트 라인들에 각각 접속되는 드레인들 및, 상기 그라운드 라인들 중 짝수번 그라운드 라인들에 접속되는 소오스들을 갖는 복수 개의 제 5 선택 트랜지스터들을 포함하는 NOR형 마스크 롬.
5. 제 5 항에 있어서,

   상기 제 3 선택 수단은;

   상기 제 3 선택 신호가 인가되는 게이트들과, 상기 어레이의 제 1 비트 라인들 중 짝수번 제 1 비트 라인들에 접속되는 드레인들 및, 상기 제 4 및 제 5 선택 트랜지스터들의 드레인들에 접속되는 소오스들을 갖는 복수 개의 제 6 선택 트랜지스터들을 포함하는 NOR형 마스크 롬.
6. 제 1 항에 있어서,

   상기 제 2 선택 수단은;

   접지 전압이 인가되는 접지 단자와,

   상기 제 5 선택 신호들이 각각 인가되는 게이트들과, 상기 그라운드 라인들에 각각 접속되는 드레인들 및, 상기 접지 단자에 각각 접속되는 소오스들을 갖는 제 7 선택 트랜지스터들을 포함하는 NOR형 마스크 롬.

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