KR100283520B1 - 가상 그라운드 방식의 반도체 기억 장치 - Google Patents

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Abstract

가상 그라운드 방식의 반도체 기억 장치에서, 8개의 메모리 셀로 이루어진 블록 내의 1개의 워드선에 접속된 모든 메모리 셀을 4회의 센스 동작으로 판독한다. 각 판독 동작에서, 연속적으로 배열된 3개의 주비트선(BL)을 방전 신호(dis)에 의해 방전하고, 방전 주비트선과 충전 주비트선 양쪽에 접속된 2개의 메모리 셀(MC)을 판독 메모리 셀로 사용하여, 판독 메모리 셀에 대한 양 인접 메모리 셀로부터의 누설 전류의 영향을 최소한으로 억제한다. 조정 신호(aw1)에 의해 활성화되는 조정 셀(AC) 중, 충전 주비트선에만 접속되는 조정 셀(AC)을 프로그램 셀(P)로 하여, 충전 주비트선에만 접속되는 메모리 셀(MC)의 유지 데이터에 의한 센스 주비트선으로의 누설 전류의 격차를 감소시킨다.

Description

가상 그라운드 방식의 반도체 기억 장치
본 발명은, 가상 그라운드 방식의 반도체 기억 장치에 관한 것이다.
최근, 반도체 기억 장치의 용량이 현저히 증가하였고, 비용의 감소에 대응하기 위해 다중치 시스템이나 가상 그라운드 시스템과 같은 실효 셀 면적이 작은 장치가 차례로 시장에 도입되었다. 특히, 회로의 적절한 설계만으로 작은 셀 면적을 실현할 수 있는 가상 그라운드 시스템은, 동일한 프로세스를 통해서도 다른 시스템보다 작은 칩면적의 장치를 개발할 수 있다.
그러나, 가상 그라운드 시스템에서는, 인접한 2개의 열에 배열된 메모리 셀트랜지스터의 드레인과 소스가 동일한 가상 비트선에 공통으로 접속되어 있기 때문에, 인접 셀로부터의 누설 전류를 무시할 수 없다. 따라서, 지금까지 제품화된 장치들에 의하면, 일본 특허 공개 공보 제 6-68683호에 개시되어 있는 바와 같이, 누설 전류의 영향을 제거하기 위해 8비트마다 8회의 센스 동작으로 판독을 행한다(종래 기술 1). 또는, 9비트마다의 메모리 셀 트랜지스터의 임계 전압을 다른 메모리 셀 트랜지스터의 임계 전압(기억되는 데이터 "0", "1"에 해당)보다 높게 하여, 누설 전류를 방지하고 있다(종래 기술 2).
도 9는, 일본 특허 공개 공보 제 6-68683호에 개시되어 있는 메모리 셀 어레이의 1블록을 도시하고 있다. 메모리 셀(1)에 기억되어 있는 데이터의 판독시, 워드선(4)과 확산 가상 그라운드선 선택선(12) 및 확산 비트선 선택선(10)이 동시에 Vcc로 상승하는 한편, 확산 가상 그라운드선 선택선(13)과 확산 비트선 선택선(11)은 그라운드 레벨로 된다. 그 후, 프리챠지 선택 회로(14)의 동작에 의해 금속 가상 그라운드선(15)이 그라운드 레벨로 하강하여, 확산 가상 그라운드선(6, 7)이 그라운드 레벨로 된다. 한편, 다른 프리챠지 선택 회로(16, ...)의 동작에 의해 다른 금속 가상 그라운드선(17, ...)이 프리챠지 전압(Vpc)으로 되어, 다른 확산 가상 그라운드선(5, 8, 9, ...)이 프리챠지 전압(Vpc)으로 된다. 또한, Y 게이트(18)에 의해 금속 비트선(19)이 선택된다. 그 후, 확산 비트선 선택선(10)이 Vcc로 상승하는 한편, 확산 비트선 선택선(11)은 그라운드 레벨로 되어 있으므로, 확산 비트선(3)이 선택된 상태로 된다.
상기 상태에서, 확산 비트선(3)의 전위는 상기 메모리 셀(1) 및 인접 메모리 셀(2)의 유지 데이터에 따라 도 10에 도시한 바와 같이 변화한다. 따라서, 센스 앰프의 반전 레벨을 (Vpc - Vth)보다는 낮고 (Vpc - Vth)와 Vpc/2 사이의 대략 중간 레벨보다는 높은, 화살표가 가리키는 위치로 설정함으로써, 인접 메모리 셀(2)의 상태에 관계없이 메모리 셀(1)의 유지 데이터를 판독할 수 있다. 그 후, Y 게이트(18) 및 확산 비트선 선택선(10, 11)에 의해 4개의 확산 비트선을 순차 선택하고, 상기 동작 중에 확산 가상 그라운드선 선택선(12, 13)의 전압을 전환하여 각 확산 가상 그라운드선에 인가되는 전압을 반전시킨다. 따라서, 8회의 센스 동작으로 1개의 워드선에 접속된 모든 메모리 셀의 유지 데이터를 판독한다.
그러나, 상기 종래의 가상 그라운드 방식의 반도체 기억 장치는 다음과 같은 문제점을 갖는다. 즉, 일본 특허 공개 공보 제 6-68683호에 개시되어 있는 반도체 기억 장치(종래 기술 1)의 경우, 1개의 워드선에 접속된 모든 메모리 셀에 기억된 데이터를 판독하기 위해서는 상술한 바와 같이 8회의 센스 동작을 필요로 한다. 따라서, 기억된 데이터의 판독에 많은 시간이 걸리게 되어 고속 판독이 불가능하다.
한편, 상기 제 2 반도체 기억 장치(종래 기술 2)에서는, 통상의 메모리 셀 트랜지스터의 임계 전압보다 높은 임계 전압을 갖는 트랜지스터로 각각 구성되는 무효 메모리 셀을 8비트 간격으로 배치하므로, 실효 메모리 셀 면적이 증가한다는 문제가 있다.
따라서, 본 발명의 목적은, 무효 메모리 셀을 배치하지 않고 인접 메모리 셀의 간섭을 최소한으로 억제함과 동시에, 1개의 동일한 워드선에 블록 단위로 접속된 모든 메모리 셀을 적은 센스 동작으로 판독 가능한 반도체 기억 장치를 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명은, 매트릭스 형태로 배열된 복수의 비휘발성 메모리 셀과, 각 비휘발성 메모리 셀에 접속된 비트선 및 워드선을 갖는 가상 그라운드 방식의 반도체 기억 장치에 있어서:
상기 비트선을 충전하기 위한 전원;
상기 각 비트선과 상기 전원을 접속 및 단선하기 위한 제 1 스위칭 수단;
접지된 접지선;
상기 각 비트선과 상기 접지선간에 접속된 제 2 스위칭 수단; 및
연속하여 배열된 k개의 비트선 (k:정수; k≥ 3)마다 적어도 1개의 비트선과 상기 접지선을 접속 및 단선하도록 상기 제 2 스위칭 수단을 제어하는 제어 수단을 포함하며, 상기 적어도 1개의 비트선의 개수는 (k-2) 이하이고, 상기 개수가 2 이상이면, 상기 개수의 비트선은 연속적인 비트선인 것을 특징으로 하는 반도체 기억 장치를 제공한다.
상기 반도체 기억 장치에서, 비트선이 제 1 스위칭 수단에 의해 충전 전원에 소정 시간 접속되어, 모든 비트선이 충전된다. 그 후, 연속적으로 배열된 k개의 비트선 중 1개 또는 연속하는 2개 이상의 비트선과 접지선이 제 2 스위칭 수단에 의해 접속되어, 상기 1개 또는 2개 이상의 비트선이 방전된다. 따라서, 방전 비트선과 충전 비트선 양쪽에 접속된 비휘발성 메모리 셀을 ON 으로 하고, 이 ON 으로 된 비휘발성 메모리 셀에 접속된 충전 비트선의 전압을 센스함으로써, 상기 비휘발성 메모리 셀의 유지 데이터가 판독된다. 이 경우, 방전 비트선과 충전 비트선 양쪽에 접속된 비휘발성 메모리 셀이 2개 존재하므로, 2개의 비휘발성 메모리 셀의 유지 데이터가 한 번에 판독된다.
또한, 판독 대상인 비휘발성 메모리 셀에 인접한 2개의 비휘발성 메모리 셀 각각에 접속되어 있는 2개의 비트선의 전위는 동일하고, 판독 대상인 2개의 비휘발성 메모리 셀은 그들의 충전 비트선 또는 방전 비트선끼리 서로 대향하도록 위치하고 있다. 따라서, 판독 대상인 비휘발성 메모리 셀에 대한 인접 비휘발성 메모리 셀로부터의 누설 전류의 영향이 최소한으로 억제된다.
1실시예에서, 상기 제 2 스위칭 수단은 모든 비트선에 대해 제공되는 스위칭소자를 포함하고, 상기 제어 수단은, 상기 k개의 비트선 중에서 적어도 1개의 비트선으로 이루어지는 상이한 비트선 그룹을 순차 선택하여, 선택한 비트선 그룹만을 상기 접지선에 접속하도록 상기 스위칭 소자를 ON/OFF 한다.
상기 구성에 의하면, 상기 접지선에 접속되는 적어도 1개의 비트선으로 이루어지는 비트선 그룹이 k개의 비트선으로부터 선택되고, 이 비트선 그룹은 상기 제 2 스위칭 수단에 의해 다른 그룹으로 순차 변경된다. 이 경우, 상기 판독 대상인 2개의 비휘발성 메모리 셀도 순차 변경되어, 1개의 워드선에 접속된 1블록 k개의 비휘발성 메모리 셀이 k/2 회의 센스 동작에 의해 판독된다.
1실시예에서, 상기 접지선에 접속되지 않은 인접한 2개의 비트선이 저항 등가 소자를 통해 서로 접속되어 있다.
상기 구성에 의하면, 방전 비트선 및 충전 비트선 양쪽에 접속된 비휘발성 메모리 셀의 유지 데이터의 판독시, 접지선에 접속되지 않은 상호 인접한 비트선간에 저항 등가 소자를 통해 누설 전류가 발생한다. 따라서, 모든 충전 비트선으로부터의 누설 전류를 센스되는 비트선으로 흐르도록 함으로써, 판독 대상인 비휘발성 메모리 셀의 충전측에 인접한 비휘발성 메모리 셀의 유지 데이터의 차에 의한 센스 전압의 격차가 감소한다.
1실시예에서, 상기 저항 등가 소자는 비휘발성 메모리 셀로 구성되어 있고, 상기 저항 등가 소자로서의 비휘발성 메모리 셀은, 이 비휘발성 메모리 셀의 ON 상태에서 누설 전류가 발생 가능한 임계 전압을 갖는다.
1실시예에서, 상기 접지선에 접속되는 상호 인접한 비트선도 비휘발성 메모리 셀로 이루어지는 저항 등가 소자에 의해 서로 접속되며, 이 비휘발성 메모리 셀은, 이 비휘발성 메모리 셀의 ON 상태에서 누설 전류가 발생 가능한 임계 전압을 갖는다.
상기 구성에 의하면, 상기 접지선에 접속되는 상호 인접한 비트선에 접속된 저항 등가 소자로서의 비휘발성 메모리 셀이 ON 으로 되면, 상기 접지선에 접속되는 1개 또는 2개 이상의 비트선간에 누설 전류가 발생하여, 상기 접지되는 비트선의 전위가 배선 저항에 관계없이 대략 동일한 전위로 조정된다.
1실시예에서, 상기 접지선에 접속되지 않은 상호 인접한 2개의 비트선을 접속하는 저항 등가 소자는, 이들 상호 인접한 2개의 비트선에 소스와 드레인이 접속됨과 동시에 게이트에 제 1 전압이 인가되는 제 1 트랜지스터를 포함하고, 상기 접지선에 접속되는 상호 인접한 비트선을 접속하는 저항 등가 소자는, 이들 상호 인접한 비트선에 소스와 드레인이 접속됨과 동시에 상기 제 1 전압보다 높은 제 2 전압이 게이트에 인가되는 제 2 트랜지스터를 포함한다.
상기 구성에 의하면, 제 1 전압이 제 1 트랜지스터의 게이트에 인가됨과 동시에 제 2 전압이 제 2 트랜지스터의 게이트에 인가된다. 그러면, 상기 제 1 및 제 2 트랜지스터가 ON 으로 되어, 상기 접지선에 접속되는 비트선 사이 및 상기 접지선에 접속되지 않은 비트선 사이에 누설 전류가 발생한다. 이 경우, 접지되는 비트선 사이에 접속되는 제 2 트랜지스터의 게이트에 인가되는 제 2 전압이 제 1 트랜지스터의 게이트에 인가되는 제 1 전압보다 높다. 따라서, ON 상태의 저항이 낮아지므로, 접지되는 비트선이 제 2 스위칭 소자에 의해 접지선에 접속된 후, 이들 비트선이 신속히 방전된다.
도 1은 본 발명에 따른 반도체 기억 장치의 등가 회로도이다.
도 2는 도 1에 도시한 반도체 기억 장치의 판독 동작의 타이밍 챠트이다. 도 3은 센스 주비트선의 전압 변화에 대한 인접 메모리 셀의 유지 데이터의 영향을 도시한 그래프이다.
도 4는 종래의 반도체 기억 장치의 센스 주비트선의 전압 변화에 대한 인접 메모리 셀의 유지 데이터의 영향을 도시한 그래프이다.
도 5는 방전 주비트선과 판독 메모리 셀간의 관계를 도시한 다이어그램이다.
도 6은 1블록내의 8개의 주비트선 중 1, 2, 4∼6개의 주비트선을 방전하는 경우의 방전 주비트선과 판독 메모리 셀간의 관계를 도시한 다이어그램이다.
도 7은 도 1과 상이한 조정 셀(AC)의 구성을 도시한 다이어그램이다.
도 8은 도 1과 상이한 저항 등가 소자의 구성을 도시한 다이어그램이다.
도 9는 종래의 반도체 기억 장치의 등가 회로도이다.
도 10은 도 9에 도시한 반도체 기억 장치의 센스 메모리 셀 및 인접 메모리 셀의 유지 데이터에 따른 확산 비트선의 전위를 도시한 다이어그램이다.
이하, 첨부한 도면에 도시한 실시예에 의해 본 발명에 관해 상세히 설명한다.
도 1은, 본 실시예에 따른 반도체 기억 장치의 등가 회로도이다. 메모리 셀 어레이는, {(n+1)×(m+1)}개의 메모리 셀 트랜지스터(부유 게이트를 대비한 전계 효과 트랜지스터)가 매트릭스 형태로 배열됨으로써 구성되어 있다. 제 1 행에 배열된 메모리 셀 트랜지스터(이하, 간단히 "메모리 셀"이라 한다)(MC00∼MC0m)의 제어게이트는 워드선(WL0)에 접속되어 있다. 또한, 제 (n+1) 행에 배열된 메모리 셀(MCn0∼MCnm)의 제어 게이트는 워드선(WLn)에 접속되어 있다.
상기 메모리 셀(MC)은, 트리플 웰(triple well) 내에 구성되어 있고, 확산 영역(n+) 및 이들 각 확산 영역(n+)과 접촉하도록 배치된 확산 영역(n-)을 갖고 있다. 이들 확산 영역(n-, n+)은 비대칭 농도를 갖는다. 이들 확산 영역(n-, n+)은 가상 그라운드 방식의 서브비트선(21)을 구성하고 있다. 각 서브비트선(21)에는, 동일열에 배열된 (n+1)개의 메모리 셀(MC)의 소스 또는 드레인, 및 인접한 열에 배열된 (n+1)개의 메모리 셀(MC)의 드레인 또는 소스가 접속되어 있다. 홀수열의 서브비트선(21)은, 선택 게이트 선택 신호(sg)가 공통으로 게이트에 공급되는 트랜지스터(22, 22, ...)를 통해 홀수열의 주비트선(BL0, BL2, ..., BLm-1)에 접속되어 있다. 또한, 짝수열의 서브비트선(21)은, 선택 게이트 선택 신호(sg)가 공통으로 게이트에 공급되는 트랜지스터(23,23,...)를 통해 짝수열의 주비트선(BLl, BL3, ..., BLm)에 접속되어 있다.
상기 메모리 셀 어레이는, {(n+1)×8}개의 메모리 셀로 이루어진 복수의 블록으로 분할되어 있고, 각 블록은 동일한 구성을 갖고 있다. 이하, 주비트선(BL0)으로부터 주비트선(BL7)까지 확장되는 1블록을 대표로 설명한다.
상기 주비트선(BL1∼BL3)은, 방전 신호(dis0)가 게이트에 공급되는 트랜지스터(24, 24, ...) 및 접지선(20)을 통해 접지되어 있다. 주비트선(BL3∼BL5)은, 방전 신호(dis1)가 게이트에 공급되는 트랜지스터(25, 25, ...) 및 접지선(20)을 통해 접지되어 있다. 주비트선(BL5∼BL7)은, 방전 신호(dis2)가 게이트에 공급되는 트랜지스터(26, 26, ...) 및 접지선(20)을 통해 접지되어 있다. 주비트선[BL0, BL1, BL7 (,BL8)]은, 방전 신호(dis3)가 게이트에 공급되는 트랜지스터(27) 및 접지선(20)을 통해 접지되어 있다.
또한, 인접하는 주비트선(BL)간에는, 인접한 주비트선(BL) 사이에 누설 전류를 적극적으로 발생시켜, 판독 메모리 셀에 인접한 메모리 셀이 소거 상태인지 프로그램 상태인지의 여부에 관계없이 충전된 주비트선(BL)으로부터 판독 메모리 셀로의 누설 전류치가 대략 동일하도록 하기 위한 저항 등가 소자가 접속되어 있다. 본 실시예에서, 상기 저항 등가 소자는, 조정된 워드선(AWL0)에 제어 게이트가 접속되고 부유 게이트를 대비한 전계 효과 트랜지스터로 각각 이루어지는 비휘발성 메모리 셀(이하, "조정 셀"이라 한다)(AC00∼AC07)로 구성되어 있다. 또한, 조정된 워드선(AWL1)에 제어 게이트가 접속된 조정 셀(AC10∼AC17)과, 조정된 워드선(AWL2)에 제어 게이트가 접속된 조정 셀(AC20∼AC27)과, 조정된 워드선(AWL3)에 제어 게이트가 접속된 조정 셀(AC30∼AC37)도 저항 등가 소자로서 제공되어 있다.
상기 조정 셀(AC00∼AC07) 중, 조정 셀(AC00∼AC03)은, 이들 조정 셀을 구성하는 트랜지스터의 임계 전압이 조정된 워드선(AWL0)에 공급되는 조정 신호(aw10)의 H 레벨 전압보다 높은 소거셀(도면에서 "E"로 표시)이고, 조정 셀(AC04∼AC07)은, 이들 조정 셀을 구성하는 각 트랜지스터의 임계 전압이 조정된 워드선(AWL0)에 공급되는 조정 신호(aw10)의 H 레벨 전압보다 낮은 프로그램 셀(도면에서 "P"로 표시)이다. 상기 조정 셀(AC10∼AC17) 중, 조정 셀(AC12∼AC15)은 소거 셀(E)이고, 조정 셀(AC10, AC11, AC16, AC17)은 프로그램 셀(P)이다. 상기 조정 셀(AC20∼AC27) 중, 조정 셀(AC24∼AC27)은 소거 셀(E)이고, 조정 셀(AC20∼AC23)은 프로그램 셀(P)이다. 상기 조정 셀(AC30∼AC37) 중, 조정 셀(AC30, AC31, AC36, AC37)은 소거 셀(E)이고, 조정 셀(AC32∼AC35)은 프로그램 셀(P)이다.
홀수번째의 주비트선(BL0, BL2, BL4, BL6, BL8)은, 트랜지스터(28)를 통해 충전 전압(Vpre)이 인가되는 충전선(29)에 접속되어 있다. 상기 트랜지스터(28)의 게이트에는 충전 신호(ψpre)가 공통으로 공급된다. 또한, 이들 주비트선의 일단은 센스 앰프(SA0, SA2, SA4, SA6, SA8)에 접속되어 있다. 주비트선(BL2, BL4, BL6, BL8)의 타단은 센스 앰프(SAl, SA3, SA5, SA7)에 접속되어 있다. 이에 반해, 짝수번째의 주비트선(BL1, BL3, BL5, BL7)은, 충전 신호(ψpre)가 공통으로 게이트에 공급되는 트랜지스터(30)를 통해, 전원(Vpre)으로부터 충전 전압(Vpre)이 인가되는 충전선(31)에 접속되어 있다.
상기 구성의 메모리 셀 어레이를 갖는 반도체 기억 장치는, 후술하는 바와 같이, 4회의 센스동작으로 1개의 워드선(WL)에 접속된 모든 메모리 셀(MC)의 유지 데이터를 판독한다. 도 2는 상기 반도체 기억 장치의 동작 타이밍 챠트이다. 이하, 워드선(WL0)에 접속된 본 블록내의 메모리 셀(MC00∼MC07)로부터 데이터를 판독하는 경우를 예로 들어, 본 실시예의 반도체 기억 장치의 동작에 관해 도 2를 참조하여 설명한다. 우선, 선택되는 메모리 셀(MC00∼MC07)에 접속된 워드선(WL0)의 레벨을 H로 하고, 선택 게이트 선택 신호(sg)의 레벨을 H로 하여, 모든 서브비트선(21)을 주비트선(BL)에 접속함으로써 판독 동작이 시작된다.
(a) 제 1 센스 동작[메모리 셀(MC00, MC03)로부터의 판독]
시점 t0에서 상기 충전 신호(ψpre)의 레벨을 H로 하여, 모든 주비트선(BL)을 충전 전압(Vpre)(예컨대 1V)으로 충전한다. 상기 조정된 워드선(AWL0)에 공급되는 조정 신호(aw10)를 상승시킨다.
시점 t1에서 상기 충전 신호(ψpre)의 레벨을 L로 설정한다. 그 후, 시점 t2에서 방전 신호(dis0)의 레벨을 H로 하여, 주비트선(BL1∼BL3)을 방전한다. 이 단계에서, 메모리 셀(MC00)의 유지 데이터가 "0" [예컨대, 메모리 셀(MC00)을 구성하는 트랜지스터의 임계 전압이 워드선(WL0)의 H 레벨(Vcc)보다 낮다: 프로그램 셀]인 경우에는, 주비트선(BL0)이 서브비트선(21), 메모리 셀(MC00) 및 주비트선(BL1)을 통해 방전된다. 또한, 상기 메모리 셀(MC03)의 유지 데이터가 "0"인 경우에는, 주비트선(BL4)이 관련된 서브비트선(21), 메모리 셀(MC03) 및 주비트선(BL3)을 통해 방전된다. 이에 반해, 메모리 셀(MC00, MC03)의 유지 데이터가 “1" [예컨대, 트랜지스터의 임계 전압이 워드선(WL0)의 H 레벨(Vcc)보다 높다: 소거 셀]인 경우에는, 주비트선(BL0, BL4)은 방전되지 않는다.
그 후, 시점 t3에서 상기 센스 앰프(SA0, SA4)를 구동한다. 그리고, 센스 앰프(SA0, SA4)에 의해 주비트선(BL0, BL4)의 전압을 검출한다. 전압이 하강하면 메모리 셀(MC00) 또는 메모리 셀(MC03)의 유지 데이터는 "0"이라고 판정한다. 전압이 하강하지 않으면 메모리 셀(MC00) 또는 메모리 셀(MC03)의 유지 데이터는 “1"이라고 판정한다. 그 후, 시점 t4에서 조정 신호(aw10)를 하강시켜 방전 신호(dis0)의 레벨을 L로 함으로써, 제 1 센스 동작이 종료된다.
상기 동작에서, 상기 주비트선(BL0∼BL8) 중 주비트선(BL1∼BL3)은 방전된다. 이렇게 함으로써, 판독 메모리 셀(MC03)에 접속된 방전측의 주비트선(BL3)에 인접한 주비트선(BL2)의 전위를 주비트선(BL3)과 같게 함과 동시에, 판독 메모리 셀(MC03)에 접속된 충전측(센스측)의 주비트선(BL4)에 인접한 주비트선(BL5)의 전위를 주비트선(BL4)과 같게 한다. 즉, 판독 메모리 셀(MC03)에 인접한 메모리 셀(MC02, MC04) 각각의 소스 전위와 드레인 전위를 같게 하는 것이다. 또한, 판독 메모리 셀(MC03)과 이 판독 메모리 셀(MC03)에 가장 가깝게 위치한 판독 메모리 셀 (MC00)은, 그들의 방전측이 서로 대향하도록 배열되어 있고, 그들의 충전측간의 거리를 가능한 한 크게 하여 양측이 가능한 한 서로 멀리 떨어져 있도록 할 수 있다. 따라서, 판독 메모리 셀(MC03)에 대한 인접 메모리 셀(MC02, MC04)로부터의 누설 전류의 영향을 최소한으로 억제할 수 있다. 이것은 판독 메모리 셀(MC00)에 대해서도 유효하다.
상기 조정 신호(aw10)에 의해 활성화되는 조정 셀(AC00∼AC07) 중, 방전 신호(dis0)에 의해 방전되는 주비트선(BL1∼BL3)에 접속되는 조정 셀(AC00∼AC03)은 소거 셀(E)이고, 그 이외의 조정 셀(AC04∼AC07)은 프로그램 셀(P)이다. 이러한 구성에 의해, 판독 메모리 셀(MC03)로부터의 데이터의 판독시, 프로그램 셀(P)인 조정 셀(AC04∼AC07)을 통해 주비트선(BL4)으로 누설 전류가 흐르게 되어, 메모리 셀(MC04∼MC07)이 모두 소거셀인 경우에 발생하는 누설 전류와 메모리 셀 중 어느 하나가 프로그램 셀인 경우에 발생하는 누설 전류간의 격차[즉, 주비트선(BL4)의 전압의 격차]가 제거된다. 즉, 판독 메모리 셀(MC03)에 인접한 메모리 셀의 유지 데이터가 "0"인 경우와 "1"인 경우간의 누설 전류의 격차가 제거된다. 이것은 판독 메모리 셀(MC00)에 대해서도 유효하다.
(b) 제 2 센스 동작[메모리 셀(MC02, MC05)로부터의 판독]
시점 t5에서 상기 충전 신호(ψpre)의 레벨을 H로 하여, 주비트선(BL)을 충전 전압(Vpre)으로 충전한다. 또한, 조정된 워드선(AWL1)에 공급되는 조정 신호(aw11)를 상승시킨다.
시점 t6에서 상기 충전 신호(ψpre)의 레벨을 L로 설정한다. 그 후, 시점 t7에서 방전신호(dis1)의 레벨을 H로 하여 주비트선(BL3∼BL5)을 방전한다. 그 후, 시점 t8에서 센스 앰프(SA2, SA6)를 구동하여 주비트선(BL2, BL6)의 전압을 검출하여, 상기 메모리 셀(MC02, MC05)의 데이터를 판정한다. 그 후, 시점 t9에서 조정 신호(aw11)를 하강시켜 방전 신호(dis1)의 레벨을 L로 함으로써, 제 2 센스 동작이 종료된다.
상기 동작에서, 상기 주비트선(BL0∼BL8) 중, 주비트선(BL3∼BL5)은 방전된다. 따라서, 판독 메모리 셀(MC05)에 인접한 메모리 셀(MC04, MC06)의 소스 전위와 드레인 전위가 같아진다. 또한, 판독 메모리 셀(MC05)과 이 판독메모리 셀(MC05)에 가장 가깝게 위치한 판독 메모리 셀(MC02)은, 그들의 방전측이 서로 대향하도록 배열되어 있고, 그 상태에서 그들의 충전측은 가능한 한 서로 멀리 떨어져 있도록 되어 있다. 따라서, 판독 메모리 셀(MC05)에 대한 인접메모리 셀(MC04, MC06)로부터의 누설 전류의 영향을 최소한으로 억제할 수 있다. 이것은 판독 메모리 셀(MC02)에 대해서도 유효하다.
상기 조정 신호(aw11)에 의해 활성화되는 조정 셀(AC10∼AC17) 중, 방전 신호(dis1)에 의해 방전되는 주비트선(BL3∼BL5)에 접속되는 조정 셀(AC12∼AC15)은 소거 셀(E)이고, 그 이외의 조정 셀(AC10, AC11, AC16, AC17)은 프로그램 셀(P)이다. 따라서, 판독 메모리 셀(MC05)로부터의 데이터의 판독시, 메모리 셀(MC01, MC01, MC06, MC07)이 모두 소거 셀인 경우와 상기 메모리 셀 중 어느 하나가 프로그램 셀인 경우간의 누설 전류의 격차를 제거할 수 있다. 이것은 판독 메모리 셀(MC02)에 대해서도 유효하다.
(c) 제 3 센스 동작[메모리 셀(MC04, MC07)로부터의 판독]
시점 t10에서 상기 충전 신호(ψpre)의 레벨을 H로 하여, 모든 주비트선(BL)을 충전 전압(Vpre)으로 충전한다. 조정된 워드선(AWL2)에 공급되는 조정 신호(aw12)를 상승시킨다.
시점 t11에서 상기 충전 신호(ψpre)의 레벨을 L로 설정한다. 그 후, 시점 t12에서 방전신호(dis2)의 레벨을 H로 하여 주비트선(BL5∼BL7)을 방전한다. 그 후, 시점 t13에서 상기 센스 앰프(SA3, SA7)를 구동하여 주비트선(BL4, BL8)의 전압을 검출하여, 메모리 셀(MC04, MC07)의 데이터를 판정한다. 그 후, 시점 t14에서 조정 신호(aw12)를 하강시켜 방전 신호(dis2)의 레벨을 L로 함으로써, 제 3 센스 동작을 종료한다.
상기 동작에서, 상기 주비트선(BL0∼BL8) 중 주비트선(BL5∼BL7)은 방전된다. 따라서, 판독 메모리 셀(MC04)에 인접한 메모리 셀(MC03, MC05) 각각의 소스 전위와 드레인 전위가 같아진다. 또한, 판독 메모리 셀(MC04)과 이 판독 메모리 셀(MC04)에 가장 가깝게 위치한 판독 메모리 셀(MC07)은, 그들의 방전측이 서로 대향하도록 배열되어 있고, 그 상태에서 그들의 충전측은 서로 가능한 한 멀리 떨어져 있도록 되어 있다. 따라서, 판독 메모리 셀(MC04)에 대한 인접 메모리 셀(MC03, MC05)로부터의 누설 전류의 영향을 최소한으로 억제할 수 있다. 이것은 판독 메모리 셀(MC07)에 대해서도 유효하다.
상기 조정 신호(aw12)에 의해 활성화되는 조정 셀(AC20∼AC27) 중 방전 신호(dis2)에 의해 방전되는 주비트선(BL5∼BL7)에 접속되는 조정 셀(AC24∼AC27)은 소거 셀(E)이고, 그 이외의 조정 셀(AC20∼AC23)은 프로그램 셀(P) 이다. 따라서, 판독 메모리 셀(MC04)로부터의 데이터의 판독시, 메모리 셀(MC00∼MC03)이 모두 소거 셀인 경우와 상기 메모레 셀 중 어느 하나가 프로그램 셀인 경우간의 누설 전류의 격차를 제거할 수 있다. 이것은 판독 메모리 셀(MC07)에 대해서도 유효하다.
(d) 제 4 센스 동작[메모리 셀(MC01, MC06)로부터의 판독]
시점 t15에서 상기 충전 신호(ψpre)의 레벨을 H로 하여, 모든 주비트선(BL)을 충전 전압(Vpre)으로 충전한다. 조정된 워드선(AWL3)에 공급되는 조정 신호(aw13)를 상승시킨다.
시점 t16에서 상기 충전 신호(ψpre)의 레벨을 L로 설정한다. 그 후, 시점 t17에서 방전 신호(dis3)의 레벨을 H로 하여 주비트선(BL0, BL1, BL7, BL8)을 방전한다. 그 후, 시점 t18에서 상기 센스 앰프(SA1, SA5)를 구동하여 주비트선(BL2, BL6)의 전압을 검출하여, 메모리 셀(MC01, MC06)의 데이터를 판정한다. 그 후, 시점 t19에서 상기 워드선(WL0)의 레벨을 하강시키고, 상기 선택 게이트 선택 신호(sg)의 레벨을 L로 하며, 상기 조정 신호(aw13)를 하강시키고, 방전 신호(dis3)의 레벨을 L로 함으로써 제 4 센스 동작을 종료한다.
상기 동작에서, 상기 주비트선(BL0∼BL8) 중 주비트선(BL0, BL1, BL7, BL8)은 방전된다. 따라서, 판독 메모리 셀(MC01)에 인접한 메모리 셀(MC00, MC02)의 소스 전위 및 드레인 전위가 서로 같아진다. 또한, 판독 메모리 셀(MC01)과 이 판독메모리 셀(MC01)에 가장 가깝게 위치한 판독 메모리 셀(MC06)은, 그들의 충전측이 서로 대향하도록 배열되어 있음과 동시에 이들 충전측이 서로 가능한 한 멀리 떨어져 있도록 되어 있다. 따라서, 판독 메모리 셀(MC01)에 대한 인접 메모리 셀(MC00, MC02)로부터의 누설 전류의 영향을 최소한으로 억제할 수 있다. 이것은 판독 메모리 셀(MC06)에 대해서도 유효하다.
상기 조정 신호(aw13)에 의해 활성화되는 조정 셀(AC30∼AC37) 중 방전 신호(dis3)에 의해 방전되는 주비트선(BL0, BL1, BL7, BL8)에 접속되는 조정 셀(AC30, AC31, AC36, AC37)은 소거 셀(E)이고, 그 이외의 조정 셀(AC32∼AC35)은 프로그램 셀(P)이다. 따라서, 판독 메모리 셀(MC01)로부터의 데이터의 판독시, 메모리 셀(MC02∼MC05)이 모두 소거 셀인 경우와 상기 메모리 셀 중 어느 하나가 프로그램 셀인 경우간의 누설 전류의 격차를 제거할 수 있다. 이것은 판독 메모리 셀(MC06)에 대해서도 유효하다.
상기한 바와 같이, 본 실시예에서는, 제 1 동작에서 메모리 셀(MC00, MC03)을 판독하고, 제 2 동작에서 메모리 셀(MC02, MC05)을 판독하며, 제 3 동작에서 메모리 셀(MC04, MC07)을 판독하고, 제 4 동작에서 메모리 셀(MC01, MC06)을 판독한다. 따라서, 4회의 동작으로 1블록내의 모든 메모리 셀(MC00∼MC07)을 판독할 수 있다. 따라서, 동일한 동작을 모든 블록에 대해 동시에 행함으로써, 4회의 동작으로 1개의 워드선(WL0)에 접속된 모든 메모리 셀(MC00∼MC0m)로부터 데이터를 판독할 수 있다.
상기 경우, 모든 메모리 셀(MC)을 일단 충전 전압(Vpre)으로 충전한다. 그 후, 1블록에 대해, 1회의 판독 동작으로 판독되는 2개의 메모리 셀(MC)에 접속된 4개의 주비트선(BL) 중 내측의 2개, 및 이 내측의 2개의 주비트선 사이에 삽입되어 있는 주비트선을 방전한다. 또는, 상기 2개의 메모리 셀(MC)에 각각 접속되어 있는 나머지 외측의 2개의 비트선(BL), 및 이 외측의 2개의 주비트선(BL)의 외부에 있는 주비트선(BL)을 방전한다.
따라서, 상기 판독 메모리 셀에 인접한 2개의 메모리 셀(MC)의 소스 전위 및 드레인 전위를 서로 같게 할 수 있다. 또한, 양 판독 메모리 셀은, 그들의 방전측또는 충전측끼리 서로 대향하도록 배열되어 있고, 그 상태에서 그들의 충전측은 가능한 한 멀리 떨어져 있도록 되어 있다. 그 결과, 판독 메모리 셀에 대한 양 인접메모리 셀로부터의 누설 전류의 영향을 최소한으로 억제할 수 있다. 즉, 동시에 판독되는 메모리 셀간의 간격이 감소하여, 1블록내의 8개의 메모리 셀(MC) 중 2개의 메모리 셀을 문제없이 동시에 판독할 수 있다.
또한, 상기 방전되는 주비트선(BL)에 접속되는 조정 셀(AC)을 소거 셀(E)로 하고, 그 이외의 조정 셀(AC)은 프로그램 셀(P)로 한다. 이러한 구성에서는, 판독 메모리 셀로부터의 데이터의 판독시, 상기 충전된 주비트선(BL)에 접속되는 조정 셀(AC)(프로그램 셀(P))을 통해 센스 앰프(SA)에 의해 센스되는 주비트선(BL)으로 누설 전류가 흐르게 된다. 따라서, 소스와 드레인이 모두 충전된 주비트선에 접속되는 메모리 셀(MC)이 모두 소거 셀인 경우에 발생하는 누설 전류와 상기 메모리 셀 중 어느 하나가 프로그램 셀인 경우에 발생하는 누설 전류간의 격차가 감소될 수 있다.
도 3은, 1회의 판독 동작시, 상기 센스 앰프(SA)에 의해 센스되는 주비트선(BL)의 전압 변화를 도시하고 있다. 도면에서, "E"는 판독 메모리 셀이 소거 셀인 경우의 전압 변화를 나타내고, "P"는 판독 메모리 셀이 프로그램 셀인 경우의 전압변화를 나타낸다. 상기 "E", "P" 다음의 번호 "1"은 인접 메모리 셀이 소거 셀인 경우를 나타내고, 번호 "2"는 인접 메모리 셀이 프로그램 셀인 경우를 나타낸다. 도 4는, 조정된 워드선(AWL) 및 조정 셀(AC)을 사용하지 않은 종래의 반도체 기억 장치에서 도 3에 대응하는 그래프를 도시하고 있다.
도 4는, 조정된 워드선(AWL) 및 조정 셀(AC)을 사용하지 않은 경우, 센스 주비트선에 대한 판독 메모리 셀에 인접한 메모리 셀로부터의 누설 전류의 영향이, 인접 메모리 셀이 소거 셀인지 프로그램 셀인지의 여부에 따라 상이함을 도시하고 있다. 따라서, 종래의 반도체 기억 장치의 경우, 동시에 판독되는 메모리 셀간의 간격을 크게 해야 하므로, 8개의 메모리 셀로 이루어진 1블록내에서 동시에 판독할 수 있는 메모리 셀의 개수는 1개가 한도이다. 결과적으로, 8개의 메모리 셀로 이루어진 블록들로 분할되는 메모리 셀의 판독에 8회의 센스 동작이 필요하다.
이에 반해, 본 실시예의 반도체 기억 장치의 경우에는, 충전된 주비트선(BL)에 접속되는 조정 셀(AC)[프로그램 셀(P)]을 통해, 센스되는 주비트선(BL)으로 누설 전류가 흐른다. 이러한 구성에서는, 도 3에 도시한 바와 같이, 인접 메모리 셀이 소거 셀인지 프로그램 셀인지의 여부에 관계없이, 인접 메모리 셀로부터의 누설 전류가 그다지 다르지 않으므로, 양 곡선이 교차하는 점 A가 존재한다. 따라서, 상기 점 A에 센스 동작의 개시 시간을 설정함으로써, 인접 메모리 셀로부터의 누설 전류에 의한 센스 주비트선의 전압의 격차가 감소한다. 따라서, 동시에 판독되는 메모리 셀간의 간격을 감소시킬 수 있으므로, 8개의 메모리 셀로 이루어진 블록들을 구성하는 메모리 셀을 4회의 센스 동작으로 판독할 수 있다.
8개의 주비트선(BL)으로 이루어진 1개의 블록에 대해 3개의 주비트선(BL)을 방전하는 상기 실시예에서는, 방전 주비트선과 판독 메모리 셀간의 관계가 도 5에 도시되어 있다. 도 5에서, 번호 "0"는 방전 주비트선을 나타내고, 번호 "1"은 충전 주비트선을 나타낸다. 방전/충전을 나타내는 "0", "1"의 옆에는 그 경우에 대한 판독 메모리 셀이 도시되어 있다. 도 5에 도시한 바와 같이, 소스 또는 드레인 중 어느 한 쪽이 방전 주비트선에 접속되어 있고, 다른 쪽이 충전 주비트선에 접속되어 있는 2개의 메모리 셀(MC)을 판독 메모리 셀로서 선택함으로써 다음을 달성할 수 있다.
(1) 상기 판독 메모리 셀에 인접한 양 메모리 셀 각각의 소스 전위와 드레인 전위를 같게 한다; 및
(2) 제 1 판독 메모리 셀과 이 제 1 판독 메모리 셀에 가장 가까운 제 2 판독 메모리 셀의 방전측 또는 충전측끼리 서로 대향시키고, 그 상태에서 그들의 충전측이 서로 가능한 한 멀리 떨어져 있도록 한다.
소스 또는 드레인 중 어느 한 쪽이 방전 주비트선에 접속되어 있고, 다른 쪽이 충전 주비트선에 접속되어 있는 2개의 판독 메모리 셀(MC)은, 1회의 판독 동작시 상술한 바와 같이 8개의 주비트선(BL)으로 이루어진 1블록당 3개의 주비트선(BL)을 방전하는 경우뿐만 아니라, 도 6에 도시한 바와 같이, 1개의 주비트선(BL)을 방전하는 경우, 2개의 주비트선(BL)을 방전하는 경우, 4개의 주비트선(BL)을 방전하는 경우, 5개의 주비트선(BL)을 방전하는 경우, 또는 6개의 주비트선(BL)을 방전하는 경우에도 실현할 수 있다. 즉, 1회의 판독시, 1 이상 (k-2) 이하의 연속적으로 배열된 주비트선(BL)을 방전함으로써 실현할 수 있다(여기서, k는 1블록내의 주비트선(BL)의 개수, 2는 판독 메모리 셀의 개수를 나타냄). 이 경우, 방전 주비트선의 위치 및 개수의 변화에 따라, 조정 셀(AC)내의 프로그램 셀(P)의 위치 및 개수도 변경될 필요가 있다.
또한, 상기 조정 셀(AC)의 구성은 도 1에 도시한 구성에 한정되지 않는다. 도 7은, 도 1의 조정 셀(AC00∼AC07)의 다른 구성예를 도시하고 있다.
도 7에서는, 판독 메모리 셀(MC00, MC03)이 접속되어 있는 것과 동일한 주비트선(BL0, BL1, BL3, BL4)에 접속되어 있는 조정 셀(AC00, AC03)만이 소거 셀(E)을 구성하고 있고, 다른 조정 셀(AC01, AC02, AC04∼AC07)은 프로그램 셀(P)을 구성하고 있다. 이렇게 조정 셀(AC01, AC02)을 프로그램 셀(P)로 함으로써, 방전 이전의 주비트선(BL1∼BL3)의 전위가 배선 저항의 차에 관계없이 대략 동일하고, 이들 주비트선간에도 동일하도록 하여, 주비트선(BL1∼BL3)의 방전 시간을 동일하게 할 수 있다.
상기 실시예에서는, 상기 인접 메모리 셀이 소거 셀인지 프로그램 셀인지의 여부에 관계없이, 인접 메모리 셀로부터 판독 메모리 셀로의 누설 전류의 격차를 제거하기 위한 저항 등가 소자로서, 조정된 워드선(AWL)과 비휘발성 메모리 셀인 조정 셀 (AC)을 사용하고 있다. 그러나, 본 발명은 이에 한정되지 않고, 상술한 바와 같이 누설 전류를 발생시키는 다른 어떠한 저항 등가 소자도 사용 가능하다. 그러나, 상기 저항 등가 소자로서 비휘발성 메모리 셀을 사용한 경우에는, 데이터 기억용의 비휘발성 메모리 셀(MC)과 동일한 비휘발성 메모리 셀을 사용할 수 있으므로, 상기 저항 등가 소자가 차지하는 면적을 감소시킬 수 있다.
도 8은 상기 저항 등가 소자의 다른 예를 도시하고 있다. 도 8에서는, 도 7에서 프로그램 셀(P)로 작용하는 조정 셀(AC01, AC02, AC04∼AC07) 중, 방전되는 주비트선(BL1∼BL3)에 접속된 조정 셀(AC01, AC02)에 해당하는 소자로서, 조정된 워드선(AWL0H)에 게이트가 접속된 2개의 트랜지스터(35)를 사용하고 있다. 한편, 방전되지 않은 주비트선(BL4∼BL8)에 접속되는 도 7의 프로그램 조정 셀(AC04∼AC07)에 해당하는 소자로서, 다른 조정된 워드선(AWL0M)에 게이트가 접속된 4개의 트랜지스터(36)를 사용하고 있다. 이 경우, 방전되는 주비트선(BL1∼BL3)간에는 저저항을 제공하는 것이 바람직하므로, 조정된 워드선(AWL0H)에는 고전압을 인가한다. 한편, 방전되지 않은 주비트선(BL4∼BL8)간에는 고저항을 제공하는 것이 바람직하므로, 조정된 워드선(AWL0M)에는 저전압을 인가한다.
상기 메모리 셀(MC)은, 상술한 바와 같이, 트리플 웰 내에 구성되고, 비대칭 농도를 갖는 확산 영역(n+) 및 확산 영역(n-)을 포함하는 메모리 셀에 한정되는 것이 아니라, 통상의 NOR 형 메모리 셀도 가능하다. 상기 실시예는, 1블록내의 k개의 주비트선(BL) 중 1개 내지 (k-2)개의 주비트선(BL)을 방전하는 것과, 모든 주비트선 사이를 저항 등가 소자를 통해 접속하는 것 양쪽을 실시하고 있다. 그러나, 본 발명은, 어느 한 쪽만을 실시하더라도 무관하다.
본 발명의 범위 및 정신을 벗어나지 않고, 다양한 다른 변형들이 당업자들에 의해 용이하게 실시될 수 있을 것이다. 따라서, 첨부된 특허 청구의 범위는 본 명세서에 기재된 내용으로 제한되지 않고, 더욱 광범위하게 해석되어야 한다.

Claims (6)

  1. 매트릭스 형태로 배열된 복수의 비휘발성 메모리 셀(MC)과, 이 비휘발성 메모리 셀에 접속된 비트선(BL) 및 워드선(WL)을 갖는 가상 그라운드 방식의 반도체 기억 장치에 있어서,
    상기 비트선을 충전하기 위한 전원(Vpre);
    상기 각 비트선(BL)과 상기 전원(Vpre)을 접속 및 단선하기 위한 제 1 스위칭 수단(28, 30);
    접지된 접지선(20);
    상기 각 비트선(BL)과 상기 접지선(20)간에 접속된 제 2 스위칭 수단(24, 25, 26, 27); 및
    연속하여 배열된 k개의 비트선 (k:정수; k≥3)마다 적어도 1개의 비트선(BL)과 상기 접지선(20) 사이를 접속 및 단선하도록 상기 제 2 스위칭 수단(24, 25, 26, 27)을 제어하는 제어 수단(dis0, dis1, dis2, dis3)을 포함하며, 상기 적어도 1개의 비트선의 개수는 (k-2) 이하이고, 상기 개수가 2 이상이면, 상기 개수의 비트선(BL)은 연속적인 비트선인 것을 특징으로 하는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 제 2 스위칭 수단(24, 25, 26, 27)은 모든 비트선에 대해 제공되는 스위칭 소자(24, 25, 26, 27)를 포함하고, 상기 제어 수단(dis0, dis1, dis2, dis3)은, 상기 k 개의 비트선 중에서 적어도 1개의 비트선으로 이루어지는 상이한 비트선 그룹을 순차 선택하여, 선택한 비트선 그룹만을 상기 접지선(20)에 접속하도록 상기 스위칭 소자(24, 25, 26, 27)를 ON/OFF 하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 접지선(20)에 접속되지 않은 상호 인접한 비트선(BL)이, 저항 등가 소자(AC, 36)를 통해 서로 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 3 항에 있어서,
    상기 저항 등가 소자(AC, 36)는 비휘발성 메모리 셀(AC, 36)로 구성되어 있고,
    저항 등가 소자로서의 상기 비휘발성 메모리 셀(AC, 36)은 그의 ON 상태에서 누설 전류가 발생 가능한 임계 전압을 갖는 것을 특징으로 하는 반도체 기억 장치.
  5. 제 4 항에 있어서,
    상기 접지선(20)에 접속되는 상호 인접한 비트선(BL)은 비휘발성 메모리 셀(AC, 35)로 이루어지는 저항 등가 소자에 의해 서로 접속되며, 상기 비휘발성 메모리 셀(AC, 35)은 그의 ON 상태에서 누설 전류가 발생 가능한 임계 전압을 갖는 것을 특징으로 하는 반도체 기억 장치.
  6. 제 3 항에 있어서,
    상기 접지선(20)에 접속되는 상호 인접한 비트선(BL)이 저항 등가 소자 (AC: P 및 E; 35; 36)를 통해 서로 접속되어 있고;
    상기 접지선(20)에 접속되지 않은 상호 인접한 2개의 비트선을 접속하는 저항 등가 소자는, 상기 상호 인접한 비트선에 소스와 드레인이 접속되며 게이트에 제 1 전압이 인가되는 제 1 트랜지스터(P, 36)를 포함하며;
    상기 접지선(20)에 접속되는 상호 인접한 2개의 비트선을 접속하는 저항 등가 소자는, 상기 상호 인접한 비트선에 소스와 드레인이 접속되며 상기 제 1 전압보다 높은 제 2 전압이 게이트에 인가되는 제 2 트랜지스터(E, 35)를 포함하는 것을 특징으로 하는 반도체 기억 장치.
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