TW434554B

TW434554B - A virtual ground type semiconductor storage device

Info

Publication number: TW434554B
Application number: TW087114721A
Authority: TW
Inventors: Yoshiji Ohta
Original assignee: Sharp Kk
Priority date: 1997-10-07
Filing date: 1998-09-04
Publication date: 2001-05-16
Also published as: KR100283520B1; JPH11110987A; JP3608919B2; EP0908896B1; US6088265A; DE69828932T2; KR19990036660A; DE69828932D1; EP0908896A2; EP0908896A3

Description

434554^ 五、發明說明（l) 發明背景本發明係關於虛擬接地型半導體儲存裝置。近年來半導體儲存裝置容量顯著增加，為了因應成本降低’裳置之有效細胞面積減少例如多值系統及虛擬接地系 1统逐—問世。特別虛擬接地系統其經由適當設計電路可僅需要小細胞面積’允許發展比採用相同方法之其他系統具有更小晶片面積之裝置》但虛擬接地系統中，由於設置於兩毗鄰欄之記憶體細胞電晶體之淡極及源極共通連結至相同虛擬位元線，故來自兩s比鄰細胞之漏電流無法忽視。因此為了消除漏電流.的影響’.根據至目前為止所生產之裝置，讀取操作係每八位元以八次感測操作執行（先前技術〇，揭示於曰本專利公開案第和6~δ8683號。另外每第九位元之記憶體細胞電晶體之閾電麗調整成比其他記憶體細胞電晶體之閾電壓更高 (對應於筒存資料，，厂），藉此防止漏電流（先前技術 2)。圖9顯示曰本專利公開案第和6_6 8 6 83號揭示之記憶體細胞障列區塊。當讀取儲存於記憶體細胞1之資料時，擴散虛凝接地線還擇線1 2及擴散位元線選擇線1 q及字線4同時升南至Vcc ’而擴散虛擬接地線選擇線13及擴散位元線選擇線U被調整為具有地電位。如此金屬虚擬地線i 5由於預〜充電選擇電路14及操作下降至地電位，故擴散虛擬地線6 及7變成具有地電位。它方面，其他金屬虛擬地線丨7，... 經由其他預充電選擇電路16, 16，…，之作動變成具有預充

C:\My Documents\54844. ptd 第5頁 4345S4 五 '發明說明（2) 電電壓Vpc，故其他擴散虚擬地線5, 8, 9，..·變成具有預充電電壓Vpc。又金屬位元線19係由Y閘18選擇，.然後擴散位元線選擇線10升高至Vcc，及因擴散位元線選擇線11具有地電位故擴散位元線3處於選擇狀態。此種情況下，擴散位元線3之電位如圖1 0所示，隨記憶體細胞1及其毗鄰記憶體細胞2保有之資料改變《因此經由設定感測放大器之反相電位於箭頭指示位置，位在低於 (Vpc-Vth)電位及高於約略（VpC-vth)至Vpc/2之中.間定位，保留於記憶體細胞1之資料可被讀取而與毗鄰記憶體細胞2之狀態無關。隨後四條擴散位元線循序利周γ閘丨8及擴政位元線選评線1 G及11選擇，與此操作期間.，擴散虛擬地線選擇線1 2及1 3之電壓切換供〜反相施加於擴散虛擬地線之電壓。如此保有於連接至一條字線之全部記憶體細胞之資料於八次感測操作被讀取。但，前述先技術虛擬接地型半導體儲存裝置有下列問題，。亦即日本專利公開案第和6_ 68 6 8 3 (先前技術丨）揭示之半導體儲存裝置如前述需要八次感測操作俾讀取儲存於連結至一條字線之全部記憶體細胞之資料。因此讀取儲存資料相當耗損’無法達成南速讀取操作。它方面，第二種半導體館存裝置（先前技術2)中，益效記憶體細胞各自由閾電壓比正常記憶體細胞閾電壓更高之〜電晶體組成，無效記憶體細胞以八位元間隔設置，如此致有效記憶體細胞面積加大問題。發明概述

434554 五、發明說明（3) 因此本發明之目成區塊連結至同一鄰記憶體細胞之干導體儲存裝置。為了達成前述目儲存裝置，其具有式，及位元線及字置包含：一電源供充電位第一交換裝置供的係提供一種可以較少次感測操作讀取條字線之全部記憶體細胞，同時屨 y ^ Sit 邊至取低而未產生無效記憶體細胞之半的’本發明提供一種虛擬接地型半導體複數非揮發性記憶體細胞排列成矩陣^ 線連結至該非揮發性記憶體細胞，該# 元線；結執行各位元線與電源間之連結及解除連地線其接地；〜第一父換裝置連結於各位元線與地線間；及控制裝置供控制苐二交換裝置執行地線與每£條接續位元線（k .整數；k 2 3)中之至少一條也元線間之連結及解除連結，其中該至少一條位元線之數目不大於k_2 ,及當該數目為二或以上時，位元線數目為接續位元線。於半導體儲存裝置中，位元線藉第一交換裝置連、纟士至充電電源歷規定時間’故全部位元線皆充電。'隨後{(條1妾續位元線中之一或多條接續位元線藉第二交換裝置連結至地線，故一或多條位元線放電。因此經由通路传: 體細胞連結至放電位元線及充電位元線二者，及&測連結至通路非揮發性記憶體細胞之充電位元線電壓，保留於非揮發性記憶體細胞之資料可被讀取^此種情況下有兩個非

I34SS4 五、發明說明¢4) — 揮發性記，體細胞連結至放電位元線及充電位元線二者，因此一次讀取保留於兩個非揮發性記憶體細胞之資料。此外’連結至毗鄰待讀取的非揮發性記憶體細胞之兩個非揮發性記憶體細胞各者之兩條位元線電位相等，兩個待讀取之非揮發性記憶體細胞設置成其充電位元線及其放電位元線彼此相反，因此來自毗鄰非揮發性記憶體細胞之漏電流對待讀取之非揮發性記憶體細胞之影響被壓制至最低。一個具體例中，第二交換裝置包含交換元件其對每條位元線設置，及控制裝置連續由k條位元線中選擇不同組之至少一條位7L線，及開與關交換元件而僅連結選定之位元線組至地線。 -- 根據前述構造，一组至少一條待連結至地線之位元線係由k條位元線中選擇，位元線组經由操作第二交換裝置連續改成另一組。此種情況下兩個待讀取至非揮發性記憶體細胞也循序變化，故連結至一個字之區塊中至全部非揮發性A憶體細胞於k / 2次感測操作被讀取，各區塊含匕個記憶. 體細胞。一個具體例中，兩條被連結至地線之交互毗鄰位元線透過電阻器等效裝置彼此連結。 ’ 根據前述構造’漏電流透過交換比鄰位元線間之電阻器一等效取置產生’該二位元線於讀取保留於達結至放電位元線及充電位元線間二者之非揮發性記憶體細胞的資斜時未連結圭地線。如此使漏電流由全部充電位元線流至待感測

434§S4^ 五、發明說明（5) 之位元2 ’可減少因保留於毗鄰待讀取的非揮發性記憶體細胞充电側至非揮發性記憶體細胞之料差異造成感測電壓變化。 ' 二個，體例中，電阻器等效裝置包含一非揮發性記憶體為電阻器等效裝置之非揮發性記憶體細胞具有 $可漏電流於此非禪發性記憶體細胞之開狀態時 ZSi η

一個具體例中，連結電阻器等效裝置彼此^ 發性5己憶.體細胞，及作體細胞具有閾電壓其許之開狀態時產生。根據前述構造，f _ 體細胞連結至交互毗鄰時，介於一或多條連結待接地位元線電位調整關。 I 至地線之交互毗鄰位元線也藉由一結’該電阻器等效裝置包含一非揮為電阻器等效裝置之非揮發性記憶可漏電流於此非揮發性記憶體細胞為電阻器等效裝置之非揮發性記憶位元線而位元線連結至通路之地線至地線之位元線間產生漏電流，故至約略相等電位而與導線電阻無一個具體例中，造ϋ y v > ·# «4- Z： Li ΛΛ , 逆π兩條交互她鄰位元線而二位元蛙逆結至地線之電阻器 “^ 疋線未 -源極及-沒極連二：…，包含一第一電晶體其具有對 π 該閑極施加第至此二交互田比鄰位元線及一閉極1 線係連結至地線之ΐ/連結兩條交互❹位元線而值元具有-源極及1極裔等效裝置包含一第二電阻器，極，高於第-電壓=結至此二交互Β比鄰位元線及1 1<第二電壓施加至此閘極。

碌 3455.44 五、發明說明⑹ ~ ' ~~— ----- 二=前述構造，m施加至第—電晶體閑極，而第加至第—電晶體閘極。如此第一及第二電晶體變 j通路而介於連結至地線之兩&元線間及介於未連結至地位元線間產生漏電流。此種情況下，施加於連結於 =位元線間之第二電晶體閘極的第二電壓係高於施加敌二：：晶體閘極之第一電壓'结果達成低開狀態電阻’ 文於待接地位元線藉第二交換裝置連結至地線後，待接地位元線快速放電。圖式之簡單說明 >照後文詳細說明及附圖將更完整地明瞭本發明，詳細說明及附圖僅供舉例說明之用而非限制本發明，附圖中：圖1為根據本發明之半導體儲存裝置之相當電路圖；圖2為圖1所示半導體儲存裝置之讀取操作之時序圖；圖3為線圖顯示保留於毗鄰記憶體細胞資料對感測主位几線之電壓變化之影響；圖\為線圖顯示先前技術半導體儲存裝置中，保留於毗邠Z憶體細胞之資料對感測主位元線之電壓變化之影響；严為略圖顯示放電主位元線與讀取記憶體細胞間之關 —圖6為略圖顯示於八條主位元線中之一、二、四至六位 tc線於-個區塊放電之例中，放電主位元線與讀取記憶體、細胞間之關係；圖7為略圖顯示與圖！不同之調整細胞“構造；圖8為略圖顯示與圖丨不同之電阻器等效裝置構造；

4346i4 五、發明說明（7) 圖9為先前技術半導體儲存裝圖10為略圖顯示擴散位元線之相备電路圖；及所示半導體儲存裝置之感測記怜旮取決於保留於圖9 之資料。、。己匕體細胞及毗鄰記憶體細胞較佳具體例之詳細說明基於附圖所示具體例詳細說明本發明如後。圖1為根據本具體例之半導體儲/裝置之相當電路圖。 =體，車歹”系由排列{(nH)x㈤υ}記憶體細胞電 s曰體(场效電晶韙設置浮動閘極)成矩陣形式構成。排列於第一列之記憶體細胞電晶體（後文簡稱為,，記憶體細胞. MC0 0至MCOm.之控制閘極連結至字線孔〇。同理排列於第 (n +1)列之圮憶體細胞MCnO至MCrfm之位元線控制閘極連結至字線WLn。 5己憶體細胞M C係製造成三重阱，具有擴散區n +及擴散區 η-其設置成接觸個別擴散區η+ ^擴散區具有非對稱濃度變化。擴散區η-及構成虚擬接地系統之副位元線 21。各副位元線21連結至設置成一攔之（n+i)記憶體細胞 MC之源極或汲極，及連結至設置於毗鄰攔之（η + ι)記憶體細胞MC之汲極或源極。奇數副位元線21透過電晶體 22, 22, .·_達結至奇數主位元線BLO, BL2,…，BLm-l。選擇閘極選擇信號sg共通供給電晶體22, 22,...之閘極。又偶' 數副位元線2 1透過電晶體2 3，2 3，...連結至偶數主位元線 BL1，BL3，…，BLm，電晶體閘極也共通供給選擇閘極選擇信號sg。

C:\My Docuinents\54844. ptd 第11頁 434SS4 五 '發明說明（8) 所述記憶體細胞陣列再劃分成複數{ (n+l ) X 8 }記憶體細胞區塊，各個區塊具相同構造β後文說明將基於具有一區塊由主位元線BLO延伸至主位元線BL7之例。主位元線BL1至BL3透過地線20及電晶體24, 24,...接地’電晶體之閘極被供給放電信號d i s[) β主位元線此3至 B L 5透過地線2 〇及電晶體2 5，2 5，.· 接地，電晶體之閘極被. 供給放電信號disl。主位元線儿5至BL7透過地線20及電晶拉26,26，·.·接地，電晶體之閘極被供給放電信號ms2。主位元線BLO，BL1，BL7, BL8透過地線20及電晶體27接地，電晶體之閘極被供給放電信號d i s 3。又介於兩毗鄰主位元線BL間連結電阻器等效裝置供陽性產生漏電流介於兩主位元線BL間、及約略等值由充電位元線至謂取記憶體細胞之漏電流值’而與毗鄰讀取記憶體細胞之記憶體細胞處於消除態或程式規劃態無關。本具體例中’電阻器等效裝置係由非揮發性記憶體細胞（後文稱作》調整細胞"）AC00至AC07組成，其各自包含設置.浮動閘極之場效電晶體及具有控制閘極連結至被調整的字線MLq ^又调整細胞A C1 0至A C1 7其控制閘極連結至被調整之字線 Λ丨丨L丨’调整細胞A C 2 0至A C 2 7其控制閘極連結至被調整之字線AWU，及調整細胞AC3 0至AC37其控制閘極連結至被調整之字線AWL3也提供作為電阻器等效裝置。〜調整細胞AC00至AC07中，調整細胞AC00至AC03為被消除細皰（圖中以H E"指示），其中組成此等調整細胞之各電晶體閾電壓係南於供給被調整字線AWL0之調整信號aw 1 〇之η

C:\My Documents\54844. ptd 第頁 434ι554]ί 五、發明說明（9) 電，位，電，而調整細胞AC04iAC07為程式規劃細胞（圖中以P指不）’其中組成此等調整細胞之各電晶體之闡電壓係低於供給被調整字線^!^之調整信號awlG2H電位。調整細胞AC1 0至AC17中，調整細胞AC 1 2至AC1 5為被消除細胞 E，而調整細胞ACl〇、AC11、AC16及AC17為程式規劃鈿胞 P °調整細胞AC20至AC27中，調整細胞AC24至AC27為被消除細胞E ’而調整細胞AC2〇至AC23為程式規劃細胞p。調整細胞AC3 0至AC37中，調整細胞AC30、AC31、AC36及AC37為被消除細胞E，而調整細胞AC32至AC35為程式規劃細胞？。奇數主位元線BL〇、BL2、BL4、BL6及BL8連結至充電線 29 ’充電電壓Vpre透過電晶體2 8供給、共同供給充電信號 ΦPre至電晶體28閘極。又此等主位元線一端連結至感測放大器SAO、SA2、SA4、SA6及SA8。主位元線BL2 'BL4、 BL6及BL8之另一端連結至感測放大器sai、SA3、SA5及 SA7 »它方面偶數主位元線BLi、BL3、BL5及BL7連結至充電線3 1 ’充電電壓vpre由電源vpre透過電晶體3〇供給，電晶體3 0之閘極被供給充電信號0 pr e。具有前述構造記憶體細胞陣列之半導體館存裝置可於四次感測操作讀取儲存於連結至一字線WL之全部記憶體細胞 M C之資料’谷後詳述。圖2為前述半導體儲存裝置之操作時序之時序圖。本具體例之半導體儲存裝置之操作將參照厂圖2說明如後，其於一例其中資料係於連結至字線壯〇之本區塊由記憶體細胞MC00至MC07讀取。首先被選定之連結至記憶體細胞MC00至MC07之字線WL0變成具有Η電位1選擇閘

C ： \My Docuinents\54844. ptd 第13頁 4345·4 五、發明說明（10) 極選擇信號sg調整為具有Η電位，然後連結全部副位元線 21至主位元線BL供啟動讀取作業。 <a)第一感測操作（由記憶體細胞MC00及MC03讀取）充電信號0 pre於時間t0調整為具有Η電位，故全部主位凡線BL皆以充電電壓ypre(例如1伏）充電。待供給經調整字線AWL0之調整信號awi〇變成升高。充電信號0pre於時間tl設定為L電位》隨後放電信號 disO於時間t2具有η電位，因此放電主位元線BL1至BL3。於此電位段’若保留於記憶體細胞MC00之資料為"0"(例如組成記憶體細胞MC00之電晶體閾電壓係低於字線WL0 :程式規劃細胞之Η電位Vcc)，主位元線BL0透過關聯副位元線 21 ’記憶體細胞MC00及主位元線3L 1放電。同理若保留於記憶體細胞MC03之資料為'，(Γ，則主位元線BL4透過關聯副位元線21 *記憶體細胞MC03及主位元線BL3放電。相反地’若保留於記憶體細胞MC00及MC03之資料為M 1"(例如電晶體閾電壓高於字線丨yL〇 :消除細胞之Η電位Vcc)放電*則主位元線BL0及BL4未放電。然後感測放大器S A 0及S A 4於時間ΐ 3被驅動。然後主位元線BL0及BL4之電壓由感測放大器SA0及SA4檢測。若電壓下降’則決定保留於記憶體細胞MC00或記憶體細胞MC03之資料為"(Γ。若電壓未降，則判定保留於記憶體細胞MC〇〇或〜記憶體細胞MC03之實料為'’I'1。然後調整信號awi〇於時間 t4下降，如此放電信號dis〇具L電位。如此完成第一感剛操作。

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第14頁五、發明說明（11) Μ述操作中’主位7L線BLO至BL8中之主位元線BL1至BL3 經放电。錯此®th鄰运結至碩取記憶體細胞》IC 〇 3之放電端主位元線BL3之主位元線BL2之電位調整至等於主位元線BL3 電位，而础鄰連結至讀取記憶體細胞MCO3之充電端（感測 )主位元線BL4之主位元線BL5之電位變成等於主位元線 β L 4電位。換吕之’础鄰項取§己te體細胞c 〇 3之記憶體細胞MC02及MC04之源極電位分別變成等於其汲極電位e又讀取記憶體細胞MC03及讀取記憶體細胞MCOO(後者MCOO為位置最接近前者MCO3之讀取記憶體細胞）排列成其放電端彼此相向，其充電端間距儘可能變大，故二者儘可能遠離。因此來自视鄰記憶體細胞C 0 2及M C 0 4之漏電流對讀取記憶體細胞M C 0 3之影響被壓抑至最低-。對讀取記憶體細胞ε q q 亦為真。由調整信號awl 0激活之調整細胞ACOO至AC07中，連結至藉放電信號disO放電之主位元線BL1至BL3之調整細胞ACOO 至AC03為消除細胞E，而其他調整細胞AC04至AC07為程式規劃細胞P。採闬此種配置，由讀取記憶體細胞紅〇3讀取育料時’漏電流經由程式規劃細胞p之調整細胞ac〇4-ac〇7 流入主位元線BL4，故當全部記憶體細胞mc〇4至MC07皆為消除細胞時發生的漏電流與記憶體細胞裝置之任一者為程式規劃細胞時發生的漏電流間之差異（換言之，主位元線〜 BL4之電壓變化）被消除。亦即，保留於毗鄰讀取記憶體細胞MC03之記憶體細胞之資料為” "之例與保留資料為,,丨,，之例間之漏電流差異被消除。需注意同等情況亦見於讀取記 1111

I ill

第15頁 C:\My D〇cuments\54844. ptd 434§®4 五、發明說明（12) 憶體細胞MCOO。 (b)第二感測操作由記憶體細胞μ〇2及M05讀取。充電信號0 pre於時間1:5變成具有Η電位，因此全部主位元線BL皆以充電電壓vPre充電。但供給經調整字線AWL1之調整號awll變成升高。充電信號0 pre於時間16設定為L電位》隨後放電信號 disl於時間t7調整為具有Η電位，因此放電位元線BL3至 BL5。然後感測放大器SA2及3/^於時間t8驅動而檢測主位 το線BL2及BL6之電壓’因此決定記憶體細胞MC〇2 之資料。然後調整信號aw丨1於時間19下降，因此使放電信號 disl具有L電位。如此完成第二感測操作。 W述操^作中’於主位元線BL()至虬8中之主位元線BL3至 BL5被放電。如此蛾鄰讀取記憶體細胞MC〇5之記憶體細胞 MC04及MC06之源極電位變成等於其汲極電位。又讀取記憶體細，MC05及讀取記憶體細胞MC〇2 ’後者為位置最接近前 ί t讀取記億體細皰，設置成其放電端彼此相肖1及其充毛端彼此儘可祐遠離。因此來自田比鄰記憶體細胞㈣4及 MC06之漏電流對讀取記憶體細胞狀〇5之影響被壓抑至最低。此點對讀取記憶體細Μ㈤亦為真。由調整信號awl 1迤、、工^ μ ^ 丄a兩*. &活之調整細胞AC 10至AC17中’連結至由放放督+ + — E Α Π C ^ ^•之主位元線BL3至BL5之調整細胞AC1 2 至AC15為消除細胞j? ^ <ηΛη头 ^ β 而其他調整細胞AC10、AC11、AC16 及AC17為程式規刻έ L + ^ ^ M ^ ’胞？。如此於由讀取記憶體細胞MC05 ti取貰料時，全部却。已憶體細胞MC00、MC01、MC06及MC07皆

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第16頁 434514,1 五 '發明說明〔13) 為消除細胞之例與此等記憶體細胞中之任一細胞之例間之漏電流差被消除。此點對讀取； MC02亦為真。 (c)第二感測操作由記憶體細胞μ 〇 4及μ q 7讀取充電信號0pre於時間tlO變成具有η電位，因此全部主位元線BL皆以充電電遷Vpre充電。但供給經調整字線AfL2i 調整k^aw_12變成升向。充電信號0pre於時間til設定為L電位。隨後放電信號 dis2於％間tl2調整為具有Η電位，因此放電位元線BL5至 β^7。然後感測放大器SA3及SA7於時間U3驅動而檢測主位 =線BL4及BL8之電屋，因此決定記憶體細胞MC〇4&MC〇7之資料》然後調整信號awI 2於時間-tl 4下降，因此使放電信號d i s 2具有L電位。如此完成第三感測操作。刖述操作中，於主位元線BL0至BL8中之主位元線BL5至 BL7.被放電。如此毗鄰讀取記憶體細胞MC〇4之記憶體細胞 +MC03及MC0 5之源極電位變成等於其汲極電位。又讀取記憶體細胞MC04及讀取記憶體細胞MC〇7，後者為位置最接近前者之讀取記憶體細胞，設置成其放電端彼此相向，及其充電端彼此儘可能遠離。因此來自毗鄰記憶體細胞化〇3及 MC0 5之漏電流對讀取記憶體細胞狀〇4之影響被壓抑.至最低。此點對讀取記憶體細胞此〇7亦為真。〜由調整信號awl2激活之調整細胞AC20至AC27中，連結至由放電信號dis2放電之主位元線此5至BL7之調整細胞AC24 至AC27為消除細胞e ’而其他調整細胞“別至“23為程式

C:\My Documents\54844. ptd 第丨7頁五、發明說明（14) ~ 規劃細胞P。如此於由讀取記憶體細胞MC〇4讀取資料時，. 全部記憶體細胞MCOO至MC03皆為消除細胞之例與此等記憶體細胞中之任一者為程式規劃細胞之例間之漏電流差被消除。此點對讀取記憶體細胞肋07亦為真β U)第四感測操作由記憶體細胞mo丨及仙6讀取充電信號 0 pre於時間11 5變成具有Η電位，因此全部主位元線gL皆以充電電壓Vpre充電。但供給經謫整字線0[3之調整信號 awl3變成升高. 充電信號0pre於時間tl6設定為L電位。隨後放電信號 disl於時間tl7調整為具有Η電位，因此放電位元線肌〇、 BL.1 'BL7及BL8。然後感測放大器SA1及SA5於時間tl8驅動而檢測主位元線BL2及BL6之電，，因此決定記憶體細胞 MC01及MC06之資料 '然後於時間tl9，字線札〇之電位調整為下降’選擇閘極選擇信號叩變成具有L電位，調整信號 aw 13調整為下降及放電信號dis3變成具有乙電位，藉此方式完成第四感測操作。前述操作中，於主位元線BL0、BL1、BL7及BL8中之主位元線BL0至BL8被放電。如此此鄰讀取記憶體細胞mco 1之記憶體細胞M C 0 0及M C 0 2之源極電位變成等於其没極電位。又讀取記憶體細胞MC0 1及讀取記憶體細胞mc〇6，後者為位置最接近前者之讀取記憶體細胞，設置成其放電端彼此相〜向’及其充電端彼此儘可能遠離。因此來自础鄰記憶體細胞MC0 0及MC02之漏電流對讀取記憶體細胞Κ04之影響被壓抑至最低。此點對讀取記憶體細胞MC06亦為真。

C:\My Docuinents\54844. ptd 第 18 頁五、發明說明（i5) 由調整信號awl3激活之調整細胞AC30至AC37中，連結至由放電信號dis3放電之主位元線BLO 'BL1、BL7及BL8之調整細胞AC30、AC31、AC36及AC37為消除細胞E ,而其他調整細胞AC32至AC35為程式規劃細胞]3 β如此於由讀取記憶體細胞MC01讀取資料時，全部記憶體細胞趴〇2至队〇5皆為消除細胞之例與此等記憶體細胞中之任一者為程式規劃細胞之例間之漏電流差被消除。此點對讀取記憶體細胞Ε 0.6 亦為真。如前述本具體例中，記憶體細胞MC〇〇及MC0 3係於第一操作讀取，記憶體細胞MC02及MC05係於第二操作讀取，記憶體每胞MC04及MC07係於第三操作讀取，及記憶體細胞及MC06係於第四操作讀取。因此-一區塊之全部記憶體細胞 MC00至MC07可於四次操作讀取。然後經由同時對全部區塊執行相同操作，由連結至一字線WL0之全部記憶體細胞 M C 0 0至M C 0 m讀取資料可於四次操作執行。前述情況下，全部記憶體細胞MC皆以充電電壓Vpre —次充電。隨後至於一區塊，連結至二個記憶體細胞仳之四條主位元線BL之内部二條係於一次讀取操作讀取，及又介於兩條内主位元線間之主位元線被放電。另外，另兩條外側位元線BL分別連結至兩個記憶體細胞MC，及又設置於兩條外主位元線外側之主位元線被放電。一因此蛾鄰讀取記憶體細胞之二記憶體細胞Mc之源極電位及沒極電位可調整為彼此相等。此外，二被讀取記憶體細胞設置成其放電端或充電端彼此相向’及其充電端於前述

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第19頁五、發明說明（16) 狀態變成儘可能彼此遠離。結果來自毗鄰記憶體細胞之漏電流對被讀取記憶體細胞之影響被壓抑至最低。換言之，可縮短同時被讀取之記憶體細胞間隔，如此允許一個區魄之八個記憶體細胞中之二者同時被讀取毫無問題。此外，連結至待放電之主位元線BL之調整細胞AC設計為被消除細胞E，而其他調整細胞AC設計為程式規劃細胞p。使用此種配置，由被讀取的記憶體細胞讀取資料時，漏電流經由連結至被充電主位元線BL至調整細胞AC(程式規劃細胞P)’流入待藉感測教大器SA感測之主位元線BL。因此可減少當全部具有源極及汲極連結至充電主位元線之記憶體細胞MC皆為被消除細胞時發生的漏電流與此等記憶體細胞之任一者為程式規割細胞時發〜生的漏電流間之差異。圖3顯示於一次讀取操作期間，由感測放大器SA感測之主位元線BL之電壓變化。圖中符號"E_，指示被讀取記憶體細胞為消除細胞之例之電壓變化，而符號,,p,,表示被讀取記憶體細胞為程式規劃細胞之例之電壓變化。符號"E"及 / >後方之數字”;指示毗鄰記憶體細胞為消除細胞，而符號後方^之數字11 2 指示毗鄰記憶體細胞為程式規劃細胞。圖4顯示先前技術半導體儲存裝置對應於圖3之圖，其既未使周被調整字線AWL也未使用調整細胞AC β 圖4顯示於被調整字線及調整細胞虹皆未使用之例，〜〜依據毗鄰L己憶體細胞為消除細胞或程式規劃細胞而定，來自毗鄰被項取記憶體細胞之記憶體細胞之漏電流對感測主位7L線之影響有別。因此先前技術半導體儲存裝置之例

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434i§4,：· 五、發明說明（π) --- 中’同時被讀取之記憶體細胞間隔必須變夫一入又八，故於一區塊八個記憶體細胞中可同時被讀取至記憶體細胞數目至多一。結果需要八次感測操作來讀取劃分於八八記憶體細胞區塊之各個記憶體細胞。相反地，本具體例之半導體儲存裝置中， τ 漏電流經由連結至充電主位元線BL之調整細胞AC (程式規劃細胞？）流入待感測之主位元線BL。使用此種配置，如圖3顯然易^，無論晚鄰記憶體細胞為消除細胞或程式規劃細胞田鄰記憶體細胞之漏電流差異不大’存在有兩條曲線交又1 一點Α。因此經由設定於此點Α之感測操作開始時間，可減低由於來自此鄰記憶鍾細胞之漏電流造成感測主位元線之電麼變化。因此可縮小同時被請-取之記憶體細胞間隔，允許組成八記憶體細胞區塊之各記憶體細胞於四次感測操作讀取。雨述具體例中，其中三條主位元線BL相對於一區棟八條主位元線BL放電，放電主位元線與讀取主位元線間之關係如圖5所示。圖5中，數字"〇，，表示放電主位元線，而數字 ” Γ表示充電主位元線。此外表示放電/充電線之數字,，〇 „ 及1 1對讀取記憶體細胞例顯示。如圖5顯然易知，經由選擇兩個記憶體細胞MC作為讀取記憶體細胞，其中源極或汲 .極連結至放電主位元線，及另一者連結至充電主位元線广可達成下述情況。 (1 )毗鄰讀取記憶體細胞之二記憶體細胞之源極電位調整為等於個別汲極電位；及

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苐21頁 434554 五 '發明說明（18) (2 )最+接近第一讀取記憶體細胞之第一讀取記憶體細胞及第二讀取記憶體細胞具有其放電端或充電端彼此相向，及其充電端於該狀態儘可能彼此遠離。 —讀取記憶體細胞MC其中源極及汲極之一係達結至放電主位元線及另一者係連結至充電主位元線，不僅可如前述於一次讀取操作放電每一區塊八條主位元線此中之三條主位元線BL達成，同時也可如圖β所示經由放電一主位元-線 BL ’二主位元線，四主位元線bl，五主位元線bl或六主位元線BL達成》換言之前述郎置可經由於一次操作對每個區域接續設置之一或多條但不多於k - 2條主位元線放電達成（此處k為一個區塊之主位元線bl數目及數字2指示被讀取之記憶體細胞數目）。需注意此種情況下，於調整細胞 A C之程式規劃細胞p位置及數目要求遵照放電主位元線之位置及數目之變化改變》此外調整細胞AC之配置非僅限於圖1所示。圖7顯示圖1 之調整細胞ACOO至AC07之配置之另一例。圖7中，唯有連結至被讀取記憶體細胞MCOO及MC03連結的相同主位元線BLO、BL1、BL3及BL4之調整細胞ACOO及 AC03組成消除細胞E，其他調整細胞AC01、AC02及AC04至 AC07組成程式規劃細胞p。經由如此設計調整細胞AC01及 AC02中作為程式規劃細胞p，於放電前主位元線BL1至BL3 一之電位約略等值，而與此等主位元線.間之線電阻等之差異無關，因而允許主位元線BL1至BL3之放電時間等值。前述具體例中，經調整字線AWL及調整細胞AC其為非揮

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發性記憶體細皰闳你+ m u ^ & 巴用作電阻益等效裝置，供消除由毗鄰記憶體細胞至被讀敢# Λ & βα , # 5己體細胞之漏電流變化，而與毗鄰記憶體細胞為消除4田斗，# 通胞或程式規劃細胞無關，但本發明非僅限 jt 匕 * 口费 cyj j = 夏產生前述漏電流則可使用另一種其他電阻 ^ ^ 、。但當非揮發性記憶體細胞用作電阻器等效裝 ^ ’與儲存貢料相同的非揮發性記憶體細胞可採闬，故電阻器等效震置伯有的面積可縮小。 _ " " 阻益等效裝置之另一例。圖8中，兩個電晶體，、€極运結至被調整之字線AWLO Η者用作對應於調整細，AC01及AC02之裝置，調整細胞AC〇1及仏〇2為圖？中作為私式規劃細胞p之調整細胞AC〇1、AC〇2及AC4至仏〇7中連結至待被放電的主位元線BL1至BLT者。它方面，其閘極連結至另一條調整字線AWL〇M之四個電晶體36用作裝置，其對應於圖7之程式規劃調整細胞AC〇4至^〇7其連結至未被放電的主位το線BL4至BL8。此種情況下，較佳提供待被放電的主位7L線BL1至BL3間之低電阻，因此高電壓施加於經調整之子線AWLOH。它方面，較佳介於未放電之主位元線壯4 至BL8間提供高電阻，因此低電壓施加至經調整之字 AWLO.M。厂記憶體細胞MC並非限於製造成三重阱之記憶體細胞及勺括具有前述非對稱濃度變化之擴散區n +及擴散區卜，尋免 NOR型記憶體鈿胞也可接受.所述具體例實施—個區塊H 條主位元線BL中1至k~2主位元線之放電及透過電阻器等上裝置連結全部主位元線。但本發明許可實施其中之任:〆

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434554 五、發明說明（20) 者。如此說明本發明，顯然可以多種方式改變。此等變化並未視為背離本發明之精髓及範圍，對業界人士顯然易知之全部此等修改意圖及含括於隨附之申請專利範圍之範圍内。

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Claims

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1. 了種虛擬接地型半導體儲存裝置，其具有複數非揮發性記憶體細胞（MC)排列成矩陣形式，及位元線（β1〇及字線 (WL)達結至該非揮發性記憶體細胞，該裝置包含： —電源（Vpre)供充電位元線；第一父換裝置（28、30)供執行各位元線與電源（v) 間之達結及解除達結；地線（2 0 )其接地； 27)連結於各位元線（BjL). 第二交換裝置（24、25、26 與地線（2 0 )間；及控制裝置（disO、disl、dis2、di.s3)供控制第二交換裝置（24、25、26、27)執行地線（2(])與每k條接續位元線 (k :整數；k S3)中之至少一條位元線（BL)間之連結及解除連結、，其中該至少一條位元線之數目不大於，及當忒數目為二或以上時，位元線（BL)數目為接續位元線。、2 .如申請專利範圍第1項之半導體儲存裝置，其申該第二交換裝置（24、25、26、27)包含交換元件 (2 4、2 5、2 6、2 7 )其對每條位元線設置，及控制裝置 (disO、disl、dis2、dis3)連續由1【條位元線中選擇不同組之至少一條位元線’及開與關交換元件（2 4、2 5、2 6、 2 7 )而僅連結選定之位元線組至地線（2 〇 ) β 3.如申請專利範圍第1項之半導體儲存裝置，其中、未連結至地線（20 )之交互毗鄰位元線係透過電阻芎效裝置（AC、36)彼此連結， Β 4 · 如申請專利範圍第3項之半導體儲存裝置，其中

C:\My Documents\54844. ptd 苐25頁 434554 六、宇請專利範圍該電阻器等效裝置（AC、36)包含一非撢發性記憶體細胞（AC 、 36);及該作為電阻器等效裝置之非揮發性記憶體細胞（AC、 3 6)具有閾電壓其許可漏電流於此非揮發性記憶體細胞 (AC、36)之開狀態時產生。 5. 如申請專利範圍第4項之半導體儲存裝置，其中該連結至地線（2 0 )之交互础鄰位元線也藉由一電阻器等效裝置彼此連結，該電阻器等效裝置包含一非揮發性記憶體細胞（AC、3 5 )，及作為電.阻器等效裝置之非揮發性記憶體細胞（AC、3 5)具有閾電壓其許可漏電流於此非揮發性記憶體細胞（A C、3 5 )之開狀態時產生。 6. 如申請專利範圍第3項之半導體儲存裝置，其中連結至地線（2 0 )之交互毗鄰位元線係透過電阻器等效裝置（AC : P及E ; 35 ; 36)彼此連結；. 該連結未連結至地線（2 0 )之交互毗鄰二位元線之電阻器等效裝置包含一第一電晶體（P、36)，其具有一源極及一汲，連結至此等交互毗鄰位元線，及一閘極 > 對該閘極施加第一電壓；及 ' 該連結至地線（2 0 )之交互毗鄰二位元線之電阻器等效裝置包含一第二電晶體（E、35)，其具有一源極及一汲極連結至此等交互®比鄰位元線，及一閘極，對該閘極施加高> 於第一電壓之第二電壓。

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