JP4212901B2 - 仮想接地メモリ・アレイのためのデュアル・セルのソフト・プログラミング - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、一般に不揮発性メモリに関し、特に、電気的に消去可能でプログラム可能なリード・オンリー・メモリ（ＥＥＰＲＯＭ）内の過剰消去されたメモリ・セルの処理方法に関する。
【０００２】
【従来の技術】
不揮発性メモリ（ＮＶＭ）セルは、ソース−ドレインの電流の導通を可能にするために必要な制御ゲート電圧を変更することによって情報を記憶する。これはセルのしきい電圧Ｖ_t として知られている。ブログラミングとはこの導通しきい値を高めるために用いられる動作であり、一方、消去とはセルのしきい値を低くするために用いられる動作である。仮想接地アーキテクチャとは、ＮＶＭセルをアレイ内に組立てるために用いられる２〜３ある方式のうちの１つである。仮想接地アレイは、隣接するセルがアクセス・ビット線を共有できることで比較的高い面積効率をもたらす。
【０００３】
仮想接地アレイ１００の概略が図１ａに示されており、個々のセル１２０の様々な部品も図１ｂに示されている。この図では、垂直ビット線はＮＶＭセルのソース端子およびドレイン端子１２３および１２４に接続し、一方、水平ワード線は制御ゲート１２１の端子に接続している。アレイ内の特定のセルのプログラム状態は適切なビット線およびワード線のバイアス電圧を印加することによって読出し用に隔絶される。図１では、ワード線ＷＬ₀ １３０およびビット線ＢＬ_{α 1} が高レベルにバイアスされ、一方、ビット線ＢＬ_{α 2} １１２およびワード線ＷＬ₁１３１が低レベルに設定されると、セルα₂ １０２が読出される。あるいは、ＢＬ_{α 2} １１２の代わりにＢＬ_{α 0}１１０が低レベルに設定されると、セルα₁ が読出される。このアレイ・アーキテクチャの名称は、個々のセルを選択するのに専用のソース・ビット線を有するのではなく接地バイアスを利用することに由来する。仮想接地アーキテクチャのそれ以上の詳細は、本明細書で参考文献として引用され、また以下に引用されている他の参考文献でも引用されているＪ．パスターナック他著「４Ｍｂ交互金属、仮想接地ＦＬＡＳＨメモリ」（米国カリフォルニア州モントレー、ＮＶＳＭワークショップ、１９９８年刊）に記載されている。
【０００４】
仮想接地動作の重要な問題点は、選択されたセルに及ぼす隣接するセルの影響である。隣接するセルはアクセスされるセルから電流を引き離すことがあり、これは、読取り動作とプログラム動作の双方の精度と効率を妨げるので望ましくない状態である。この隣接作用は、図２に示すように、標準的には隣接するビット線にセルをアクセスしているビット線と同レベルまでバイアスをかけることによって軽減される。この図では、ビット線ＢＬ_{α 2} ２１２に接続されたソース、および他のワード線が低レベルにある間に、ＢＬ_{α 1} ２１１に接続されたドレインと、ワード線ＷＬ₀ ２３０に接続された制御ゲートの双方を高レベルに設定することによって、電流２０１は、例えば、読出しまたはプログラミング中にセルα₂ へと流れる。隣接するセルα₁ およびα₃ 内の電流も、ドレイン隣接ビット線ＢＬ_{α 0} ２１０が高レベルにあり、また、ソース隣接ビット線ＢＬ_{α 3} ２１３が低レベルにある状態でこれらのセルに適切にバイアスをかけない限り、ドレイン−隣接漏れ２０２、または、ソース−隣接漏れ２０３によってそれぞれ誘導されることがある。
【０００５】
その名が示すとおり、ＦＬＡＳＨセルの消去には少なくとも、通常はワード線であるセルのセクタ全体を消去する必要がある。この共通のワード線上の様々なセルの消去速度が異なることにより、セルは確実に消去状態を示すのに必要な最も低いしきい電圧を超えて消去されることがよくある。その結果、これらの過剰消去されたセルでは隣接作用が大幅に増強される。ソフト・プログラミングは実際のデータ・プログラミングの前に過剰消去されたセルのしきい値をゆるやかに高めるために用いられる技術である。
【０００６】
過剰消去されたセルを処理する従来の方法には、消去された状態、すなわち「接地」状態になるまで過剰消去されたセルを個々にプログラミングすることが含まれる。これらの技術のいくつかのさらなる詳細は、米国特許第５，１７２，３３８号および第５，２７２，６６９号に記載され、双方ともサンディスク コーポレーションに譲渡され、双方とも本明細書で参考文献として引用されている。
【０００７】
ソースサイド注入とは、ＮＶＭセルをプログラムするために利用できる多くのメカニズムの１つである。図３ａは、ソースサイド注入によるプログラミングのための構造のデバイスの断面図を示し、その概略的な記号が図３ｂに示されている。これらの図に示されているセル３００は、チャネル領域を画成するソース３０３とドレイン３０５とを間に有しており、その上方に制御ゲート３０９およびフローティング・ゲート３０７、並びに側壁３０１がある。この構造には一般に、デバイスのソースサイドの近傍に導電性が低いチャネル領域３１１と、導電性が高いフローティング・ゲート・チャネル領域３１３とが必要である。このデバイスでは、チャネルに沿った横電界は側壁とフローティング・ゲート・チャネル領域との組合せによってフローティング・ゲートのソースサイドで増強される。側壁デバイス３０１は、プログラミングに必要な比較的高い制御ゲート電圧からの結合によってバイアスされる。ソースサイド注入に関するさらなる詳細は、例えば、本明細書で参考文献として引用されているＡ．Ｔ．ウー、Ｔ．Ｙ．チャン、Ｐ．Ｋ．コー、Ｃ．ヒュー著の「ソースサイド注入による新規の高速５ボルト・プログラミングＥＰＲＯＭ構造」（ＩＥＤＭテクニカルダイジェスト、５８４〜５８７ページ、１９８６年刊）に記載されている。
【０００８】
全ソフトプログラム電流を制限し、また、ソフトプログラム速度を制御するため、ソースサイド注入を用いた場合、セルのプログラミング電流はソースサイドから制御可能である。仮想接地アレイのためのこのアプローチの厄介な問題は、過剰消去されたセルによるソース隣接作用である。図４は、隣接するセルα₃ が過剰消去された状況での図３ａのセルと同様のセルの仮想接地アレイ内のソース制限回路を用いてセルα₂ に印加されるプログラム電流を示している。セルα₂ をプログラムするため、電流４０１はビット線ＢＬ_{α 1} ４１１とワード線ＷＬ₀ ４２０を高レベルに設定することによってセットアップされる。ＷＬ₁ ４２１のような他のワード線は低レベルに設定される。次に、プログラム電流４０１がソース・ビット線ＢＬ_{α 2} ４１２上の電流リミタ４３１によって制御される。ビット線ＢＬ_{α 2} ４１２は４３１より低いアースに接続されているが、ノードＡにおける電圧レベルは、セルα₂ の特性に左右され、また、極めてダイナミックなゼロ以外のある値である。ソース隣接ビット線ＢＬ_{α 3} ４１３は接地され、ワード線ＷＬ₀ ４２０は高レベルにあるので、単に電流制限回路４３１を流れるプログラミング電流ではなく、制御されないソース隣接漏れ電流４０３がソース隣接ビット線ＢＬ_{α 3} を経てセルα₃ を導通し、かつ流出する。
【０００９】
セルα₃ を導通する制御されないこの合成電流によって、いくつかの問題が生ずる。第１の問題点は、電力消費である。このα₃ のような漏れは、制御されない電流の流れである。一般に多数のセルが並行してプログラムされるので、それによって電力消費が大幅に増大し、これは低電力の用途では特に問題である。第２の問題は、セルα₃ を流れる電流４０３の量を制御できないので、プログラムされるセル内の電流４０１を正確に制御できないことである。より多くの電流がα₂ を流れる程、そのプログラムは速くなる。したがって、電流を正確に制御できないことにより、プログラムされるセルのプログラム速度により多くの変動が生ずる。加えて、セルα₂ が過剰消去されると、このセルはより多くの電流を引き込み、プログラミング速度の問題がより悪化する。
【００１０】
従って、仮想接地アレイ内のソフト・プログラミング電流の制御を改良するというこの問題の解決方法が必要である。
【００１１】
（発明の開示）
本発明は、仮想接地アレイのメモリ・アーキテクチャにおけるプログラミング電流を制御することを目的としている。本発明は、ソフト・プログラミング中にソース隣接が生じないようにアレイにバイアスを加える回路からなっている。このバイアス構造の特徴は、２つのセルが同時にソフト・プログラミングされることにある。この二重セル動作は、隣接セルの電気特性が極めて類似しており、したがって、同様の速度でプログラムされるという事実に基づいている。
【００１２】
一つの実施形態では、不揮発性メモリ・アレイのセルはソースサイド注入メカニズムによってプログラムされる。ワード線に沿った隣接するセルは共通のソース線を共有し、セルの一つが所望のしきい値を有することが確認されるまで共同でプログラムされる。ソース線間のビット線の数は僅か１本でよく、それはプログラミングに必要な実際のドレインだけでよい。ソフト・プログラミング速度を制御するための付加的な手段は、印加されるワード線電圧を選択することによって実現される。
【００１３】
他の実施形態では、多重フローティング・ゲートを有するメモリ・セルを使用する。この実施形態では、セル内のフローティング・ゲート・トランジスタは互いに別個にではあるが、隣接するセル内のフローティング・ゲート・トランジスタと共に形成される対偶の一部としてソフト・プログラミングされる。
【００１４】
いずれの実施形態でも、各々が別個のブロックからの前記一対以上を同時にソフト・プログラミングしてもよい。このプロセスは、これらの対のうちの第１の対、まはたこれらの全ての対の双方の構成要素が過剰消去されなくなるまで継続することができる。
【００１５】
本発明のその他の態様、特徴、および利点は、本発明の特定の代表的な実施形態についての以下の説明の中に含まれ、添付図面と関連して以下の説明を考慮することが望ましい。
【００１６】
【発明の実施の形態】
本発明の様々な態様を、メモリ・アレイを構成する不揮発性メモリ・セルの１つ以上の実施形態を用いて説明する。最初の説明は、図３ａおよび図３ｂに示したセル構造に基づいてなされる。その後、二重フローティング・ゲートを有するメモリ・セルのアレイを用いて説明する。
【００１７】
本発明は、仮想接地アレイ・メモリのアーキテクチャにおけるプログラミング電流を制御することを目的としている。本発明は、ソフト・プログラミング中にソース隣接が生じないようにアレイにバイアスを加える回路からなっている。このバイアス構造の特徴は、２つのセルが同時にソフト・プログラミングされることにある。この二重セル動作は、隣接セルの電気特性が極めて類似しており、したがって、同様の速度でプログラムされるという事実に基づいている。このことは、図４と同様であり、より大きいアレイ内に２群のアレイ・セル（αおよびβ）を示した図５に示されている。
【００１８】
図５は、選択されないワード線を表すために一対のワード線、すなわち、選択されたワード線ＷＬ₀ ５２０およびＷＬ₁ ５２１を示している。セルは、通常、セルがどのようにして同時に読出され、プログラムされるかに基づいて、また列デコーダおよび検知増幅器のために用いられるアーキテクチャに応じて、アレイ内で数群の列へと区分される。図５では、αセルとβセルは（所定の選択されたワード線に沿って）別個に、かつ、同時に読出しおよびプログラム可能な上記のような２群のセルである。
【００１９】
従来の技術の欄に記載したある種のソース隣接漏れをソフト・プログラミングによって回避し、過剰消去を処理するため、不揮発性メモリ・セルは対をなしてソフト・プログラミングされる。それに従ってビット線にバイアスを加えることによって、共通のソースを共有する隣接する一対のセルは共通にプログラムされる。図５では、セルα₂ およびα₃ はプログラミングのための共通のソース線ＢＬ_{α 2} ５１２を共有し、双方を流れる電流は電流制限回路５３１を経てアースへと流出する。セルのそれぞれのドレイン線ＢＬ_{α 1} ５１１およびＢＬ_{α 3} ５１３は、５１０および５１４のような任意のドレイン隣接ビット線と共に、高レベルに設定される。それによって制御されないソース隣接電流と、その結果生ずる問題が解消される。個別の電流５０１と５０３との組合せは、電流制限回路５３１によって制御され、これらは一般にほぼ同じ値であるが、後述するように、より多く過剰消去されたセルはやや高い。同様に、セルβ₁ とβ₂ は共通のソース線ＢＬ_{β 2} を共有し、同様に対をなしてプログラムされる。ソース線間のビット線の数は僅か１本でよく、それはプログラミングに必要な実際のドレインだけでよい。ソフト・プログラミング速度を制御するための付加的な手段は、制御ゲートに印加されるワード線電圧を選択することによって実現される。
【００２０】
通常のプログラミング動作では、ドレインは、通常、４から７ボルトの範囲、例えば、５ボルトに設定され、ソースは電流リミタ５３１より低いアースに設定される。トランジスタのソースでの実際の電圧はアレイの全域で異なるセルの特性に左右される。列内の全てのセルに同様にバイアスがかけられる。次に選択されたセルのワード線に、セルにデータが記憶されている場合、通常、５〜１０ボルトの範囲のプログラミング・パルス電圧が印加される。側壁は制御ゲートに容量結合され、プログラミング電圧によって、フローティング・ゲートへと注入されるチャネルに電子が流れる。
【００２１】
ソフト・プログラミングの目的で、０〜２ボルトの範囲のより低い電圧が制御ゲートに印加される。これは過剰消去されたセルのしきい値がアース状態へと次第に上向きに変化させる役割を果たす。ソフト・プログラミング・プロセスでは、制御デートにより低い電圧を用いる誘因の一つは、前記アース状態を行き過ぎることを回避することにある。何故ならば、その目的は、実際の情報をセル内にプログラミングするためのより均一な開始点を確立することであり、この開始点を不慮にアース状態よりも高くすることではないからである。
【００２２】
様々な電圧を設定する回路は、回路アレイ内の周辺素子を形成するデコーダおよび回路ドライバの一部になる。これらは上記に参照した米国特許第５，１７２，３３８号および第５，２７２，６６９号、および多重フローティング・ゲートの実施形態に関連して以下に参照するその他の特許、および特許出願により詳細に記載されている。
【００２３】
図５の構成はいくつかの態様で利用することができ、その１つが図６のプロセスに示されている。ステップ６０１で、１つ、または複数のセクタが消去される。次に、これらのセルがステップ６０３で確認され、ステップ６０５で、これらのセルが、双方のセルとも過剰消去されたいずれかのセルの対であるか否かが判定される。否である場合は、プロセスはステップ６１３で終了する。そうである場合は、セルは対をなしてソフト・プログラミングされる。
【００２４】
この実施形態では、対内のセルは最初の１個のセルが確認されるまでソフト・プログラミングされる。したがって、１個のセルは他のセルによって定められるレベルまでプログラムされる。プロセスの変化は、個々のセル程度の間隔にわたって比較的小さいので、隣接セルは一般に極めて類似した電気特性を有しており、その結果、同様の速度でプログラムされる。したがって、対をなす第１のセルが確認された際にソフト・プログラミングを停止することによって、基本的に第２のセルも所望のレベルに極めて近くなるであろう。
【００２５】
図６に戻ると、ステップ６０７〜６１１でソフト・プログラミングが行われる。ステップ６０７では、ソフト・プログラミング・パルスがセルの対に印加される。ステップ６０９で、対をなすセルのどちらかが所望の状態にあり、もはや過剰消去されていないかどうかの確認が行われる。否である場合は、流れはステップ６１１からステップ６０７に戻って、一方のセルが確認されるまで対をなすセルのソフト・プログラミングが継続される。一般に、対をなすセルの双方とも不良である場合に対応するため、最大のサイクル数も設定される。対のセルが処理済みになると、プロセスは、ステップ６１１からステップ６０５に戻る。ソフト・プログラムされるべき追加の対がある場合は、これらの対の１つが以前と同様にソフト・プログラムされる。全ての対の処理が終了すると、プロセスはステップ６１３で終了する。
【００２６】
これまで、本発明の説明は図３のセルを使用した実施形態に基づいてなされてきたが、より一般的に、他のアーキテクチャのセルからなるアレイにも適用できる。他の実施例では、多重フローティング・ゲート構造を有するセルを使用する。この構造を有する不揮発性メモリ・セルは、米国特許第５，７１２，１８０号および第６，１０３，５７３号、および２０００年２月１７日に出願された米国特許出願第０９／５０５，５５５号、および２０００年９月２２日に出願されたジャックＨ．ユアン、およびヤコブ ハスケルの米国特許出願「連続するビット線導体によって接触される不連続ドレインおよびソース拡散を有する不揮発性メモリ・セル・アレイおよび形成方法」に記載されており、上記のいずれもサンディスク コーポレーションに譲渡され、本明細書で参照文献として引用されている。これらのセルは物理的なフローティング・ゲート記憶トランジスタあたり４ビット以上の論理ビットを記憶することができる。議論がセル構造ではなくアレイ構造に基づくものである限りは、フローティング・ゲートなしの不揮発性メモリを使用した他の実施形態を用いることもできる。例えば、双方とも本明細書で参考文献として引用されているエイタンの米国特許第５，７６８，１９２号、および、サトウ他の米国特許第４，６３０，０８６号に記載されているようなＮＲＯＭセルまたはＭＮＯＳセルを使用することもできよう。
【００２７】
図７ａおよび７ｂは、多重フローティング・ゲートを有するメモリ・セル構造の一実施形態の平面図と断面図をそれぞれ示しており、上記の参考文献に含まれている米国特許第５，７１２，１８０号から応用したものである。図７ｂの断面図に示すように、セルのチャネルはビット線ＢＬ１ ７１１とＢＬ２ ７１２の２つのソース／ドレイン領域の間に形成されている。チャネルは３つの領域、すなわち、左のフローティング・ゲートＦＧＬ１２ ７８１および左の制御デートＣＧＬ２ ７７１の下の左フローティング・ゲート・チャネル７６１と、右のフローティング・ゲートＦＧＲ１２ ７８３および右の制御ゲートＣＧＲ２ ７７３の下の右フローティング・ゲート・チャネル７６３と、これらの間の、選択トランジスタＴ１２ ７７２の下の伝送チャネル７６２に区分される。
【００２８】
図７ａに示すように、この構造ではＳＧ１ ７２０のようなワード線はＢＬ１ ７１１およびＢＬ２ ７１２のようなビット線と交差してアレイを形成する。次に、アレイ内のメモリ・セルの位置がこれらの線の交差によって画成される。例えば、選択トランジスタＴ１２ ７７２を有する図７ｂのセルはワード線ＳＧ１ ７２０に沿ってＢＬ１ ７１１とＢＬ２ ７１２との間にある。しかし、この場合は制御ゲートは図１〜５のアレイの場合のようなより一般的なアーキテクチャのように行に沿ってではなく、ビット線と平行な列に沿って接続される。したがって、制御ゲート線ＣＧＬ２ ７７１に電圧を印加することによって、電圧はトランジスタＴ１２ ７７２を含むセルのゲートだけにではなく、ビット線ＢＬ１ ７１１およびＢＬ２ ７１２の間の列内の全てのセルの左制御ゲートにも印加される。
【００２９】
図８ｂは、図７ａおよび７ｂのメモリ・セルと同様のメモリ・セルのアレイの一実施形態を示す回路図であり、図８ａは、これらのメモリ・セルの等価回路である。セルのフローティング・ゲート７８１および７８３は別個にプログラムされ、読出される。例えば、図８ａの右フローティング・ゲート７８３をプログラムするには、例えば、１２ボルトの過励振電圧が左制御ゲート７７１に印加される。実際値は重要ではないが、そのフローティング・ゲートに記憶されているデータ状態に関わりなく、左フローティング・ゲート・トランジスタＴ_FGL を完全にターンオンさせるのに充分な値であるものとする。左フローティング・ゲート・トランジスタＴ_FGL を回路から効果的に除去することで、右フローティング・ゲート・トランジスタＴ_FGR を、図３のトランジスタがソースサイド注入方式でプログラムされるとほぼ同様にプログラムすることができる。
【００３０】
正規のプログラミング動作では、ドレインは再び約５ボルト、またはより一般的には４〜７ボルトに設定され、ソースはアースに設定されるか、または、電流制限デバイスを経てアースに接続される。列内の全てのセルは同じ条件になる。選択された行については、１．５〜３ボルトの電圧が選択ゲートに印加されることによって、選択トランジスタをターンオンする。それによって電流がチャネルへと誘導され、ソースサイドで電子が流入する。選択されない行では、選択ゲート線、もしくはワード線はアースに保持され、これらの選択トランジスタはターンオフ状態に保たれる。次に、例えば、５〜１０ボルトのプログラミング電圧が右制御ゲートに印加される。これらの値によって、図３ａのデバイスのチャネルで側壁とフローティング・ゲートの間の領域の間で生ずるのと同様に、選択トランジスタと右フローティング・ゲート・トランジスタとの間のチャネル領域に高い電界が誘発される。しかし、前記の場合には、側壁は制御ゲートに対して静電性であるに過ぎなかったが、この場合には、側壁は選択ゲート線によって別個に制御可能である。いずれの場合も結果として、プログラミング電圧に応答してソースからの電子が（右）フローティング・ゲートへと注入される。左フローティング・ゲートをプログラムするには、左と右の制御ゲートの役割はソースおよびドレインと同様に逆になる。
【００３１】
選択ゲートに消去電圧を印加することによってセルを消去できるので、左と右のフローティング・ゲートの双方ともＣ_31L とＣ_31R のそれぞれの結合を介して、またはチャネル消去のような他の方法を介して消去される。消去およびその他の動作に関するこれ以上の詳細ついては、本明細書で参考文献として参照されている米国特許第５，７１２，１８０号に記載されている。
【００３２】
図８ｂは、これらのセルの２つの行と４つの列からなるアレイの一部を示している。セルはこれらの選択ゲートを介して消去されるので、ＳＧ１ ７２０のような共通の選択ゲート線上の全てのセルの双方のフローティング・ゲートは全て共に消去され、同じＦＬＡＳＨセクタに所属する。これは、図１のような単一フローティング・ゲートのアレイに通常見られるのと同様の構成である。この場合、７７１および７７３のような制御ゲート線がビット線と平行の列内に入り、またこれらの全てのソースとドレインが同じレベルに設定されるので、プログラミング電圧が制御ゲート線全体に印加されるため、列内の右または左の全てのフローティング・ゲートを共通にプログラムすることができる。列内のどのセルがプログラムされるかは、選択ゲート線にバイアスがかけられる態様によって決まる。このように、適宜のワード線を選択することによって、図５のα領域およびβ領域のような異なる領域のそれぞれで、列内の右または左の全てのフローティング・ゲートを共通にプログラムできる。このことは通常のプログラミングにもソフト・プログラミングにも共通して当てはまり、相違はソフト・プログラミングに用いられる電圧の方が低いことである。プログラミング情報用に５〜１０ボルトを用いる代わりに、８ボルト未満、一般には０〜２ボルトの電圧が用いられる。
【００３３】
図９ａおよび９ｂは、二重フローティング・ゲート・メモリ・セルの仮想接地アレイ９００の二重セル・ソフト・プログラミングを示している。図９ａでは、フローティング・ゲート・トランジスタα₀ およびα₃ が選択線０ ９２０に沿った第１群のセル内でソフト・プログラミングされている。同様に、これはフローティング・ゲートβ₀ およびβ₃ のような他のセル群内で同時に実行することができる。ビット線９１２はソースと見なされ、電流リミタ９３１の下のアースに設定される。その場合、ドレインはビット線９１１および９１３であり、これらは９１４のような隣接するドレインと共に高レベルに設定される。各々のセルのソースサイドの制御ゲート線９４２および９４３は、この場合は１２ボルトである過励振電流に設定される。それによってフローティング・ゲート・トランジスタα₀ およびα₃ は図５のセルα₂ およびα₃ と類似した状態になる。選択線０ ９２０を選択することによって、電流９０１および９０３はセル内に導通し、トランジスタα₀ およびα₃ は、プログラム制御線９４１および９４４に沿って選択されたソフト・プログラミング電圧を印加することによって同時にプログラムされる。セルα₀ およびα₃ の制御ゲートが接続される図５とは異なり、より一般的な実施形態では線９４１および９４４内のレベルを別個に設定することができるが、この場合は同じ値をとっている。
【００３４】
以前の実施形態と同様に、ほとんどの場合、対内の第１のフローティング・ゲート・トランジスタが確認されるまでソフト・プログラミングを継続することが好適である。これらのトランジスタは依然として隣接するセル内にあるが、フローティング・ゲート・トランジスタ自体は介在する選択トランジスタ、およびソースと直に隣接するセル内の他のフローティング・ゲート・トランジスタに起因するものではない。これらのトランジスタは依然として充分に近接しているので、プロセスの変動は小さく、その結果、類似の電気特性およびプログラム速度になる。選択線に沿った消去電圧の変動もセル程度の間隔にわたって小さいので、ソフト・プログラミングされる対内の双方のフローティング・ゲート・トランジスタのしきい値も一般に、消去プロセスの終了時、および、ソフト・プログラミングの開始前は極めて小さい。
【００３５】
１つの対がソフト・プログラミングを終了すると、群内の他の対をソフト・プログラミングすることができる。以前はソースであったビット線に隣接するビット線がソース自体になると、これらの２本のビット線によって境界付けされたセル内の他のフローティング・ゲート・トランジスタをソフト・プログラミングすることができる。このことは図９ａおよび９ｂを参照することによってより明確にすることができる。図９ａでは、ビット線９１２はソースの役割を果たす。ビット線９１２と９１３の間のセル内では、右のフローティング・ゲート・トランジスタα₃ は、これがフローティング・ゲート・トランジスタα₀ とソフト・プログラミングの対を形成するのでプログラムされる。このセル内の左のフローティング・ゲート・トランジスタα₂ は、このプロセス中は過励振状態にあり、プログラムされない。しかし、α₂ はα₅ と対を形成し、図９ｂに示すように、ビット線９１３がソースと見なされ、ビット線９１２および９１４がドレインと見なされるとソフト・プログラミングされる。群内の各々のビット線をソースと見なすことによって、群内の全てのセル内の双方のフローティング・ゲートを対の一部としてソフト・プログラミングすることができる。アレイの両端部の群の終端にあるセルは別個に処理される。
【００３６】
このプロセスがα₀ からα₂ に飛び越すと、このα₁ はソフト・プログラミングされないが、それはこのフローティング・ゲートが他のαと対を形成しないからである。同様に、α群内の最後のセルの左フローティング・ゲート、すなわちα_(n-1)も同様に対をなさない。対をなさないこれらのフローティング・ゲートもソフト・プログラミングしたい場合は、個別にソフト・プログラミングすることができる。あるいは、これらのフローティング・ゲートがそれらの群以外の別のフローティング・ゲートと対をなすこともできる。例えば、α_(n-1)がβ₁ と対をなし、β_(n-1)がγ₁ と対をなすことができ、以下同様である。それによっても依然として、α₁ 、並びに最後の群内の最後のセルの左フローティング・ゲートは対をなさないままの状態に留まる。しかし、メモリ・セル・アレイは一般にリソグラフ作用を補償するために導入されるダミー行とともに構成される。例えば、図９ａでは、図示したデータ記憶列の左の外側にこのような列がいくつか存在する。これらのダミー列はデータを記憶するために利用されないが、それでもα₁ はソフト・プログラミングのために、隣接するダミー列内のフローティング・ゲートと対をなすことができる。
【００３７】
１対以上のセルを同時にプログラムしてもよい。例えば、制御ゲート線が列まで延びると（run up) 、列内の全てのフローティング・ゲート・トランジスタを共通にプログラムすることができる。あるいは、同じ行に沿ってはいるが異なる群内の対を同時にソフト・プログラムすることができる。
【００３８】
この第２のアプローチでは、図９ａのα₀ 〜α₃ の対がソフト・プログラムされている間に、β₁ 〜β₃ の対、γ₁ 〜γ₃ の対、および図示しないその他の対もソフト・プログラムすることができる。いくつかの群がソフト・プログラムされると、これらのフローティング・ゲートを、これらの群内の全ての対が確認されるまで、またはこれらの群内の最初の対が確認されるまでソフト・プログラムすることができる。後者の場合は、最初の対が所望の状態に達していることの確認によって、列内の他のゲートのプログラミングが確定される、対の確認の態様と同様である。異なる群からのセルは隣接するセルよりも異なってはいるものの、それでもこれらのセルは類似の電気特性を有しており、したがって、同様の速度がプログラムされる。その代わりに異なる群内の全ての対が別個に確認されると、より緊密な配分が実現されるが、時間がかかる。
【００３９】
これらの２つのアプローチが図１０ａおよび１０ｂの流れ図に示されている。図１０ａのプロセスは、第１対のセルがソフト・プログラミングを完了すると停止される。また、図６に示すように、いずれかのフローティング・ゲートが標的に達すると、対の処理が終了する。図１０ｂは、セル対の局部的なプログラム抑止を利用しており、全ての対の処理が完了するまでこれを継続する。これらの流れは双方とも数行のセル行が消去された後に開始される。そのあと、これらの行は、ソフト・プログラミングのために選択される。当初の確認によって過剰消去が確認されたセルを有する行だけを含めることができ、また、消去された全ての行を含めることができ、その結果、このような行は各々、少なくとも初期ソフト・プログラミング・パルスを受信する。
【００４０】
図１０ａと１０ｂの双方ともステップ１００１で選択されたワード線に沿った各セル群内の制御ゲート線の最初の列で動作を開始する。図９ａでは、これはα群内の制御線９４１、および他の群内の対応する線のような各群の最も左側の行であり、Ｙ＝０と表記されている。この場合はこの列がα群内の制御線９４４のような制御ゲート線を３つ越えた対を形成するので、対は常に偶数列と奇数列内のフローティング・ゲート・トランジスタから構成される。したがって、全ての偶数列が選択されると、奇数列もこの対形成を介してソフト・プログラムされる。
【００４１】
ステップ１００３では、アレイのＹデコーダ内の回路にバイアスをかけることによって、プログラミング電圧が対をなす列に設定される。ステップ１００５では、ステップ１００７で制御ゲート線が確認電圧に設定された後、選択された列の対内の全てのトランジスタがソフト・プログラミング・パルスを受信する。確認はステップ１００９で行われる。
【００４２】
確認プロセスは、図１０ａと１０ｂとでは異なっている。図１０ａでは、判断基準はいずれかの対が確認され、ひいては処理済みであるか否かである。否である場合は、これはｎｏｎｅ ｄｏｎｅ＝＝１に相当し、プロセスはステップ１００３に戻る。いずれかの対が確認されると、これはｎｏｎｅ ｄｏｎｅ＝＝０に相当し、プロセスはステップ１０１１に移動する。前述のように、対内のいずれかのフローティング・ゲートがもはや過剰消去されない場合に、その対が確認される。
【００４３】
図１０ｂでは、判断基準としてｎｏｎｅ ｄｏｎｅではなくａｌｌ ｄｏｎｅが用いられる。すなわち、この場合は、ステップ１００９でセル対の全てが処理済みであるか否かが判定される。全ての確認が完了していない場合は、ａｌｌ
ｄｏｎｅ＝＝０に相当し、プロセスは、制御ゲートおよび／またはビット線を低レベルにすることによって、フローティング・ゲートのいずれかまたは双方が確認されるセルの対がシャトアウトされるステップ１０１０を通り越してステップ１００３に戻る。そうではなく、ａｌｌ ｄｏｎｅ＝＝１に対応して、全ての対の処理が完了している場合、流れはステップ１０１１に移動する。図１０ｂのプロセスによってＶ_thの配分はより緊密になるが、より長い時間がかかる。セルがアレイ全体にわたってより類似した特性を有するまでにデバイスの製造工程が成熟している場合は、図１０ｂのプロセスの方が好適である。例えば、開発および初期の製造段階では、図１０ａのプロセスが採用され、その後、図１０ｂのプロセスに切り換えてもよいであろう。
【００４４】
双方の方法とも、ステップ１０１１は群内の制御アドレスを２だけ増分する。これは図９ａの状況から図９ｂの状況へと移行することに対応する。選択された制御線の対は（９４１、９４４）から（９４３、９４６）に変更され、ソースはビット線９１２から９１３に移行し、β、γ、および他の群についても同様である。ステップ１０１３は、列アドレスが依然として群内の列の数内にあるか否かがチェックされる。そうである場合は、プロセスはステップ１００３に戻る。そうでない場合は、全ての列のソフト・プログラミングが完了しており、双方のプロセスが完了している。
【００４５】
本発明の様々な態様を特定の実施形態に基づいて説明してきたが、本発明は添付の特許請求の範囲の最大範囲で保護を受ける権利が与えられるものであることが理解できよう。
【図面の簡単な説明】
【図１ａ】 不揮発性メモリの仮想接地アレイ・アーキテクチャを示している。
【図１ｂ】 図１ｂのセルの各パーツを示している。
【図２】 仮想接地アレイ内の隣接作用を示している。
【図３ａ】 デバイス内のソースサイド注入の構造とバイアスの断面図である。
【図３ｂ】 図３ａのデバイスの記号である。
【図４】 仮想接地アレイ内のソース制限電流を用いたプログラム電流を示している。
【図５】 仮想接地アレイのための二重セル・ソフト・プログラムのバイアスを示している。
【図６】 図５のプロセスの一実施形態の流れ図である。
【図７ａ】 多重フローティング・ゲートを有するメモリ・セル構造の一実施形態の平面図である。
【図７ｂ】 多重フローティング・ゲートを有するメモリ・セル構造の一実施形態の断面図である。
【図８ａ】 図７ａおよび７ｂと同様のメモリ・セルの概略図である。
【図８ｂ】 図７ａおよび７ｂと同様のメモリ・セル・アレイの一実施形態を示した回路図である。
【図９ａ】 多重フローティング・ゲート・セルのアレイ内の二重セル・プログラミングを示している。
【図９ｂ】 多重フローティング・ゲート・セルのアレイ内の二重セル・プログラミングを示している。
【図１０ａ】 図９ａおよび９ｂのソフト・プログラミングに使用できるアルゴリズムを示している。
【図１０ｂ】 図９ａおよび９ｂのソフト・プログラミングに使用できるアルゴリズムを示している。

Claims (30)

1. メモリ・セルの各々が第１のソース／ドレイン領域と第２のソース／ドレイン領域とを含む単数または複数個のメモリ・セル行からなり、ソース／ドレイン領域は前記行に対して垂直なビット線に接続されている、仮想接地アレイを形成する複数個のメモリ・セルを有する不揮発性メモリ内の消去されたメモリ・セルを処理する方法であって、
   前記多数のメモリ・セルから、少なくとも２つのデータ状態の１つではない状態へと消去されたメモリ・セルの存在を検知するステップと、
   少なくとも２つのデータ状態の１つではない状態へと消去された前記メモリの存在の検知に引き続いて、少なくとも２つのデータ状態の１つではない状態へと消去された前記メモリ・セルと、一対のメモリ・セルの双方のそれぞれの第２のソース／ドレイン領域が接続されるビット線を、少なくとも２つのデータ状態の１つではない状態へと消去された前記メモリ・セルと共有しているメモリ・セルと、からなる前記一対のメモリ・セルに対してソース隣接漏れ電流が生じないようにソフト・プログラミング動作を同時に実行するステップと、
   を含む方法。
2. 前記一対のセルは、該一対のセルの双方が少なくとも２つのデータ状態の１つではない状態へと消去されている場合だけソフト・プログラムされる請求項１記載の方法。
3. 前記ソフト・プログラミング動作に引き続いて、前記一対のメモリが少なくとも２つのデータ状態の１つではない状態へと消去されているか否かを検知するステップをさらに含む請求項２記載の方法。
4. 前記検知に応答して、前記一対のメモリ・セルが少なくとも２つのデータ状態の１つではない状態へと消去された状態に留まっている限り、前記ソフト・プログラミング動作および前記検知を交互に反復するステップをさらに含む請求項３記載の方法。
5. 前記ソフト・プログラミング動作は、前記第１の制御ゲートに基準プログラミング電圧未満であるソフト・プログラミング電圧を印加するステップを含む請求項４記載の方法。
6. 前記ソフト・プログラミングは、前記一対のメモリ・セルの前記第１のソース／ドレイン領域のための４ボルトから７ボルトの範囲の電圧を用いて実行される請求項５記載の方法。
7. 前記メモリ・セルは、ソースサイド注入の電気的に消去可能でプログラム可能なリード・オンリー・メモリ（ＥＥＰＲＯＭ）セルであると共に、前記第２のソース／ドレイン領域はソースである請求項１に記載の方法。
8. 前記ソフト・プログラミング動作は、ソースサイド注入による請求項７記載の方法。
9. 前記メモリ・セルは電気的に消去可能でプログラム可能なリード・オンリー・メモリ（ＥＥＰＲＯＭ）セルであり、前記メモリ・セルの各々は前記第１のソース／ドレイン領域と第２のソース／ドレイン領域の間にあり、かつそれぞれの領域に隣接する第１の部分と第２の部分を有するチャネル領域と、前記チャネル領域の前記第１の部分の上方の第１のフローティング・ゲートと、前記第１のフローティング・ゲートの上方の部分を有する第１のコントロール・ゲートと、前記チャネル領域の前記第２の部分の上方の第２のフローティング・ゲートと、前記第２のフローティング・ゲートの上方の部分を有する第２のコントロール・ゲートとをさらに備えると共に、前記メモリ・セルの各々は、前記第１のチャネル領域と第２のチャネル領域との間にある第３のチャネル領域と、前記チャネル領域の前記第３の部分の上方の部分を有する選択ゲートをさらに備えている請求項１載の方法。
10. 前記同時ソフト・プログラミング動作は、前記一対のメモリ・セルの各々の第１のフローティング・ゲートに対して実行される請求項９記載の方法。
11. 前記同時ソフト・プログラミング動作には、前記一対のメモリ・セルの各々の前記第２の制御ゲートにチャネル領域の前記第２の部分を電流が自由に流れることができるのに充分な電圧を印加することによって、前記ソフト・プログラミングが前記一対のメモリ・セルの各々の第１のフローティング・ゲートだけに対して実行されるようにすることが含まれる請求項１０記載の方法。
12. 前記ソフト・プログラミング動作は、前記第１の制御ゲートに基準プログラミング電圧未満であるソフト・プログラミング電圧を印加することを含む請求項１１記載の方法。
13. 前記ソフト・プログラミングは、前記一対のメモリ・セルの前記第１のソース／ドレイン領域のための４ボルトから７ボルトの範囲の電圧を用いて実行される請求項１２記載の方法。
14. 前記ソフト・プログラミングは、前記第１のソース／ドレイン領域のための４ボルトから７ボルトの範囲の電圧を用いて実行されると共に、チャネル領域の前記第２の部分を電流が自由に流れるのに充分な前記第２の制御ゲートへの前記電圧は８ボルトから１２ボルトの範囲の電圧である請求項１１記載の方法。
15. 前記同時ソフト・プログラミング動作は、前記一対のメモリセルの各々の前記選択ゲートに１．５ボルトから３ボルトの範囲の電圧を印加することを用いて実行される請求項９記載の方法。
16. メモリ・セルの各々がソース領域とドレイン領域とからなり、前記セルは、ソースが共有するビット線に接続され、前記セルの単数または複数の行からなるアレイを形成するように対で配列され、ビット線は前記行に対して垂直に延びている、不揮発性メモリ内の複数個のメモリ・セルを処理する方法であって、
    前記複数のメモリ・セルから単数または複数の過剰消去されたメモリ・セルの存在を検知するステップと、
    単数または複数の過剰消去されたメモリ・セルの存在の検知に引き続いて、前記単数または複数の過剰消去されたメモリ・セルの前記少なくとも１つ、および前記少なくとも１つの過剰消去されたメモリ・セルの各々が対を形成するそれぞれのメモリ・セルに対してソース隣接漏れ電流が生じないようにソフト・プログラミング動作を同時に実行するステップと、
    を含む方法。
17. 前記検知の前に前記複数個のメモリ・セルを消去するステップをさらに含む請求項１６記載の方法。
18. ソフト・プログラミング動作は、一対のセルの双方が過剰消去されている場合にのみ一対のセルに対して実行される請求項１７記載の方法。
19. 前記ソフト・プログラミング動作に引き続いて、ソフト・プログラミングされたメモリ・セルが過剰消去状態に留まっているか否かを検知するステップをさらに含む請求項１８記載の方法。
20. 前記ソフト・プログラミングと検知とを反復し、ソフト・プログラミングされた第１のセルがもはや過剰消去されていない場合に中断するステップをさらに含む請求項１９記載の方法。
21. 前記ソフト・プログラミングと検知とを反復し、一対のセルの第１のセルがもはや過剰消去されていない場合に、過剰消去された一対のセルの各々について中断するステップをさらに含む請求項１９記載の方法。
22. 列が別個に書込み可能な複数の群内に配列されている複数の列と、単数または複数の行とからなる仮想接地アレイを形成する複数個のメモリ・セルを有する不揮発性メモリを処理する方法であって、
    行内の単数または複数の書込み群から隣接する第１の対の過剰消去されたセルを検知するステップと、
    検知された隣接する第１の対の過剰消去されたセルに対してソース隣接漏れ電流が生じないようにソフト・プログラミング動作を同時に実行するステップと、
    を含む方法。
23. 前記検知の前に前記行を消去するステップをさらに含む請求項２２記載の方法。
24. 前記ソフト・プログラミング動作に引き続いて、ソフト・プログラミングされたメモリ・セルが過剰消去状態に留まっているか否かを検知するステップと、
    ソフト・プログラミングされた前記セルの少なくとも１つがもはや過剰消去されなくなるまで前記ソフト・プログラミングと後続の検知とを反復するステップとをさらに含む請求項２２記載の方法。
25. 前記反復に引き続いて、行内の単数または複数の各々の書込み群から隣接する第２の対の過剰消去されたセルを検知するステップと、
    検知された隣接する第２の対の過剰消去されたセルに対してソフト・プログラミング動作を同時に実行するステップとをさらに含む請求項２４記載の方法。
26. 前記ソフト・プログラミング動作に引き続いて、前記隣接する第１の対の各々のソフト・プログラミングされたメモリ・セルが過剰消去状態に留まっているか否かを検知するステップと、
    第１の対のセル内のセルがもはや過剰消去されなくなるまで前記ソフト・プログラミングを反復し、かつ引き続いて前記隣接する第１の対内で双方のセルが過剰消去状態に留まっているか否かを検知するステップとをさらに含む請求項２２記載の方法。
27. 前記反復に引き続いて、行内の単数または複数の各々の書込み群から隣接する第２の対の過剰消去されたセルを検知するステップと、
    検知された隣接する第２の対の過剰消去されたセルに対してソフト・プログラミング動作を同時に実行するステップとをさらに含む請求項２６記載の方法。
28. メモリ・セルの各々がソース領域とドレイン領域とからなり、前記セルは、ソースが共有するビット線に接続され、前記セルの単数または複数の行からなるアレイを形成するように対で配列され、ビット線は前記行に対して垂直に延びている、不揮発性メモリ・セルのアレイをプログラミングする方法であって、
    複数個の前記メモリ・セルを消去するステップと、
    複数個の前記消去されたセルのどれをプログラミングするかを選択するステップと、
    各々が対を形成するそれぞれの前記選択されたメモリ・セルに対してソース隣接漏れ電流が生じないようにソフト・プログラミング動作を同時に実行するステップと、
    前記選択されたメモリ・セルのうち少なくとも１つではあるが全てではないメモリ・セルが所望の状態にプログラムされたことが確認されると、前記選択されたメモリ・セルの全てのプログラミングを停止するステップと、
    を含む方法。
29. 前記選択されたメモリ・セルは対をなすセルの各々が共通のビット線を共有する一対のセルである請求項２８記載の方法。
30. 前記プログラミングの停止は、対をなす第１のセルが所望の状態にプログラムされたことが確認されると各々の対について別個に行われる請求項２９記載の方法。

Images