JPH04222994A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に関し、より特定的には、電気的に書換可能な不揮
発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。

【０００２】

【従来の技術】図５は、従来の不揮発性半導体記憶装置
の主要部分を示す回路図である。図において、複数のメ
モリトランジスタ１〜４が行方向および列方向に沿って
マトリクス状に配置されている。なお、簡単化のために
図５では、４つのメモリトランジスタのみを示している
が、実際にはもっと多数のメモリトランジスタが配置さ
れている。同じ行に配置されたメモリトランジスタ１，
２のコントロールゲートは共通にワード線５に接続され
、同じ行に配置されたメモリトランジスタ３，４のコン
トロールゲートは共通にワード線６に接続されている。 同じ列に配置されたメモリトランジスタ１，３のドレイ
ンは共通にビット線７に接続され、同じ列に配置された
メモリトランジスタ２，４のドレインは共通にビット線
８に接続されている。メモリトランジスタ１〜４のソー
スは共通にソース線９に接続されている。ソース線９は
、高電圧／接地電圧切換回路１０に接続されている。ト
ランジスタ１１のゲートはＹゲート線１３に接続され、
ソースはビット線７に接続されている。トランジスタ１
２のゲートはＹゲート線１４に接続され、ソースはビッ
ト線８に接続されている。トランジスタ１１，１２の各
ドレインは、書込ドライバ１５に接続されるとともに、
センスアンプ１６に接続されている。

【０００３】ワード線５，６は、Ｘデコーダ１７に接続
されている。Ｘデコーダ１７における１つのデコード回
路は、ＮＡＮＤゲート１８と、トランジスタ１９〜２２
とで構成される。ＮＡＮＤゲート１８の入力はＸアドレ
スバッファ２３に接続され、その出力はトランジスタ１
９のソースに接続されている。トランジスタ１９のゲー
トには、電源電圧Ｖｃｃが印加される。したがって、ト
ランジスタ１９は常にオン状態となっている。トランジ
スタ１９のドレインは、トランジスタ２０のドレインと
、トランジスタ２１，２２のゲートとに接続されている
。トランジスタ２０，２１のソースには、端子３７を介
して高電圧／電源電圧切換回路（図示せず）から高電圧
Ｖｈと電源電圧Ｖｃｃ（Ｖｈ＞Ｖｃｃ）とが選択的に印
加される。トランジスタ２２のソースは接地されている
。トランジスタ２１，２２のドレインは、トランジスタ
２０のゲートとワード線５とに共通に接続されている。 Ｘデコーダ１７には、上記と同様の構成のデコード回路
が各ワード線ごとに設けられている。Ｘアドレスバッフ
ァ２３における１つのバッファ回路は、インバータ２４
〜２６で構成され、アドレス入力Ｘｉに対して出力Ｘｉ
とＸｉ！とを導出する。なお、出力Ｘｉ！は、出力Ｘｉ
の反転信号である。Ｘアドレスバッファ２３は、上記と
同様の構成のバッファ回路を、Ｘアドレスのビット数と
同一の数だけ含んでいる。上記各デコード回路における
ＮＡＮＤゲート１８は、上記各バッファ回路から、イン
バータ２５の出力とインバータ２６の出力とのいずれか
を選択的に受ける。

【０００４】Ｙゲート線１３，１４は、Ｙデコーダ２７
に接続されている。Ｙデコーダ２７における１つのデコ
ード回路は、ＮＡＮＤゲート２８と、トランジスタ２９
〜３２とで構成される。ＮＡＮＤゲート２８の入力はＹ
アドレスバッファ３３に接続され、その出力はトランジ
スタ２９のソースに接続されている。トランジスタ２９
のゲートには、電源電圧Ｖｃｃが印加される。したがっ
て、トランジスタ２９は常にオン状態となっている。ト
ランジスタ２９のドレインは、トランジスタ３０のドレ
インと、トランジスタ３１，３２のゲートとに接続され
ている。トランジスタ３０，３１のソースには、端子３
７を介して高電圧／電源電圧切換回路（図示せず）から
高電圧Ｖｈと電源電圧Ｖｃｃとが選択的に印加される。 トランジスタ３２のソースは接地されている。トランジ
スタ３１，３２のドレインは、トランジスタ３０のゲー
トと、Ｙゲート線１３とに接続されている。Ｙデコーダ
２７には、上記と同様の構成のデコード回路が各Ｙゲー
ト線ごとに設けられている。Ｙアドレスバッファ３３に
おける１つのバッファ回路はインバータ３４〜３６で構
成され、アドレス入力Ｙｉに対して出力ＹｉとＹｉ！と
を導出する。なお、出力Ｙｉ！は、出力Ｙｉの反転信号
である。Ｙアドレスバッファ３３には、上記と同様の構
成のバッファ回路がＹアドレスのビット数と同じ数だけ
設けられている。上記各デコード回路におけるＮＡＮＤ
ゲート２８は、上記各バッファ回路から、インバータ３
５の出力とインバータ３６の出力とのいずれかを選択的
に受ける。

【０００５】図６は、図５に示すメモリトランジスタ１
〜４のいずれか１つの断面構造を示す図である。図にお
いて、Ｐ型半導体基板５１の上の一部に所定の間隔を隔
ててドレイン拡散領域５２とソース拡散領域５３とが形
成されている。Ｐ型半導体基板５１の上に非常に薄いト
ンネル酸化膜５４が形成され、さらにその上にフローテ
ィングゲート５５が形成されている。フローティングゲ
ート５５の上に酸化膜５６が形成され、さらにその上に
コントロールゲート５７が形成されている。

【０００６】図６に示すメモリトランジスタに対する書
込は、ドレイン拡散領域５２とコントロールゲート５７
とに高電圧を印加し、ソース拡散領域５３を接地するこ
とにより行なわれる。その結果、ドレイン拡散領域５２
の近傍でアバランシェ降伏が起こり、それによって生じ
たホットエレクトロンがトンネル酸化膜５４を介してフ
ローティングゲート５５に注入される。このとき、メモ
リトランジスタのしきい値は高くなる。

【０００７】図６に示すメモリトランジスタの消去は、
ドレイン拡散領域５２をフローティング状態にし、ソー
ス拡散領域５３に高電圧を印加し、コントロールゲート
５７を接地することにより行なわれる。その結果、トン
ネル酸化膜５４を介してトンネル現象によりフローティ
ングゲート５５からソース拡散領域５３に電子が引抜か
れる。このとき、メモリトランジスタのしきい値は低く
なる。

【０００８】次に、図５に示す従来の不揮発性半導体記
憶装置の動作について説明する。まず、消去動作につい
て説明する。消去は、チップ全体に一括して行なう。Ｙ
デコーダ２７は、すべてのＹゲート線１３，１４の電位
をＬレベルにする。したがって、トランジスタ１１，１
２はオフ状態となる。Ｘデコーダ１７は、すべてのワー
ド線５，６の電位をＬレベルにする。ソース線９には、
高電圧／接地電圧切換回路１０によって高電圧が印加さ
れる。それによって、メモリトランジスタ１〜４のフロ
ーティングゲートから電子が引抜かれて、メモリトラン
ジスタ１〜４のしきい値は低くなる。このときの消去時
間は、外部から制御される。

【０００９】次に、書込動作について説明する。一例と
して、メモリトランジスタ１に書込を行なう場合につい
て説明する。書込ドライバ１５により、トランジスタ１
１，１２のドレインには高電圧が印加される。図示しな
い高電圧／電源電圧切換回路から端子３７を介して、ト
ランジスタ２０，２１、３０，３１の各ソースには高電
圧が印加される。Ｙデコーダ２７は、選択されたＹゲー
ト線１３に高電圧を印加し、その他の非選択のＹゲート
線１４の電位をＬレベルにする。したがって、トランジ
スタ１１はオンし、トランジスタ１２はオフする。Ｘデ
コーダ１７は、選択されたワード線５に高電圧を印加し
、その他の非選択のワード線６の電位をＬレベルにする
。ソース線９は高電圧／接地電圧切換回路１０によって
接地される。それによって、メモリトランジスタ１のド
レイン近傍でアバランシェ降伏が起こり、発生したホッ
トエレクトロンがフローティングゲートに注入される。 そのため、メモリトランジスタ１のしきい値は高くなる
。このときの書込時間は、外部から制御される。

【００１０】次に、読出動作について説明する。一例と
して、メモリトランジスタ１から読出を行なう場合につ
いて説明する。図示しない高電圧／電源電圧切換回路か
ら端子３７を介して、トランジスタ２０，２１、３０，
３１の各ソースには電源電圧が印加される。Ｙデコーダ
２７は、選択されたＹゲート線１３の電位をＨレベルに
し、その他の非選択のＹゲート線１４の電位をＬレベル
にする。したがって、トランジスタ１１はオンし、トラ
ンジスタ１２はオフする。Ｘデコーダ１７は、選択され
たワード線５の電位をＨレベルにし、その他の非選択の
ワード線６の電位をＬレベルにする。ソース線９は高電
圧／接地電圧切換回路１０によって接地される。この状
態で、メモリトランジスタ１が書込状態（しきい値が高
い状態）にあるとメモリトランジスタ１はオフのままで
あり、ビット線７には電流は流れない。一方、メモリト
ランジスタ１が消去状態（しきい値が低い状態）にある
とメモリトランジスタ１はオンしてビット線７に電流が
流れる。この電流の有無を、センスアンプ１６によりセ
ンスすることによって読出が行なわれる。

【００１１】

【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置は以上のように構成されているので、誤って消
去時間を長くしてしまうとメモリトランジスタのフロー
ティングゲートから必要以上に電子か引抜かれてメモリ
トランジスタがデプレッション（過消去）状態になって
しまう。メモリトランジスタが過消去状態になると、メ
モリトランジスタが常にオン状態になり、その後の書込
／消去／読出が正常に行なえなくなる。

【００１２】それゆえに、この発明の目的は、過消去に
なったメモリセルを正常な状態に回復させ得るような不
揮発性半導体記憶装置を提供することである。

【００１３】

【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、電気的に書換可能であって、メモリ
セルアレイと、消去手段と、書込手段と、読出手段と、
過消去検出手段と、トンネル書込手段とを備えている。 メモリセルアレイは、フローティングゲートを有するト
ランジスタからなるメモリセルが複数個マトリクス状に
配置されて構成されている。消去手段は、メモリセルの
記憶データを消去する。書込手段は、メモリセルにデー
タを書込む。読出手段は、メモリセルに書込まれたデー
タを読出す。過消去検出手段は、メモリセルアレイにお
けるメモリセルが過消去状態になっていることを検出す
る。トンネル書込手段は、過消去検出手段がメモリセル
の過消去状態を検出したことに応答して動作し、メモリ
セルのフローティングゲートにトンネル現象により電子
を注入する。

【００１４】

【作用】この発明においては、メモリセルが過消去状態
になっているか否かを検出し、過消去状態になっている
ことを検出すると、メモリセルのフローティングゲート
にトンネル現象により電子を注入する。それによって、
メモリセルを構成するトランジスタのしきい値電圧が高
くなり、メモリセルが過消去状態から正常な状態に回復
する。すなわち、メモリセルを構成するトランジスタは
、デプレッションからエンハンスになる。

【００１５】

【実施例】図１は、この発明の一実施例に係る不揮発性
半導体記憶装置の全体構成を示すブロック図である。図
において、メモリセルアレイＭＣＡには、複数本のワー
ド線と複数本のビット線とが交差して配置されている。 ワード線とビット線との各交点には、メモリセルＭＣが
配置されている。各メモリセルＭＣは、図６に示すよう
なフローティングゲートを有するトランジスタによって
構成されている。

【００１６】各ワード線は、Ｘデコーダ１７０に接続さ
れている。各ビット線は、Ｙゲート回路ＹＧに接続され
ている。Ｙゲート回路ＹＧは、書込ドライバ１５および
センスアンプ１６と各ビット線との間に介挿された複数
のゲートトランジスタを含む。各ゲートトランジスタの
オンオフは、Ｙデコーダ２７０によって制御される。

【００１７】外部から入力されるＸアドレス信号，Ｙア
ドレス信号は、それぞれ、Ｘアドレスバッファ２３０，
Ｙアドレスバッファ３３０に与えられる。Ｘアドレスバ
ッファ２３０は、与えられたＸアドレス信号およびその
反転信号を導出し、Ｘデコーダ１７０に与える。Ｘデコ
ーダ１７０は、与えられたＸアドレス信号およびその反
転信号に基づいて、メモリセルアレイＭＣＡにおける複
数のワード線の中から１本のワード線を選択する。Ｙア
ドレスバッファ３３０は、与えられたＹアドレス信号お
よびその反転信号を導出し、Ｙデコーダ２７０に与える
。Ｙデコーダ２７０は、与えられたＹアドレス信号およ
びその反転信号に基づいて、Ｙゲート回路ＹＧにおいて
各ビット線ごとに設けられたゲートトランジスタの中か
ら１つのゲートトランジスタを選択してそれをオンさせ
る。これによって、１本のビット線と書込ドライバ１５
およびセンスアンプ１６とが選択的に接続される。書込
ドライバ１５およびセンスアンプ１６は、入出力バッフ
ァＩＯＢに接続される。外部から入力されるデータは、
この入出力バッファＩＯＢを介して書込ドライバ１５お
よびセンスアンプ１６に与えられる。逆に、メモリセル
アレイＭＣＡから読出されたデータは、書込ドライバ１
５およびセンスアンプ１６を介して入出力バッファＩＯ
Ｂに与えられ外部へ出力される。

【００１８】メモリセルアレイＭＣＡにおける各メモリ
セルＭＣの各ソースは、共通的に高電圧／接地電圧切換
回路１０に接続される。この高電圧／接地電圧切換回路
１０には、高電圧バッファＨＶＢを介して外部から高電
圧Ｖｈが与えられるとともに、外部から接地電圧が与え
られる。この高電圧／接地電圧切換回路１０は、後述す
る読出／書込／消去制御回路７１および過消去補正回路
７２から与えられる高電圧／接地電圧切換信号ＳＷ１に
応答して、高電圧および接地電圧を選択的に各メモリセ
ルＭＣのソースに与える。

【００１９】高電圧／電源電圧切換回路３７０には、高
電圧バッファＨＶＢを介して外部から高電圧Ｖｈが与え
られるとともに、外部から電源電圧Ｖｃｃが与えられる
。この高電圧／電源電圧切換回路３７０は、読出／書込
／消去制御回路７１および過消去補正回路７２から与え
られる高電圧／電源電圧切換信号ＳＷ２に応答して、高
電圧と電源電圧とのいずれかを選択的に出力する。高電
圧／電源電圧切換回路３７０の出力は、Ｘデコーダ１７
０およびＹデコーダ２７０に与えられる。

【００２０】読出／書込／消去制御回路７１および過消
去補正回路７２には、制御信号バッファＣＳＢを介して
外部から各種の制御信号が与えられる。この制御信号に
は、たとえばチップイネーブル信号，読出イネーブル信
号，書込イネーブル信号，消去イネーブル信号，過消去
およびトンネル書込イネーブル信号等が含まれる。読出
／書込／消去制御回路７１は、与えられた制御信号に応
答して、読出モードと書込モードと消去モードとの動作
を制御する。過消去補正回路７２は、メモリセルアレイ
ＭＣＡに過消去状態にあるメモリセルが含まれているか
否かを検出し、含まれているときは正常な状態に回復さ
せるように各回路の動作を制御する。読出／書込／消去
制御回路７１および過消去補正回路７２は、書込ドライ
バ／センスアンプ制御信号ＣＴＬＳと、高電圧／接地電
圧切換信号ＳＷ１と、高電圧／電源電圧切換信号ＳＷ２
と、制御信号ＡＨ，ＴＰ，ＥＶとを出力する。書込ドラ
イバ／センスアンプ制御信号ＣＴＬＳは、書込ドライバ
１５およびセンスアンプ１６に与えられ、これらの活性
化および非活性化を制御する。高電圧／接地電圧切換信
号ＳＷ１は、高電圧／接地電圧切換回路１０に与えられ
、高電圧／接地電圧切換回路１０が高電圧と接地電圧と
のいずれを出力するかを切換制御する。高電圧／電源電
圧切換信号ＳＷ２は、高電圧／電源電圧切換回路３７０
に与えられ、高電圧／電源電圧切換回路３７０が高電圧
と電源電圧とのいずれを出力するかを切換制御する。 制御信号ＡＨは、Ｘアドレスバッファ２３０およびＹア
ドレスバッファ３３０に与えられ、これらＸアドレスバ
ッファ２３０およびＹアドレスバッファ３３０の活性化
，非活性化を制御する。制御信号ＥＶは、Ｘデコーダ１
７０に与えられる。制御信号ＴＰは、Ｙデコーダ２７０
に与えられる。

【００２１】図２は、図１に示す過消去補正回路７２の
より詳細な構成を示すブロック図である。図において、
過消去補正回路７２は、過消去検出回路７２ａと、過消
去検出／トンネル書込制御回路７２ｂとを含む。過消去
検出回路７２ａは、センスアンプ１６から与えられる読
出データに基づいて、メモリセルアレイＭＣＡの中に過
消去状態になっているメモリセルが含まれているか否か
を検出する。過消去検出回路７２ａの検出結果を示す検
出信号は、過消去検出／トンネル書込制御回路７２ｂに
与えられる。過消去検出／トンネル書込制御回路７２ｂ
には、制御信号バッファＣＳＢからの制御信号が与えら
れる。過消去検出／トンネル書込制御回路７２ｂは、過
消去検出回路７２ａがメモリセルの過消去状態を検出し
たことに応答して、メモリセルアレイＭＣＡにおけるす
べてのメモリセルＭＣに対してトンネル書込のための制
御を行なう。過消去検出／トンネル書込制御回路７２ｂ
からは、前述した書込ドライバ／センスアンプ制御信号
ＣＴＬＳと、高電圧／接地電圧切換信号ＳＷ１と、高電
圧／電源電圧切換信号ＳＷ２と、制御信号ＡＨ，ＴＰ，
ＥＶとが出力される。過消去検出／トンネル書込制御回
路７２ｂによって各メモリセルＭＣにトンネル書込が実
施されると、各メモリセルを構成するトランジスタ（図
６参照）におけるフローティングゲート５５に電子が注
入される。これによって、各メモリトランジスタのしき
い値電圧が高くなり、各メモリトランジスタはデプレッ
ションからエンハンスになる。

【００２２】図３は、図１に示す実施例の要部の構成を
示す回路図である。なお、この図３は、簡単のために、
４つのメモリトランジスタ１〜４が２行２列に配置され
ている場合を示しているが、実際はもっと多数のメモリ
トランジスタが配列されている。図３に示す実施例の回
路構成は、以下の点を除いて図５に示す従来の不揮発性
半導体記憶装置の回路構成と同様であり、相当する部分
には同一の参照番号を付し、その説明を省略する。

【００２３】図３に示す実施例では、Ｘアドレスバッフ
ァ２３０における１つのバッファ回路が、インバータ２
４とＮＡＮＤゲート４０，４１とによって構成されてい
る。Ｘアドレスバッファ２３０は、同様の構成のバッフ
ァ回路を、外部から入力されるＸアドレス信号のビット
数と同じ数だけ含む。各バッファ回路においては、入力
されたＸアドレス信号がＮＡＮＤゲート４１の一方入力
端に与えられるとともに、インバータ２４によって反転
された後にＮＡＮＤゲート４０の一方入力端に与えられ
る。ＮＡＮＤゲート４０，４１の各他方入力端には、図
１における読出／書込／消去制御回路７１および過消去
補正回路７２から制御信号ＡＨが与えられる。Ｘデコー
ダ１７０における１つのデコード回路は、ＮＡＮＤゲー
ト３８と、トランジスタ１９〜２２とで構成されている
。ＮＡＮＤゲート３８には、Ｘアドレスバッファ２３０
における各バッファ回路から、ＮＡＮＤゲート４０と４
１とのいずれか一方の出力が与えられる。さらに、ＮＡ
ＮＤゲート３８には、図１に示す読出／書込／消去制御
回路７１および過消去補正回路７２から制御信号ＥＶが
与えられる。トランジスタ１９〜２２は、図５に示すそ
れらと同じ態様で接続されている。端子３７は、高電圧
／電源電圧切換回路３７０に接続されている。Ｘデコー
ダ１７０には、上記と同様の構成のデコード回路が各ワ
ード線ごとに設けられている。

【００２４】Ｙアドレスバッファ３３０における１つの
バッファ回路は、インバータ３４とＮＡＮＤゲート４２
，４３とによって構成されている。Ｙアドレスバッファ
３３０には、外部から入力されるＹアドレス信号のビッ
ト数と同じ数だけのバッファ回路が設けられている。 各バッファ回路には、Ｙアドレス信号における対応する
ビットの信号が与えられる。各バッファ回路に与えられ
たＹアドレス信号は、ＮＡＮＤゲート４３の一方入力端
に与えられるとともに、インバータ３４によって反転さ
れた後にＮＡＮＤゲート４２の一方入力端に与えられる
。ＮＡＮＤゲート４２，４３の他方入力端には、図１に
おける読出／書込／消去制御回路７１および過消去補正
回路７２から制御信号ＡＨが与えられる。Ｙデコーダ２
７０における１つのデコード回路は、ＮＡＮＤゲート３
９と、トランジスタ２９〜３２とによって構成されてい
る。ＮＡＮＤゲート３９には、Ｙアドレスバッファ３３
０における各バッファ回路から、ＮＡＮＤゲート４２の
出力とＮＡＮＤゲート４３との出力とのいずれかが与え
られる。さらに、ＮＡＮＤゲート３９には、図１におけ
る読出／書込／消去回路７１および過消去補正回路７２
から制御信号ＴＰが与えられる。トランジスタ２９〜３
２は、図５に示すそれらと同じ態様で接続されている。 端子３７は、図１における高電圧／電源電圧切換回路３
７０に接続されている。Ｙデコーダ２７０には、上記と
同様の構成のデコード回路が各Ｙゲート線ごとに設けら
れている。

【００２５】次に、図１〜図３に示す実施例の動作につ
いて説明する。まず、図４を参照して、上記実施例の特
徴部分の動作の概略を説明する。まず、ステップＳ１に
おいて、メモリセルアレイＭＣＡに含まれているすべて
のメモリセルＭＣに対してデータの消去を行なう。この
消去動作は、各メモリセルＭＣを構成するメモリトラン
ジスタ（図６参照）のフローティングゲート５５からト
ンネル現象によって電子を引抜くことにより行なわれる
。その結果、各メモリトランジスタのしきい値電圧は低
くなる。このとき、消去時間が長すぎると、メモリトラ
ンジスタが過消去状態になる。ステップＳ２においては
、メモリセルアレイＭＣＡに含まれている複数のメモリ
トランジスタの中で、１つでも過消去状態になっている
ものがあるか否かを検出する。この過消去状態の検出は
、過消去補正回路７２における過消去検出回路７２ａに
よって行なわれる。次に、ステップＳ３において、過消
去状態になっているメモリトランジスタが検出されなか
ったと判断された場合は、そのまま消去動作を終了する
。一方、１つでも過消去状態のメモリトランジスタが検
出されたことが判断されると、ステップＳ４において全
メモリセルＭＣに対してトンネル書込が行なわれる。 このトンネル書込は、過消去補正回路７２に含まれる過
消去検出／トンネル書込制御回路７２ｂによって制御さ
れる。すなわち、各メモリセルを構成するメモリトラン
ジスタのフローティングゲート５５にトンネル現象を利
用して電子が注入される。これによって、各メモリトラ
ンジスタのしきい値電圧が高くなる。ステップＳ４にお
けるトンネル書込が終了すると、再びステップＳ１に戻
って通常の消去動作が実行される。通常の消去動作終了
後、再び消去状態にあるメモリセルの有無が検出され、
まだ過消去状態のメモリセルが存在する場合は、再びス
テップＳ４におけるトンネル書込が繰返される。これら
一連の動作によってすべてのメモリセルが過消去状態か
ら回復した場合、消去動作が終了する。

【００２６】次に、図１〜図３に示す実施例のより詳細
な動作を説明する。まず、消去動作について説明する。 この場合、読出／書込／消去制御回路７１は、制御信号
バッファＣＳＢから与えられる制御信号によって、消去
モードに設定されている。したがって、過消去補正回路
７２の出力は、いずれもフローティング状態となってい
る。読出／書込／消去制御回路７１は、書込ドライバ／
センスアンプ制御信号ＣＴＬＳによって書込ドライバ１
５およびセンスアンプ１６をいずれも非活性状態にして
いる。読出／書込／消去制御回路７１は、高電圧／接地
電圧切換信号ＳＷ１によって、高電圧／接地電圧切換回
路１０が高電圧を出力するように制御している。したが
って、図３に示すソース線９を介して各メモリトランジ
スタ１〜４の各ソースには、高電圧が印加される。読出
／書込／消去制御回路７１は、高電圧／電源電圧切換信
号ＳＷ２によって、高電圧／電源電圧切換回路３７０が
電源電圧を出力するように制御している。したがって、
Ｘデコーダ１７０およびＹデコーダ２７０における各端
子３７には電源電圧Ｖｃｃが印加されている。読出／書
込／消去制御回路７１は、制御信号ＡＨをＨレベルに、
制御信号ＴＰをＬレベルに、制御信号ＥＶをＬレベルに
する。制御信号ＡＨがＨレベルであるため、ＮＡＮＤゲ
ート４１〜４３は、いずれも単なるインバータとして動
作する。すなわち、このときＸアドレスバッファ２３０
およびＹアドレスバッファ３３０は、図５におけるＸア
ドレスバッファ２３およびＹアドレスバッファ３３と同
様の動作を行なう。制御信号ＥＶがＬレベルであるため
、Ｘアドレスバッファ２３０の出力にかかわらず、ＮＡ
ＮＤゲート３８の出力はＨレベルとなる。ＮＡＮＤゲー
ト３８のＨレベル出力は、トランジスタ１９を介してト
ランジスタ２１，２２の各ゲートに与えられる。トラン
ジスタ２１，２２はＣＭＯＳインバータを構成しており
、ＮＡＮＤゲート３８の出力を反転する。したがって、
Ｘデコーダ１７０の出力は、すべてのワード線５，６に
ついて接地電圧となる。そのため、すべてのメモリトラ
ンジスタ１〜４のゲートには、接地電圧が印加される。 制御信号ＴＰがＬレベルであるため、ＮＡＮＤゲート３
９の出力はＹアドレスバッファ３３０の出力にかかわら
ず、Ｈレベルとなる。したがって、Ｙデコーダ２７０の
出力は、上述のＸデコーダ１７０の場合と同様に、すべ
てのＹゲート線１３，１４について接地電圧となる。そ
のため、すべてのゲートトランジスタ１１，１２はオフ
状態となっている。上記のごとく、すべてのメモリトラ
ンジスタ１〜４において、ソースに高電圧が印加され、
コントロールゲートに接地電圧が印加され、ドレインが
フローティング状態にされている。したがって、すべて
のメモリトランジスタにおいて、フローティングゲート
からソースに向けてトンネル現象により電子が引抜かれ
る。これによって、すべてのメモリトランジスタのしき
い値電圧が低くなる。

【００２７】上述の消去動作が終了すると、メモリセル
の過消去検出動作が行なわれる。次に、この過消去検出
動作について説明する。この場合、読出／書込／消去制
御回路７１は制御信号バッファＣＳＢを介して与えられ
る制御信号により非活性状態とされている。そのため、
読出／書込／消去制御回路７１のすべての出力はフロー
ティング状態となっている。一方、過消去補正回路７２
において、過消去検出／トンネル書込制御回路７２ｂが
過消去検出回路７２ａに制御信号を与えて過消去検出回
路７２ａを活性化する。また、過消去検出／トンネル書
込制御回路７２ｂは、制御信号ＣＴＬＳによって、書込
ドライバ１５を非活性化し、センスアンプ１６を活性化
する。また、過消去検出／トンネル書込制御回路７２ｂ
は、高電圧／接地電圧切換信号ＳＷ１によって、高電圧
／接地電圧切換回路１０が接地電圧を出力するように制
御する。これによって、各メモリトランジスタ１〜４の
ソースに接地電圧が印加される。また、過消去検出／ト
ンネル書込制御回路７２ｂは、高電圧／電源電圧切換信
号ＳＷ２によって、高電圧／電源電圧切換回路３７０が
電源電圧Ｖｃｃを出力するように制御する。これによっ
て、Ｘデコーダ１７０およびＹデコーダ２７０における
各端子３７には、電源電圧Ｖｃｃが印加される。また、
過消去検出／トンネル書込制御回路７２ｂは、制御信号
ＡＨをＬレベルとし、ＴＰをＨレベルとし、ＥＶをＬレ
ベルとする。制御信号ＡＨがＬレベルであるため、ＮＡ
ＮＤゲート４０〜４３の出力は、入力されるアドレス信
号の論理レベルにかかわらず、Ｈレベルとなる。すなわ
ち、Ｘアドレスバッファ２３０の全出力およびＹアドレ
スバッファ３３０の全出力が、いずれもＨレベルとなる
。制御信号ＥＶがＬレベルであるため、ＮＡＮＤゲート
３８の出力はＨレベルに固定される。そのため、Ｘデコ
ーダ１７０の全出力が接地電圧となる。したがって、す
べてのメモリトランジスタ１〜４の各コントロールゲー
トには、接地電圧が印加される。一方、制御信号ＴＰが
Ｈレベルであるため、ＮＡＮＤゲート３９の出力はＬレ
ベルに固定される。なぜならば、Ｙアドレスバッファ３
３０からＮＡＮＤゲート３９に与えられる出力は、すべ
てＨレベルのため、制御信号ＴＰも含めてＮＡＮＤゲー
ト３９のすべての入力がＨレベルとなるからである。 ＮＡＮＤゲート３９の出力がＬレベルであることにより
、Ｙデコーダ２７０のすべての出力が電源電圧Ｖｃｃと
なる。すなわち、この場合、ＮＡＮＤゲート３９のＬレ
ベル出力に応答してトランジスタ３１がオンしており、
高電圧／電源電圧切換回路３７０から端子３７を介して
与えられる電源電圧Ｖｃｃが各Ｙゲート線１３，１４に
出力される。したがって、すべてのゲートトランジスタ
１１，１２がオン状態となっている。上記のごとく、各
メモリトランジスタ１〜４は、ソースとコントロールゲ
ートに接地電圧が印加され、ドレインが各ゲートトラン
ジスタ１１，１２を介してセンスアンプ１６に接続され
る。このとき、いずれかのメモリトランジスタが過消去
状態にあると、そのコントロールゲートには接地電圧が
印加されているにもかかわらず、オン状態となる。した
がって、過消去検出回路７２ａ→センスアンプ→ゲート
トランジスタ→ビット線→過消去状態にあるメモリトラ
ンジスタのドレイン−ソース→ソース線９→高電圧／接
地電圧切換回路１０の経路で電流が流れる。過消去検出
回路７２ａは、このときの電流を検出して、過消去状態
にあるメモリトランジスタが存在していることを検出す
る。なお、過消去検出回路７２ａの検出感度は、過消去
状態にあるメモリトランジスタがたとえ１個だけ存在す
る場合でも検出し得るような感度に選ばれている。過消
去検出回路７２ａは、その検出結果を示す検出信号を過
消去検出／トンネル書込制御回路７２ｂに出力する。

【００２８】過消去検出回路７２ａによる過消去検出動
作が終了すると、過消去検出／トンネル書込制御回路７
２ｂは、制御信号バッファＣＳＢから与えられる制御信
号に応答して、不揮発性半導体記憶装置を今度はトンネ
ル書込モードに設定する。すなわち、過消去検出／トン
ネル書込制御回路７２ｂは、書込ドライバ／センスアン
プ制御信号ＣＴＬＳによって、書込ドライバ１５および
センスアンプ１６をともに非活性化する。また、過消去
検出／トンネル書込制御回路７２ｂは、高電圧／接地電
圧切換信号ＳＷ１によって、高電圧／接地電圧切換回路
１０が接地電圧を出力するように制御する。これによっ
て、ソース線９が接地され、各メモリトランジスタ１〜
４のソースに接地電圧が印加される。また、過消去検出
／トンネル書込制御回路７２ｂは、高電圧／電源電圧切
換信号ＳＷ２によって、高電圧／電源電圧切換回路３７
０が高電圧Ｖｈを出力するように切換える。これによっ
て、Ｘデコーダ１７０およびＹデコーダ２７０における
各端子３７に高電圧Ｖｈが印加される。さらに、過消去
検出／トンネル書込制御回路７２ｂは、制御信号ＡＨを
Ｌレベルにし、ＴＰをＬレベルにし、ＥＶをＨレベルに
する。制御信号ＡＨがＬレベルであるため、過消去検出
時と同様に、Ｘアドレスバッファ２３０およびＹアドレ
スバッファ３３０の全出力がＨレベルとなる。制御信号
ＥＶがＨレベルであるため、ＮＡＮＤゲート３８の入力
はすべてＨレベルとなり、その出力はＬレベルとなる。 したがって、ＮＡＮＤゲート３８のＨレベル出力により
トランジスタ２１がオン状態となり、Ｘデコーダ１７０
のすべての出力が高電圧Ｖｈとなる。そのため、すべて
のメモリトランジスタ１〜４の各コントロールゲートに
は高電圧Ｖｈが印加される。一方、制御信号ＴＰがＬレ
ベルであるため、ＮＡＮＤゲート３９の出力はＨレベル
に固定される。このＮＡＮＤゲート３９のＬレベル出力
によりトランジスタ３２がオンし、Ｙデコーダ２７０の
出力がすべて接地電圧となる。したがって、各ゲートト
ランジスタ１１，１２のゲートには接地電圧が印加され
、すべてのゲートトランジスタがオフ状態となっている
。上記のごとく、各メモリトランジスタ１〜４において
は、各ソースに接地電圧が印加され、各コントロールゲ
ートに高電圧Ｖｈが印加される。したがって、各メモリ
トランジスタにおいて、ソースからフローティングゲー
トにトンネル現象によって電子が注入される。その結果
、各メモリトランジスタはしきい値電圧が高くなり、デ
プレッションからエンハンスになる。

【００２９】過消去検出／トンネル書込制御回路７２ｂ
は、トンネル書込が終了すると、不揮発性半導体記憶装
置を再び通常の消去モードに戻し、予め定められた一定
時間だけ消去動作を行なう。消去動作が終了すると、過
消去検出／トンネル書込制御回路７２ｂは、過消去検出
回路７２ａを制御信号を送り、過消去検出回路７２ａを
再び活性化する。これによって、過消去検出回路７２ａ
は、メモリセルアレイＭＣＡに過消去状態になっている
メモリセルが含まれているか否かを検出する。これは、
トンネル書込を１回だけ行なっただけでは、すべてのメ
モリセルが過消去状態から回復するとは限らないからで
ある。このとき、過消去検出回路７２ａが過消去状態に
あるメモリセルを検出すると、過消去検出／トンネル書
込制御回路７２ｂは、再びトンネル書込の動作を実行す
る。以後、過消去検出回路７２ａによって過消去状態の
メモリセルが検出されなくなるまで、過消去検出／トン
ネル書込制御回路７２ｂによってトンネル書込と通常の
消去動作とが繰返し実行される。

【００３０】次に、書込動作について説明する。この場
合、制御信号バッファＣＳＢを介して与えられる制御信
号によって、読出／書込／消去制御回路７１は書込モー
ドに設定され、過消去補正回路７２は非活性化される。 したがって、過消去補正回路７２の各出力はフローティ
ング状態となっている。読出／書込／消去制御回路７１
は、書込ドライバ／センスアンプ制御信号ＣＴＬＳによ
って、書込ドライバ１５を活性化し、センスアンプ１６
を非活性化する。また、読出／書込／消去制御回路７１
は、高電圧／接地電圧切換信号ＳＷ１によって、高電圧
／接地電圧切換回路１０が接地電圧を出力するように制
御する。これによって、メモリセルアレイＭＣＡにおけ
る各メモリトランジスタのソースに接地電圧が印加され
る。また、読出／書込／消去制御回路７１は、高電圧／
電源電圧切換信号ＳＷ２によって、高電圧／電源電圧切
換回路３７０が高電圧を出力するように制御する。これ
によって、Ｘデコーダ１７０およびＹデコーダ２７０に
おける各端子３７に高電圧Ｖｈが印加される。さらに、
読出／書込／消去制御回路７１は、制御信号ＡＨ，ＴＰ
，ＥＶをすべてＨレベルにする。制御信号ＡＨがＨレベ
ルであるため、Ｘアドレスバッファ２３０におけるＮＡ
ＮＤゲート４０，４１およびＹアドレスバッファ３３０
におけるＮＡＮＤゲート４２，４３は、いずれもインバ
ータとして動作する。したがって、Ｘアドレスバッファ
２３０およびＹアドレスバッファ３３０は、それぞれ図
５におけるＸアドレスバッファ２３およびＹアドレスバ
ッファ３３と全く同様の動作を行なうことになる。また
、制御信号ＥＶおよびＴＰがＨレベルであるため、Ｘデ
コーダ１７０におけるＮＡＮＤゲート３８およびＹデコ
ーダ２７０におけるＮＡＮＤゲート３９は、Ｘアドレス
バッファ２３０およびＹアドレスバッファ３３０からの
入力に関して、それぞれ図５に示すＸデコーダ１７にお
けるＮＡＮＤゲート１８およびＹデコーダ２７における
ＮＡＮＤゲート２８と全く同様の動作を行なう。したが
って、Ｘデコーダ１７０およびＹデコーダ２７０も、そ
れぞれ図５に示すＸデコーダ１７およびＹデコーダ２７
と全く同様の動作を行なう。したがって、このとき、図
１〜図３に示す実施例は、図５に示す従来の不揮発性半
導体記憶装置の書込動作と全く同様の動作を行なうこと
になる。

【００３１】次に、読出動作について説明する。この場
合、制御信号バッファＣＳＢを介して与えられる制御信
号によって、読出／書込／消去制御回路７１は読出モー
ドに設定され、過消去補正回路７２は非活性化される。 したがって、過消去補正回路７２の各出力はフローティ
ング状態となっている。読出／書込／消去制御回路７１
は、書込ドライバ／センスアンプ制御信号ＣＴＬＳによ
って、書込ドライバ１５を非活性化し、センスアンプ１
６を活性化する。また、読出／書込／消去制御回路７１
は、高電圧／接地電圧切換信号ＳＷ１によって、高電圧
／接地電圧切換回路１０が接地電圧を出力するように制
御する。これによって、メモリセルアレイＭＣＡにおけ
る各メモリトランジスタのソースには接地電圧が印加さ
れる。また、読出／書込／消去制御回路７１は、高電圧
／電源電圧切換信号ＳＷ２によって、高電圧／電源電圧
切換回路３７０が電源電圧Ｖｃｃを出力するように制御
する。これによって、Ｘデコーダ１７０およびＹデコー
ダ２７０における各端子３７に電源電圧Ｖｃｃが印加さ
れる。さらに、読出／書込／消去制御回路７１は、制御
信号ＡＨ，ＴＰ，ＥＶをすべてＨレベルにする。したが
って、前述した書込動作の場合と同様に、Ｘアドレスバ
ッファ２３０，Ｘデコーダ１７０，Ｙアドレスバッファ
３３０，Ｙデコーダ２７０は、それぞれ、図５における
Ｘアドレスバッファ２３，Ｘデコーダ１７，Ｙアドレス
バッファ３３，Ｙデコーダ２７と全く同様の動作を行な
う。したがって、この場合、図１〜図３に示す実施例は
、図５に示す従来の不揮発性半導体記憶装置における読
出動作と全く同様の動作を行なうことになる。

【００３２】以上説明した実施例では、図５に示す従来
の不揮発性半導体記憶装置と同一のセンスアンプ１６を
用いたが、過消去検出時においてはメモリトランジスタ
のコントロールゲートの電圧が低い分メモリセルに流れ
る電流が減少してしまうため、過消去検出時のセンスア
ンプの感度を上げることが望ましい。

【００３３】また、以上説明した実施例では、過消去の
検出はすべてのメモリトランジスタに対して一括して行
なっているが、ビット単位やバイト端子あるいはブロッ
ク単位で行なってもよい。

【００３４】

【発明の効果】以上のように、この発明によれば、たと
えば過消去時間が長すぎてメモリセルが過消去状態にな
っても、それを検出してメモリセルを構成するトランジ
スタのフローティングゲートに電子を注入するようにし
ているので、メモリセルを過消去の状態から正常な状態
に回復させることができる。したがって、高機能でかつ
信頼性の高い不揮発性半導体記憶装置を得ることができ
る。

【図面の簡単な説明】

【図１】この発明の一実施例の全体構成を示すブロック
図である。

【図２】図１における過消去補正回路のより詳細な構成
を示すブロック図である。

【図３】図１に示す実施例の要部の構成を示す回路図で
ある。

【図４】図１〜図３に示す実施例の特徴的な動作を説明
するためのフローチャートである。

【図５】従来の不揮発性半導体記憶装置の一例の要部の
構成を示す回路図である。

【図６】図５に示すメモリトランジスタの断面構造を示
す図である。

【符号の説明】

ＭＣＡ…メモリセルアレイ ＭＣ…メモリセル １〜４…メモリセルを構成するメモリトランジスタ５，
６…ワード線 ７，８…ビット線 ９…ソース線 １０…高電圧／接地電圧切換回路 ７１…読出／書込／消去制御回路 ７２…過消去補正回路 ７２ａ…過消去検出回路 ７２ｂ…過消去検出／トンネル書込制御回路ＹＧ…Ｙゲ
ート回路 １５…書込ドライバ １６…センスアンプ １７０…Ｘデコーダ ２７０…Ｙデコーダ ２３０…Ｘアドレスバッファ ３３０…Ｙアドレスバッファ ３７０…高電圧／電源電圧切換回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　電気的に書換可能な不揮発性半導体記
   憶装置であって、フローティングゲートを有するトラン
   ジスタからなるメモリセルが複数個マトリクス状に配置
   されたメモリセルアレイと、前記メモリセルの記憶デー
   タを消去するための消去手段と、前記メモリセルにデー
   タを書込むための書込手段と、前記メモリセルに書込ま
   れたデータを読出すための読出手段と、前記メモリセル
   アレイにおける前記メモリセルが過消去状態になってい
   ることを検出するための過消去検出手段と、前記過消去
   検出手段が前記メモリセルの過消去状態を検出したこと
   に応答して動作し、前記メモリセルの前記フローティン
   グゲートにトンネル現象により電子を注入するためのト
   ンネル書込手段とを備えた、不揮発性半導体記憶装置。