JPH0664920B2 - 不揮発性メモリ - Google Patents

不揮発性メモリ

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JPH0664920B2
JPH0664920B2 JP27347989A JP27347989A JPH0664920B2 JP H0664920 B2 JPH0664920 B2 JP H0664920B2 JP 27347989 A JP27347989 A JP 27347989A JP 27347989 A JP27347989 A JP 27347989A JP H0664920 B2 JPH0664920 B2 JP H0664920B2
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Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は不揮発性メモリに関するものである。
（従来の技術） 第５図に従来の不揮発性メモリ100の構成を示す。この
不揮発性メモリ100は、タイミングコントロール回路２
と、昇圧回路３と、アドレスバッファ４と、ローデコー
ダ５と、カラムデコーダ６と、リード／ライト制御回路
７と、フローティングゲートを有するトランジスタから
なるメモリセルがアレイ状に配列されたメモリセルアレ
イ８と、Ｉ／Ｏバッファ９とを有している。
タイミングコントロール回路２は外部から送出されるコ
ントロール信号，、及びに基づいて昇圧回
路３、アドレスバッファ４、及びリード／ライト制御回
路７に制御信号を送るとともに、外部にコントロール信
号RDY／を出力する。昇圧回路３はタイミング
コントロール回路２からの制御信号に基づいて、メモリ
セルアレイ８中のメモリセルへのデータ書き込み及びデ
ータ消去時に必要な高電圧を発生する。アドレスバッフ
ァ４はタイミングコントロール回路２から送出される制
御信号に基づいてアドレス信号Ａ０,A１，…Anをローデ
コーダ５及びカラムデコーダ６に振分けて送る。ローデ
コーダ５及びカラムデコーダ６は各々メモリセルアレイ
８の行及び列を指定する。
リード／ライト制御回路７はタイミングコントロール回
路２からの制御信号に基づいて、ローデコーダ５及びカ
ラムデコーダ６によって指定されたメモリセルへのデー
タの書き込みや、メモリセルからのデータの読出しを行
う。読み出されたデータはコントロール信号がイネ
ーブル状態のときにＩ／Ｏバッファ９を介して外部に出
力される。
このような従来の不揮発性メモリ100においては、メモ
リセルアレイ８のメモリセルへのデータの書き換え回数
（以下、エンデュランスともいう）が制限されていた。
これは、メモリセルトランジスタのフローティングゲー
トに電子を注入、又は放出の際に起こるトンネル効果に
よって、このトンネル効果を実現するための絶縁体部と
フローティングゲートに劣化が生じ、これにより第６図
に示すように、エンデュランスが多くなるにつれてロジ
ック“1"側のしきい値のグラフｇ１とロジック“0"側の
しきい値のグラフｇ０とが接近し、各々のしきい値マー
ジンｈ１及びｈ０が小さくなる。このため、エンデュラ
ンスにある限界（例えば、10４回）を設けて、データの
誤読出しを防止していた。
（発明が解決しようとする課題） したがって、従来の不揮発性メモリを使用する場合は、
書き換え回数がある限界、すなわち保証範囲を超えない
ように注意する必要があった。又、書き換え回数が一部
のメモリセルに集中してしまうようなシステム構成にし
た場合は、他のメモリセルが書き換え保証範囲であって
も、書き換え回数が集中するメモリセルが書き換え保証
回数に達した時点で不揮発性メモリ自体を取り換える
か、又は書き換え回数が集中しているセルから別のセル
へと外部コントローラによって書き込みを変更する必要
があった。
本発明は上記事情を考慮してなされたものであって、書
き換え回数に余裕があるかどうかを自動的に検出するこ
とのできる不揮発性メモリを提供することを目的とす
る。
〔発明の構成〕
（課題を解決するための手段） 本発明は、制御ゲート及びドレインに所定の電圧を付加
することによりデータの書き込み及び消去が可能な複数
個のメモリセルがアレイ状に配置されたメモリセルアレ
イを備えている不揮発性メモリにおいて、メモリセルと
ほぼ同一の特性を有する２個のモニタセルからなるモニ
タセルアレイと、メモリセルアレイのメモリセルにデー
タが書き込まれる毎にモニタセルアレイの一方のモニタ
セルにデータ“0"を書き込んだ後データ“1"を書き込む
とともに、モニタセルアレイの他方のモニタセルにデー
タ“1"を書き込んだ後データ“0"を書き込む第１の手段
と、外部から入力されるテストモード信号に基づいてメ
モリセルのデータの読み出し時にメモリセルの制御ゲー
トに付加されるしきい値センスレベル電圧Vth３よりも
高く設定された電圧Vth１をモニタセルアレイの一方の
モニタセルの制御ゲートに付加するとともに、しきい値
センスレベル電圧Vth３よりも低く設定された電圧Vth２
をモニタセルアレイの他方のモニタセルの制御ゲートに
付加する第２の手段と、第２の手段によってモニタセル
アレイの一方及び他方のモニタセルの制御ゲートに各々
所定の電圧Vth１及びVth２が付加された場合に一方及び
他方のモニタセルのオン又はオフ状態に基づいてモニタ
セルの書き込み回数に余裕があるかどうかを判定する第
３の手段と、を備えたことを特徴とする。
（作用） このように構成された本発明の不揮発性メモリによれ
ば、メモリセルにデータ（“0"又は“1"）が書き込まれ
る毎に、第１の手段によって一方のモニタセルにデータ
“0"が書き込まれた後データ“1"が書き込まれるととも
に、他方のモニタセルにデータ“1"が書き込まれた後デ
ータ“0"が書き込まれる。これによりモニタセルの方が
メモリセルよりも早く劣化することになる。そして、テ
ストモード信号に基づいて、一方のモニタセルの制御ゲ
ートに、しきい値センスレベルVth３よりも高く設定さ
れた電圧Vth１が第２の手段によって付加されるととも
に、Vth３よりも低く設定された電圧Vth２が他方のモニ
タセルの制御ゲートに付加される。これらの電圧Vth１
及びVth２が一方及び他方のモニタセルに各々付加され
た場合に上記一方及び他方のモニタセルのオン又はオフ
状態に基づいてモニタセルの書き込み回数に余裕が有る
かどうかが第３の手段によって判定される。この判定結
果、すなわちモニタセルの書き込み回数に余裕があるか
どうかによって上記メモリセルアレイの書き込み回数に
余裕があるかどうかを決定すれば良い。これにより、メ
モリセルアレイの書き込み回数に余裕があるかどうかを
自動的に決定することができる。
（実施例） 第１図に本発明による不揮発性メモリの実施例の構成を
示す。この実施例の不揮発性メモリ１は、第５図に示す
従来の不揮発性メモリ100において、タイミングコント
ロール回路11と、リード／ライト制御回路12と、モニタ
セルアレイ13とを新たに設けたものである。タイミング
コントロール回路11、リード／ライト制御回路12、及び
メモリセルアレイ13の構成及び作用を第２図乃至第４図
を参照して説明する。
タイミングコントロール回路11は、モニタセル読み出し
制御回路11aと、しきい値センスレベル発生回路11bと、
書き込み・読み出し制御回路11cとを有している（第２
図参照）。リード／ライト制御回路12は、“0"書き込み
後消去タイミング発生回路（以下、タイミング発生回路
ともいう）12aと、消去後“0"書き込みタイミング発生
回路（以下、タイミング発生回路ともいう）12bと、コ
ントロール回路12c,12dと、センスアンプ12e,12fと、NO
T回路12gと、AND回路12hと、トライステート出力バッフ
ァ（以下、バッファともいう）12iとを有している（第
２図参照）。
モニタセルアレイ13は、モニタセル13a,13bと、選択ト
ランジスタ13c,13dを有している（第２図参照）。モニ
タセル13aとこのモニタセル13aを選択する選択トランジ
スタ13cとが直列に接続され、モニタセル13bとこのモニ
タセル13bを選択する選択トランジスタ13dとが直列に接
続されている。モニタセル13aと13bは、第１図に示すメ
モリセルアレイ中のセルとほぼ同一の特性を有するよう
に製作される。
今、ここでメモリセルアレイ８のセルにデータ“0"又は
“1"の書き込みが行われた場合を考える。この書き込
み、例えばデータ“0"を書き込む場合は第３図（ａ）及
び（ｂ）に示す電圧波形が書き込まれるセルのゲート及
びドレインにそれぞれ付加される。すなわち、時刻ｔ１
からｔ２迄のセルはゲートに高電圧Vpp（例えば20V）が
付加され、時刻ｔ３（＞ｔ２）からｔ４迄はセルのドレ
インに高電圧Vppが付加される。なお、データ“1"を書
き込む場合は、第３図（ｃ）及び（ｄ）に示す電圧波形
を各々セルのゲート及びドレインに付加する。このよう
な書き込み動作が行われる直前に、リード／ライト制御
回路７から書き込み・読み出し制御回路11cとタイミン
グ発生回路12a,12bに、書き込み動作が行われることを
示す信号が送られる。するとこの信号に基づいて書き込
み・読み出し制御回路11cによってモニタセル13aのゲー
トには、時刻ｔ１から時刻ｔ３迄低電圧（零Ｖ）が、時
刻ｔ３から時刻ｔ４迄高電圧Vppが付加されるととも
に、モニタセル13bのゲートには時刻ｔ１から時刻ｔ２
迄高電圧Vppが、時刻ｔ２以降低電圧が付加される（第
３図（ｅ）、（ｇ）参照）。又この時タイミング発生回
路12a,12bから各々コントロール回路12c,12dに制御信号
が送られ、これにより昇圧回路３からの高電圧Vppがコ
ントロール回路12c,12d及び選択トランジスタ13c,13dを
介してモニタセル13a,13bの各々のドレインに第３図
（ｆ）、（ｈ）に示すように付加される。すなわちモニ
タセル13aのドレインには時刻ｔ１からｔ２迄高電圧Vpp
が、時刻ｔ２以降低電圧が付加され、モニタセル13bの
ドレインには時刻ｔ１からｔ３迄低電圧が、時刻ｔ３か
らｔ４迄高電圧Vppが付加される。
したがってメモリセルアレイ８のメモリセルにデータ
“0"又は“1"の書き込み（“1"の書き込みを消去ともい
う）動作が行われる毎に、モニタセル13aにはまずデー
タ“0"が書き込まれ、次にデータ“1"が書き込まれ、
又、モニタセル13bにはまずデータ“1"が書き込まれ、
次にデータ“0"が書き込まれることになる。したがっ
て、メモリセルアレイ８中のメモリセルよりもモニタセ
ル13a,13bの方が早く劣化することになる。
次にモニタセル13a,13bの劣化の有無の検出の方法を述
べる。劣化の有無を検出する場合は、まず外部よりテス
トモード信号TMを不揮発性メモリ１に入力する。する
と、モニタセル読み出し制御回路（以下、単に制御回路
ともいう）11aからコントロール回路12c,12d及び書き込
み・読み出し制御回路11cに制御信号が送られる。する
と、コントロール回路12c,12dから選択トランジスタ13
c,13dを介してモニタセル13a,13bのドレインに約2V程度
の電圧が付加される。又この時、しきい値センスレベル
発生回路11bから発生されるしきい値センスレベルの電
圧Vth１,Vth２が書き込み・読み出し制御回路11cを介し
て各々モニタセル13a,13bの制御ゲートに付加される。
なお、しきい値センスレベル発生回路11bはメモリセル
アレイ８中のメモリセルのデータを読み出す場合にセル
の制御ゲートに付加されるしきい値センスレベルの電圧
Vth３をも発生する。これらのしきい値センスレベルVth
１,Vth２,Vth３の関係は例えば第４図に示すように設定
する。すなわち、メモリセルアレイ８中のセルのしきい
値センスレベルVth３よりもモニタセル13a,13bのしきい
値センスレベルVth１,Vth２の方が厳しく設定されてい
る。このような場合において、モニタセル13aのしきい
値がVth１よりも大きい場合は、モニタセル13aはオフ状
態となり、モニタセル13aのドレイン電位（約2V）が選
択トランジスタ13cを介してセンスアンプ12eによって検
出され、ロジック“1"と判定される。モニタセル13aの
しきい値がVth１以下の場合は、モニタセル13aはオン状
態となり、モニタセル13aのドレイン電位（零Ｖ）が選
択トランジスタ13cを介してセンスアンプ12eによって検
出され、ロジック“0"と判定される。 一方、モニタセ
ル13bに関しては、モニタセル13bのしきい値がVth２よ
りも低い場合、すなわち書き換え回数にマージンが無い
場合はモニタセル13bはオン状態となり、ドレイン電位
（零Ｖ）が選択トランジスタ13dを介してセンスアンプ1
2fによって検出され、ロジック“0"と判定される。又、
モニタセル13bのしきい値がVth２よりも高い場合、すな
わち書き換え回数にマージンが無い場合は、モニタセル
13bはオフ状態となり、センスアンプ12fによってロジッ
ク“1"と判定される。
そして、センスアンプ12eの出力は直接にAND回路12hに
入力され、センスアンプ12fの出力はNOT回路12gを介し
てAND回路12hに入力されているため、モニタセル13a及
び13bの両方に書き換え回数のマージンが有る場合だけA
ND回路12hから動作信号が出力されることになる。この
動作信号はバッファ12i及びＩ／Ｏバッファ９を介して
外部に出力される。
以上説明したように本実施例によれば、モニタセル13a,
13bの書き換え回数にマージンが有るかどうかを外部よ
り自動的に検出することができ、これによりメモリセル
アレイ８中のメモリセルの書き換え回数に余裕があるか
どうかを自動的に検出することができる。
なお、上記実施例においては、テストモード信号TMを不
揮発性メモリ１に入力する場合は、メモリセルアレイ８
のディセーブル（disenabl）状態にする必要がある。
〔発明の効果〕
本発明によれば、書き換え回路に余裕があるかどうかを
自動的に検出することができる。
【図面の簡単な説明】
第１図は本発明による不揮発性メモリの実施例の構成を
示すブロック図、第２図は第１図に示す実施例にかかる
タイミングコントロール回路、リード／ライト制御回
路、及びモニタセルアレイの一具体例を示すブロック
図、第３図はモニタセルに書き込みを行う場合のタイミ
ングチャート、第４図はモニタセルのしきい値センスレ
ベルとメモリセルのしきい値センスレベルとの関係を示
すグラフ、第５図は従来の不揮発性メモリを示すブロッ
ク図、第６図はメモリセルのエンデュランスとメモリセ
ルしきい値電圧との関係を示すグラフである。 １……不揮発性メモリ、2,11……タイミングコントロー
ル回路、３……昇圧回路、４……アドレスバッファ、５
……ローデコーダ、６……カラムデコーダ、7,12……リ
ード／ライト制御回路、８……メモリセルアレイ、９…
…Ｉ／Ｏバッファ、13……モニタセルアレイ。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】制御ゲート及びドレインに所定の電圧を付
    加することによりデータの書き込み及び消去が可能な複
    数個のメモリセルがアレイ状に配置されたメモリセルア
    レイを備えている不揮発性メモリにおいて、 前記メモリセルとほぼ同一の特性を有する２個のモニタ
    セルからなるモニタセルアレイと、 前記メモリセルアレイのメモリセルにデータが書き込ま
    れる毎に前記モニタセルアレイの一方のモニタセルにデ
    ータ“0"を書き込んだ後データ“1"を書き込むととも
    に、前記モニタセルアレイの他方のモニタセルにデータ
    “1"を書き込んだ後データ“0"を書き込む第１の手段
    と、 外部から入力されるテストモード信号に基づいて前記メ
    モリセルのデータの読み出し時に前記メモリセルの制御
    ゲートに付加されるしきい値センスレベル電圧Vth３よ
    りも高く設定された電圧Vth１を前記モニタセルアレイ
    の一方のモニタセルの制御ゲートに付加するとともに、
    しきい値センスレベル電圧Vth３よりも低く設定された
    電圧Vth２を前記モニタセルアレイの他方のモニタセル
    の制御ゲートに付加する第２の手段と、 前記第２の手段によって前記モニタセルアレイの一方及
    び他方のモニタセルの制御ゲートに各々所定の電圧Vth
    １及びVth２が付加された場合に前記一方及び他方のモ
    ニタセルのオン又オフ状態に基づいて前記モニタセルの
    書き込み回数に余裕があるかどうかを判定する第３の手
    段と、 を備えたことを特徴とする不揮発性メモリ。
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