JPS62229599A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

Info

Publication number
JPS62229599A
JPS62229599A JP61071143A JP7114386A JPS62229599A JP S62229599 A JPS62229599 A JP S62229599A JP 61071143 A JP61071143 A JP 61071143A JP 7114386 A JP7114386 A JP 7114386A JP S62229599 A JPS62229599 A JP S62229599A
Authority
JP
Japan
Prior art keywords
potential
memory cell
transistor
test
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP61071143A
Other languages
English (en)
Other versions
JPH0467280B2 (ja
Inventor
Shigeru Atsumi
渥美　滋
Sumio Tanaka
田中　寿実夫
Shinji Saito
伸二 斎藤
Nobuaki Otsuka
伸朗 大塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP61071143A priority Critical patent/JPS62229599A/ja
Priority to DE8787302549T priority patent/DE3778978D1/de
Priority to EP87302549A priority patent/EP0251429B1/en
Priority to KR1019870002954A priority patent/KR900006144B1/ko
Publication of JPS62229599A publication Critical patent/JPS62229599A/ja
Priority to US07/358,482 priority patent/US4956816A/en
Publication of JPH0467280B2 publication Critical patent/JPH0467280B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/81—Threshold
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はメモリセルとして不揮発性トランジスタを使
用し、メモリセルのデータ保持特性を試験する機能が備
えられた不揮発性半導体記憶装置に関する。
（従来の技術） 紫外線によりデータの消去が行なえ、データの再腸込み
が可能な読み出し専用メモリはＥＰＲＯＭとして良く知
られている。第３図はこのようなＥＰＲＯＭでメモリセ
ルとして使用される不揮発性トランジスタの概略的な構
造を示す断面図である。このトランジスタは例えばＮチ
ャネルの場合であり、ｐ型の半導体基板４１の表面には
ｎ１型拡散領域からなるソース４２及びドレイン４３が
設けられている。そしてこのソース４２とドレイ２４３
間のチャネル＄ｌｉ！４４上には絶縁ｌｌＩ４５を介し
て７０−ティングゲート（浮遊ゲート）４６が設けられ
、さらにこのフローティングゲート４６上には絶縁ｇ１
４７を介してコントロールゲート（制御ゲート）４８が
設けられている。
このような構造のメモリセルでデータの書込みを行なう
場合には、ドレイン４３及びコントロールゲート４８に
高電位を印加する。なお、ソース４２はアース電位に固
定しておく。高電位が印加されると、チャネル領域４４
のドレイン近傍に高電界が加えられてチャネルホットエ
レクトロンが発生する。
このエレクトロンはコントロールゲート４８に印加され
た高電位による電界により７０−ティングゲート４６に
注入され、これによりデータの書込みが行われる。
エレクトロンが注入された結果、フローテイングゲ−１
・４６のポテンシャルが低下し、書込みを行なう前に比
べてコントロールゲート４８により高い電位を印加しな
いとチャネル領域４４に導電チャネル形成されなくなる
。すなわち、コントロールゲ−１−４８からみたメモリ
セルの閾値電圧Ｖｔｈ（以下、Ｖｔｈｃｅｌｌと称する
）が上昇する。メモリセルのＶｔｈｃｅｌｌは、層込み
後、ｍｉｌ！ｔｓ位ＶＣＣにまで達することもある。こ
の結果、データの読み出し時に、選択されたメモリセル
ではデータの書込み、非書込みに応じて流れる電流が多
い、少ない、あるいは電流が流れる、流れないというそ
れぞれ異なった状態が発生する。そしてこのセル電流の
差を検出することによりデータの°゛１″１″レベル　
＋＋レベルを判定するようにしている。また、Ｖｔｈｃ
ｅｌｌのシフト量はｙ　ｃｃｍａｘに反映する。すなわ
ち、ｙｔｈｃｅ＋＋が上がる程、Ｖ　ＣＣ１ａＸも上が
る。
このＶ　ｃｃｍａｘとはある閾値電圧の下でメモリセル
のデータが“Ｏ”レベルであると判定できる最大の電源
電圧である。
第４図は上記第３図のような構造を持つメモリセルを使
用した記憶装置の構成を示す回路図である。なお、ここ
では説明を簡単にするためにメモリセルはＭｌないしＭ
４の４個のみが示されている。図において、ＷＬｌ及び
ＷＬ２はワード線、ＢＬｌ及びＢ１０はビット線、５１
及び５２はビット線選択用］・ランジスタであり、５３
はワード線ＷＬ１及びＷＬ２を選択する行デコーダ、５
４はビット線選択用トランジスタ５１及び５２を選択駆
動する列デコーダである。そしてビット線選択用トラン
ジスタ５１及び５２の一端にはデータ書込み用トランジ
スタ５５が接続されている。なお、図示しないが、上記
ビット線選択用トランジスタ５１及び５２の一端には通
常のデータ読み出し時に使用される読み出し用負荷回路
が接続されている。
このような記憶装置において、４個のメモリセルＭ１な
いしＭ４それぞれはそれ自体が選択されていなくとも、
コントロールゲートまたはドレインに高電位が印加され
ることがある。すなわち、いま一つのメモリセルＭ１が
選択されている状態のときにはワード線ＷＬ１とビット
線ＢＬ１とがそれぞれ高電位にされている。このとき、
メモリセルＭ２．〜１３は非選択状態ではあるが、Ｍ３
のドレイン及びＭ２のコントロールゲートにはそれぞれ
高電位が印加されている。
このような記憶装置ではドレインに高電位が印加されて
いるメモリセルＭ３が問題になる。このメモリセルＭ３
の状態は、一つのビット線に接続されているメモリセル
の個数がＮ個のとき（Ｎ−１）回起り得る。ＥＰＲＯＭ
の信頼性を評価する上でしばしば問題となるのは、メモ
リセルのドレインに電位的ストレスが加えられるときの
データの保持特性である。ＥＰＲＯＭではメモリセルの
製造工程の途中に後酸化膜の形成工程がある。この模酸
化膜形成工程とは、前記第３図のようなメモリセルの製
造工程において、フローティングゲート４６及びコント
ロールゲート４８からなるゲート構造を形成した後にソ
ース４２、ドレイン４３を拡散により形成し、さらにこ
の後、特にこのゲート構造の周囲に熱酸化法により良質
な後酸化膜を形成するものである。このようなｔｌ酸化
膜の形成により、メモリセルの信頼性が大幅に向上する
。すなわち、データの書込みによりフローティングゲー
トに蓄えられたエレクトロンは、この後酸化膜によるポ
テンシャルの障壁によって囲まれていることになる。そ
してこの後酸化膜が良質である程、その障壁が高く、多
少の電界が加えられてもエレクトロンはフローティング
ゲートから抜出すことはない。
ところが、製造プロセス上のなんらかの原因でこの後酸
化膜の膜質が十分に良くできていないと上記のような事
柄は成り立たなくなる。このとき、データの書込みが行
われたメモリセルのコントロールゲートをアース電位■
ＳＳにし、ドレインに高電位を印加する（このような状
態は、書込み時に選択されているメモリセルのドレイン
が接続されたビット線にそのトレインが接続されている
非選択のメモリセルで起こる）と、フローティングゲー
トとドレインとの間に高電位が加わることになる。この
とき、膜質の悪い後酸化膜に電位的なストレスが加えら
れることになり、最悪の場合にはフローティングゲ−１
・からエレクトロンが後出してしまう。この結果、一度
、データの書込みが行われ、コントロールゲートからみ
た閾値電圧Ｖｔｌ＋ｃｅｌｌが上がっていたメモリセル
が、フローティングゲートからエレクトロンが抜出すこ
とにより、Ｖｔｈｃｅｌｌが再び下がってしまう恐れが
ある。
つまり、一度書込まれていたデータが消えてしまうこと
があり得る。
このため、メモリセルのドレイン側のデータ保持特性を
知るための信頼性試験が必要となる。この試験は、従来
、次のような順序で行われている。
■　全てのメモリセルにデータを書込む。
■　Ｖ　ＣＣＩａＸを測定する。
■　一つのメモリセルにデータを書込み、同一ビット線
に接続されている他のメモリセルについてはドレインに
のみストレスが受は続けるようにする。
■　再びＶ　ＣＣ１ａｘを測定する。
■　■で測定されたＶ　ｃｃｍａｘと■で測定されたｖ
　ｃｃｎ＋ａｘとを比較する。
ここで■において、両Ｖ　ｃｃｌａｘが等しい場合には
フローティングゲートからエレクトロンが抜出しておら
ず、前記後酸化膜は良好な状態で形成されているといえ
る。
ところで、上記のような試験は選択されたビット線に接
続されたメモリセルに対してのみ行なうことができる。
従って、全てのメモリセルにストレスを加えるためには
、全てのビット線について上記のような試験を行なう必
要がある。この回数は列アドレスがｎビットの場合に２
ｎ回となり、単純にこのような試験を各ビット線につい
て行なおうとすると試験に要する時間が極めて長くなっ
てしまう。
そこで、従来では上記試験に要する時間の短縮化を図る
ため、記憶装置内に内部テスト機能を備えるようにして
いる。この内部テスト機能は上記のようなデータ保持特
性を知るための信頼性試験の際に全てのビット線選択用
トランジスタを導通させて全てのメモリセルのドレイン
に書込み用の高電位が同時に印加されるように前記行デ
コーダ及び列デコーダを制御するものである。そしてこ
のような機能は、信頼性試験と通常動作とを切替えるた
めの切替信号を発生する回路、全てのワード線を非選択
状態に設定する回路及び全てのビット線選択用トランジ
スタを導通させる回路などで達成されている。
第５図はこの内部テスト機能の切替え信号を発生する回
路の一例を示す。図において６１は例えば一つのアドレ
ス入力端子である。このアドレス入力端子６１とアース
電位Ｖｓｓとの間には、２個のＰチャネルＭＯＳトラン
ジスタＧ２．６３及び１個のＮチャネルＭＯＳトランジ
スタ６４が直列接続されている。そしてトランジスタ６
２のゲートはこのトランジスタ６２と上記トランジスタ
６３の直列接続点に接続され、トランジスタ６３と６４
のゲートには電源電位ｙｃｃが供給されている。またト
ランジスタ６３と６４の直列接続点にはインバータ６５
の入力端子が接続されており、このインバータ６５の出
力端子にはもう一つのインバータ６６の入力端子が接続
されている。このような回路において、アドレス入力端
子６１に通常の°゛１”レベル（Ｖｃｃ）や“０゛°レ
ベル（Ｖｓｓ）の電位が印加される場合、ＰチャネルＭ
ＯＳトランジスタＧ３は非導通となり、インバータ６５
の入力端子の電位は導通しているＮチャネルＭＯ８トラ
ンジスタ６４により゛０″レベルに設定される。このた
め、インバータ６６から出力される信号ＴＥＳＴは゛０
″レベルとなる。
他方、アドレス入力端子６１にＶ　ｃｃ＋　２　Ｖ　ｔ
ｈｐ以上の電位（ただし、Ｖ　ｔｈｐはＰチャネルＭＯ
Ｓトランジスタの閾値電圧）が印加された場合、Ｐチャ
ネルＭＯＳトランジスタ６３が導通してインバータ６５
の入力端子の電位がＶｓｓ以上となり、インバータ６６
から出力される信号ＴＥＳＴは゛１″レベルになる。
第６図は上記内部テスト機能を達成する列アドレスバッ
フ１回路の１ピット分の構成を示す。通常、この列アド
レスバッファ回路は、入力された列アドレス信号Ａｉか
らこの信号と同相及び逆相のアドレス信号Ａｉ＊、Ａｉ
＊を形成して列デコーダに出力するものである。ところ
が、上記信号ＴＥＳＴが゛１″レベルにされる信頼性試
験の場合にはどのような列アドレス信号が入力されても
列デコーダのデコード出力が全て“１″レベルとなるよ
うな制御を行なう必要がある。そこでこの列アドレスバ
ッファ回路では図示するように、入力アドレス信号Ａｔ
を反転するインバータ７１の前段にノアゲート７２を挿
入し、このノアゲート７２に上記切替え信号ＴＥＳＴを
入力すると共に、入力アドレス信＠Ａｉを２回反転する
縦列接続された２個のインバータ７３及び７４の間にノ
アゲート７５を挿入し、このノアゲート７５にも上記切
替え信号ＴＥＳＴを入力するようにしている。このよう
な列アドレスバッファ回路において、上記信号ＴＥＳＴ
が“０″レベルにされている通常動作のときにはノアゲ
ート７２及び１５が単なるインバータとして動作するた
め、入力列アドレス信号Ａｉと同相及び逆相のアドレス
信号Ａｉ＊、Ａｉ＊が形成される。他方、上記信号ＴＥ
ＳＴが“１”レベルにされる信頼性試験の場合には、ノ
アゲート７２及び７５の出力が入力列アドレス信号Ａ１
とは無関係に°０”レベルにされるため、出力列アドレ
ス信号Ａ１＊、Ａ１＊は共に“１″レベルにされる。
第７図は上記内部テスト機能を達成する行デコーダの一
つのワード線を駆動する部分デコーダの構成を示す。通
常、この部分デコーダは入力された複数ビットの行アド
レス信号のみに基づき対応するワード線を選択駆動する
ものである。ところが、上記信号ＴＥＳＴが１”レベル
にされる信頼性試験の場合にはどのような行アドレス信
号が入力されても対応するワード線を駆動しない、すな
わちワード線に゛°０″レベルの信号を出力するように
制御を行なう必要がある。そこでこの部分デコーダでは
、図示しない行アドレスバッファから出力される複数ビ
ットの行アドレス信号が入力されるナントゲート８１の
一つの入力端子にインバータ８２を介して上記切替え信
号ＴＥＳＴ“を入力し、このナントゲート８１の出力信
号を反転するインバータ８３の出力で対応するワード線
を駆動するようにしている。このような部分デコーダに
おいて、上記信号ＴＥＳＴが“°１パレベルにされてい
る信頼性試験の場合には、インバータ８２の出力信号が
゛０″レベルにされ、これによりナントゲート８１の出
力信号が行アドレス信号によらないで°゛１″１″レベ
ル、ざらにインバータ８３の出力信号がＯＩＩレベルに
される。このため、ワード線は入力された行アドレス信
号にかかわらず非選択状態にされる。
このような内部テストＩＮ能を使用することにより、前
記第４図回路内の全ての列選択用トランジスタ５１．５
２が導通する。このとき、書込み用トランジスタ５５の
ゲートには書込み用の高電位Ｖｐｐが印加され、このト
ランジスタ５５は導通しているため、全てのビット線Ｂ
Ｌ１、Ｂ１０はほぼこの高電位ｖｐｐに近い電位に設定
される。他方、全てのワード線ＷＬ１、ＷＬ２は非選択
状態、すなわちそれぞれの電位はＶｓｓにされている。
これにより全てのメモリセルＭのドレインには電位的ス
トレスが同時に加えられることになる。
このような内部テスト機能を使用することにより、メモ
リセルのドレインにストレスを加える時間が従来の１／
２ｎで済み、大幅なテスト時間の短縮が達成される。
ところで、ＥＰＲＯＭではデータの書込み時に、選択さ
れたメモリセルのコントロールゲート及びドレインに高
電位を印加し、セル電流を流しながら書込みを行なうよ
うにしている。このデータ書込みを行なう場合の等価回
路を第８図に示す。データ書込みを行なう場合、書込み
用トランジスタ５５のゲート及びビット線選択用トラン
ジスタ５１（または５２）のゲートには書込み用の高電
位ｖｐｐが印加される。また書込み用トランジスタのド
レイン及びメモリセルＭのコントロールゲートにも自込
み用の高電位ｖｐｐが印加される。このときのトランジ
スタ５５及び５１（または５２）の負荷特性と選択状態
にあるメモリセルＭの電流特性を第９図に示す。図にお
いて曲ｍＡは負荷特性であり、曲線Ｂは電流特性である
。データ書込み時におけるビット線ＢＬの電位は、曲線
Ａと曲線Ｂとが交差する点の電位ＶＡとなる。すなわち
、通常のデータ書込み時ではビット線Ｂしの電位がＶＡ
となる。
ところが、前記したような内部テスト機能を使用した場
合には状況が異なる。信頼性試験の場合、全てのワード
線ＷＬは“０″レベル（Ｖｓｓ）にされる。このため、
メモリセルＭのコントロールゲートには書込み用の高電
位Ｖｐｐが印加されず、アース電位Ｖｓｓにされる。こ
のため、第９図の等両回路内のメモリセルＭにはセル電
流が流れず、ビットＩＢＬにはｖｐｐからＮチャネルＭ
ＯＳトランジスタの閾値電圧ｖｔｈ分だけ低い電位ＶＢ
　（ＶＢ−Ｖ　ｌ１ｌｌ−Ｖ　ｔｈ）が加わることにな
る。第９図から明らかなように、ＶＢ＞ＶＡである。す
なわち、信頼性試験の際に内部テスト機能を使用すると
、通常のデータ書込み時よりも高い電位がメモリセルの
ドレインに加わることになり、より大きなストレスがド
レインに加わる。このため、本来ならばデータ扱けを起
こさないメモリセルがデータ扱けを起こしたり、最悪の
場合には素子の破壊も起り１ｑる。このように通常の動
作時とは異なるストレスを加えるような方法では、メモ
リセルの特性を正確に測定することはできない。
（発明が解決しようとする問題点） このように従来では、メモリセルのドレイン側のデータ
保持特性を知るための信頼性試験に要する時間を短縮す
る目的で記１装置内に設けられている内部テスト機能で
は、メモリセルの特性を正確に測定することはできない
という問題がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、メモリセルのデータ保持特性を正確
にしかも短時間で測定することができる不揮発性半導体
記憶装置を提供することにある。
［発明の構成コ （問題点を解決するための手段） この発明の不揮発性半導体記憶装置は、第１のノードと
、一端が上記第１のノードに接続された第１の選択用ト
ランジスタと、浮遊ゲートを備えた不揮発性ｉ・ランジ
スタからなり一端が上記第１の選択用トランジスタの他
端に接続され他端が所定電位に設定された第２のノード
に接続されたメモリセルと、上記メモリセルにデータの
書込みを行なう際に上記第１のノードに書込み電位を供
給する電位供給手段と、テスト時に上記第１の選択用ｉ
・ランジスタを選択状態に設定し上記メモリセルを非選
択状態に設定してメモリセルの一端と浮遊ゲートとの間
に所定の電位差を印加させる手段と、上記第１のノード
に一端が接続された第２の選択用トランジスタと、上記
第２の選択用トランジスタの他端に一端が接続され他端
が上記第１のノードに接続されたダミーセルと、上記テ
スト時に上記第２の選択用トランジスタ及び上記ダミー
セルそれぞれのゲートに上記書込み電位を印加する手段
とから構成されている。
（作用） この発明の不揮発性半導体記憶装置では、テスト時に第
１の選択用トランジスタを選択状態に設定しかつメモリ
セルを非選択状態に設定してメモリセルの一端と浮遊ゲ
ートとの間に所定の電位差を印加する際に、第２の選択
用トランジスタとダミーセルそれぞれのゲートに８込み
電位を印加し、通常のデータ書込みの際にメモリセルに
流れる電流に対応したセル電流をダミーセルに流すこと
により第１のノードの電位を通常のメモリセルのデータ
書込み時と同じ電位に設定している。
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る不揮発性半導体記憶装置の構成
を示す回路図である。図において、１１はデータ書込み
用トランジスタである。このトランジスタ１１のドレイ
ンはデータ書込み用の高電位Ｖｐｐに接続され、ソース
はノード１２に接続されている。このデータ書込み用ト
ランジスタ１１のゲートには図示しないデータ書込み回
路からの出力信号が供給されるようになっており、デー
タの書込みを行なう場合にこの信号は高電位Ｖｐｐにさ
れる。
上記ノード１２には複数のビット線選択用トランジスタ
１３の各ドレインが共通に接続されている。
これらビット線選択用トランジスタ１３それぞれのソー
スにはビット線１４が接続されている。また各ゲートに
は列デコーダ１５からのデコード出力信号が供給される
ようになっている。
上記各ビット［１４にはそれぞれ、不揮発性トランジス
タからなる複数のメモリセル１６のドレインが接続され
ている。これらメモリセル１６のコントロールゲートは
ワード＄３１７に接続されており、ソースはアース電位
ＶＳＳに共通に接続されている。
また上記各ワード＄９１７には行デコーダ１８からのデ
コード信号が供給されるようになっている。
さらに上記ノード１２にはＭＯＳトランジスタ１９のド
レインが接続されている。このトランジスタ１９のソー
スには上記メモリセル１６と同様の構造及び素子面積を
持つ不揮発性トランジスタからなるダミーセル２０のド
レインが接続されている。このダミーセル２０のソース
はアース電位ＶＳＳに接続されている。上記トランジス
タ１９のゲート及びダミーセル２０のコントロールゲー
トは接続され、この接続点には電圧変換回路２１の出力
信号が供給されるようになっている。
さらにこの実施例の記憶＠鷹では、前記第５図ないし第
７図の回路などからなる内部テスト機能が備えられてい
る。そして前記第５図の回路で発生される切替え信号Ｔ
ＥＳＴが上記電圧変換回路２１に供給されている。この
電圧変換回路２１はＶｃｃ系の信号ＴＥＳＴをｖｐｐ系
にレベルシフトして上記トランジスタ１９及び２０に供
給する。
このような構成において、メモリセル１６のデータ保持
特性を知るための信頼性試験を行なう場合には、内部テ
スト機能により従来と同様、列デコーダ１５の出力によ
り全てのビット線選択用トランジスタ１３が導通させら
れる。
他方、この信頼性試験の際には前記第５図の回路により
切替え信号ＴＥＳＴが１”レベル（ＶＣＣ）にされる。
この信号ＴＥＳＴの゛°１°ルベルは電圧変換回路２１
により■ｐｐレベルに変換される。従って、トランジス
タ１９のゲート及びダミーセル２０のコントロールゲー
トには共に書込み用の高電位と等しい電位ｖｐｐが印加
される。ここで、ダミーセル２０はメモリセル１６と同
様の構造及び素子面積を持つ不運発性Ｉ〜ランジスタで
構成されているので、メモリセル１６で通常のデータ書
込みを行なう際に流れるものと同等のセル電流がダミー
セル２０に流れる。このような電流が流れることにより
、ノード１２にはメモリセル１６で通常のデータ書込み
を行なう際にこのノード１２に発生する電位と等しい電
位が発生する。このとき、全てのビット線選択用トラン
ジスタ１３が導通しているので、各メモリセル１６のド
レインには前記第９回中の電位ＶＡと等しい電位が印加
される。この結果、信頼性試験の際に内部テスト機能を
使用しても、通常のデータ書込み時と同じ電位をメモリ
セル１６のドレインに加えることができる。従って、各
ドレインに加わるストレスも通常のデータ書込み時と同
じであり、通常の動作時と同じ条件でメモリセル１６の
特性を測定することができる。このため、従来のように
オーバーストレスによって良品を不良品と誤って判定し
たり、素子を破壊したりすることがなくなり、測定を極
めて正確に行なうことができる。また、全てのメモリセ
ルのドレインに同時にストレスを加えるようにしている
ので、特性測定に要する時間は改善された従来の場合と
同等に短いものとすることができる。
第２図は上記電圧変換回路２１の具体的構成の一例を示
す回路図である。この回路はインバータ３１、Ｎチャネ
ルＭＯＳトランジスタ３２及び３３、ＰチャネルＭＯＳ
トランジスタ３４及び３５で構成され、出力端子３６か
らレベル変換された信号ＴＥＳＴを出力する良く知られ
た電圧変換回路であり、電源マージンが広い、低消費電
流などの特長を持つが、これ以外の構成のものでも使用
することができる。
この動作を簡単に説明すると、切替え信号ＴＥＳＴが“
１″レベルにされ、インバータ３１の出力信号がｌｌ　
ＯＩＩレベルになると、トランジスタ３４及び３２を介
して高電位Ｖｌ）Ｄから電流が流れ出す。
この電流によりトランジスタ３５のゲート電位が上昇し
、これがｖ　ｐｐ−ｖ　ｔｈｐ　　（タタし、ｖｔｈｐ
Ｇ；ｔＰチャネルＭＱＳトランジスタの閾値電圧）に到
達するまでトランジスタ３５が導通する。トランジスタ
３５が導通しているとき、高電位ｖｐｐにより出力端子
３６が充電される。そして出力端子３Ｇの電位がＶ　ｐ
ｐ−Ｖ　ｔｈｐに到達すると、トランジスタ３４が非導
通にされる。このときはトランジスタ３５も非導通にさ
れており、ｖｐＯからの電流流出経路がなくなる。能力
、切替え信号ＴＥＳＴが゛″０″０″レベル、インバー
タ３１の出力信号が“１″レベルとなり、トランジスタ
３３が導通して出力端子３ＣはＶｓｓに放電される。
［発明の効果］ 以上、説明したようにこの発明によれば、メモリセルの
データ保持特性を正確にしかも短時間で測定することが
できる不揮発性半導体記憶装置を提供することができる
。
【図面の簡単な説明】
第１図はこの発明の一実施例の構成を示す回路図、第２
図は上記実施例の一部回路の具体的構成を示す回路図、
第３図は不揮発性トランジスタの素子構造を示す断面図
、第４図は従来装置の回路図、第５図ないし第７図はそ
れぞれ従来装置及びこの実施例装置に設けられる回路の
回路図、第８図は従来装置の等価回路図、第９図は特性
図である。 １１・・・書込み用トランジスタ、１２・・・ノード（
第１のノード）、１３・・・ピッ１ル線選択用トランジ
スタ（第１の選択用トランジスタ）、１４・・・ビット
線、１５・・・列デコーダ、１Ｇ・・・メモリセル、１
７・・・ワード線、１８・・・行デコーダ、１９・・・
トランジスタ（第２の選択用トランジスタ）、２０・・
・ダミーセル、２１・・・電圧変換回路。 出願人代理人　弁理士　鈴江武彦 ■ｐｐ 第１図 ｖｐｐ ｖｐｐ 第７図 ｖｐｐ ？ 第８図 Ｖ 第９図

Claims (1)

    【特許請求の範囲】
  1. 第１のノードと、一端が上記第１のノードに接続された
    第１の選択用トランジスタと、浮遊ゲートを備えた不揮
    発性トランジスタからなり一端が上記第１の選択用トラ
    ンジスタの他端に接続され他端が所定電位に設定された
    第２のノードに接続されたメモリセルと、上記メモリセ
    ルにデータの書込みを行なう際に上記第１のノードに書
    込み電位を供給する電位供給手段と、テスト時に上記第
    １の選択用トランジスタを選択状態に設定し上記メモリ
    セルを非選択状態に設定してメモリセルの一端と浮遊ゲ
    ートとの間に所定の電位差を印加させる手段と、上記第
    １のノードに一端が接続された第２の選択用トランジス
    タと、上記第２の選択用トランジスタの他端に一端が接
    続され他端が上記第１のノードに接続されたダミーセル
    と、上記テスト時に上記第２の選択用トランジスタ及び
    上記ダミーセルそれぞれのゲートに上記書込み電位を印
    加する手段とを具備したことを特徴とする不揮発性半導
    体記憶装置。
JP61071143A 1986-03-31 1986-03-31 不揮発性半導体記憶装置 Granted JPS62229599A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP61071143A JPS62229599A (ja) 1986-03-31 1986-03-31 不揮発性半導体記憶装置
DE8787302549T DE3778978D1 (de) 1986-03-31 1987-03-24 Nichtfluechtiger halbleiterspeicher.
EP87302549A EP0251429B1 (en) 1986-03-31 1987-03-24 Non-volatile semiconductor memory
KR1019870002954A KR900006144B1 (ko) 1986-03-31 1987-03-30 불휘발성 반도체기억장치
US07/358,482 US4956816A (en) 1986-03-31 1989-05-30 Non-volatile semiconductor memory having improved testing circuitry

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61071143A JPS62229599A (ja) 1986-03-31 1986-03-31 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JPS62229599A true JPS62229599A (ja) 1987-10-08
JPH0467280B2 JPH0467280B2 (ja) 1992-10-27

Family

ID=13452074

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61071143A Granted JPS62229599A (ja) 1986-03-31 1986-03-31 不揮発性半導体記憶装置

Country Status (5)

Country Link
US (1) US4956816A (ja)
EP (1) EP0251429B1 (ja)
JP (1) JPS62229599A (ja)
KR (1) KR900006144B1 (ja)
DE (1) DE3778978D1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02108300A (ja) * 1988-10-17 1990-04-20 Hitachi Ltd 不揮発性記憶装置
US6088819A (en) * 1997-01-09 2000-07-11 Mitsubishi Denki Kabushiki Kaisha Dynamic semiconductor memory device and method of testing the same

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155701A (en) * 1985-02-08 1992-10-13 Hitachi, Ltd. Semiconductor integrated circuit device and method of testing the same
US5268319A (en) 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
JPH02177100A (ja) * 1988-12-27 1990-07-10 Nec Corp 半導体記憶装置のテスト回路
US5163021A (en) * 1989-04-13 1992-11-10 Sundisk Corporation Multi-state EEprom read and write circuits and techniques
EP0618535B1 (en) * 1989-04-13 1999-08-25 SanDisk Corporation EEPROM card with defective cell substitution and cache memory
KR920001080B1 (ko) * 1989-06-10 1992-02-01 삼성전자 주식회사 메모리소자의 데이타 기록 방법 및 테스트 회로
JPH0664920B2 (ja) * 1989-10-20 1994-08-22 株式会社東芝 不揮発性メモリ
JPH0679440B2 (ja) * 1990-03-22 1994-10-05 株式会社東芝 不揮発性半導体記憶装置
US5430678A (en) * 1990-10-02 1995-07-04 Kabushiki Kaisha Toshiba Semiconductor memory having redundant cells
US5148436A (en) * 1990-10-15 1992-09-15 Motorola, Inc. Circuit for detecting false read data from eprom
US5199034A (en) * 1990-12-31 1993-03-30 Texas Instruments Incorporated Apparatus and method for testing semiconductors for cell to bitline leakage
EP0961290B1 (en) * 1991-12-09 2001-11-14 Fujitsu Limited Flash memory with improved erasability and its circuitry
JP3318929B2 (ja) * 1992-03-25 2002-08-26 セイコーエプソン株式会社 不揮発性半導体装置
JP3348466B2 (ja) * 1992-06-09 2002-11-20 セイコーエプソン株式会社 不揮発性半導体装置
JPH0612878A (ja) * 1992-06-25 1994-01-21 Mitsubishi Electric Corp 半導体メモリ装置
US6438718B1 (en) * 1994-06-15 2002-08-20 Texas Instruments Incorporated Wordline stress mode arrangement a storage cell initialization scheme test time reduction burn-in elimination
US5594694A (en) * 1995-07-28 1997-01-14 Micron Quantum Devices, Inc. Memory circuit with switch for selectively connecting an input/output pad directly to a nonvolatile memory cell
US6259631B1 (en) * 1996-09-13 2001-07-10 Texas Instruments Incorporated Row drive circuit equipped with feedback transistors for low voltage flash EEPROM memories
US6216239B1 (en) * 1997-09-15 2001-04-10 Integrated Device Technology, Inc. Testing method and apparatus for identifying disturbed cells within a memory cell array
DE10140853B4 (de) * 2001-08-21 2004-11-11 Robert Bosch Gmbh Verfahren zum Hochvolt-Screening einer integrierten Schaltung

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS589286A (ja) * 1981-07-10 1983-01-19 Toshiba Corp 不揮発性半導体メモリ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4301535A (en) * 1979-07-02 1981-11-17 Mostek Corporation Programmable read only memory integrated circuit with bit-check and deprogramming modes and methods for programming and testing said circuit
GB2089612B (en) * 1980-12-12 1984-08-30 Tokyo Shibaura Electric Co Nonvolatile semiconductor memory device
JPS6035760B2 (ja) * 1980-12-18 1985-08-16 富士通株式会社 半導体記憶装置
EP0055594B1 (en) * 1980-12-23 1988-07-13 Fujitsu Limited Electrically programmable non-volatile semiconductor memory device
EP0101107A2 (en) * 1982-07-19 1984-02-22 Motorola, Inc. Method of testing a semiconductor memory array
JPS59107493A (ja) * 1982-12-09 1984-06-21 Ricoh Co Ltd テスト回路付きｅｐｒｏｍメモリ装置
IT1221018B (it) * 1985-03-28 1990-06-21 Giulio Casagrande Dispositivo per verificare celle di memoria in funzione del salto di soglia ottenibile in fase di scrittura
JPS62114200A (ja) * 1985-11-13 1987-05-25 Mitsubishi Electric Corp 半導体メモリ装置
JPS62177799A (ja) * 1986-01-30 1987-08-04 Toshiba Corp 半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS589286A (ja) * 1981-07-10 1983-01-19 Toshiba Corp 不揮発性半導体メモリ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02108300A (ja) * 1988-10-17 1990-04-20 Hitachi Ltd 不揮発性記憶装置
US6088819A (en) * 1997-01-09 2000-07-11 Mitsubishi Denki Kabushiki Kaisha Dynamic semiconductor memory device and method of testing the same

Also Published As

Publication number Publication date
EP0251429B1 (en) 1992-05-13
KR900006144B1 (ko) 1990-08-24
JPH0467280B2 (ja) 1992-10-27
EP0251429A3 (en) 1989-04-05
DE3778978D1 (de) 1992-06-17
EP0251429A2 (en) 1988-01-07
US4956816A (en) 1990-09-11
KR870009396A (ko) 1987-10-26

Similar Documents

Publication Publication Date Title
JPS62229599A (ja) 不揮発性半導体記憶装置
US4779272A (en) Testable variable-threshold non-volatile semiconductor memory
US4999813A (en) Nonvolatile semiconductor memory having a stress test circuit
EP0616335B1 (en) Nonvolatile semiconductor memory device having a status register and test method for the same
US6052307A (en) Leakage tolerant sense amplifier
US6501692B1 (en) Circuit and method for stress testing a static random access memory (SRAM) device
JPH06176585A (ja) 半導体記憶装置
KR900004325B1 (ko) 프로그램 가능한 판독전용 메모리용 센스증폭기
US6643175B2 (en) Nonvolatile semiconductor storage device and test method therefor
JP3683915B2 (ja) 半導体記憶装置
JPS62229600A (ja) 不揮発性半導体記憶装置
US9208893B2 (en) Read margin measurement in a read-only memory
JPH03272100A (ja) 不揮発性半導体記憶装置
JPH10261768A (ja) 半導体集積回路
JP3490034B2 (ja) 半導体記憶装置
KR0169413B1 (ko) 불 휘발성 반도체 메모리의 소거검증 방법
JPH1050098A (ja) 半導体集積回路装置、半導体集積回路装置のストレステストモニタ方法および半導体集積回路装置のストレステスト
JPH1153890A (ja) フラッシュメモリ
JP2000131398A (ja) 不揮発性半導体記憶装置の試験方法
JPH0567793A (ja) 半導体装置
JPS6243898A (ja) 不揮発性半導体記憶装置
JP2001195891A (ja) 不揮発性半導体記憶装置
JP2000156100A (ja) 半導体装置及びその電源電流検出方法
JPS6314400A (ja) 不揮発性半導体メモリ

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees