JP2000156100A

JP2000156100A - 半導体装置及びその電源電流検出方法

Info

Publication number: JP2000156100A
Application number: JP11345367A
Authority: JP
Inventors: Shinsuke Kumakura; 眞輔熊倉; Hirokazu Yamazaki; 浩和山崎; Hisayoshi Watanabe; 久佳渡辺; Sei Ryu; 靖笠
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-03-17
Filing date: 1999-12-03
Publication date: 2000-06-06
Anticipated expiration: 2018-05-06
Also published as: JP3403684B2

Abstract

(57)【要約】【課題】電源電流測定時に出力ピンから負荷回路を外
さなくても正確な測定が行なえる出力回路を有する半導
体装置の実現。【解決手段】通常電源VCC と、通常電源から独立した
独立電源VPP とを備える半導体装置であって、通常電源
と独立電源のいずれかが出力回路53の電源55として選択
可能であり、出力回路53は、第１のノードと基準電源線
の間に直列に接続されたＰチャンネルトランジスタTP11
とＮチャンネルトランジスタTN11で構成される出力トラ
ンジスタ回路を備え、第１のノードに供給される電圧が
選択可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体記憶
装置とその試験方法、センスアンプを有する半導体記憶
装置、及び半導体装置に関し、特に製造した半導体装置
が所定の性能を有するかの試験が容易に行えるようにし
た半導体装置及びその試験方法に関する。

【０００２】

【従来の技術】ＤＲＡＭ，ＳＲＡＭ等の半導体記憶装置
（半導体メモリ）が広く使用されており、特に、フラッ
シュメモリは電気的に消去可能な不揮発性半導体メモリ
として注目されている。フラッシュメモリのメモリ・セ
ルは１個のトランジスタより構成される。このトランジ
スタはメモリ・セル・トランジスタと呼ばれる。フラッ
シュメモリのメモリ・セル・トランジスタの一例を図１
２に示す。（１）は上面図、（２）はＡ−Ａ′の断面
図、（３）はＢ−Ｂ′の断面図である。１０１がＰ型シ
リコン（Ｓｉ）基板、１０２がポリシリコンよりなるフ
ローティングゲート（ＦＧ）、１０３がＦＧ１０２と容
量的に結合しているポリシリコンよりなるコントロール
ゲート（ＣＧ）、１０４と１０５がＮ型領域で、ソース
やドレインとして機能する。１０６は酸化膜である。

【０００３】このように、フラッシュメモリのメモリ・
セル・トランジスタは、いわばＮチャンネルＭＯＳトラ
ンジスタのゲートの下にフローティング・ゲートがある
ような構造になっている。消去を行うには、ＣＧ１０３
をオープンにし、ソースに高電圧を印加すると電荷がソ
ースから抜け、ＦＧ１０２の電荷が約０になる。この状
態でＣＧ１０３に適当な電圧を印加するとトランジスタ
は導通状態になる。ＣＧ１０３とドレインに高電圧を印
加するとアバランシェ・ブレーク・ダウン現象が起き、
ドレイン近傍で高エネルギを得た電子の一部がＦＧ１０
２に捕獲される。これを書込みという。書込みを行うと
ＦＧ１０２には電荷が蓄積されているため、ＣＧ１０３
に電圧を印加してもトランジスタは導通しない。トラン
ジスタが導通か非導通かにデータを対応させるが、この
フラッシュメモリでは、上記のように情報の書込み／消
去を電気的に行うことができる。

【０００４】従来のフラッシュメモリのブロック構成図
を図１３に示す。なお図においては、同一の機能部分に
は同一の参照番号を付し、一部機能が異なる時にはアル
ファベットを付して表わす。１はコマンドレジスタ回
路、２はステータスレジスタ回路、３は動作ロジック回
路、４はコラムアドレスバッファ、５はロウアドレスバ
ッファ、６はブロックアドレスバッファ、７は書込み／
消去切り換え回路、８Ａはデータコンパレータ回路、９
Ａは書込み／消去タイミング発生回路、１０はコラムデ
コーダ、１１Ａはロウデコーダ、１２はブロックデコー
ダ、１３Ａは書込み／消去試験信号入力回路で試験信号
が入力された場合に限り、書込み／消去タイミング発生
回路９Ａを強制的に動作状態とし、データコンパレータ
回路８Ａのデータコンパレートは禁止状態となる。１４
は入出力バッファ、１５はセンスアンプ／ライトアン
プ、１６はＹゲート、１７Ａはメモリセルマトリクス、
１８は消去用ソース制御回路である。

【０００５】フラッシュメモリは、読み出し、書込み及
び消去のそれぞれのモードで各部に印加する電圧が異な
るためそれらの制御動作が複雑な上、書込み及び消去動
作を行った場合には処理した部分のデータを読み出して
確認するベリファイ動作といわれる動作を行うのが一般
的である。従来このような動作は、ライター等の外部機
器からフラッシュメモリの端子に所定の電圧を出力する
ことにより行ってきた。そのため書込み／消去を行うラ
イター等の外部機器にかなりの負担がかかっていた。そ
こで、最近はこの複雑な制御アルゴリズムを簡略化する
ために内部に自動回路を設けることで、外部からは簡単
な制御命令のみでフラッシュメモリセルの書込み／消去
が行なえるようにしたものが主流になりつつある。

【０００６】このように自動回路を搭載したフラッシュ
メモリでは、一旦外部より制御命令を受けること、セル
の書込み／消去が終了するまでは全て内部で自動的に処
理される。したがってこのデバイスの状態を外部から知
る為の手段としてステータスレジスタ機能を搭載するの
が一般的である。一旦自動回路が動作した後はステータ
スレジスタを読み出すこと以外内部回路の状態を知るこ
とはできない。

【０００７】図１３に示したように、フラッシュメモリ
では各メモリセルが導通しているかいないかを検出する
ため、ビット線に流れる電流量によって出力のレベルが
変化するセンスアンプ１５が用いられる。このセンスア
ンプは、メモリセルをマトリクス状に配列した形式の半
導体メモリに広く使用されるものであり、ＤＲＡＭ，Ｓ
ＲＡＭ，ＥＰＲＯＭ等にも使用される。

【０００８】図１４はセンスアンプの従来例を示す図で
あり、センスアンプがメモリセルマトリクスとどのよう
に接続されるかを示すため、図１３のＹゲート１６、メ
モリセルマトリクス１７Ａ、コラムデコーダ１０、ロウ
デコーダ１１Ａを一緒に示してある。メモリセルマトリ
クス１７Ａでは、多数の平行ワード線ＷＬｉと多数の平
行なビット線ＢＬｊが垂直に配置され、その交点に対応
して不揮発性メモリセルＣｉｊをなす図１２に示したよ
うなトランジスタが配置されている。トランジスタのゲ
ートはワード線に接続され、ドレインはビット線に接続
され、ソースは共通ソース線ＳＬに接続されている。ロ
ウデコーダ１１Ａから選択したワード線に他よりも高い
電圧が印加され、コラムデコーダ１０からの信号でＹゲ
ート１６の１個のゲートが導通し、選択されたビット線
のみがセンスアンプ１５１Ａにつながる共通ビット線Ｋ
ＢＬに接続され、選択されたワード線とビット線の交点
に対応するメモリセルの導通／非導通がセンスアンプ１
５１Ａによって検出される。これが読出動作である。ワ
ード線とビット線への印加電圧が異なる点を除けば書込
み動作もほぼ同一であるが、共通ビット線ＫＢＬがセン
スアンプ１５１Ａの替わりに書込みアンプに接続される
点が異なる。

【０００９】図１４に示したセンスアンプ１５１Ａは、
シングルエンドセンスアンプと呼ばれるものであり、部
品点数が少なく、調整も簡単で手軽であるため広く用い
られている。半導体装置が製造された段階で所定の性能
を有するか各種の試験が行われる。例えば、フラッシュ
メモリ等の不揮発性半導体メモリであれば、前述のステ
ータスレジスタが正常に動作するかが試験される。ステ
ータスレジスタは動作ロジック回路による書込み及び消
去動作の状態を外部より知るためのものであり、ステー
タスレジスタの各ビットの値が書き込み又は消去が正常
に行われたかどうか、動作が終了したかどうか等を表わ
す。従ってステータスレジスタが正常に動作するかどう
かを検出するためには、実際に動作ロジック回路により
各種動作を行わせて各種状態を出現させ、ステータスレ
ジスタがその状態を正しく示しているかを検出する必要
がある。

【００１０】図１５はフラッシュメモリの従来のステー
タスレジスタ試験の工程を示すフローチャートである。
ステップ５０１では、まず正常動作させるか異常が発生
するようにするかを選択し、図１３の書込み／消去試験
信号入力回路１３Ａを設定する。これに応じてステップ
５０２でデータコンパレータ回路８Ａでのデータ比較が
停止され、比較を行うデータに関係なく正常動作又は異
常動作の結果が得られるように設定される。ステップ５
０３では書込み動作であるか消去動作であるかに応じて
コマンドを入力し、ステップ５０４でそれに応じた動作
が開始される。

【００１１】ステップ５０５と５０６で上記の動作が終
了するまで待機し、終了するとステップ５０７でステー
タスレジスタの値を読み取り、所望の値になっているこ
とを確認する。以上が従来のステータスレジスタの試験
工程であるが、動作異常を発生するのは書込み／消去タ
イミング発生回路９Ａの部分であり、メモリセルマトリ
クス１７Ａやセンスアンプ／ライトアンプ１５に異常が
生じた場合にも、ステータスレジスタ２が正常に動作す
るということまでは保証されない。

【００１２】フラッシュメモリ等の不揮発性半導体メモ
リ特有の試験としては、記憶したデータが電源を切った
状態で長時間保持してもデータが正しく記憶されている
ことを保証するための試験がある。実際にそのような長
時間放置した試験は行えないため、エージングテストと
呼ばれる加速テストでデータ保持試験を行うのが一般的
である。エージングテストは所定レベルまで書き込みを
行った後通常よりも高い温度に保持してデータ保持に対
して加速ストレスを与え、その後閾値レベルを検出する
といった形で行う。

【００１３】図１６は従来の半導体装置製造工程内にお
けるエージングテストの順番を示すフローチャートであ
る。図１６の（１）の手順では、ウエハ形成工程６０
１、カバー膜成長工程６０２、コーティング膜成長工程
６０３、プローブテスト工程６０４、組立工程６０５を
経て個別の装置として完成した半導体装置に対して行う
最終テスト工程６０６内でエージングテストが行われ
る。最終テスト工程６０６では、まず第１最終テスト工
程６０７で書き込みを含む所定の処理を行い、エージン
グ工程６０８で例えば１５０℃で数１０時間保持し、第
２最終テスト工程６０９で書き込まれたデータのレベル
等の測定を含む第２最終テストを行う。

【００１４】以上のように図１６の（１）では、パッケ
ージに封止された個別の状態でエージングテストが行わ
れる。しかし図１６の（１）のようなエージングテスト
では、組立後最終テストの段階でエージング工程を行う
ため、組み立てられたプラスチックパッケージにおいて
は、十分な温度をかけることができず、データ保持の信
頼性を保証するにはエージングの時間を長くする必要が
あり、工程増になるという問題があった。

【００１５】そこで図１６の（２）では、カバー膜成長
工程７０２とコーティング膜成長工程７０６の間に、エ
ージングテストを行う点が（１）とは異なる。ステップ
７０３で所定レベルまで書き込みを行った後、エージン
グ工程７０４で３００℃で１時間保持する加速ストレス
を与え、ステップ７０５でデータのレベルを確認する。

【００１６】また半導体メモリでは、メモリセルに印加
できる高電圧側の電源マージンを測定する必要がある。
しかしメモリセルの電流特性は、ゲート電圧が高くなる
と傾きが減少するため、図１４に示したセンスアンプ
は、電源電圧が高くなると、センスポイントがずれてし
まい、正しいセルのコンパレートが出来なくなってしま
うという問題を有しており、センスアンプの電源とセル
の電源を分離出来る様に回路を追加する必要があり、そ
れを測定する為の特別な試験の追加も必要だった。

【００１７】更に、半導体装置では動作時の電源電流を
測定する必要があるが、試験工程の関係で出力ピンには
負荷回路を接続したままの図１８に示すような状態で電
源電流が測定される。図１８において、５２はドライバ
回路であり、ＴＰ１１とＴＮ１１は出力回路を構成する
ＰチャンネルとＮチャンネルのトランジスタであり、５
４は出力パッド、５７，５８，５９はテスタ側の負荷回
路を構成する抵抗と容量である。カタログ等で保証して
いる動作時の電源電流の測定条件は負荷に流れる電流を
０ｍＡとしており、出力に負荷回路を接続した状態で測
った電流は、負荷回路に流れる充放電電流も測ってしま
うため正確に測れないと言う問題がある。そこで実際カ
タログの保証値を測定する為には出力ピンを測定回路か
ら外して測っている。

【００１８】

【発明が解決しようとする課題】以上半導体装置の製造
工程における試験について説明したが、それぞれ問題が
ある。図１５のフローチャートに従って説明したフラッ
シュメモリのステータスレジスタの試験では、前述のよ
うに、ステータスレジスタ機能と一部の回路の動作確認
しか行うことができない。

【００１９】メモリの試験においてはメモリ容量の増加
に伴い試験時間も大幅に増加しており、そのままでは試
験コストが大変高いものになりつつある。この試験コス
トを抑えるには不良品をなるべく時間をかけずに判別す
ることも重要だが色々な試験を合わせて盛り込み試験す
ることにより、試験時間の短縮を図り、試験コストの上
昇を抑えることも必要である。従ってステータスレジス
タの試験においても、上記の部分だけでなくより広く部
分について総合的な試験が行われることが望ましく、現
状の試験方法では不充分であるという問題がある。

【００２０】また図１６の（２）に示したエージングテ
ストでは、ウエハ上の半導体装置に対してエージングす
るため信頼性は保証できるが、やはり工程が増加すると
いう問題がある。センスアンプの電源マージンを測定す
る場合、センスアンプの電源と、セルのゲートにかかる
電源を分ける回路を使って試験をするが、そのような試
験は通常の試験ではできず、それの為の特殊な試験をす
る事が必要である。しかし、通常の試験以外の試験を導
入する事によって生じるコストアップがチップコストに
跳ね返ってしまうという問題がある。

【００２１】更に図１８に示した出力回路の状態では正
確な電源電流が測定できないため、出力ピンを測定回路
から外した上で測っているが、このような作業を工程中
に入れるのは煩雑である。本発明は上記問題点に鑑みて
なされたものであり、次のような目的を有する。第１の
目的は、内部の自動回路を含めたステータスレジスタ機
能や、センスアンプ等を総合した形で試験することがで
き、試験効率や試験精度の向上が図れる不揮発性半導体
記憶装置の実現である。

【００２２】第２の目的は、不揮発性半導体記憶装置の
データ保持の信頼性を充分に保証でき、且つ工程数の増
加によるコスト増加を低減した不揮発性半導体記憶装置
の試験方法の実現である。第３の目的は、電源電圧を高
電圧に変化させても正確な出力が得られるセンスアンプ
の実現である。

【００２３】第４の目的は、電源電流測定時に出力ピン
から負荷回路を外さなくても正確な測定が行なえる出力
回路の実現である。

【００２４】

【課題を解決するための手段】上記第１の目的を達成す
る本発明の第１の態様の不揮発性半導体記憶装置は、格
子状に配置された複数のワード線と複数のビット線と、
ゲートがワード線に接続され、ドレインがビット線に接
続された電気的に消去可能な不揮発性のメモリセルをワ
ード線とビット線の交点に対応して配列したメモリセル
マトリクスと、選択されたワード線と選択されたビット
線の交点に位置するメモリセルが導通であるか非導通で
あるかによって異なる電流量を検出して論理値「１」か
「０」に対応する信号を出力するセンスアンプと、メモ
リセルのデータの書き込み及び記憶データの消去に必要
なタイミング制御を自動的に行う書込み／消去タイミン
グ回路と、書込み／消去タイミング回路が動作した後の
この装置の動作状態を外部よりアクセス可能な状態で記
憶するステータスレジスタとを備える不揮発性半導体記
憶装置において、メモリセルマトリクスのアドレス外に
設けられ、アクセスした時のセンスアンプの出力がそれ
ぞれ論理値「１」と「０」になるように設定された２種
類の書き換え不能なセルで構成されるダミーセルを備え
ることを特徴とする。

【００２５】上記第２の目的を達成する本発明の第２の
態様のデータの書き込みが可能な不揮発性半導体記憶装
置の試験方法は、データを書き込む書込み工程と、この
不揮発性半導体記憶装置を所定のエージング条件に保持
するエージング工程と、データを読み出し、書込み工程
で書き込まれたデータと比較して確認する確認工程とを
備える不揮発性半導体記憶装置の試験方法において、エ
ージング工程は、この不揮発性半導体記憶装置の組立て
時のストレス緩和用のコーティング膜成長工程を含むこ
とを特徴とする。

【００２６】上記第３の目的を達成する本発明の第３の
態様の半導体記憶装置は、センスアンプを有する半導体
記憶装置であって、センスアンプは、いずれを接続する
かが切換可能な異なるロード特性を有する複数のロード
用トランジスタを有するロード抵抗部を備えることを特
徴とする。上記第４の目的を達成する本発明の第４の態
様の半導体装置は、出力回路の電源が、通常電源と、通
常電源から独立した独立電源との間で切り換え可能であ
ることを特徴とする。

【００２７】本発明の第１の態様の不揮発性半導体記憶
装置では、従来のような内部自動回路の一部に強制的に
試験信号を加えるような形でステータスレジスタの機能
の動作試験を行うのではなく、予め「０」データ固定で
データ変化の無いダミーのセルを用意しておき、そこに
「０」データを書き込む行為を行えば、必ず書込み試験
は正常動作であるように見せることが可能である。また
これと逆に予め「１」データでデータ変化の無いダミー
のセルを用意しておき、そこに「０」データを書き込む
行為を行えば必ず書込み試験では不良が発生したように
見せることが可能である。

【００２８】同様に消去時においては、予め「１」デー
タ固定でデータ変化の無いダミーのセルを用意してお
き、そこを消去する行為を行えば、必ず消去試験では正
常動作であるように見せることが可能である。またこれ
と逆に予め「０」データ固定でデータ変化の無いダミー
のセルを用意しておき、そこを消去する行為を行えば、
消去試験では必ず不良が発生したように見せることが可
能である。

【００２９】これにより、セルが正常な時の内部の自動
回路を含めた回路全体の動作確認や、セルが不良の時の
自動回路を含めた回路全体の動作確認を行うことが可能
となり、従来はステータスレジスタ機能とその他一部し
かチェック出来なかったのに対し、本発明によればステ
ータスレジスタ機能のチェックに加え、内部の自動回路
を含めた回路全体の動作確認も可能となる。

【００３０】本発明の第２の態様の不揮発性半導体記憶
装置の試験方法では、ウエハ上の半導体装置に対してエ
ージング工程を行うため高い温度をかけることができる
と共に、組立て時のストレスを緩和するためのコーティ
ング膜を成長させる工程における高い温度での保持時間
もエージング工程に利用するため、試験工程が低減でき
る。

【００３１】本発明の第３の態様の半導体記憶装置のセ
ンスアンプは、異なるロード特性のロード用トランジス
タを複数備えているため、電源電圧によって接続するロ
ード用トランジスタを切り換えることにより、通常動作
電圧から、高電圧迄、正確なセルのコンパレートが出来
る様になる。本発明の第３の態様の半導体装置の出力回
路は、通常電源から独立した独立電源に切り換え可能で
ある。従って電源電流の測定時のみ、出力Ｔｒの電源を
別の電源をつなげる事によって、余計な電流は他の回路
の電源（ＶＣＣ）を流れず、正確な動作時電源電流が測
定できる。しかも、デバイスの動作にはなんら影響は与
えない。

【００３２】

【実施例】図１は本発明の第１実施例のフラッシュメモ
リのブロック構成図であり、図１３の従来例に対応する
ものであり、同一機能部分には同一番号を付して表わ
し、機能が異なる部分には図１３の方にアルファベット
のＡを付してある。１はコマンドレジスタ回路、２はス
テータスレジスタ回路、３は動作ロジック回路、４はコ
ラムアドレスバッファ、５はロウアドレスバッファ、６
はブロックアドレスバッファ、７は書込み／消去切り換
え回路、８はデータコンパレータ回路、９は書込み／消
去タイミング発生回路、１０はコラムデコーダ、１１は
ロウデコーダ、１２はブロックデコーダ、１４は入出力
バッファ、１５はセンスアンプ／ライトアンプ、１６は
Ｙゲート、１７はメモリセルマトリクス、１８は消去用
ソース制御回路である。１９は試験用ダミーセル選択信
号入力回路、２０はセルマトリクスの一部に設けられる
試験用ダミーセルで、「０」データ固定でデータ変化す
ることの無いダミーのセルもしくは、「１」データでデ
ータ変化することの無いダミーのセルがそれぞれ用意さ
れている。

【００３３】図２は、Ｙゲート１６、メモリセルマトリ
クス１７、消去用ソース制御回路１８及び試験用ダミー
セルの部分をより詳細に示した図である。図３はロウデ
コーダ１１をより詳細に示した図であり、図４は試験用
ダミーセル選択信号入力回路１９の詳細を示す図であ
る。図２に示すように、ダミーセルＤ₁ ，Ｄ₂ ，Ｄ₃ ，
…は他のメモリセルと異なりフローティングゲートを有
しない通常のＮチャンネルトランジスタであり、ゲート
がダミーワード線ＤＷＬに接続され、ドレインは各ビッ
ト線ＢＬｉに接続され、ソースは共通ソース線ＳＬに接
続されている。ダミーセルＤ₁ ，Ｄ₂ ，Ｄ₃，…はダミ
ーワード線ＤＷＬといずれかのビット線を選択すること
によりアクセス可能であり、ダミーセルが導通か非導通
かによって、通常のメモリセルＣｉｊの場合と同様に共
通ビット線ＫＢＬに電流が流れるか又は流れないかが定
まり、それをセンスアンプ１５１で検出する。すなわち
ダミーセルの読み出しは、他のメモリセルＣｉｊと同様
に行われる。

【００３４】ダミーセルＤ₁ ，Ｄ₂ ，Ｄ₃ ，…の少なく
とも１個のトランジスタは、そのしきい値電圧Ｖｔｈが
高く、そのダミーセルを読み出すとかならず非導通状
態、すなわちデータ「０」が読み出されるように設定さ
れている。また残りのダミーセルのトランジスタはＶｔ
ｈが低く、かならずデータ「１」が読み出されるように
設定されている。

【００３５】消去用ソース制御回路１８は、供給される
信号に応じて読出時と書込み時にはＮチャンネルトラン
ジスタがオン状態になり、共通ソース線ＳＬを接地し、
消去時にはＰチャンネルトランジスタがオン状態になり
共通ソース線ＳＬに高電圧が印加される。ロウデコーダ
１１は、２１で示した個別のデコーダがワード線の分だ
け存在し、アドレス信号をデコードして選択されたワー
ド線に電圧ＶＣが印加される。ＶＣは読出時にはＶＣＣ
であり、書込み時にはＶＰＰになる。ＴＳはデコータを
形成するＡＮＤゲートの１個であり、ダミーセルを選択
する時には、このゲートに「Ｌ」の信号が印加され、通
常のメモリセルＣｉｊの選択が禁止される。２３はダミ
ーワード線ＤＷＬを駆動する回路であり、ダミーセルを
選択する時には「Ｌ」の信号が入力され、ダミーワード
線ＤＷＬに電圧ＶＣが印加される。

【００３６】図４は試験用ダミーセル選択信号入力回路
であり、Ａｄｄ入力端子３１はアドレス信号入力端子の
１個であり、そこに３〜４Ｖ程度の中間電圧を印加する
とＰチャンネルトランジスタＴＰ３，ＴＰ４がオン状態
になり、ＴＮ３〜５もオン状態になり、ダミーセルセレ
クト信号が「Ｈ」状態に、リアルセルＷＬ非選択信号が
「Ｌ」になる。この時ダミーセルが選択され、通常のメ
モリモルは選択されない。

【００３７】次に第１実施例におけるステータスレジス
タ回路２の動作試験について説明する。図５はその工程
を示すフローチャートである。動作試験を行う時は、ま
ずステップ１０１で正常な動作を行わせるパスモードか
動作不良を生じるフェイルモードかを選択する。そして
試験用ダミーセル選択信号入力回路１９の端子３１に所
定の電圧を印加すると、ダミー選択信号がロウデコーダ
１１に印加され、ロウデコーダ１１によってダミーセル
に繋がっているワード線が選択される。ステップ１０２
でコラムアドレスを変化させ、予め「０」データ固定で
データ変化の無いダミーのセルもしくは、予め「１」デ
ータでデータ変化の無いダミーのセルの何方かを選択す
るようにする。例えば書込み系でセルの書込みが正常な
時のステータスレジスタ回路の動作状態を試験したけれ
ば、「０」データ固定でデータ変化の無いダミーのセル
を選択するようにしておく。そしてステップ１０３で書
込みコマンドを入力し、ステップ１０４で通常の書込み
動作を行えば書込みは必ず正常に終了するはずである。
従って、ステップ１０５と１０６で動作終了を待ってス
テップ１０７でステータスレジスタを読み取れば正常で
ある時のステータスレジスタ回路が正しく動作している
かが判断できる。一方、不良が発生したときのステータ
スレジスタ回路の動作を確認したければ、ステップ１０
２で「１」データでデータ変化の無いダミーのセルを選
択するようにし、この状態で通常の書込み動作を行えば
書込みは必ず不良で終了するはずであるから、これをも
とに書込み不良が発生した時のステータスレジスタ回路
が正しく動作しているかが判断できる。

【００３８】同様に、消去系のステータスレジスタ回路
の動作状態を試験する場合、消去が正常に行われた時の
ステータスレジスタ回路の動作状態を試験したければ、
「１」データ固定でデータ変化の無いダミーのセルを選
択するようにしておく。この状態で通常の消去動作を行
えば消去は必ず正常に終了するはずであるからこれをも
とに正常に行われた時のステータスレジスタ回路が正し
く動作しているかが判断できる。一方、消去不良が発生
したときのステータスレジスタ回路の動作を確認したけ
れば、「０」データでデータ変化の無いダミーのセルを
選択するようにし、この状態で通常の消去動作を行えば
消去は必ず不良で終了するはずであるから、これをもと
に消去不良が発生した時のステータスレジスタ回路が正
しく動作しているかが判断できる。このようにして書込
み系、消去系の回路全体を含めた形でセルが良好の時と
セルが不良の時の自動回路を含めた回路全体の動作確認
を行う。

【００３９】その他変形例としてはダミーのセルを選択
する試験信号入力をコラムアドレス側に加えるようにし
て、この状態でロウアドレスを変化させ、予め「０」デ
ータ固定でデータ変化の無いダミーのセルもしくは、予
め「１」データでデータ変化の無いダミーのセルの何方
かを選択するようにしても同様の効果を期待することが
可能である。

【００４０】図６は本発明の第２実施例のエージングテ
ストを含む工程を示すフローチャートである。本実施例
では、ステップ２０１でウエハを形成し、ステップ２０
２でカバー膜を成長させ、ステップ２０３で１回目のプ
ローブテストを行い、この時にフローティングゲートに
電荷を注入する。これによりセルトランジスタは非導通
状態になり、出力が「０」になる。ステップ２０４でコ
ーティング膜を成長させるが、この時後述するように１
時間程度高温状態にするため、エージング工程を行った
のと同様の結果が得られる。ステップ２０５では２回目
のプローブテストを行い、所定のマージンを有する条件
で読み出しを行っても出力が「０」であることを確認す
る。これによりデータ保持試験が行われたことになる。

【００４１】後はステップ２０６で組み立てを行い、ス
テップ２０７で最終テストを行う。最終テストでは所定
の動作試験を行う第１最終テスト後、所定時間連続して
動作させるバーインを行った後、再び動作を試験する第
２最終テストを行って終了する。第２実施例ではステッ
プ２０４のコーティング膜成長工程後、保持されている
電荷を確認するための２回目のプローブテストを行って
いるが、これを最終テスス時に行うこともできる。

【００４２】図７は第２実施例での２回目のプローブテ
ストを最終テスト工程で行うようにした第３実施例にお
ける工程のフローチャートである。図６のフローチャー
トとは２回目のプローブテストが省略され、ステップ３
０７の第１最終テストで、ステップ３０３で注入した電
荷がステップ３０４と３０５のコーティング膜成長工程
と組み立て工程を経た上でも保持されているか確認する
点が異なる。第３実施例であれば２回目のプローブテス
トが省略できるため工程上有利である。

【００４３】なお参考として、コーティング膜成長工程
を示すフローチャートを図８に示す。図中のステップ４
０７のキュア工程は形成した膜を乾燥させる工程であ
り、３００℃から３５０℃の高温で６０分間保持される
ため、エージング工程の条件と類似しており、コーティ
ング膜成長工程とエージング工程を共通化することが可
能である。

【００４４】図９は第４実施例におけるセンスアンプの
構成を示す図であり、ここでは図２のフラッシュメモリ
の共通ビット線ＫＢＬに接続されるが、これに限らず他
の半導体装置でも使用できる。図９の回路の４１の部分
がセンスアンプで、その中の４２の部分がセンスアンプ
内のロードＴｒである。そして、４３の部分がＶＣＣ電
源電圧回路である。この回路４３は、一般的な高電圧検
出回路で、電源端子Ｄ点の電圧と、ゲートＥの電圧との
差で出力Ｃ点に「Ｈ」、「Ｌ」の信号が出力されるもの
であるが、今回は電圧ＶＰをゲートＥに入れこれを基準
として電圧ＶＣＣの高低を判断する（ここで電圧ＶＰは
５Ｖと一定とする）。これによると、ＶＣＣ電圧が、電
圧ＶＰ前後では、Ａ線が「Ｌ」、Ｂ線は「Ｈ」となる。
そして、ＶＣＣが、ＶＰより十分高くなるとＡ線が
「Ｈ」、Ｂ線が「Ｌ」となる。更に、回路４３からの出
力は、回路４１の通常電圧用のロードトランジスタＴＬ
１と、高電圧用のロードトランジスタＴＬ２のゲートに
それぞれ、Ａ線、Ｂ線が接続されている。そして通常電
圧の時は、Ａ線は「Ｌ」、Ｂ線は「Ｈ」となっていて、
通常電圧用ロードトランジスタＴＬ１はオン、高電圧用
ロードトランジスタＴＬ２はオフとなり、通常のコンパ
レートが行われる。しかし、電源電圧がある程度高電圧
になると、電源電圧検出回路４３から出力されているＡ
線が「Ｈ」、Ｂ線が「Ｌ」となり、通常電圧用ロードト
ランジスタＴＬ１はオフ、高電圧用ロードトランジスタ
ＴＬ２がオンして、電源電圧が高くなって正確なコンパ
レートが出来なくなるのを防ぐ。

【００４５】図１０は図９のセンスアンプのロード特性
を示す図である。通常電圧用ロードトランジスタＴＬ１
と高電圧用ロードトランジスタＴＬ２の特性の傾きは異
なり、途中で切り換えることによりセンスアンプの特性
は実線のようになり、図１７に示した判定レベルの変化
に一致させることが可能であり、ＶＣＣが高電圧であっ
ても正確なコンパレートが行なえる。

【００４６】図１１は、第５実施例の不揮発性半導体メ
モリの出力回路の構成を示す図であり、テスタ５６が接
続されている。図において、５１はセンスアンプ、５２
は出力バッファである。５３はＮチャンネルトランジス
タＴＮ１１とＰチャンネルトランジスタＴＰ１１で構成
される出力トランジスタ回路であり、５４はその出力端
子である。５５は出力トランジスタ回路５３の電源切り
換え回路であり、通常電源ＶＣＣと高電圧源ＶＰＰの間
で切り換わる。高電圧源ＶＰＰは書き込み及び消去用に
供給される電源で通常電源ＶＣＣとは独立したものであ
る。６０は電源切換回路５５の切換信号を生成する切換
信号生成回路であり、電極パッド６１に高電圧を印加す
ることにより電源切換回路５５への信号が「Ｈ」にな
り、出力トランジスタ回路５３にＶＰＰが印加される。
これによって出力トランジスタ回路５３から、テスタ５
６が形成する抵抗５７，５８及び容量５９による負荷回
路に流れる電流は電源ＶＣＣとは無関係になる。しか
も、負荷回路の充放電は通常通り行われるためこの半導
体メモリは正常な動作を行う。この状態で電源電流値が
測定される。

【００４７】

【発明の効果】以上で説明したように、本発明によれ
ば、従来のようにフラッシュメモリのステータスレジス
タ機能をチェックするための手段として内部自動回路の
一部に強制的に試験信号を加えてステータスレジスタ機
能をチェックする必要が無くなることで、強制的に内部
自動回路に試験信号を加えたことで発生しうる論理のミ
スの可能性が減少し、更にセルが正常な時の内部の自動
回路を含めた回路全体の動作確認や、セルが不良の時の
自動回路を含めた回路全体の動作確認を容易に行うこと
が可能となり、ステータスレジスタ機能のチェックだけ
に留まらず、内部の自動回路を含めた回路全体の動作確
認も可能となることで、試験効率の向上や試験精度の向
上を図ることができるため、信頼性の向上を図る上で大
きく貢献する。

【００４８】また、フラッシュメモリ等の不揮発性半導
体メモリのデータ保持の信頼度を保証する試験が確実に
工程数を増加させることなく行なえるため、製造コスト
が低減できる。更に、簡単な回路工夫によって、特殊な
試験を行わずに、高電圧時のセルの値が読みだせる。

【００４９】更に、動作時の電源電流の装置の改造なし
に、簡単に正確に測定できる。

【図面の簡単な説明】

【図１】本発明の第１実施例のブロック構成図である。

【図２】第１実施例のセル構成を示す図である。

【図３】第１実施例のロウデコーダの構成を示す図であ
る。

【図４】第１実施例の試験用ダミーセル選択信号入力回
路の構成を示す図である。

【図５】第１実施例におけるステータスレジスタ試験工
程を示すフローチャートである。

【図６】第２実施例のエージングテストを含む工程を示
すフローチャートである。

【図７】第７実施例のエージングテストを含む工程を示
すフローチャートである。

【図８】コーティング膜成長工程を示すフローチャート
である。

【図９】第４実施例のセンスアンプの構成を示す図であ
る。

【図１０】第４実施例のセンスアンプの特性を示す図で
ある。

【図１１】第５実施例の構成を示す図である。

【図１２】フラッシュメモリのメモリセル構造図であ
る。

【図１３】従来のフラッシュメモリの構成を示すブロッ
ク図である。

【図１４】センスアンプの従来例を示す図である。

【図１５】従来のステータスレジスタ試験工程を示すフ
ローチャートである。

【図１６】従来のエージングテストを含む工程を示すフ
ローチャートである。

【図１７】メモリセルトランジスタのゲート電圧に対す
るセンスアンプの判定レベルの変化を示す図である。

【図１８】半導体装置の電源電流を試験する時の従来の
構成を示す図である。

【符号の説明】

２…ステータスレジスタ３…動作ロジック回路１０…コラムデコーダ１１…ロウデコーダ１５…センスアンプ／ライトアンプ１６…Ｙゲート１７…メモリセルマトリクス１８…消去用ソース制御回路１９…試験用ダミーセル選択信号回路２０…試験用ダミーセル

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/792 (72)発明者渡辺久佳神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者笠靖神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】通常電源と、該通常電源から独立した独
立電源とを備え、前記通常電源と前記独立電源のいずれかが出力回路の電
源として選択可能であり、前記出力回路は、第１のノードと基準電源線の間に直列
に接続されたＰチャンネルトランジスタとＮチャンネル
トランジスタで構成される出力トランジスタ回路を備
え、前記第１のノードに供給される電圧が選択可能であ
ることを特徴とする半導体装置。
【請求項２】外部より印加される信号のレベルに応じ
て、前記通常電源と前記独立電源のいずれかを選択する
信号を出力する電源切換回路（６０）を備えることを特
徴とする請求項１に記載の半導体装置。
【請求項３】請求項２に記載の半導体装置の動作時の
電源電流の検出方法であって、前記電源切換回路（６０）に前記独立電源へ切り換える
信号を出力するようなレベルの信号を印加し、前記通常電源の電源電流を検出することを特徴とする半
導体装置の電源電流検出方法。