JPS589286A

JPS589286A - 不揮発性半導体メモリ

Info

Publication number: JPS589286A
Application number: JP56107689A
Authority: JP
Inventors: Hiroshi Iwahashi; 岩橋　弘; Masamichi Asano; 正通浅野
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-07-10
Filing date: 1981-07-10
Publication date: 1983-01-19
Also published as: JPS6348120B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、信頼性を高めることができる不揮発性半導
体メモりに関する。

一般に１不揮発性半導体メ毫りとしては、浮遊ｒ−）構
造をしたＭｏ１ｌ　１１電界効果トランジスｆｉ　（Ｍ
ＯＩ　Ｆｌ’ｒ　）が広く用−られ”ｃｈる・第ｉｌｌ
←）は、ヒのメモリセル０１ｒ両構成図を示し、伽）図
にそのシンＺ　Ｓ、　＠を示す、すなわち、ＰＩｌ。

半導体基板上に％ｆｗｌｏ拡散＠ｓ　ｘ　、　ｓ　ｚが
ソース、ドレインとして設ゆられ為、そして、この基板
上に、電気的に絶縁されている浮遊ｒ−。

ト１１、さらに１ヒの浮遊ｃ−ト１ｓ上に１　メ４ｖ令
ルに流れる電流を制御す為丸めの制御ダート電極１４が
設けられた二層ｒ−）構造をしていゐ、そして、このメ
モｖ−にルは、浮遊ｒ−トが中性状急にある時は、低い
制御ダート電位で導通状態になり、一方との浮遊ｒ−）
Ｋ電子が注入された状態の時は、制＠ｒ−）電極Ｋｇ−
電位を与えないと導通状態にならない・この様子を示す
のが（＠）図で、浮遊ｒ−）が中性状態０時は爽＠１５
、電子が注入されてい為状態の時は集線ｌ＃のようｅｌ
ｍを示す・したがうで、電子が注入されているか否かで
メモリセルにｒＯＪおよび「１」の情報を記憶できる・
との浮遊ｅ−）Ｋ電子を注入するＫは、制御？−）およ
びドレインに高電圧（例えば２０ｖ）を印加すれば良い
。そして、ドレイン近くで生ずるインノ譬りト電離によ
秒発生する電子・正孔対のうち、電子を浮遊ｒ−）に注
入する。

第２図は、このようなメモリセルを使りた半導体メモリ
の構成図である。すなわち、特定される一方向に設定さ
れゐ複数の行線１１〜ｍ、、および、この行線に直交す
るように設定した、複数の列線ｓ１〜８１１″ｔ’ｅ定
される各交差位置に対応して、メ毫り４ｉ、＃電型１〜
４聰が配置される。

そして行線は行デコー１０制御信号によりメモリセルを
スイッチング制御し、列線は列デコーダから供給される
信号Ｃ１〜Ｃ，によ勧列ｆｆ−）トランジスタ０１〜Ｇ
１をスイッチング制御してメ峰すセル中Ｏ情報を読み出
し、あるいはメ峰りセルに書き込んで−る。さらに、列
ｒ−）トランジスタ０１〜Ｇ、を共通接続し、上記メモ
リセルのドレイン電圧き込み用電源Ｖ、を供給すゐため
ｋ、書き込み用トランジスタＴｒｌを設け、信号ＤＫよ
ってこのトランジスタテｒ１をスイッチング制御してい
る・上記トランジスタ〒ｒｌ。

ｒ−Ｆは、データのｒＯＪ、ｒｌＪ状態によ伽、高電圧
あるいはＯｖが印加される。すなわち、データの書き込
み時ＫｔｉＶ、に！ＯＶを印加した状態で、信号りを高
電圧（例えば２０Ｖ）とする・セして、行および列ｒコ
ー〆によって選択され丸打線および列ダートトランジス
タによ艶メ篭りセルが選択され、ヒＯメ篭りセルＯＰレ
インおよびｒ−）Ｋ高電圧が印加されふと、浮遊ｒ−）
Ｋ電子が注入され、書自込みが行なわれる・さらに１列
ダートトランジスタが共通接続された節点Ｎ、にはトラ
ンジスタ〒ｒｌ　４　Ｔｒ＠で構成されるメ毫り電源供
給回路が設けられる・この回路は電１［Ｖｃと接地点ｖ
１と０１ｌＩＦｃ直列挿入され大トラｙジスタテ！４．
テｒ−〇共通接続点から所定の電位を取り出し、トラン
ジスタ？ｒｌ　ｅ　！ｒ−〇〇’　−）に供給してメ４
りセルのドレイン電位が電Ｉｌｖζよりも低い電位に保
たれみようにしている。とれは、データの読み出し時に
メモリセルのドレイン電圧が高いと、長時間使用するう
ちに、中性状態でＴｏうた浮遊？−）Ｋ徐にに電子が注
入されてしｔい、とＯ電子によってデータが反転するの
を防ぐためである・そして、トランｔ／ＸＩテ１ｓとインＩ４−タ工りとの
関Ｋ、負荷素子として働くディｌレッジ。

ン形トランジスタＴｖ＠ｆ設け、電源Ｖ・を供給して、
トランジスタ！ｒ・のグー）Ｋ供給される列１１電ｔＶ
ｎ（メ篭すセル麗■〜−１かも読み出された信号）の１
１＠を大音くして−る・そしてトランジスタ！ｒ−が導
通制御されて、イン／々−タＬＬＤ出力儒号ＯＵ’ｒが
次段０出力パツフγ■路へ供給される・上記半導体メ噌りＯ―作をデータ０＊＋出しを例に取ｈ
ａ―する・例え・に、行線１１および列デコーダにより
ｃｘが選択された場合、トランジスタＧ１が導通し、メ
モリセル１ｉｓｔが選択される。ことで、メ４すセルの
浮遊−一トが中性状態であればメＪＩ＆リセル翼■は導
通し、列線は放電されてその電位がインパータエｌに供
給される・そしてインパー夕Ｕの出力は「１」となり、
出カバ、ファ回路に伝達される・またメモリセルＭｔｔ
の浮遊ｒ−）Ｋ電子が注入されている場合は、メモリセ
ルＭｌｌはオフし、トランジスタＴ’ｓ　ｅ　？ｒ−に
より列線は充電されて、インバータＵの出力は「０」と
１にゐ・このような半導体メモリでは、メモリセルのオ
ン、オフ状態によし変化する判御電位を検出するため、
メモリセルに充分電子が注入され、メモリセルのしきい
値電圧Ｖｔｋが電源電位Ｖ。

以上に上昇していなければならない・例えば、メ％リセ
ルのしきい値電圧ＶｔｋがＳｖｔで上昇してい為とすれ
ば、行線電位がＳＶ以下では列線は「１」に充電され、
行線電位がＳｖ飄上では、列線はｒＯＪＫ放電され為。

行線電位は、通常電源電位に比例するため、電源が４１
！Ｖ−！ＬｇＶで使用書れる場合、メＪｌリセ＆０Ｌｌ
１％ｆｈ値電圧ｖｔｈは！ＬＩＴ以上に保つ必費がある
・こ０＠にメ峰りセルのしきい値電圧Ｖｔｋは充分高く
歇゛定′しなければならない。

ところで、とのような半導体メ篭り１酪では、メモリの
テストエ＠［ｓ？いて、不ｊＬｔｋメ篭りセルを持つも
Ｏを除去することができる。すなわち、例えば断電のメ
篭りセルのしきい値電圧ｖｔｈが７ＶＫ書龜込會れてい
えとする・ここで電源電圧を７！以上にすれば、行−の
電位もそれに対応して上昇するため、メ篭りセルはオン
状態となり、列線はｒＯＪＫする・した−ＩＩＸ５てこ
Ｏメ毫りセルのしきい値電圧Ｖｔｋが７ｖであることが
わかる。この状態でメ毫りを高１１に−ａらしたりして
種ｋＯテストを行なう。その後、とのメ毫り竜ルＯ嵐否
を調べるために、電源電位を上昇させる・そして、例゛
えば６ｖでメモリセルがオン状態となり、列線電位がｒ
ＯＪＫ＆＊九とすれば、浮遊ｒ−）から電子が抜は出し
たことにな砂、浮遊ｒ−）ＯＩｍ−に問題があることが
わかる門したがうて、この様な牟導体メ篭すは出荷出来
な−。

第３図は、ｌｌ１ｌｌＫ示した半導体メ篭すＯ列ｒ−ト
トランジスタＯ共通接続点Ｎ１Ｋ）ッンゾスタＴｒ・〜
Ｔｒ■で柳或畜れるＩ酪を付加したｔので、このトラン
ジスタＴｒ拳〜ＴＷＨは、列線電位０１１幅をおさえ、
読み出し速度を上ける役目をしている。すなわち、電Ｉ
ｌｌ　ＶＢと接地点Ｖ。

との間に設けられ、インバータとして働くトランジスタ
Ｔｒ・＠Ｔｒｌ・の接続点の電位を、トランジスタ？ｒ
　＠　＠　Ｏｌ’　−）　Ｋ供給して導通制御し、電源
Ｖ・を列ｒ−））ランジスタの共通接続点（節点Ｎｓ　
　）Ｋ供給す為ようｋして成る。

ζ９ような構成によれけ、節点Ｎ１ｏ電位が下がると、
Ｆランジスタテｒ１・Ｏ導過紙抗紘大音くな抄、トラン
ジスタＴｒ　１１０　＃’　−）電位状上昇しトランＶ
スタＴＴ１＠０導過紙抗紘小さくなる・し九がって、節
点Ｎ、０電位が下がりすぎるのを防止でき、読み出し速
度を上は為ことがで龜る・ところで、ヒＯａ路において４％８Ｚ−に示した半導体
メモリ回路と同様に１メ４１）　４ｋＯ良否のテストを
行なうととがで自為。

第４図に示す回路は、メモリセルへＯ書會込み量を少な
くシ、かつ、読み出し速度を高めるために、差動Ｉ［−
にンスアンｌを用−て半導体メ毫りを構成したものであ
ゐ、すなわち、メ毫りセルから読み出された信号は、差
動ｍ−にンスアンプＲムの一方Ｏ入力端に供給される・
ヒの差動臘センスアン７’ｌＡ紘トランジスタＴｒｌｌ
〜Ｔｒｌ＠ｉｃよりて構成音れ、節点ム、Ｂｔ）電位差
により出力が決定される・節点ムの電位をＶＡ、節点１
の電位（比−電位発住囲路−のめ力）をＶ、とすれば、
ＶＡ　＞　Ｖｌ　ｔｋらけ出力はｒｌＪｌ（。

ＶＡ〈ｖ１＆らば出力はｒＯＪＫする・トランジスタｄ
（ＤＩ”−）電位なり、とすれば、節点１０電位社、浮
遊ｒ−）が中性状態、つま勧、書龜込みが行なわれてい
な−メ４９−にルが選択された時、行線電位がＶｍ　Ｋ
をり九時の節点Ａの電位と岡じになる。

ことで、ｖｌをｖｃの６割、ｚｔ　ｂ　Ｖｍｓａｏ、６
ＶｃＫなるようＫｌ、、Ｒ，を設定すれば選択された行
線線略Ｖｃになるため、書き込みの行なわれていな一メ
篭りセルを選択すると、ＶＡ＜Ｖ＋ｓとな艶、出力祉ｒ
ＯＪと１に為、書き込みが行なわれて−る／４９＊＃ｔ
ｉｌ択Ｌ＊場会は、ＶＡ＞　Ｖｍとｔｂ。

出力紘ｒｌＪＫする・次に１メ毫り−ｋｋのし１Ｖｈ値電圧が、何ｌル）にな
れ試書自込みが行なわれたと見るか計算する嗜メ毫リセ
ルＭｌｌ”’Ｍｌａｌｌは、Ｗと同勢のトランジスタの
ため、その電１１ａ（ｒ−）電圧−し自い値電圧Ｖ＊ｈ
）Ｋ比例する。ＶＡ＞Ｖｉとな為には、次式な構足すれ
げ良い・マＣ−マ！麓’＜　Ｔｈ　−Ｖｔ菖−−（１）ここで％
　Ｖｔｍ　：メ４リセにのし龜ｉ値電ＩＥＶ＊ｈＶｔＭ
弓トランジスタＭ、ＯＬ龜い値電圧ｔｋＶＢ　ｗｔｒ　Ｏ，＠　　　ＷｅとすればＶｅ　−Ｖｔ
ｍ　＜　０．１！　Ｖｃ　−ＶｙｇｅＶ？Ｍ　　＞　　
０．４　　Ｗｅ　＋　　Ｖｔｍ５　　　　−　（２）と
なり、ＶＣ−Ｉｓ、　５　Ｖ　ｅ　ＶｙＭ−冨１−　Ｉ
　Ｖとすれば、メモリセルＯし自い値電圧Ｖｔｋは、’
ｖ？菖〉３．７すなわち、ｓ、ｙｖ以上書自込すれれば
書龜込ｔれたものとして判断する。したがって、＠２図
および嬉３図に示し九回路と比較して、少ない書き込み
量で良いととがわかる。

＃ｆ５図は、嬉４図に示した回路を模式的に示したもの
で、ＣＶは比較電位発生回路ＶＭ（Ｄ）ランゾスタ―°
を制御する九めに、制御電位ｖ１を発生する回路である
。

第６図（１〜（・）はそれぞれ、上記ｖ１発生回路ＣＶ
Ｏ種ｋＯ例を示すもので、（１）図および０Ｉ）ＩＩは
ＶＣの一定の割合でｖｌを発生し、（−）図はＶｃより
一宏電位下がった値を発生する回路である。

上記（１）弐において、Ｖ、　Ｘ　Ｖ（、−α、とこで
α−２ＶとすればＷｅ　−Ｖ？Ｍ　＜　Ｖｃ−α−Ｖ’ｒＭｌｖｃ−Ｖｔ
ｋ＜ｖ’Ｃ−２−１，５Ｖ！麓〉３．５となる＠したがうて、とのｖ１発生回路においては、Ｖ
ｃＫ関係なく、メモリーｋｋのＶｔｋが３．５ｖを超え
れば書き込みが行なわれ九ヒとに＆ゐ。

すなわち、Ｖ冨発生回路として、第６図（＠）ｋ示す１
路を用いれば、メモリセルへの書き込み量が少なくても
良い・しかじ、第２図および第３ＩＱの回路で示した様
なテスト工１で社、メ篭り竜ルｏｌ否を判定できな−、
すなわち、メ毫すセルのし自い値電圧ｖｔｈが蛮化して
も３．５ｖ以上のメモリセルのしきい値電圧を保ってい
ればＶＣを蛮えても発見出来ず、不良なメ毫すを除去出
来ない・第６図（ａ）　、　Ｃｂ）　Ｋ示したｖ凰発生
回路においても同様なことがいえる・例えば、■！舅が５．５ｖの時、ｖｃをどの位０値にす
ればデータが反転すゐか計算する・り）式の不等号を逆
にしてｖｃを計算すれば良い・したがってＶｔｉ＜　　＜　　０．４　　Ｖｃ　　＋　　Ｖｔｍｍ
となる＊　Ｖｔｍｍ　５．５　Ｖ　＊　Ｖｔｍｕｅｌ、
　Ｓ　Ｖ　トｆｔＬｔｆ、５、５　（０，４Ｗｅ　＋　
１．５Ｖｃ＞ｔｏ、ｏ　　　、と＆る・すなわち、ＶｃをＩＯＶ以上にしなければデー
タを反転できないのζ０ような高い電圧を印加する。Ｆ
ｉｓｖ系で設計されている一路では正常に動作しないば
か抄でなく、トランジスタが破壊してしｔう危険がある
ため好ましくない・上述したように、第２図、第３８Ａに示した回路では、
メモリセルに書き込みを行なう場合には、充分書き込み
を行なう必要がＴｏ！＞、かｔｂ高いしきい値電圧ｖｔ
ｈ　Ｋ　ｔでメモリセルのしきい値を持うて行く必要が
ある・しかし、テスト工ｌｉにおいて電源を蜜えて不良
のメモリセルを発見できる。これに対し、第４図に示し
た牛導体メ彎り回路では、メモリセルの書き込み量は少
なくて４ＪＬかが、テストエ騙中に不良のメモリセルを
発見できない欠点がある。

この発明は、上記の様な事情を銖みてなされたもので、
その目的とするところは、メモリセルの書き込み量は少
なくても良く、かつ、テストエ鵬中に不良のメモリセル
を発見でき、信頼性の為い不揮発性牛導体メモリを提供
する仁とでＴｏゐ・以下、との発明の一実施例につｈて図画を参照して説明
する。

縞７図はそＯＶ１発生回路を示すｔので、テスト時に電
源ｖｃｔｆ＆えてもその出力ｖ１をほは一定とし、正規
の読み出し時において杜、テスト時よりも出力Ｖ、の電
位を上げるようにしたものである・すなわち、電源ＶＣ
とＶ、出力端とＯ関にディプレッジ、ン型トランジスタ
テｒ寓！を設け、そのｒ−）はＶ！出力端ＫＩＩＩ続さ
れる・さらに１こＯＶｍ出力端と接地点ｖ１とＯ関には
エンハンスメント臘トランジスタテｒａｍ〜Ｔｒａｍが
直列接続される。上記トランジスタＴｒ＠＠　Ｏ０’−
）には信号しτが供給され、トツンＶスタＴｒ寓ｌ〜Ｔ
ｒ＠＠Ｏダートはそれぞれのドレインに接続される・ま
九、ｖ１出力端と接地点ｖＩとや間にはエンハンスメン
ト置トランジスタｉｔＩ〜！ｒＩが直列接続され１．）
うｙｙｘ−？ｒＨｔ）？−）Ｋは信号Ｖ！が供給され、
トランジスタ？ｒＢ　ｅ　２１＠＠　Ｏｌ”−ト紘それ
ぞれＯドレイＭＫＩＩＩ続畜れて成る・ヒのような構成
に＄Ｍで、信号ＶＴはテスト時Ｋｒ１Ｊとし、正規の読
み出し時ＫｒＯ，ｊとする・信号〜１は上記信号ＶＴの
反転信号でテスト時ｒＯＪ、正規の読み出し時に「１」
とすＡｓ　Ｌ九がって、テスト時にはトランジスタ〒１
１がオン状態となり、トランジスタ〒１１がオフ状態と
なる。

正規の読み出し時にはトランジスタＴｒ■がオン状態、
トランジスタＴｒ■がオフ状態となる。このため、テス
ト時においてこの回路の出力電位ｖｌは、トランジスタ
テｒ１マのしきい値電圧ｖ！３１とトランジスタ？ｒＨ
のしきい値電圧ｖＴｌとの和、すなわち、ｒ　Ｖｍ　”
Ｖｔ５ｖ　＋Ｖｔｍ５　Ｊとなり１　正規の読み出し時
においては、出力電位ｖｌはトランジスタτｒｌｓ・Ｔ
Ｙ雪４　＊　ｔｒｓｓの各しきい値電圧Ｖ？ｌｌ　　ｓ
　　ｖｙ＊＊　　Ｉ　　Ｖ？寓１　　の和、　　ｒＶｍ
−Ｖｔｓ＋　　＋Ｖｙｍｓ＋Ｖｔ５ａＪとなる・このよ
うに出力電位Ｖ冨は、トランジスタＴｒｌ〜〒ｒａｍお
よび↑ｒｓｙ　、　ＴＴ、、　Ｏしきい値電圧忙ようて
決定され、電源ＶｃＫはほとんど依存しない。

以下、テスト時に電源ｖｃが何がルト以上であればデー
タが反転するか調べてみる６例えばｒ　ＶｙＢｌ　ｍ５
．！！　Ｖ　Ｊ　ｅ　ｒＴｈ＝Ｖｙｓｙ＋Ｖｖｓｓ”ｌ
Ｖ　Ｊ　。

ｒ　Ｖｔｗ＊龜１．　Ｂ　Ｖ　Ｊとして、上記（１）式
の不等号ヲ逆にしてそれぞれの数値を代入すると下式で
示される。

Ｖ（！−５，５）２−１．５したがって、　ｒ　Ｖｃ　）−’５．ＯＪとなり、電源
ＶＣが６．０ｖ以上でデータは反転する・例えばテスト
時Ｋｖ菖を２ｖとした場・合、Ｖ’ｒＭが７Ｖ、Ｖｃが
７．５ｖ以上でデータが反転したとする・そして、種々
の信頼性テストを行ない、そｏ　＠　Ｖｔ舅が６ＶＫ下
がっていればｖｃは６．５ｖ以上でデー、夕が反転すゐ
はずである曝したがうて、とのような構成によれば、テ
ストエＩＩにおいてメモリの不良を比較的低い電源電圧
ＶＣで発見できる・一方、正規の読み出し時において、
例えばｒ　ＶｔＭ−５，ＪＳ　Ｖ　Ｊ　ａ　ｒｖ＝！ｓ
ｖ　Ｊ　、　ｒ　ＶｔｍｅｍＬＳＶＪとすると、電源Ｍ
ｅ、は７ｖ以上でデータが反転する・ζこでｖｌが３Ｖ
Ｏ場会、メモリセルのし自い値電圧が何メルト以上あれ
ばデータが書き込まれ九と判断するか調べてみる。上記
（１）式にこの条件を代入すると下式のようＫｌ！にる
。

Ｖｃ　−Ｔｗｉｇ　＜　３−　Ｖｙｍ＋ＶＴＭ　＞　Ｖ
Ｃ−３＋　Ｖｙｇ＋上弐において、ｒ　Ｖｃｍ　５．５Ｖ　Ｊ　、　ｒ　ｖ
ｙＭｌｘ　１．５　Ｖ　Ｊとすれば、メモリセルのしき
い値電圧はＶｔ舅〉４となる・したがって、電源Ｖｃが
５．５ｖの時、メモリセルに４ｖ以上印加されれけ書き
込まれたものとして判断する。

上述したようにこのような構成によれば、第２図および
第３図に示した回路帆比べ少ない書き込み量で情報を書
き込むことができ、且つテスト時に電源電圧を変えると
とＫより不良なメモリセルを害鳥に発見できる。

第８図は、この発明の他の１ｖ施例を示すもので、上記
嬉７ｒＩＡのトランジスタＴｒ■〜Ｔｒ■およびＴＦｌ
Ｆ、↑ｒｌ＃のかわりにトランジスタ！ｒ１１〜ｔｒｓ
ｓを設けたものである・このトランジスタＴｒｙ―〜Ｔ
ｒｎ鯰、１１１図に示した構成のトランジスタの、制御
？”−ト１４と浮遊ゲートＪＪを短絡したものでああ。

このような構成によれば、トランジスタＴｒｙ＠〜ＴＴ
　＠　＠　ＯＬきい値電圧は、メモリセルのしきい値電
圧と一対一の対応を持つため％　ｒｖ、−ＶｌＨｅＪは
Ｐｌは一定となり、メモリセルのしきい値の変化Ｋｇｉ
存しなくなる・との場合、正規の読み出し時に用いるト
ランジスタテｒｌ〜Ｔｒｌｌ　ｔｉ、ａ常ノエンハンス
イント盟トランジスタを設けても良い。また、第７図お
よび第８図ＫＴｈ−て、各トランジスタの数は、必要と
する出方電位ＶｌＯ値によって設嚢すれば棗いのはもち
ろんである。

第９図は、さらｋこの発−の他の実施例を示すもので、
電１［ＶｃとＩＩ地点ｖＩと０ＩＩＫ　）ランジＪ　／
　？ｒ　＠　＠およびＴｒ魯４〜Ｔｒ■が直列接続され
る・上ｆｆｉ　）　９ンゾスタＴｒ１４　、？ｒ■はエ
ンハンスメント蓋で、そのｒ−）がそれぞれのドレイン
に接続されてｋｂ、）ランジスタ？ｒｓ＊ハｊ”イノレ
ッジ、ン一で七〇ｆｆ−）に信号ＶＴが供ａすれゐよう
ｋして成る・とのような構成ＫＴｐいて、テスト時に上記備考ＶＴを
ｒｌＪとすれば、トランジスタＴｒＨがオン状態となり
て導通抵抗が小さくなり、出力電位ｖｌは、トランジス
タｆＷ＠４　＊　ＴＴｓｓのしきい値電圧Ｖｔ５ａ　ｅ
　Ｖｙ■０和となゐｅ正規の読み出し時に信号Ｖ！をｒ
ＯＪとすれば、トランジスタテアｍ１１の導通抵抗が太
きく１す、出力電位ｖ１　　はテスト時より高−値に設
定できる・なお、との発−社上記奥施例に＠定されるものではなく
、種々変形して実施が可能であり、Ｖ、発生回路の出力
電位を正規の読み出し時とテスト時にそれぞれ所定の電
位に設定する回路であれば良い・以上説明したようにとのＩｌ＠によれば、テスト時と正
規の読み出し時に出力電位Ｖ凰を変化させることかで１
１１為ので、情報の書き込み量は少なくても良く、テス
ト時には電源ＶＣを変えて不嵐なメ篭りセルを見見でき
るので、信頼性の高い不揮＊＊牟導体メモリが得られる
。

【図面の簡単な説明】

第１図（１）〜←）はそれぞれ浮遊ｆｆ−）構造をした
ＭＯＩ　Ｉｔ電界効果トランジスタの断面構成図および
そのシンール図、特性図、第２図〜１１１４閣はそれぞ
れ従来の不揮発性半導体メモリを示す回路図、第５図は
よ記第４図ＯＨ路を模式化して示した図、第６図（−）
〜（・）はそれぞれ上記ｌＩ４ｇｏＶ１発生回路を示す
回路図、およびその蜜形例を示す回路図、第７図はヒの
発明の一実施例に係る不揮発性亭導体メ４１Ｊのｖ１発
生−酪を示す図、第８図、第９図はそれぞれζＯ１！明
の他ＯＩＩ施例を示す回路図である。Ｒ１〜ＢＩＢ・・・行線、８凰〜８１１−判御、麗■〜
−□・・・メモリセル、Ｌム−・差動！ｌｌ−にンスア
ン／、ｖＭ−・・比較電位発生回路・

Claims

【特許請求の範囲】

複数の行纏及び複数Ｏ列線で設定される各交差位置に対
応して配置されるメモリセルと、上記列線から一方の入
力信号が供給される差動蓋センスアンプと、この差動重
上ンスアンデの他方の入力信号を供給する比較電位発生
回路から成り、上記比較電位発生回路は上記メ４９−に
ルＫｌ！用されているトランジータと同等なトランジス
タを有し、このトランジスタのｒ−）電位を正規の動作
信号入力時に所定電位に設定する手段と、テスト信号入
力時に前記正規の動作信号入力時における電位より低い
所定電位に設定する手段とを備えることを特徴とする不
揮発性半導体メモり・　　　　　　　　□　　・