TW202009941A - 記憶體單元及記憶體系統 - Google Patents

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Abstract

記憶體單元包含第一反熔絲元件、第二反熔絲元件及選擇電路。第一反熔絲元件具有第一端、第二端及控制端，第一反熔絲元件的第二端處於浮接狀態，而第一反熔絲元件的控制端耦接於第一反熔絲控制線。第二反熔絲元件具有第一端、第二端及控制端，第二反熔絲元件的第一端耦接於第一反熔絲元件的第一端，第二反熔絲元件的第二端處於浮接狀態，而第二反熔絲元件的控制端耦接於第二反熔絲控制線。選擇電路耦接於第一反熔絲元件及第二反熔絲元件的第一端及源極線。選擇電路控制源極線至第一反熔絲元件及第二反熔絲元件的第一端的電性連接。

Description

記憶體單元及記憶體系統
本發明是有關於一種記憶體單元，特別是指一種具有二個反熔絲元件的記憶體單元。
在記憶體系統中，為了判讀出記憶體單元中所儲存的資料值，常會利用感測放大器來對記憶體單元所產生的資料電壓及參考電壓做比較。舉例來說，如果資料電壓高於參考電壓，感測放大器就可輸出高電壓的訊號以指出記憶體單元中所儲存的資料值為“0”。反之，如果資料電壓低於參考電壓，感測放大器就可輸出低電壓的訊號以指出記憶體單元中所儲存的資料值為“1”。感測放大器所輸出的訊號電壓可以儲存在閂鎖器中以便後續操作存取。
然而，由於製程中所產生的特性差異，不同感測放大器中的電晶體可能會具有不同的臨界電壓(threshold voltage)，也因此，要選擇出適當的參考電壓來判讀資料並不容易。也就是說，適用於判讀一個記憶體單元的參考電壓可能並不適合用於判讀另一個記憶體單元，因此可能會造成資料讀取時間被拉長及/或造成讀取結果錯誤。
本發明的一實施例提供一種記憶體單元，記憶體單元包含第一反熔絲元件、第二反熔絲元件及選擇電路。
第一反熔絲元件具有第一端、第二端及控制端，第一反熔絲元件的第二端處於浮接狀態，而第一反熔絲元件的控制端耦接於第一反熔絲控制線。第二反熔絲元件具有第一端、第二端及控制端，第二反熔絲元件的第一端耦接於第一反熔絲元件的第一端，第二反熔絲元件的第二端處於浮接狀態，而第二反熔絲元件的控制端耦接於第二反熔絲控制線。選擇電路耦接於第一反熔絲元件的第一端、第二反熔絲元件的第一端及源極線。選擇電路控制源極線至第一反熔絲元件的第一端及第二反熔絲元件的第一端的電性連接。
本發明的另一實施例提供一種記憶體系統。記憶體系統包含複數條第一反熔絲控制線、複數條第二反熔絲控制線、複數條源極線及複數個記憶體單元。
每一個記憶體單元包含第一反熔絲元件、第二反熔絲元件及選擇電路。第一反熔絲元件具有第一端、第二端及控制端，第一反熔絲元件的第二端處於浮接狀態，而第一反熔絲元件的控制端耦接於複數條第一反熔絲控制線中的對應第一反熔絲控制線。第二反熔絲元件具有第一端、第二端及控制端，第二反熔絲元件的第一端耦接於第一反熔絲元件的第一端，第二反熔絲元件的第二端處於浮接狀態，而第二反熔絲元件的控制端耦接於複數條第二反熔絲控制線中的對應第二反熔絲控制線。選擇電路耦接於第一反熔絲元件的第一端、第二反熔絲元件的第一端及複數條源極線中的第一源極線。選擇電路控制第一源極線至第一反熔絲元件的第一端及第二反熔絲元件的第一端的電性連接。
第1圖是本發明一實施例之記憶體系統10的示意圖。記憶體系統10包含第一反熔絲控制線AFA1至AFAN、第二反熔絲控制線AFB1至AFBN、源極線SL1至SLN、字元線WL1至WLM、隨閘控制線FL及記憶體單元100(1,1) 至100(M,N)，其中M及N為大於1的整數。
在第1圖中，記憶體單元100(1,1)至100(M,N)可以陣列的形式設置，並且可以耦接至相同的隨閘控制線FL。此外，設置在相同一列的記憶體單元可耦接至相同的字元線，而設置在相同一行的記憶體單元可耦接至相同的第一反熔絲控制線、相同的第二反熔絲控制線及相同的源極線。舉例來說，記憶體單元100(1,1)至100(1,N)可以耦接至字元線WL1，然而記憶體單元100(M,1)至100(M,N)可以耦接至字元線WLM。此外，記憶體單元100(1,1)至100(M,1)可耦接至第一反熔絲控制線AFA1、第二反熔絲控制線AFB1及源極線SL1，而記憶體單元100(1,N)至100(M,N)可耦接至第一反熔絲控制線AFAN、第二反熔絲控制線AFBN及源極線SLN。
在第1圖中，記憶體單元100(1,1)至100(M,N)可具有相同的結構，並且可以根據相同的原理操作。舉例來說，記憶體單元100(1,1)可包含第一反熔絲元件110、第二反熔絲元件120及選擇電路130。
第一反熔絲元件110具有第一端、第二端及控制端，第一反熔絲元件110的第二端處於浮接狀態，而第一反熔絲元件110的控制端耦接於第一反熔絲控制線AFA1。第二反熔絲元件120具有第一端、第二端及控制端，第二反熔絲元件120的第一端耦接於第一反熔絲元件110的第一端，第二反熔絲元件120的第二端處於浮接狀態，而第二反熔絲元件120的控制端耦接於第二反熔絲控制線AFB1。在有些實施例中，如第1圖所示，第一反熔絲元件110及第二反熔絲元件120可以是透過電晶體來實作的反熔絲變容。
選擇電路130耦接於第一反熔絲元件110的第一端、第二反熔絲元件120的第一端以及源極線SL1。選擇電路130可以控制源極線SL1到第一反熔絲元件110的第一端及第二反熔絲元件120的第一端的電性連接。
舉例來說，選擇電路130可包含選擇電晶體132及隨閘電晶體134。選擇電晶體132具有第一端、第二端及控制端，選擇電晶體132的第一端可耦接於源極線SL1，而選擇電晶體132的控制端可耦接於字元線WL1。隨閘電晶體134具有第一端、第二端及控制端，隨閘電晶體134的第一端耦接於選擇電晶體132的第二端，隨閘電晶體134的第二端耦接於第一反熔絲元件110的第一端及第二反熔絲元件120的第一端，而隨閘電晶體134的控制端可耦接於隨閘控制線FL。
在有些實施例中，記憶體單元100(1,1)可以寫入兩種不同類型的資料。此外，在對記憶體單元100(1,1)執行寫入操作以寫入任一種資料時，第一反熔絲元件110及第二反熔絲元件120都會被施予相異的電壓，以寫入相互補的資料。如此一來，在對記憶體單元100(1,1)進行讀取操作時，第一反熔絲元件110及第二反熔絲元件120就會產生相異的電壓，因此感測放大器就可以比較兩個電壓的差異，而無須另外與參考電壓相比較，如此一來，就能夠提升讀取操作的準確性並且減少讀取操作所需的時間。
第2圖是對記憶體單元100(1,1)進行寫入操作以寫入第一種資料時，記憶體單元100(1,1)、100(1,2)、100(2,1)及100(2,2)所接收到的電壓示意圖。在第2圖中，第一種資料可以例如但不限於為“0”，並且可以透過將第一反熔絲元件110擊穿而使第二反熔絲元件120未被擊穿來表示。
在此情況下，在寫入第一種資料的寫入操作中，第一反熔絲控制線AFA1可以處在電壓VPP，第二反熔絲控制線AFB1可以處在電壓VFL，字元線WL1可以處在電壓VWL，而源極線SL1可處在電壓V0。在有些實施例中，電壓VPP可大於電壓VFL，電壓VFL可大於電壓VWL，而電壓VWL可大於電壓V0。舉例來說，電壓VPP可為5V至6V，電壓VFL可為2V，電壓VWL可為1.4V，而電壓V0可為0V。
因此，在第2圖的寫入操作中，記憶體單元100(1,1)中的選擇電晶體132及隨閘電晶體134將會被導通，而反熔絲元件110及120的第一端將會通過選擇電晶體132及隨閘電晶體134接收到電壓V0。在此情況下，由於第一反熔絲控制線AFA1是在電壓VPP，因此第一反熔絲元件110的第一端及控制端之間的巨大電壓差會將第一反熔絲元件110擊穿。然而，由於第二反熔絲控制線AFB1是在電壓VFL，且電壓VFL小於電壓VPP，因此第二反熔絲元件120的第一端及控制端之間的電壓差並未大到足以將第二反熔絲元件120擊穿。因此，在第一種資料的寫入操作完成後，第一反熔絲元件110將會被擊穿，而第二反熔絲元件120則不會被擊穿。
第3圖是對記憶體單元100(1,1)進行寫入操作以寫入第二種資料時，記憶體單元100(1,1)、100(1,2)、100(2,1)及100(2,2)所接收到的電壓示意圖。在第3圖中，第一種資料可以例如但不限於為“1”，並且可以透過將第二反熔絲元件120擊穿而使第一反熔絲元件110未被擊穿來表示。
在此情況下，第3圖的寫入操作可與第2圖的寫入操作相似。然而，第二反熔絲控制線AFB1可處在電壓VPP，而第一反熔絲控制線AFA1則可處在電壓VFL。如此一來，第一反熔絲元件110將不會被擊穿，而第二反熔絲元件120則會被擊穿，因此第一反熔絲元件110及第二反熔絲元件120的狀態就可以用來表示第二種資料。
此外，在第2圖及第3圖中，記憶體單元100(1,2)、100(2,1)及100(2,2)不應該在記憶體單元100(1,1)的寫入操作中被寫入。因此，在第2圖及第3圖中，在記憶體單元100(1,1)的寫入操作中，耦接至記憶體單元100(2,1)的字元線WL2可處於電壓V0，而耦接至記憶體單元100(1,2)的源極線SL2則可處在電壓VWL。
在此情況下，記憶體單元100(2,1)中的選擇電晶體132會被截止，因此記憶體單元100(2,1)中的反熔絲元件110及120都不會被擊穿。再者，在第2圖及第3圖中，反熔絲控制線AFA2及AFB2也可出在電壓V0，以進一步確保記憶體單元100(2,1)中的反熔絲元件110及120不會在記憶體單元100(1,1)的寫入操作中被擊穿。
此外，由於源極線SL2可處在電壓VWL，因此記憶體單元100(1,2)中的選擇電晶體132會被截止，使得記憶體單元100(1,2)中的反熔絲元件110及120不會經由選擇電晶體132及隨閘電晶體134而接收到低電壓，因此記憶體單元100(1,2)中的反熔絲元件110及120都不會被擊穿。相似地，記憶體單元100(2,2)中的反熔絲元件110及120也不會在記憶體單元100(1,1)的寫入操作中被擊穿。
如此一來，在第2圖及第3圖中，記憶體單元100(1,1)的寫入操作中，記憶體單元100(1,2)、100(2,1)及100(2,2)就可以被保護而不被寫入。
第4圖是對記憶體單元100(1,1)進行讀取操作時，記憶體單元100(1,1)所接收到的電壓示意圖。在記憶體單元100(1,1)的讀取操作期間，第一反熔絲控制線AFA1及第二反熔絲控制線AFB1會先被預充電至電壓VAF。在第一反熔絲控制線AFA1及第二反熔絲控制線AFB1被預充電至電壓VAF之後，預充電的程序便會停止，而第一反熔絲控制線AFA1及第二反熔絲控制線AFB1則會處於浮接狀態。此外，隨閘控制線FL及字元線WL1會在電壓VDD，而源極線SL1會在電壓V0。在有些實施例中，電壓VAF會大於電壓VDD，而電壓VDD會大於電壓V0。舉例來說，電壓VAF可以是1.3V，電壓VDD可以是0.9V，而電壓V0可以是0V。
在第4圖中，如果第一反熔絲元件110已例如在第2圖所示的寫入操作中被擊穿，則將產生自第一反熔絲控制線AFA1流至源極線SL1的放電電流ID 。因此，第一反熔絲控制線AFA1的電壓將會被拉低。然而，由於第二反熔絲元件120並未被擊穿，因此第二反熔絲元件120上不會產生放電電流，使得第二反熔絲控制線AFB1保持在電壓VAF。
在另一實施例中，如果第一反熔絲元件110未被擊穿，而第二反熔絲元件120已例如在第3圖所示的寫入操作中被擊穿，則第二反熔絲元件120中將形成放電路徑，使得第二反熔絲控制線AFB1的電壓被下拉。
如此一來，透過感測第一反熔絲控制線AFA1及第二反熔絲控制線AFB1的電壓差異，就可以讀取出記憶體單元100(1,1)所儲存的資料。由於資料的讀取是根據第一反熔絲控制線AFA1及第二反熔絲控制線AFB1之間的差動電壓來判斷，因此可以提升讀取的速度。此外，由於在讀取過程中無需使用到參考電壓或參考電流，因此也可以提升讀取的準確度。
第5圖是本發明一實施例的讀取控制電路102的示意圖。讀取控制電路102可以應用在記憶體系統10中來感測第一反熔絲控制線AFA1及第二反熔絲控制線AFB1的電壓差異，以判讀記憶體單元100(1,1)至100(M,1)所儲存的資料。
讀取控制電路102包含預充電控制電路104、感測輔助電路106及差動感測放大器108。
在第5圖中，預充電控制電路104可以耦接至第一反熔絲控制線AFA1及第二反熔絲控制線AFB1。預充電控制電路104可以在讀取操作期間將第一反熔絲控制線AFA1及第二反熔絲控制線AFB1預充電至電壓VAF。
感測輔助電路106可耦接至第一反熔絲控制線AFA1及第二反熔絲控制線AFB1。在讀取操作期間，感測輔助電路106有助於提升第一反熔絲控制線AFA1及第二反熔絲控制線AFB1之間的電壓差異，以縮短讀取感測時間。
差動感測放大器108可以耦接至第一反熔絲控制線AFA1及第二反熔絲控制線AFB1。差動感測放大器108可以透過比較第一反熔絲控制線AFA1及第二反熔絲控制線AFB1上的電壓差異來產生資料訊號SIGDATA 。
預充電控制電路104包含電晶體M1、M2及M3。電晶體M1具有第一端、第二端及控制端，電晶體M1的第一端可接收電壓VAF，電晶體M1的第二端可耦接於第一反熔絲控制線AFA1，而電晶體M1的控制端可接收控制訊號SIGctrl1 。電晶體M2具有第一端、第二端及控制端，電晶體M2的第一端可接收電壓VAF，電晶體M2的第二端可耦接於第二反熔絲控制線AFB1，而電晶體M2的控制端可耦接於電晶體M1的控制端。電晶體M3具有第一端、第二端及控制端，電晶體M3的第一端可耦接於第一反熔絲控制線AFA1，電晶體M3的第二端可耦接於第二反熔絲控制線AFB1，而電晶體M3的控制端可耦接於電晶體M1的控制端。
在讀取操作期間，控制訊號SIGctrl1 可以將電晶體M1、M2及M3導通。電晶體M1及M2可將第一反熔絲控制線AFA1及第二反熔絲控制線AFB1的電壓提升至電壓VAF，而電晶體M3則可以使第一反熔絲控制線AFA1及第二反熔絲控制線AFB1的電壓趨於平衡。在第一反熔絲控制線AFA1及第二反熔絲控制線AFB1完成預充電之後，控制訊號SIGctrl1 便可將電晶體M1、M2及M3截止。
感測輔助電路106包含電晶體M4及M5。電晶體M4具有第一端、第二端及控制端，電晶體M4的第一端可接收電壓VAF，電晶體M4的第二端可耦接於第一反熔絲控制線AFA1，而電晶體M4的控制端可耦接於第二反熔絲控制線AFB1。電晶體M5具有第一端、第二端及控制端，電晶體M5的第一端可接收電壓VAF，電晶體M5的第二端可耦接於第二反熔絲控制線AFB1，而電晶體M5的控制端可耦接於第一反熔絲控制線AFA1。
在讀取操作的預充電程序完成後，感測輔助電路106可以擴大第一反熔絲控制線AFA1及第二反熔絲控制線AFB1之間的電壓差異。舉例來說，如果第一反熔絲控制線AFA1的電壓被記憶體單元100(1,1)中流經第一反熔絲元件110、選擇電晶體132及隨閘電晶體134的放電電流拉低，則電晶體M5會被導通，使得第二反熔絲控制線AFB1的電壓維持在電壓VAF。因此第一反熔絲控制線AFA1及第二反熔絲控制線AFB1之間的電壓差異就會被較快速地拉大，進而縮短差動感測放大器108讀取資料所需的時間。
在第5圖中，讀取控制電路102還可包含電晶體M6及M7。電晶體M6及M7可以根據控制訊號SIGctrl2 來控制第一反熔絲控制線AFA1及差動感測放大器108之間的電性連接以及第二反熔絲控制線AFB1及差動感測放大器108之間的電性連接。電晶體M6及M7有助於減輕第一反熔絲控制線AFA1及第二反熔絲控制線AFB1至差動感測放大器108的輸入端的負載。
在第5圖中，讀取控制電路102可以透過控制字元線WL1至WLM來個別讀取對應記憶體單元100(1,1)至100(M,1)所儲存的資料。此外，在有些實施例中，記憶體系統10還可包含耦接於第一反熔絲控制線AFA1至AFAN及第二反熔絲控制線AFB1至AFBN的讀取解碼器，使得讀取控制電路102還可進一步對位在相異行的記憶體單元進行讀取操作。然而，在有些實施例中，記憶體系統10也可包含N個讀取控制電路20以一次讀取位在相同一列中相異行記憶體單元的資料，而無需使用讀取解碼器。
此外，在第1圖中，選取電路130可包含隨閘電晶體134來紓解反熔絲元件110及120所接收到的高壓，進而保護選擇電晶體132受到損害。然而，在有些實施例中，如果選擇電晶體132能夠耐受高壓，則也可省略隨閘電晶體134。
第6圖是本發明另一實施例之記憶體系統20的示意圖。記憶體系統10及記憶體系統20具有相似的結構，並且可以根據相似的原理操作。然而，記憶體單元200(1,1)至200(M,N)中的選擇電路230可僅包含選擇電晶體232。在此情況下，仍然可以透過對應的字元線WL1來選取對應的記憶體單元200(1,1)至200(M,N)，且第2圖至第4圖中，可將其中隨閘電晶體134及隨閘控制線FL所接收到的電壓忽略，則其中所示寫入操作及讀取操作所使用的電壓仍可應用在記憶體單元200(1,1)至200(M,N)。
綜上所述，本發明的實施例提供的記憶體單元和記憶體系統可以透過兩個反熔絲元件來儲存資料，因此無需利用參考電壓或參考電流，就能夠利用差動的方式來讀取資料。因此，可以提高讀取操作的準確度，也可以減少讀取操作所需時間。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10、20‧‧‧記憶體系統 100(1,1)至100(M,N)、200(1,1)至200(M,N)‧‧‧記憶體單元 AFA1至AFAN‧‧‧第一反熔絲控制線 AFB1至AFBN‧‧‧第二反熔絲控制線 FL‧‧‧隨閘控制線 WL1至WLM‧‧‧字元線 SL1至SLN‧‧‧源極線 110‧‧‧第一反熔絲元件 120‧‧‧第二反熔絲元件 130、230‧‧‧選擇電路 132、232‧‧‧選擇電晶體 134‧‧‧隨閘電晶體 VPP、VFL、VWL、V0、VAF、VDD‧‧‧電壓 ID‧‧‧放電電流 102‧‧‧讀取控制電路 104‧‧‧預充電控制電路 106‧‧‧感測輔助電路 108‧‧‧差動感測放大器 M1至M7‧‧‧電晶體 SIGctrl1、SIGctrl2‧‧‧控制訊號 SIGDATA‧‧‧資料訊號
第1圖是本發明一實施例之記憶體系統的示意圖。 第2圖是進行寫入操作以寫入第一種資料時，記憶體單元所接收到的電壓示意圖。 第3圖是進行寫入操作以寫入第二種資料時，記憶體單元所接收到的電壓示意圖。 第4圖是進行讀取操作時，記憶體單元所接收到的電壓示意圖。 第5圖是本發明一實施例的讀取控制電路的示意圖。 第6圖是本發明另一實施例之記憶體系統的示意圖。
10‧‧‧記憶體系統
100(1,1)至100(M,N)‧‧‧記憶體單元
AFA1至AFAN‧‧‧第一反熔絲控制線
AFB1至AFBN‧‧‧第二反熔絲控制線
FL‧‧‧隨閘控制線
WL1至WLM‧‧‧字元線
SL1至SLN‧‧‧源極線
110‧‧‧第一反熔絲元件
120‧‧‧第二反熔絲元件
130‧‧‧選擇電路
132‧‧‧選擇電晶體
134‧‧‧隨閘電晶體

Claims (23)

  1. 一種記憶體單元，包含： 一第一反熔絲元件，具有一第一端，一第二端處於浮接狀態，及一控制端耦接於一第一反熔絲控制線； 一第二反熔絲元件，具有一第一端耦接於該第一反熔絲元件之該第一端，一第二端處於浮接狀態，及一控制端耦接於一第二反熔絲控制線；及 一選擇電路，耦接於該第一反熔絲元件的該第一端、該第二反熔絲元件的該第一端及一源極線，且該選擇電路用以控制該源極線至該第一反熔絲元件的該第一端及該第二反熔絲元件的該第一端的一電性連接。
  2. 如請求項1所述之記憶體單元，其中該選擇電路包含： 一選擇電晶體，具有一第一端耦接於該源極線，一第二端，及一控制端耦接於一字元線；及 一隨閘電晶體，具有一第一端耦接於該選擇電晶體的該第二端，一第二端耦接於該第一反熔絲元件的該第一端及該第二反熔絲元件的該第一端，及一控制端耦接於一隨閘控制線。
  3. 如請求項2所述之記憶體單元，其中在對該記憶體單元寫入一第一種資料的一寫入操作期間： 該第一反熔絲控制線是處在一第一電壓； 該第二反熔絲控制線是處在一第二電壓； 該隨閘控制線是處在該第二電壓； 該字元線是處在一第三電壓； 該源極線是處在一第四電壓；及 該第一反熔絲元件被擊穿； 其中該第一電壓大於該第二電壓，該第二電壓大於該第三電壓，及該第三電壓大於該第四電壓。
  4. 如請求項2所述之記憶體單元，其中在對該記憶體單元寫入一第二種資料的一寫入操作期間： 該第二反熔絲控制線是處在一第一電壓； 該第一反熔絲控制線是處在一第二電壓； 該隨閘控制線是處在該第二電壓； 該字元線是處在一第三電壓； 該源極線是處在一第四電壓；及 該第二反熔絲元件被擊穿； 其中該第一電壓大於該第二電壓，該第二電壓大於該第三電壓，及該第三電壓大於該第四電壓。
  5. 如請求項2所述之記憶體單元，其中在該記憶體單元的一讀取操作期間： 該第一反熔絲控制線及該第二反熔絲控制線是預充電至一第五電壓； 該隨閘控制線及該字元線是處在一第六電壓； 該源極線是處在一第四電壓；及 該第一反熔絲控制線及該第二反熔絲控制線在預充電至該第五電壓之後變為浮接狀態； 其中該第五電壓大於該第六電壓，該第六電壓大於該第四電壓。
  6. 如請求項1所述之記憶體單元，其中該選擇電路包含： 一選擇電晶體，具有一第一端耦接於該源極線，一第二端耦接於該第一反熔絲元件的該第一端及該第二反熔絲元件的該第一端，及一控制端耦接於一字元線。
  7. 如請求項6所述之記憶體單元，其中在對該記憶體單元寫入一第一種資料的一寫入操作期間： 該第一反熔絲控制線是處在一第一電壓； 該第二反熔絲控制線是處在一第二電壓； 該字元線是處在一第三電壓； 該源極線是處在一第四電壓；及 該第一反熔絲元件被擊穿； 其中該第一電壓大於該第二電壓，該第二電壓大於該第三電壓，及該第三電壓大於該第四電壓。
  8. 如請求項6所述之記憶體單元，其中在對該記憶體單元寫入一第二種資料的一寫入操作期間： 該第二反熔絲控制線是處在一第一電壓； 該第一反熔絲控制線是處在一第二電壓； 該字元線是處在一第三電壓； 該源極線是處在一第四電壓；及 該第二反熔絲元件被擊穿； 其中該第一電壓大於該第二電壓，該第二電壓大於該第三電壓，及該第三電壓大於該第四電壓。
  9. 如請求項6所述之記憶體單元，其中在該記憶體單元的一讀取操作期間： 該第一反熔絲控制線及該第二反熔絲控制線是預充電至一第五電壓； 該字元線是處在一第六電壓； 該源極線是處在一第四電壓；及 該第一反熔絲控制線及該第二反熔絲控制線在預充電至該第五電壓之後變為浮接狀態； 其中該第五電壓大於該第六電壓，該第六電壓大於該第四電壓。
  10. 一種記憶體系統，包含： 複數條第一反熔絲控制線； 複數條第二反熔絲控制線； 複數條源極線；及 複數個記憶體單元，每一個記憶體單元包含： 一第一反熔絲元件，具有一第一端，一第二端處於浮接狀態，及一控制端耦接於該些第一反熔絲控制線中的一對應第一反熔絲控制線； 一第二反熔絲元件，具有一第一端耦接於該第一反熔絲元件之該第一端，一第二端處於浮接狀態，及一控制端耦接於該些第二反熔絲控制線中的一對應第二反熔絲控制線；及 一選擇電路，耦接於該第一反熔絲元件的該第一端、該第二反熔絲元件的該第一端及該些源極線中的一第一源極線，且該選擇電路用以控制該第一源極線至該第一反熔絲元件的該第一端及該第二反熔絲元件的該第一端的一電性連接。
  11. 如請求項10所述之記憶體系統，另包含： 複數條字元線；及 一隨閘控制線； 其中該選擇電路包含： 一選擇電晶體，具有一第一端耦接於該第一源極線，一第二端，及一控制端耦接於該些字元線中的一第一字元線；及 一隨閘電晶體，具有一第一端耦接於該選擇電晶體的該第二端，一第二端耦接於該第一反熔絲元件的該第一端及該第二反熔絲元件的該第一端，及一控制端耦接於該隨閘控制線。
  12. 如請求項11所述之記憶體系統，其中在對該第一記憶體單元寫入一第一種資料的一寫入操作期間： 該對應第一反熔絲控制線是處在一第一電壓； 該對應第二反熔絲控制線是處在一第二電壓； 該隨閘控制線是處在該第二電壓； 該第一字元線是處在一第三電壓； 該第一源極線是處在一第四電壓；及 該第一反熔絲元件被擊穿； 其中該第一電壓大於該第二電壓，該第二電壓大於該第三電壓，及該第三電壓大於該第四電壓。
  13. 如請求項12所述之記憶體系統，其中在該寫入操作期間： 耦接至該些記憶體單元中的一第二記憶體單元的一第二字元線是處在該第四電壓；及 耦接至該些記憶體單元中的一第三記憶體單元的一第二源極線是處在該第三電壓； 其中該第二記憶體單元耦接至該第一源極線，及該第三記憶體單元耦接至該第一字元線。
  14. 如請求項11所述之記憶體系統，其中在對該第一記憶體單元寫入一第二種資料的一寫入操作期間： 該對應第二反熔絲控制線是處在一第一電壓； 該對應第一反熔絲控制線是處在一第二電壓； 該隨閘控制線是處在該第二電壓； 該第一字元線是處在一第三電壓； 該第一源極線是處在一第四電壓；及 該第二反熔絲元件被擊穿； 其中該第一電壓大於該第二電壓，該第二電壓大於該第三電壓，及該第三電壓大於該第四電壓。
  15. 如請求項11所述之記憶體系統，其中在該第一記憶體單元的一讀取操作期間： 該對應第一反熔絲控制線及該對應第二反熔絲控制線是預充電至一第五電壓； 該隨閘控制線及該第一字元線是處在一第六電壓； 該第一源極線是處在一第四電壓；及 該對應第一反熔絲控制線及該對應第二反熔絲控制線在預充電至該第五電壓之後變為浮接狀態； 其中該第五電壓大於該第六電壓，該第六電壓大於該第四電壓。
  16. 如請求項10所述之記憶體系統，另包含： 複數條字元線； 其中該選擇電路包含： 一選擇電晶體，具有一第一端耦接於該第一源極線，一第二端耦接於該第一反熔絲元件的該第一端及該第二反熔絲元件的該第一端，及一控制端耦接於該些字元線中的一第一字元線。
  17. 如請求項16所述之記憶體系統，其中在對該第一記憶體單元寫入一第一種資料的一寫入操作期間： 該對應第一反熔絲控制線是處在一第一電壓； 該對應第二反熔絲控制線是處在一第二電壓； 該第一字元線是處在一第三電壓； 該第一源極線是處在一第四電壓；及 該第一反熔絲元件被擊穿； 其中該第一電壓大於該第二電壓，該第二電壓大於該第三電壓，及該第三電壓大於該第四電壓。
  18. 如請求項17所述之記憶體系統，其中在該第一記憶體單元的該寫入操作期間： 耦接至該些記憶體單元中的一第二記憶體單元的一第二字元線是處在該第四電壓；及 耦接至該些記憶體單元中的一第三記憶體單元的一第二源極線是處在該第三電壓； 其中該第二記憶體單元耦接至該第一源極線，及該第三記憶體單元耦接至該第一字元線。
  19. 如請求項16所述之記憶體系統，其中在對該第一記憶體單元寫入一第二種資料的一寫入操作期間： 該對應第二反熔絲控制線是處在一第一電壓； 該對應第一反熔絲控制線是處在一第二電壓； 該第一字元線是處在一第三電壓； 該第一源極線是處在一第四電壓；及 該第二反熔絲元件被擊穿； 其中該第一電壓大於該第二電壓，該第二電壓大於該第三電壓，及該第三電壓大於該第四電壓。
  20. 如請求項16所述之記憶體系統，其中在該第一記憶體單元的一讀取操作期間： 該對應第一反熔絲控制線及該對應第二反熔絲控制線是預充電至一第五電壓； 該第一字元線是處在一第六電壓； 該第一源極線是處在一第四電壓；及 該對應第一反熔絲控制線及該對應第二反熔絲控制線在預充電至該第五電壓之後變為浮接狀態； 其中該第五電壓大於該第六電壓，該第六電壓大於該第四電壓。
  21. 如請求項20所述之記憶體系統，另包含一讀取控制電路，包含： 一預充電控制電路，耦接於該對應第一反熔絲控制線及該對應第二反熔絲控制線，用以在該第一記憶體單元的該讀取操作期間，將該對應第一反熔絲控制線及該對應第二反熔絲控制線預充電至該第五電壓； 一感測輔助電路，耦接於該對應第一反熔絲控制線及該對應第二反熔絲控制線，用以在該第一記憶體單元的該讀取操作期間，強化該對應第一反熔絲控制線及該對應第二反熔絲控制線之間的電壓差異；及 一差動感測放大器，耦接於該對應第一反熔絲控制線及該對應第二反熔絲控制線，用以透過比較該對應第一反熔絲控制線的電壓及該對應第二反熔絲控制線的電壓以產生一讀取訊號。
  22. 如請求項21所述之記憶體系統，其中該預充電控制電路包含： 一第一電晶體，具有一第一端用以接收該第五電壓，一第二端耦接於該對應第一反熔絲控制線，及一控制端用以接收一控制訊號； 一第二電晶體，具有一第一端用以接收該第五電壓，一第二端耦接於該對應第二反熔絲控制線，及一控制端耦接於該第一電晶體的該控制端；及 一第三電晶體，具有一第一端耦接於該對應第一反熔絲控制線，一第二端耦接於該對應第二反熔絲控制線，及一控制端耦接於該第一電晶體的該控制端。
  23. 如請求項21所述之記憶體系統，其中該感測輔助電路包含： 一第四電晶體，具有一第一端用以接收該第五電壓，一第二端耦接於該對應第一反熔絲控制線，及一控制端耦接於該對應第二反熔絲控制線；及 一第五電晶體，具有一第一端用以接收該第五電壓，一第二端耦接於該對應第二反熔絲控制線，及一控制端耦接於該對應第一反熔絲控制線。
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