KR101901664B1 - 멀티 리딩 모드를 갖는 퓨즈 데이터 리딩 회로 - Google Patents

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Abstract

본 발명은 퓨즈 데이터 리딩 회로에 관한 것으로서, 퓨즈 데이터를 멀티 리딩 모드로 리딩하는 퓨즈 데이터 리딩 회로에 관한 것이다. 본 발명에서는, 퓨즈 데이터를 저장하는 다수의 퓨즈 셀을 구비하는 퓨즈 어레이; 퓨즈 어레이의 퓨즈 셀에 저장된 퓨즈 데이터를 센싱하기 위한 센싱부; 퓨즈 셀에 저장된 퓨즈 데이터를 리딩하는 동작을 제어하는 제어부를 포함하고, 제어부는 퓨즈 데이터 리딩 동작 시에 동작 구간에 따라 퓨즈데이터를 센싱하기 위한 센싱 조건을 서로 다르게 설정하여 퓨즈 데이터를 리딩하도록 제어하는 퓨즈 데이터 리딩 회로가 제공된다.

Description

멀티 리딩 모드를 갖는 퓨즈 데이터 리딩 회로{Fuse data reading circuit with multiple reading modes}
본 발명은 퓨즈 데이터 리딩 회로에 관한 것으로서, 퓨즈 데이터를 멀티 리딩 모드로 리딩하는 퓨즈 데이터 리딩 회로에 관한 것이다.
반도체 메모리 장치에 많은 용량의 메모리 셀이 집적됨에 따라, 반도체 메모리 장치의 동작 환경을 설정하기 위하여 기 설정되어 저장되는 정보들의 양 또한 증가한다. 반도체 메모리 장치의 동작 환경을 설정하기 위한 다양한 정보들을 저장하기 위하여 퓨즈(fuse) 회로를 채용한 기술이 일반적으로 이용되고 있다.
이러한 퓨즈 회로에는 결함있는 메모리 셀에 대한 리던던시(Redundancy) 정보, 반도체 메모리 장치의 DC 레벨 트리밍(trimming) 정보, MRS(Mode Register Set)정보 등이 저장된다.
상기 퓨즈 회로로서, 레이저 조사에 의해 그 연결이 제어되는 레이저 퓨즈, 전기적 신호에 의해 그 연결이 제어되는 전기적 퓨즈가 이용되거나, 고 저항 상태에서 저 저항 상태로 변환시키는 안티 퓨즈(Anti-fuse) 회로 등이 이용될 수 있다.
퓨즈 회로의 리딩(reading) 동작은 파워 업 단계에서 수행될 수 있다. 반도체 메모리 장치에 외부 전압을 인가하면, 외부 전압에 반응하여 반도체 메모리 장치를 구동하는 파워 업 신호가 발생하고, 이 파워 업 신호에 동기화된 클럭 신호의 발생과 동시에 퓨즈 회로의 리딩 동작이 활성화된다.
이때, 리딩 동작이 활성화된 후 반도체 메모리 장치의 DC회로들의 출력 전압은 불안정한 상태일 수 있고, DC회로들의 출력 전압이 안정화되는데 일정한 시간이 필요하다.
이와 같이 서로 다른 동작 환경을 갖는 리딩 구간에서 퓨즈 회로의 리딩 동작이 동일한 센싱 조건(센싱 전압, 클럭 주파수 등)하에서 수행될 경우, 안정한 구간에서는 충분한 센싱 감도를 제공할 수 있으나 불안정한 구간에서는 센싱 감도가 충분하지 않아 퓨즈 데이터의 리딩 에러를 발생시킬 수 있으며, 이는 반도체 메모리 장치의 동작 에러를 유발할 수 있다.
본 발명의 목적은 서로 다른 동작 환경에서 서로 다른 센싱 조건으로 퓨즈 데이터를 리딩하는 퓨즈 데이터 리딩 회로를 제공함에 있다.
본 발명의 다른 목적은, 서로 다른 동작 환경에서 서로 다른 센싱 조건으로 퓨즈 데이터를 리딩하는 방법을 제공함에 있다.
본 발명의 하나의 실시 형태에 따른 퓨즈 데이터 리딩 회로는, 퓨즈 데이터를 저장하는 다수의 퓨즈 셀을 구비하는 퓨즈 어레이; 상기 퓨즈 어레이의 퓨즈 셀에 저장된 퓨즈 데이터를 센싱하기 위한 센싱부; 상기 퓨즈 셀에 저장된 퓨즈 데이터를 리딩하는 동작을 제어하는 제어부를 포함하고, 상기 제어부는 퓨즈 데이터 리딩 동작 시에 동작 구간에 따라 상기 퓨즈데이터를 센싱하기 위한 센싱 조건을 서로 다르게 설정하여 상기 퓨즈 데이터를 리딩하도록 제어할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 동작 구간은, 퓨즈 데이터 리딩 동작이 활성화된 직후의 과도기와시간적으로 과도기 이후인 안정기를 포함하고, 상기 센싱 조건은, 상기 과도기에서의 퓨즈 데이터를 센싱하기 위한 센싱 감도가 상기 안정기에서의 퓨즈 데이터를 센싱하기 위한 센싱 감도보다 더 높을 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 안정기는, 상기 퓨즈 데이터를 리딩하는데 이용되는 클럭 신호가 생성된 이후 소정 개수의 클럭이 발생한 시점 또는 상기 클럭 신호가 생성된 이후 소정 시간이 경과한 시점 또는 외부 전압의 인가 후 장치의 내부 전압이 목표 전압에 달성한 시점부터 시작될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제어부는, 상기 과도기에서의 상기 퓨즈 셀에 인가되는 센싱 전압이 상기 안정기에서의 상기 퓨즈 셀에 인가되는 센싱 전압보다 높도록 제어할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제어부는, 상기 과도기에서의 상기 센싱부의 센스 앰프에 인가되는 기준 전압이 상기 안정기에서의 상기 센싱부의 센스 앰프에 인가되는 기준 전압보다 낮도록 제어할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제어부는, 상기 과도기에서의 상기 센싱부의 센스 앰프 회로의 센싱 전류원의 센싱 전류가 상기 안정기에서의 상기 센싱부의 센스 앰프 회로의 센싱 전류원의 센싱 전류보다 작도록 제어할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제어부는, 상기 퓨즈 데이터를 리딩하는데 이용되는 클럭 신호의 주파수를 제어하고, 상기 과도기에서의 상기 클럭 신호의 주파수가 상기 안정기에서의 상기 클럭 신호의 주파수보다 작도록 제어할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 퓨즈 셀의 퓨즈는 안티 퓨즈일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 퓨즈 어레이는, 다수의 로우와 다수의 칼럼을 갖는 형태이고, 로우와 칼럼의 교차 지점에 상기 퓨즈 셀이 배치되고, 각 로우에는 상기 퓨즈 셀의 퓨즈의 일단에 연결되는 워드 리딩 라인과, 상기 퓨즈 셀의 선택 트랜지스터의 게이트 단자에 연결되는 워드 라인이 배치되고, 상기 퓨즈의 타단과 상기 선택 트랜지스터의 일단의 소스/드레인 단자가 연결되고, 각 칼럼에는 상기 퓨즈 셀의 선택 트랜지스터의 타단의 소스/드레인 단자에 연결되는 비트 라인이 배치되고, 상기 센싱부는 일단이 상기 비트 라인에 연결되고 타단이 기준 전압에 연결된 센스 앰프를 구비할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제어부는, 상기 퓨즈 어레이의 로우 별로 순차적으로 퓨즈 데이터를 리딩하도록 제어할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제어부는, 상기 워드 리딩 라인에 인가되는 센싱 전압을 변경하거나, 상기 기준 전압을 변경함으로써 상기 센싱 조건을 변경할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 센싱부는, 일단이 상기 비트라인에 연결되고 타단이 접지되는 센싱 전류원을 더 포함하고, 상기 제어부는, 상기 센싱 전류원의 전류를 변경함으로써 상기 센싱 조건을 변경할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제어부는, 상기 퓨즈 데이터를 리딩하는데 이용되는 클럭 신호의 주파수를 변경함으로써 상기 센싱 조건을 변경할 수 있다.
한편, 본 발명의 하나의 실시 형태에 따른 퓨즈 데이터를 리딩하는 방법은, 외부 전압의 인가에 응답하여 퓨즈 데이터 리딩 동작이 활성화되고, 제1 모드의 센싱 조건으로 퓨즈 데이터를 리딩하고, 제2 모드로의 진입 여부를 판단하고, 상기 제2 모드로 진입하면, 제2 모드의 센싱 조건으로 퓨즈 데이터를 리딩하는 것을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제1 모드와 상기 제2 모드에서는 퓨즈 데이터를 센싱하기 위한 센싱 조건이 서로 다르고, 상기 제1 모드에서의 센싱 조건은 상기 제2 모드에서 퓨즈 데이터를 센싱하기 위한 센싱부의 센싱 감도보다 더 높을 수 있다.
본 발명에 따르면, 반도체 메모리 장치의 동작 환경을 설정하고 있는 퓨즈 데이터를 리딩함에 있어 리딩 동작 환경이 불안정한 구간에서의 퓨즈 데이터의 리딩 에러를 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 퓨즈 데이터 리딩 회로의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 퓨즈 어레이의 모습을 나타낸 도면이다.
도 3은 도 1의 실시예에 따른 센싱부의 구성을 나타낸 도면이다.
도 4는 도 1의 실시예에 따른 퓨즈 데이터 리딩 동작을 설명하는 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 퓨즈 데이터 리딩 회로의 블록도이다.
도 6은 도 5의 실시예에 따른 센싱부의 구성을 나타낸 도면이다.
도 7은 도 5의 실시예에 따른 퓨즈 데이터 리딩 동작을 설명하는 타이밍도이다.
도 8은 본 발명의 일 실시예에 따른 퓨즈 데이터 리딩 회로의 블록도이다.
도 9는 도 8의 실시예에 따른 센싱부의 구성을 나타낸 도면이다.
도 10은 도 8의 실시예에 따른 퓨즈 데이터 리딩 동작을 설명하는 타이밍도이다.
도 11은 본 발명의 일 실시예에 따른 퓨즈 데이터 리딩 회로의 블록도이다.
도 12는 도 11의 실시예에 따른 클럭 신호 주파수 조절부의 블록도이다.
도 13은 도 11의 실시예에 따른 퓨즈 데이터 리딩 동작을 설명하는 타이밍도이다.
도 14는 본 발명의 일 실시예에 따른 퓨즈 데이터 리딩 방법을 설명하는 흐름도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함하는 적층 반도체 장치의 하나를 나타내는 간략화된 투시도이다.
도 17은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 도면이다.
도 18은 본 발명의 일 실시예에 따른 메모리 시스템의 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 퓨즈 데이터 리딩 회로의 블록도이다.
도 1을 참조하면, 퓨즈 데이터 리딩 회로(100)는 멀티플렉서(120), 로우 선택부(130), 센싱부(150)를 제어하는 제어부(110)와, 제1 센싱 전압(Vs1) 또는 제2 센싱 전압(Vs2)을 선택적으로 출력하는 멀티플렉서(120)와, 리드(read) 전압(Vr) 및 멀티플렉서(120)로부터 출력된 센싱 전압(Vs)을 퓨즈 어레이의 선택된 로우(row)에 인가하는 로우 선택부(130)와, 다수의 퓨즈 셀(cell)이 배열된 퓨즈 어레이(140)와, 퓨즈 셀에 저장된 퓨즈 데이터를 센싱하기 위한 센싱부(150)를 포함한다.
상기 제어부(110)는 상기 멀티플렉서(120)로 센싱 전압 선택 제어 신호(SCVs)를 출력하고, 상기 로우 선택부(130)로 퓨즈 어레이의 특정의 로우에 상기 리드 전압(Vr) 및 상기 멀티플렉서(120)로부터 출력된 센싱 전압(Vs)을 인가하기 위한 로우 선택 제어 신호(SCR)를 출력하고, 상기 센싱부(150)로 퓨즈 셀에 저장된 데이터의 센싱을 제어하기 위한 센싱 제어 신호(SCS)를 출력한다.
상기 멀티플렉서(120)는 제1 센싱 전압(Vs1) 및 제2 센싱 전압(Vs2)을 입력받고, 상기 센싱 전압 선택 제어 신호(SCVs)에 응답하여 제1 센싱 전압(Vs1) 또는 제2 센싱 전압(Vs2)을 센싱 전압(Vs)으로 하여 상기 로우 선택부(130)로 출력한다.
예를 들면, 상기 센싱 전압 선택 제어 신호(SCVs)가 로직 하이(high)일 경우에는, 제1 센싱 전압(Vs1)을 선택적으로 출력하고, 상기 센싱 전압 선택 제어 신호(SCVs)가 로직 로우(low)인 경우에는, 제2 센싱 전압(Vs2)을 선택적으로 출력한다.
여기서, 상기 제1 센싱 전압(Vs1)은 상기 제2 센싱 전압(Vs2)보다 전압이 높을 수 있다. 본 실시예에서는, 외부 전압의 인기 후 파워 업 신호에 의해 퓨즈 데이터 리딩 동작이 활성화된 직후인 과도기에서는 제1 센싱 전압(Vs1)이 상기 퓨즈 어레이(140)로 인가되고, 반도체 메모리 장치 내의 DC회로들이 출력 전압을 안정적으로 출력하는 안정기에서는 제2 센싱 전압(Vs2)이 상기 퓨즈 어레이(140)로 인가된다.
과도기에서는 제2 센싱 전압보다 높은 제1 센싱 전압을 워드 리딩 라인(WRL1~WRLm)으로 인가함으로써 센싱부의 센스 앰프 회로의 센싱 감도를 높일 수 있으므로, 과도기에서 센싱 감도가 낮아 발생할 수 있는 퓨즈 데이터의 리딩 에러를 방지할 수 있다.
상기 로우 선택부(130)는 상기 로우 선택 제어 신호(SCR)에 응답하여 상기 퓨즈 어레이의 특정 로우(row)의 워드 리딩 라인(WRL)에 상기 멀티플렉서(120)로부터 출력되는 센싱 전압(Vs)을 인가하고 상기 특정 로우의 워드 라인(WR)에 리드 전압(Vr)을 인가한다.
예컨대, 상기 로우 선택부(130)는 각 로우에 대응하는 다수의 스위치로 구성될 수 있고, 두 번째 로우에 대응되는 스위치에 로직 하이의 로우 선택 제어 신호(SCR)가 인가되면 두 번째 로우에 속하는 워드 리딩 라인(WRL2)에 멀티플렉서(120)로부터 출력된 센싱 전압(Vs)을, 두 번째 로우에 속하는 워드 라인(WL2)에 리드 전압(Vr)을 인가한다.
상기 퓨즈 어레이(140)는 다수의 퓨즈 셀(cell)이 m개의 로우 × n개의 칼럼의 형태로 배열되어 있다.
도 2는 본 발명의 일 실시예에 따른 퓨즈 어레이의 모습을 나타낸 도면이다.
도 2를 참조하면, 퓨즈 어레이(140)는 다수의 퓨즈 셀(142)을 포함하며, 각각의 퓨즈 셀에 정보가 저장된다. 상기 퓨즈 셀(142)은, 레이저 조사에 의해 그 연결이 제어되는 레이저 퓨즈를 포함할 수 있으며, 또는 전기적 신호에 의해 그 연결이 제어되는 전기적 퓨즈를 포함할 수 있고, 또는, 안티퓨즈(Anti-fuse)를 포함할 수 있으며, 상기 안티퓨즈(Anti-fuse)는 전기적 신호(예컨대 고전압 신호)에 의하여 그 상태가 고 저항에서 저 저항 상태로 변환되는 특성을 갖는다.
본 실시예에서는 퓨즈 셀(142)이 안티퓨즈를 구비하는 안티퓨즈 셀인 것으로 가정하여 설명한다. 또한, 안티퓨즈 셀에 저장된 정보를 퓨즈 데이터로 지칭한다.
퓨즈 어레이(140)는 다수의 로우(Row) 및 칼럼(Column)이 교차하는 위치에 안티퓨즈셀(142)이 배치되는 어레이(Array) 구조를 갖는다. 예컨대, 퓨즈 어레이(140)가 m 개의 로우 및 n 개의 칼럼을 갖는 경우, 퓨즈 어레이(140)는 m*n 개의 안티퓨즈 셀(142)을 갖는다.
상기 m 개의 로우에 배치된 안티퓨즈 셀(142)을 액세스하기 위한 m 개의 워드라인(WL1 ~ WLm)과 안티퓨즈 셀(142)로부터 리드된 정보를 전달하기 위하여 n 개의 칼럼에 대응하여 배치되는 n 개의 비트라인(BL1 ~ BLn)이 퓨즈 어레이(140)에 구비된다.
퓨즈 어레이(140)는 반도체 메모리 장치의 동작과 관련된 다양한 정보들을 저장한다. 예컨대, 퓨즈 어레이(140)는 반도체 메모리 장치의 동작 환경을 설정하기 위한 설정정보들을 저장할 수 있으며, 상기 설정정보들은 프로그래밍 전압(Vpp)을 안티퓨즈 셀(142)에 인가하여 안티퓨즈 셀(142)의 저항 상태를 변화시킴으로써 프로그래밍된다. 안티퓨즈 셀(142)은 레이저 퓨즈 회로나 전기적 퓨즈 회로 등의 일반적인 퓨즈 회로와는 달리 고저항 상태로 시작하여 프로그래밍 동작에 의해 저저항 상태로 변화하여 정보를 저장한다. 안티퓨즈 셀(142)은 두 개의 도전층과 그 사이에 유전층을 갖는 구조, 즉 커패시터 구조를 가질 수 있으며, 상기 두 개의 도전층 사이에 고전압을 인가하여 상기 유전층을 절연 파괴(breakdown) 시킴으로써 프로그래밍된다.
본 발명의 실시예에서, 상기 안티퓨즈 셀(142)은 퓨즈(142-1), 선택 트랜지스터(142-2)를 포함한다. 여기서, 선택 트랜지스터(142-2)는 MOSFET일 수 있고, 상기 퓨즈(142-1)는 퓨즈 커패시터 또는 MOSFET 형의 퓨즈 트랜지스터일 수 있다.
상기 퓨즈(142-1)가 퓨즈 커패시터일 경우에는, 상기 퓨즈 커패시터의 일단은 워드 리딩 라인(WRL)에 연결되고, 그 타단은 선택 트랜지스터(142-2)의 일단의 소스/드레인 단자에 연결된다.
상기 퓨즈(142-1)가 퓨즈 트랜지스터일 경우에는, 퓨즈 트랜지스터의 게이트를 워드 리딩 라인(WRL)에 연결되고, 퓨즈 트랜지스터의 일단의 소스/드레인 단자는 플로팅 상태로 두고, 퓨즈 트랜지스터의 타단의 소스/드레인 단자는 상기 선택 트랜지스터(142-2)의 일단의 소스/드레인 단자에 연결된다.
상기 선택 트랜지스터(142-2)의 게이트는 워드 라인(WL)에 연결되고, 상기 선택 트랜지스터(142-2)의 타단의 소스/드레인 단자는 비트 라인(BL)에 연결된다.
특정 로우(row) 및 특정 칼럼에 배치된 퓨즈 셀을 프로그램하는 것은, 특정 로우(row)의 워드 리딩 라인에 프로그램 전압(Vpp)를 인가하고, 상기 특정 로우의 워드 라인의 전압 및 상기 특정 칼럼의 비트 라인 전압을 소정 조건으로 맞춰줌에 따라 퓨즈의 절연을 파괴함으로써 퓨즈 셀을 프로그램하게 된다.
퓨즈 어레이(140)에 저장된 정보는 로우 별로 리드될 수 있으며, 이를 위해 어느 하나의 워드 라인이 선택되고 나머지 워드라인들은 비선택된다. 도 2의 안티퓨즈 셀(142)이 속한 첫번 째 로우가 선택된 경우, 소정의 센싱 전압(Vs)이 워드 리드 라인(WRL1)에 인가되고, 소정의 리드 전압(Vr)이 워드 라인(WL1)에 인가된다. 또한, 퓨즈 어레이(140)에 대한 리드 동작시 모든 비트라인들은 0V로 프리차지되며, 비선택된 로우에 대해서는 0V의 전압 들이 워드 리딩 라인 및 워드 라인에 인가된다.
안티 퓨즈 셀(142)이 프로그램된 경우에는 상기 센싱부(150)를 통해 로직 하이에 해당하는 퓨즈 데이터가 출력되고, 안티 퓨즈 셀(142)이 프로그램되지 않은 경우에는 상기 센싱부(150)를 통해 로직 로우(low)에 해당하는 퓨즈 데이터가 출력된다.
상기 센싱부(150)는 상기 센싱 제어 신호(SCS)에 응답하여 상기 퓨즈 어레이(140)의 퓨즈 셀에 저장된 데이터를 센싱하고 증폭하여 출력한다.
도 3은 도 1의 실시예에 따른 센싱부의 구성을 나타낸 도면이다.
도 3을 참조하면, 상기 센싱부(150)는 n개의 비트 라인(BL1~BLn) 별로 대응되는 센스 앰프 회로를 구비할 수 있고, 각 센스 앰프 회로는 센스 앰프(152)로 구성될 수 있고, 상기 센스 앰프(152)의 (+) 단자는 대응되는 비트 라인에 연결되고, 상기 센스 앰프(152)의 (-) 단자는 소정의 기준 전압(Vref)에 연결된다. 각 센스 앰프(152)는 대응되는 비트 라인에 연결된 퓨즈 셀에 저장된 퓨즈 데이터에 해당하는 출력 신호(FO1~FOn)를 출력한다.
특정 퓨즈 셀이 퓨즈 데이터 리딩을 위해 선택될 경우, 상기 특정 퓨즈 셀이 프로그램되어 있으면, 상기 퓨즈 셀에 인가되는 센싱 전압에 의해 특정 퓨즈 셀에 연결된 비트 라인이 차아지되고, 해당 비트 라인의 전압이 증가하여 기준 전압(Vref)보다 높아지게 되고, 따라서, 센스 앰프(152)는 로직 하이에 해당하는 출력 신호(FO)를 출력하게 되고, 이 출력 신호가 리딩된 퓨즈 데이터가 된다.
또한, 상기 특정 퓨즈 셀이 프로그램되어 있지 않으면, 상기 특정 퓨즈 셀은 개방 회로로 기능하고, 상기 특정 퓨즈 셀에 인가되는 센싱 전압은 해당 비트라인에 아무런 영향을 미지치 않아 해당 비트라인이 0V 값을 유지하므로, 해당 비트 라인의 전압이 기준 전압(Vref)보다 낮고, 따라서 센스 앰프(152)는 로직 로우(low)에 해당하는 출력 신호(FO)를 출력하게 되고, 이 출력 신호가 리딩된 퓨즈 데이터가 된다.
도 4는 도 1의 실시예에 따른 퓨즈 데이터 리딩 동작을 설명하는 타이밍도이다.
도 1 및 도 4를 참조하면, 반도체 메모리 장치로 외부 전압(Vext)이 인가되면, 파워 업 신호가 생성되고, 파워 업 신호에 응답하여 반도체 메모리 장치 내에 구비된 각종 회로에 구동 전압이 인가된다. 구동 전압 중 발진 전압을 인가받은 발진기에서 생성된 발진 신호를 이용하여 반도체 메모리 장치에 구비된 클럭 신호 생성기에서 클럭 신호(PCLK)를 생성한다.
상기 제어부(110)는 상기 클럭 신호(PCLK)에 응답하여 상기 로우 선택 제어 신호(SCR)를 생성하여 상기 퓨즈 어레이(140)의 선택된 로우(row)로 리드 전압(Vr) 및 센싱 전압(Vs)을 인가하게 한다.
상기 제어부(110)는 상기 클럭 신호(PCLK)의 세 번째 상승 에지 시에 과도기가 종료하고 안정기로 진입하는 것으로 인식하고, 과도기에는 센싱 전압 선택 제어 신호(SCVs)를 로직 하이로 유지하여 제1 센싱 전압(Vs1)이 퓨즈 어레이(140)의 워드 리딩 라인에 인가되게 하고, 안정기에는 센싱 전압 선택 제어 신호(SCVs)를 로직 로우로 유지하여 제2 센싱 전압(Vs2)이 퓨즈 어레이(140)의 워드 리딩 라인에 인가되게 한다.
퓨즈 어레이(140)의 각 로우는 상기 제어부(110)에서 출력하는 로우 선택 제어 신호(SCR)에 응답하여 첫 번째 로우부터 m번째 로우까지 순차로 활성화되고, 활성화된 로우에 있는 퓨즈 셀에 저장된 퓨즈 데이터들이 센싱되어 리딩된다.
본 실시예에서는, 제어부가 과도기의 종료를 클럭 신호(PCLK)의 입력되는 클럭 개수로 판단하도록 하고 있으나, 실시예에 따라서는 제어부가 타이머를 구비하여 클럭 신호가 생성된 후 소정 시간이 도래하면 과도기가 종료한 것으로 판단할 수 있고, 또는 제어부가 내부 전압을 검출하는 내부 전압 검출부를 구비하여 내부 전압이 일정 레벨의 목표 전압에 도달하면 과도기가 종료한 것으로 판단할 수 있다.
도 5는 본 발명의 일 실시예에 따른 퓨즈 데이터 리딩 회로의 블록도이다.
도 5를 참조하면, 퓨즈 데이터 리딩 회로(200)는 멀티플렉서(220), 로우 선택부(230), 센싱부(250)를 제어하는 제어부(210)와, 제1 기준 전압(Vref1) 또는 제2 기준 전압(Vref)을 선택적으로 출력하는 멀티플렉서(220)와, 리드(read) 전압(Vr) 및 센싱 전압(Vs)을 퓨즈 어레이의 선택된 로우(row)에 인가하는 로우 선택부(230)와, 다수의 퓨즈 셀(cell)이 배열된 퓨즈 어레이(240)와, 퓨즈 셀에 저장된 퓨즈 데이터를 센싱하기 위한 센싱부(250)를 포함한다.
상기 제어부(210)는 상기 멀티플렉서(220)로 기준 전압 선택 제어 신호(SCVref)를 출력하고, 상기 로우 선택부(230)로 퓨즈 어레이(240)의 특정의 로우에 리드 전압(Vr) 및 센싱 전압(Vr)을 인가하기 위한 로우 선택 제어 신호(SCR)를 출력하고, 상기 센싱부(250)로 퓨즈 데이터의 센싱을 제어하기 위한 센싱 제어 신호(SCS)를 출력한다.
상기 멀티플렉서(220)는 제1 기준 전압(Vref1) 및 제2 기준 전압(Vref2)을 입력받고, 상기 기준 전압 선택 제어 신호(SCVref)에 응답하여 제1 기준 전압(Vref1) 또는 제2 기준 전압(Vref2)을 기준 전압(Vref)으로 하여 상기 센싱부(250)로 출력한다.
예를 들면, 상기 기준 전압 선택 제어 신호(SCVref)가 로직 하이(high)일 경우에는, 제1 기준 전압(Vref1)을 선택적으로 출력하고, 상기 기준 전압 선택 제어 신호(SCVref)가 로직 로우(low)인 경우에는, 제2 기준 전압(Vref2)를 선택적으로 출력한다. 상기 멀티플렉서(220)로부터 출력된 기준 전압(Vref)은 상기 센싱부(250)에 구비된 센스 앰프의 기준 전압 입력 단자에 인가된다.
여기서, 상기 제1 기준 전압(Vref1)은 상기 제2 기준 전압(Vref2)보다 전압이 낮을 수 있다. 본 실시예에서는, 파워 업 신호에 의해 퓨즈 데이터 리딩 동작이 활성화된 직후인 과도기에서는 제1 기준 전압(Vref1)이 상기 센싱부(250)로 인가되고, 반도체 메모리 장치 내의 DC회로들이 출력 전압을 안정적으로 출력하는 안정기에서는 제2 기준 전압(Vref2)이 상기 센싱부(250)로 인가된다.
과도기에서는, 제2 기준 전압보다 낮은 제1 기준 전압을 상기 센싱부(250)의 센스 앰프의 기준 전압 입력 단자에 인가함으로써 센스 앰프 회로의 센싱 감도를 높일 수 있으므로, 과도기에서 센싱 감도가 낮아 발생할 수 있는 퓨즈 데이터의 리딩 에러를 방지할 수 있다.
상기 로우 선택부(230)는 상기 로우 선택 제어 신호(SCR)에 응답하여 상기 퓨즈 어레이의 특정 로우(row)의 워드 리딩 라인(WRL)에 센싱 전압(Vs)을 인가하고 상기 특정 로우의 워드 라인(WR)에 리드 전압(Vr)을 인가한다.
예컨대, 상기 로우 선택부(230)는 각 로우에 대응하는 다수의 스위치로 구성될 수 있고, 특정의 로우에 대응되는 스위치에 로직 하이의 로우 선택 제어 신호(SCR)가 인가되면 특정의 로우의 워드 리딩 라인에 센싱 전압(Vs)을, 특정의 로우의 워드 라인에 리드 전압(Vr)을 인가한다.
상기 퓨즈 어레이(240)는 다수의 퓨즈 셀(cell)이 m개의 로우 × n개의 칼럼의 형태로 배열되어 있다. 퓨즈 어레이(240)에 대한 상세한 설명은 도 2를 참조한 설명과 동일하므로 생략하기로 한다.
상기 센싱부(250)는 상기 센싱 제어 신호(SCS)에 응답하여 상기 퓨즈 어레이(240)의 퓨즈 셀에 저장된 데이터를 센싱하고 증폭하여 출력한다.
도 6은 도 5의 실시예에 따른 센싱부의 구성을 나타낸 도면이다.
도 6을 참조하면, 상기 센싱부(250)는 n개의 비트 라인(BL1~BLn) 별로 대응되는 센스 앰프 회로를 구비할 수 있고, 센스 앰프 회로는 센스 앰프(252)로 구성될 수 있고, 상기 센스 앰프(252)의 (+) 단자는 대응되는 비트 라인에 연결되고, 상기 센스 앰프(252)의 (-) 단자는 상기 멀티플렉서(220)로부터 출력된 제1 기준 전압(Vref1) 또는 제2 기준 전압(Vref2)에 연결된다. 각 센스 앰프(252)는 대응되는 비트 라인에 연결된 퓨즈 셀에 저장된 퓨즈 데이터에 해당하는 출력 신호(FO1~FOn)를 출력한다.
특정 퓨즈 셀이 퓨즈 데이터 리딩을 위해 선택될 경우, 상기 특정 퓨즈 셀이 프로그램되어 있으면, 상기 퓨즈 셀에 인가되는 센싱 전압에 의해 특정 퓨즈 셀에 연결된 비트 라인이 차아지되고, 해당 비트 라인의 전압이 증가하여 멀티플렉서(220)로부터 출력된 기준 전압보다 높아지게 되고, 따라서, 센스 앰프(252)는 로직 하이에 해당하는 출력 신호(FO)를 출력하게 되고, 이 출력 신호가 리딩된 퓨즈 데이터가 된다.
또한, 상기 특정 퓨즈 셀이 프로그램되어 있지 않으면, 상기 특정 퓨즈 셀은 개방 회로로 기능하고, 상기 특정 퓨즈 셀에 인가되는 센싱 전압은 해당 비트라인에 아무런 영향을 미지치 않아 해당 비트라인이 0V 값을 유지하므로, 해당 비트 라인의 전압이 멀티플렉서(220)로부터 출력된 기준 전압보다 낮고, 따라서 센스 앰프(252)는 로직 로우(low)에 해당하는 출력 신호(FO)를 출력하게 되고, 이 출력 신호가 리딩된 퓨즈 데이터가 된다.
도 7은 도 5의 실시예에 따른 퓨즈 데이터 리딩 동작을 설명하는 타이밍도이다.
도 5 및 도 7을 참조하면, 반도체 메모리 장치로 외부 전압(Vext)이 인가되면, 파워 업 신호가 생성되고, 파워 업 신호에 응답하여 반도체 메모리 장치 내에 구비된 각종 회로에 구동 전압이 인가된다. 구동 전압 중 발진 전압을 인가받은 발진기에서 생성된 발진 신호를 이용하여 반도체 메모리 장치에 구비된 클럭 신호 생성기에서 클럭 신호(PCLK)를 생성한다.
상기 제어부(210)는 상기 클럭 신호(PCLK)에 응답하여 상기 로우 선택 제어 신호(SCR)를 생성하여 상기 퓨즈 어레이(240)의 선택된 로우(row)로 리드 전압(Vr) 및 센싱 전압(Vs)을 인가하게 한다.
상기 제어부(210)는 상기 클럭 신호(PCLK)의 세 번째 상승 에지 시에 과도기가 종료하고 안정기로 진입하는 것으로 인식하고, 과도기에는 기준 전압 선택 제어 신호(SCVref)를 로직 하이(high)로 유지하여 제1 기준 전압(Vref1)이 상기 센싱부(250)의 센스 앰프의 기준전압입력단자에 인가되게 하고, 안정기에는 기준 전압 선택 제어 신호(SCVref)를 로직 로우(low)로 유지하여 제2 기준 전압(Vref2)이 상기 센싱부(250)의 센스 앰프의 기준전압입력단자에 인가되게 한다.
퓨즈 어레이(240)의 각 로우(row)는 상기 제어부(210)에서 출력하는 로우 선택 제어 신호(SCR)에 응답하여 순차로 활성화되고, 활성화된 로우에 있는 퓨즈 셀에 저장된 퓨즈 데이터들이 센싱되어 리딩된다.
본 실시예에서는, 제어부가 과도기의 종료를 클럭 신호(PCLK)의 입력되는 클럭 개수로 판단하도록 하고 있으나, 실시예에 따라서는 제어부가 타이머를 구비하여 클럭 신호가 생성된 후 소정 시간이 도래하면 과도기가 종료한 것으로 판단할 수 있고, 또는 제어부가 내부 전압을 검출하는 내부 전압 검출부를 구비하여 내부 전압이 일정 레벨의 목표 전압에 도달하면 과도기가 종료한 것으로 판단할 수 있다.
도 8은 본 발명의 일 실시예에 따른 퓨즈 데이터 리딩 회로의 블록도이다.
도 8을 참조하면, 퓨즈 데이터 리딩 회로(300)는 멀티플렉서(320), 로우 선택부(330), 센싱부(350)를 제어하는 제어부(310)와, 제1 센싱 전류 제어 전압(VCIs1) 또는 제2 센싱 전류 제어 전압(VCIs2)을 선택적으로 출력하는 멀티플렉서(320)와, 리드(read) 전압(Vr) 및 센싱 전압(Vs)을 퓨즈 어레이의 선택된 로우(row)에 인가하는 로우 선택부(330)와, 다수의 퓨즈 셀(cell)이 배열된 퓨즈 어레이(340)와, 퓨즈 셀에 저장된 퓨즈 데이터를 센싱하기 위한 센싱부(350)를 포함한다.
상기 제어부(310)는 상기 멀티플렉서(320)로 센싱 전류 제어 전압 선택 제어 신호(SCVCIs)를 출력하고, 상기 로우 선택부(330)로 퓨즈 어레이의 선택된 특정의 로우에 리드 전압(Vr) 및 센싱 전압(Vs)을 인가하기 위한 로우 선택 제어 신호(SCR)를 출력하고, 상기 센싱부(350)로 퓨즈 데이터의 센싱을 제어하기 위한 센싱 제어 신호(SCS)를 출력한다.
상기 멀티플렉서(320)는 제1 센싱 전류 제어 전압(VCIs1) 및 제2 센싱 전류 제어 전압(VCIs2)을 입력받고, 상기 센싱 전류 제어 전압 선택 제어 신호(SCVCIs)에 응답하여 제1 센싱 전류 제어 전압(VCIs1) 또는 제2 센싱 전류 제어 전압(VCIs2)을 센싱 전류 제어 전압(VCIs)로 하여 상기 센싱부(350)로 출력한다.
예를 들면, 상기 센싱 전류 제어 전압 선택 제어 신호(SCVCIs)가 로직 하이(high)일 경우에는, 제1 센싱 전류 제어 전압(VCIs1)을 선택적으로 출력하고, 상기 센싱 전류 제어 전압 선택 제어 신호(SCVCIs)가 로직 로우(low)인 경우에는, 제2 센싱 전류 제어 전압(VCIs2)를 선택적으로 출력한다. 상기 멀티플렉서(320)로부터 출력된 센싱 전류 제어 전압(VCIs)은 상기 센싱부(350)에 구비된 센스 앰프 회로의 센싱전류원에 인가된다.
여기서, 상기 제1 센싱 전류 제어 전압(VCIs1)은 상기 제2 센싱 전류 제어 전압(VCIs2)보다 전압이 낮을 수 있다. 본 실시예에서는, 파워 업 신호에 의해 퓨즈 데이터 리딩 동작이 활성화된 직후인 과도기에는 제1 센싱 전류 제어 전압(VCIs1)이 상기 센싱부(350)로 인가되고, 반도체 메모리 장치 내의 DC회로들이 출력 전압을 안정적으로 출력하는 안정기에는 제2 센싱 전류 제어 전압(VCIs2)이 상기 센싱부(350)로 인가된다.
과도기에서는, 제2 센싱 전류 제어 전압(VCIs2)보다 낮은 제1 센싱 전류 제어 전압(VCIs1)을 상기 센싱부(350)의 센스앰프회로의 센싱전류원에 인가하여 센싱 전류가 적게 흐르게 함으로써 퓨즈 데이터의 센싱 감도를 높일 수 있으므로, 과도기에서 센싱 감도가 낮아 발생할 수 있는 퓨즈 데이터의 리딩 에러를 방지할 수 있다.
상기 로우 선택부(330)는 상기 로우 선택 제어 신호(SCR)에 응답하여 상기 퓨즈 어레이의 특정 로우(row)의 워드 리딩 라인(WRL)에 센싱 전압(Vs)을 인가하고 상기 특정 로우의 워드 라인(WR)에 리드 전압(Vr)을 인가한다.
예컨대, 상기 로우 선택부(330)는 각 로우에 대응하는 다수의 스위치로 구성될 수 있고, 특정의 로우에 대응되는 스위치에 로직 하이의 로우 선택 제어 신호(SCR)가 인가되면 특정의 로우의 워드 리딩 라인에 센싱 전압(Vs)을, 특정의 로우의 워드 라인에 리드 전압(Vr)을 인가한다.
상기 퓨즈 어레이(340)는 다수의 퓨즈 셀(cell)이 m개의 로우 × n개의 칼럼의 형태로 배열되어 있다. 퓨즈 어레이(340)에 대한 상세한 설명은 도 2를 참조한 설명과 동일하므로 생략하기로 한다.
상기 센싱부(350)는 상기 센싱 제어 신호(SCS)에 응답하여 상기 퓨즈 어레이(340)의 퓨즈 셀에 저장된 데이터를 센싱하고 증폭하여 출력한다.
도 9는 도 8의 실시예에 따른 센싱부의 구성을 나타낸 도면이다.
도 9를 참조하면, 상기 센싱부(350)는 n개의 비트 라인(BL1~BLn) 별로 대응되는 센스 앰프 회로(352)를 구비할 수 있고, 상기 센스 앰프 회로(352)는 센스 앰프(352-1)와 센싱전류원(352-2)을 포함할 수 있다. 상기 센스 앰프(352-1)의 (+) 단자는 대응되는 비트 라인에 연결되고, 상기 센스 앰프(352-1)의 (-) 단자는 기준 전압(Vref)에 연결된다. 각 센스 앰프(352-1)는 대응되는 비트 라인에 연결된 퓨즈 셀에 저장된 퓨즈 데이터에 해당하는 출력 신호(FO1~FOn)를 출력한다.
상기 센싱전류원(352-2)은 일단이 비트라인에 연결되고, 타단이 접지되고, 상기 센싱 전류원(352-2)의 센싱 전류는 접지 방향으로 흐르도록 연결된다. 상기 센싱전류원(352-2)은 전압제어 전류원일 수 있다. 상기 멀티플렉서(320)로부터의 센싱전류 제어 전압(VCIs)은 센싱 전류원(352-2)에 인가된다.
센싱전류원(352-2)에 인가되는 센싱 전류 제어 전압이 높을수록 센싱 전류의 크기도 높아지게 구성될 수 있다.
본 실시예에 있어서, 과도기에는 낮은 센싱 전류 제어 전압에 의해 안정기에서보다 낮은 크기의 센싱 전류를 흐르게 함으로써 퓨즈 데이터 리딩시 과도기에서 비트 라인에 형성되는 전압이 상대적으로 높아지게 되어 센스 앰프의 센싱 감도가 높아질 수 있다.
도 10은 도 8의 실시예에 따른 퓨즈 데이터 리딩 동작을 설명하는 타이밍도이다.
도 8 및 도 10을 참조하면, 반도체 메모리 장치로 외부 전압(Vext)이 인가되면, 파워 업 신호가 생성되고, 파워 업 신호에 응답하여 반도체 메모리 장치 내에 구비된 각종 회로에 구동 전압이 인가된다. 구동 전압 중 발진 전압을 인가받은 발진기에서 생성된 발진 신호를 이용하여 반도체 메모리 장치에 구비된 클럭 신호 생성기에서 클럭 신호(PCLK)를 생성한다.
상기 제어부(310)는 상기 클럭 신호(PCLK)에 응답하여 상기 로우 선택 제어 신호(SCR)를 생성하여 상기 퓨즈 어레이(240)의 선택된 로우(row)로 리드 전압(Vr) 및 센싱 전압(Vs)을 인가하게 한다.
상기 제어부(310)는 상기 클럭 신호(PCLK)의 세 번째 상승 에지 시에 과도기가 종료하고 안정기로 진입하는 것으로 인식하고, 과도기에는 센싱 전류 제어 전압 선택 제어 신호(SCVCIs)를 로직 하이(high)로 유지하여 제1 센싱 전류 제어 전압(VCIs1)이 상기 센싱부(350)의 센스 앰프 회로의 센싱 전류원(352-2)에 인가되게 하고, 안정기에는 센싱 전류 제어 전압 선택 제어 신호(SCVCIs)를 로직 로우(low)로 유지하여 제2 센싱 전류 제어 전압(VCIs1)이 상기 센싱부(350)의 센스 앰프 회로의 센싱 전류원(352-2)에 인가되게 한다.
퓨즈 어레이(340)의 각 로우(row)는 상기 제어부(310)에서 출력하는 로우 선택 제어 신호(SCR)에 응답하여 순차로 활성화되고, 활성화된 로우에 있는 퓨즈 셀에 저장된 퓨즈 데이터들이 센싱되어 리딩된다.
도 11은 본 발명의 일 실시예에 따른 퓨즈 데이터 리딩 회로의 블록도이다.
도 11을 참조하면, 퓨즈 데이터 리딩 회로(400)는 클럭 신호 주파수 조절부(420), 로우 선택부(430), 센싱부(450)를 제어하는 제어부(410)와, 클럭 신호의 주파수를 조절하는 클럭 신호 주파수 조절부(420)와, 리드(read) 전압(Vr) 및 센싱 전압(Vs)을 퓨즈 어레이의 선택된 로우(row)에 인가하는 로우 선택부(430)와, 다수의 퓨즈 셀(cell)이 배열된 퓨즈 어레이(440)와, 퓨즈 셀에 저장된 퓨즈 데이터를 센싱하기 위한 센싱부(450)를 포함한다.
상기 제어부(410)는 상기 클럭 신호 주파수 조절부(420)로 발진 신호 제어 전압 선택 제어 신호(SCVCSosc)를 출력하고, 상기 로우 선택부(430)로 퓨즈 어레이의 특정의 로우에 상기 리드 전압(Vr) 및 센싱 전압(Vr)을 인가하기 위한 로우 선택 제어 신호(SCR)를 출력하고, 상기 센싱부(450)로 퓨즈 데이터의 센싱을 제어하기 위한 센싱 제어 신호(SCS)를 출력한다.
상기 제어부(410)는 클럭 신호(PCLK)를 입력받고, 클럭 신호에 응답하여 로우 선택부(430), 센싱부(450)를 제어한다.
상기 클럭 신호 주파수 조절부(420)는 상기 발진 신호 제어 전압 선택 신호(SCVCSosc)에 응답하여 주파수가 조절된 클럭 신호를 생성하여 출력한다.
도 12는 도 11의 실시예에 따른 클럭 신호 주파수 조절부의 블록도이다.
도 12를 참조하면, 클럭 신호 주파수 조절부(420)는 발진신호(Sosc)를 출력하는 발진기(422)와, 상기 발진신호(Sosc)를 이용하여 클럭 신호(PCLK)를 생성하는 클럭신호 발생부(424)와, 상기 발진 신호 제어 전압 선택 제어 신호(SCVCSosc)에 응답하여 발진신호 제어 전압(VCSosc)을 발진기로 출력하는 멀티플렉서(426)를 포함할 수 있다.
상기 발진기(422)는 외부 전압이 인가됨에 따라 생성된 발진 전압(Vosc)을 입력받고, 발진신호 제어 전압의 크기에 따라 조절된 발진 주파수를 갖는 발진 신호(Sosc)를 생성하여 클럭 신호 발생부(424)로 출력한다.
상기 발진 신호(Sosc)의 주파수는 발진신호 제어 전압의 크기가 클수록 더 높을 수 있다.
상기 클럭 신호 발생부(424)는 상기 발진 신호(Sosc)를 이용하여 특정 주파수, 예컨대, 발진 신호의 주파수와 동일한 주파수를 갖는 클럭 신호(PCLK)를 생성하여 출력한다.
상기 멀티플렉서(426)는 제1 발진신호 제어 전압(VCSosc1) 및 제2 발진신호 제어 전압(VCSosc2)를 입력받고, 상기 제어부(410)로부터의 발진 신호 제어 전압 선택 제어 신호(SCVCSosc)가 로직 하이일 경우에는 제1 발진신호 제어 전압(VCSosc1)을 발진신호 제어 전압(VCSosc)으로 하여 상기 발진기(422)로 출력하고, 상기 제어부(410)로부터의 발진 신호 제어 전압 선택 제어 신호(SCVCSosc)가 로직 로우(low)일 경우에는 제2 발진신호 제어 전압(VCSosc2)을 발진신호 제어 전압(VCSosc)으로 하여 상기 발진기(422)로 출력한다. 이때 제1 발진 신호 제어 전압의 크기가 제2 발진 신호 제어 전압의 크기보다 낮을 수 있다.
본 발명의 실시예에서는, 과도기에서 상기 제1 발진 신호 제어 전압이 상기 발진기(422)로 입력되고 안정기에서 상기 제2 발진 신호 제어 전압이 상기 발진기(422)로 입력되므로, 결국 과도기에서의 클럭 신호(PCLK)의 주파수가 안정기에서의 클럭 신호(PCLK)의 주파수보다 낮게 되고, 클럭 신호의 동일한 클럭 개수에 대한 센싱 시간이 안정기에서 보다 과도기에서 더 길게 형성되므로, 퓨즈 데이터의 리딩 에러를 줄일 수 있다.
상기 로우 선택부(430)는 상기 로우 선택 제어 신호(SCR)에 응답하여 상기 퓨즈 어레이의 특정 로우(row)의 워드 리딩 라인(WRL)에 센싱 전압(Vs)을 인가하고 상기 특정 로우의 워드 라인(WR)에 리드 전압(Vr)을 인가한다.
예컨대, 상기 로우 선택부(430)는 각 로우에 대응하는 다수의 스위치로 구성될 수 있고, 특정의 로우에 대응되는 스위치에 로직 하이의 로우 선택 제어 신호(SCR)가 인가되면 특정의 로우의 워드 리딩 라인에 센싱 전압(Vs)을, 특정의 로우의 워드 라인에 리드 전압(Vr)을 인가한다.
상기 퓨즈 어레이(440)는 다수의 퓨즈 셀(cell)이 m개의 로우 × n개의 칼럼의 형태로 배열되어 있다. 퓨즈 어레이(440)에 대한 상세한 설명은 도 2를 참조한 설명과 동일하므로 생략하기로 한다.
상기 센싱부(450)는 상기 센싱 제어 신호(SCS)에 응답하여 상기 퓨즈 어레이(440)의 퓨즈 셀에 저장된 데이터를 센싱하고 증폭하여 출력한다. 센싱부(450)에 대한 상세한 설명은 도 3을 참조한 설명과 동일하므로 생략하기로 한다.
도 13은 도 11의 실시예에 따른 퓨즈 데이터 리딩 동작을 설명하는 타이밍도이다.
도 11 내지 도 13을 참조하면, 반도체 메모리 장치로 외부 전압(Vext)이 인가되면, 파워 업 신호가 생성되고, 파워 업 신호에 응답하여 반도체 메모리 장치 내에 구비된 각종 회로에 구동 전압이 인가된다. 구동 전압을 인가받은 상기 제어부(410)는 로직 하이의 발진 신호 제어 전압 선택 제어 신호(SCVCSosc)를 출력한다.
로직 하이의 발진 신호 제어 전압 선택 제어 신호에 응답하여 멀티플렉서(426)는 낮은 레벨의 제1 발진 신호 제어 전압을 발진기(422)로 출력함에 따라 과도기에서는 주기가 T1인 클럭 신호(PCLK)가 생성되어 제어부(410)로 입력된다.
상기 제어부(410)는 상기 클럭 신호(PCLK)의 세 번째 상승 에지 시에 과도기가 종료하고 안정기로 진입하는 것으로 인식하고, 클럭 신호(PCLK)의 세 번째 상승 에지 시에 로직 로우의 발진 신호 제어 전압 선택 제어 신호(SCVCSosc)를 출력한다.
로직 로우(low)의 발진 신호 제어 전압 선택 제어 신호에 응답하여 멀티플렉서(426)는 높은 레벨의 제2 발진 신호 제어 전압을 발진기(422)로 출력함에 따라 안정기에서는 주기가 T2인 클럭 신호(PCLK)가 생성되어 제어부(410)로 입력된다.
이때, 주기 T1은 주기 T2보다 길고, 즉 과도기에서의 클럭 신호의 주파수가 안정기에서의 클럭 신호의 주파수보다 더 작고, 결국, 과도기에서의 센싱 시간이 안정기에서의 센싱 시간보다 더 길게 되어, 과도기에서 퓨즈 데이터의 리딩 에러를 줄일 수 있다.
퓨즈 어레이(440)의 각 로우(row)는 상기 제어부(410)에서 출력하는 로우 선택 제어 신호(SCR)에 응답하여 순차로 활성화되고, 활성화된 로우에 있는 퓨즈 셀에 저장된 퓨즈 데이터들이 센싱되어 리딩된다.
도 14는 본 발명의 일 실시예에 따른 퓨즈 데이터 리딩 방법을 설명하는 흐름도이다.
도 14를 참조하면, 먼저, 외부 전원의 인가에 응답하여 퓨즈 데이터 리딩 회로가 활성화된다(S1402).
다음으로, 제1 센싱 모드로 퓨즈 데이터를 리딩한다(S1404). 여기서, 제1 센싱 모드에서는 센싱 조건이 퓨즈 데이터를 센싱하는 센스 앰프 회로의 센싱 감도가 제2 센싱 모드에서의 센싱 감도보다 상대적으로 높도록 설정된다.
예를 들면, 퓨즈 데이터의 리딩을 위해 퓨즈 셀의 퓨즈의 일 단에 인가되는 센싱 전압을 상대적으로 더 높게 하거나, 센스 앰프 회로의 센스 앰프의 기준 전압 입력 단자에 인가되는 기준 전압을 상대적으로 더 낮게 하거나, 센스 앰프 회로의 비트 라인과 접지 사이에 연결된 센싱 전류원의 센싱 전류를 상대적으로 더 낮게 하거나, 퓨즈 데이터를 리딩하는데 이용되는 클럭 신호의 주파수를 상대적으로 더 작게 할 수 있다.
다음으로, 안정기에 진입하였는지를 판단한다(S1406). 안정기에 진입하였는지는, 퓨즈 데이터를 리딩하는데 이용되는 클럭 신호가 생성된 후 소정 개수의 클럭이 발생하였는지를 판단하거나, 클럭 신호가 생성된 후 소정 시간이 도래하였는지를 판단하거나, 또는 장치의 내부 전압이 일정 레벨의 목표 전압에 도달하였는지를 판단함으로써 결정할 수 있다.
다음으로, 상기 S1406단계의 판단 결과, 안정기에 진입하였으면, 제2 센싱 모드로 퓨즈 데이터를 리딩한다(S1408). 여기서, 제2 센싱 모드에서는 센싱 조건이 퓨즈 데이터를 센싱하는 센스 앰프 회로의 센싱 감도가 제1 센싱 모드에서의 센싱 감도보다 상대적으로 낮도록 설정된다.
도 15는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 15를 참조하면, 반도체 메모리 장치(500)는 퓨즈 어레이를 포함하는 퓨즈 데이터 리딩 회로(510)와, 퓨즈 데이터 리딩 회로로부터 출력된 퓨즈 데이터를 저장하고 제2 레지스터부로 전달하는 제1 레지스터부(520)와, 제1 레지스터부로부터 전달받은 퓨즈 데이터를 저장하는 제2 레지스터부(532, 534)와, 데이터를 저장하는 메모리 셀 어레이(540)와, 메모리 셀 어레이의 워드 라인 및 비트 라인을 구동하기 위한 로우 및 칼럼 디코더(552, 554)와, 리던던트 셀을 구동하기 위한 스페어 로우 및 스페어 칼럼 디코더(562, 564)와, 결함 셀의 어드레스 정보와 외부의 어드레스 정보를 비교하기 위한 로우 및 칼럼 비교부(572, 574)를 포함할 수 있다.
상기 퓨즈 데이터 리딩 회로(510)는 전술한 실시예들 중 어느 하나가 적용될 수 있다.
상기 제1 레지스터부(520)는 상기 퓨즈 데이터 리딩 회로로부터 출력된 퓨즈 데이터를 저장하였다가 상기 제2 레지스터부(532, 534)로 전달한다. 제2 레지스터부에 저장된 퓨즈 데이터를 이용하여 반도체 메모리 장치의 동작 환경이 설정될 수 있다.
상기 제2 레지스터부(532, 534)는 상기 제1 레지스터부로부터 퓨즈 데이터를 하나의 비트씩 순차적으로 수신하고 이를 저장한다. 제2 레지스터부(532, 534)는 퓨즈 데이터를 필요로 하는 각종 회로 블록에 인접하여 배치될 수 있다. 예컨대, 결함 셀의 로우 어드레스 정보를 저장하는 레지스터부(532)는 로우 비교부(572)에 인접하게 배치될 수 있다. 또한, 결함 셀의 칼럼 어드레스 정보를 저장하는 레지스터부(534)는 칼럼 비교부(574)에 인접하게 배치될 수 있다.
로우 비교부(572)는 외부로부터 제공되는 로우 어드레스를 결함 셀의 로우 어드레스 정보와 비교하고, 그 비교 결과에 따라 로우 디코더(552) 또는 스페어 로우 디코더(562)를 구동한다. 이와 유사하게, 칼럼 비교부(574)는 외부로부터 제공되는 칼럼 어드레스를 결함 셀의 칼럼 어드레스 정보와 비교하고, 그 비교 결과에 따라 칼럼 디코더(554) 또는 스페어 칼럼 디코더(564)를 구동한다.
로우 및 칼럼 비교부 각각은 외부로부터의 어드레스 정보와 결함 셀의 어드레스 정보를 비교하기 위한 다수 개의 논리 소자를 포함할 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함하는 적층 반도체 장치의 하나를 나타내는 간략화된 투시도이다.
도 16을 참조하면, 적층 반도체 장치(600)는 관통 전극(Through-Silicon Via)(660)에 의해 전기적으로 연결된 인터페이스 칩(610) 및 메모리 칩들(620, 630, 640, 650)을 포함한다. 도 16에는 두 개의 행으로 배치된 관통 전극(660)이 도시되어 있지만, 적층 반도체 장치(600)는 임의의 개수의 관통 전극들을 가질 수 있다.
적층 반도체 장치(600)에 포함된 메모리 칩들(620, 630, 640, 650)은 상기 본 발명의 실시예에 따른 퓨즈 데이터 리딩 회로를 포함할 수 있다. 인터페이스 칩(610)은 메모리 칩들(620, 630, 640, 650)과 외부 장치 사이에서 인터페이스를 수행한다.
도 17은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 도면이다.
도 17을 참조하면, 메모리 시스템(700)은 마더보드(731), 칩셋(또는 컨트롤러)(740), 슬롯들(735_1, 735_2), 메모리 모듈들(750, 760), 전송선들(733, 734)을 포함할 수 있다. 버스들(737, 739)은 칩셋(740)을 슬롯들(735_1, 735_2)에 연결한다. 터미널(terminal) 저항(Rtm)은 마더보드(731)의 PCB 위에 있는 버스들(737, 739) 각각을 종단(terminate)할 수 있다.
도 17에는 편의상 2 개의 슬롯들(735_1, 735_2)과 2 개의 메모리 모듈들(750, 760)을 도시하였지만, 메모리 시스템(700)은 임의의 개수의 슬롯들과 메모리 모듈들을 포함할 수 있다.
칩셋(740)은 마더보드(731)의 PCB 상에 장착될 수 있으며, 메모리 시스템(700)의 동작을 제어할 수 있다. 칩셋(740)은 커넥터들(connectors)(741_1, 741_2)과 컨버터들(743_1, 743_2)를 포함할 수 있다.
컨버터(743_1)은 칩셋(740)에서 발생된 병렬 데이터를 수신하고, 이 병렬 데이터를 직렬 데이터로 변환하여 커넥터(741-1)을 통해 전송선(733)에 출력한다. 컨버터(743_1)는 전송선(733)을 통해 직렬 데이터를 수신하고, 이 직렬 데이터를 병렬 데이터로 변환하여 칩셋(740)에 출력한다.
컨버터(743_2)는 칩셋(740)에서 발생된 병렬 데이터를 수신하고, 이 병렬 데이터를 직렬 데이터로 변환하여 커넥터(741-2)을 통해 전송선(734)에 출력한다. 컨버터(743_2)는 전송선(734)을 통해 직렬 데이터를 수신하고, 이 직렬 데이터를 병렬 데이터로 변환하여 칩셋(740)에 출력한다. 메모리 시스템(700)에 포함된 전송선들(733, 734)은 복수의 광 섬유(optical fiber)일 수 있다.
메모리 모듈(750)은 복수의 메모리 장치들(755_1 ~ 755_n), 제 1 커넥터(757), 제 2 커넥터(751) 및 컨버터들(753)을 포함할 수 있다. 메모리 모듈(760)은 복수의 메모리 장치들(765_1 ~ 765_n), 제 1 커넥터(757'), 제 2 커넥터(751') 및 컨버터들(753')을 포함할 수 있다.
제 1 커넥터(757)는 칩 셋으로부터 수신한 저속 신호를 메모리 장치들에 전달하고, 제 2 커넥터(751)는 고속 신호를 전송하기 위한 전송선(733)에 연결될 수 있다.
컨버터(753)는 제 2 커넥터(751)를 통해 직렬 데이터를 수신하고, 이 직렬 데이터를 병렬 데이터로 변환하여 복수의 메모리 장치들(755_1 ~ 755_n)에 출력한다. 또한, 컨버터(753)는 복수의 메모리 장치들(755_1 ~ 755_n)로부터 병렬 데이터를 수신하고, 이 병렬 데이터를 직렬 데이터로 변환하여 제 2 커넥터(751)에 출력한다.
도 17에 포함된 복수의 메모리 장치들(755_1 ~ 755_n, 765_1 ~ 765_n)은 상기 본 발명의 실시예에 따른 퓨즈 데이터 리딩 회로를 포함할 수 있다. 따라서, 복수의 메모리 장치들(755_1 ~ 755_9, 765_1 ~ 765_n)은 본 발명의 실시예에 따른 안티 퓨즈형 퓨즈 어레이를 포함할 수 있다. 복수의 메모리 장치들(755_1 ~ 755_n, 765_1 ~ 765_n)은 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다.
도 18은 본 발명의 일 실시예에 따른 메모리 시스템의 블록도이다.
도 18을 참조하면, 메모리 시스템(800)은 메모리 컨트롤러(810) 및 반도체 메모리 장치(820)를 포함한다.
메모리 컨트롤러(810)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 반도체 메모리 장치(820)에 제공한다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(810)에서 반도체 메모리 장치(820)로 전송되거나, 버스를 통해서 반도체 메모리 장치(820)에서 메모리 컨트롤러(810)로 전송된다.
반도체 메모리 장치(820)는 전술한 실시예의 반도체 메모리 장치가 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명은 반도체 메모리 장치에 이용될 수 있다. 특히, 퓨즈 데이터를 저장하고 있는 퓨즈 어레이를 갖는 반도체 메모리 장치에 유용하게 이용될 수 있다.
100, 200, 300, 400 : 퓨즈 데이터 리딩 회로
110, 210, 310, 410 : 제어부
120, 220, 320, 420 : 멀티플렉서
130, 230, 330, 430 : 로우 선택부
140, 240, 340, 440 : 퓨즈 어레이
150, 250, 350, 450 : 센싱부
500, 600 : 반도체 메모리 장치
700, 800 : 반도체 메모리 시스템

Claims (10)

  1. 퓨즈 데이터를 저장하는 복수의 퓨즈 셀을 구비하는 퓨즈 어레이;
    상기 퓨즈 어레이의 퓨즈 셀에 저장된 퓨즈 데이터를 센싱하기 위한 센싱부;
    상기 퓨즈 셀에 저장된 퓨즈 데이터를 리딩하는 동작을 제어하는 제어부를 포함하고,
    상기 제어부는 퓨즈 데이터 리딩 동작 시에 동작 구간에 따라 상기 퓨즈데이터를 센싱하기 위한 센싱 조건을 서로 다르게 설정하여 상기 퓨즈 데이터를 리딩하도록 제어하며,
    상기 동작 구간은, 퓨즈 데이터 리딩 동작이 활성화된 직후의 과도기와 시간적으로 과도기 이후인 안정기를 포함하고,
    상기 센싱 조건은, 상기 과도기에서의 퓨즈 데이터를 센싱하기 위한 센싱 감도가 상기 안정기에서의 퓨즈 데이터를 센싱하기 위한 센싱 감도보다 더 높은 것을 특징으로 하는 퓨즈 데이터 리딩 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제어부는,
    상기 과도기에서의 상기 퓨즈 셀에 인가되는 센싱 전압이 상기 안정기에서의 상기 퓨즈 셀에 인가되는 센싱 전압보다 높도록 제어하는 것을 특징으로 하는 퓨즈 데이터 리딩 회로.
  4. 제 1 항에 있어서,
    상기 제어부는,
    상기 과도기에서의 상기 센싱부의 센스 앰프에 인가되는 기준 전압이 상기 안정기에서의 상기 센싱부의 센스 앰프에 인가되는 기준 전압보다 낮도록 제어하는 것을 특징으로 하는 퓨즈 데이터 리딩 회로.
  5. 제 1 항에 있어서,
    상기 제어부는,
    상기 과도기에서의 상기 센싱부의 센스 앰프 회로의 센싱 전류원의 센싱 전류가 상기 안정기에서의 상기 센싱부의 센스 앰프 회로의 센싱 전류원의 센싱 전류보다 작도록 제어하는 것을 특징으로 하는 퓨즈 데이터 리딩 회로.
  6. 제 1 항에 있어서,
    상기 제어부는,
    상기 퓨즈 데이터를 리딩하는데 이용되는 클럭 신호의 주파수를 제어하고,
    상기 과도기에서의 상기 클럭 신호의 주파수가 상기 안정기에서의 상기 클럭 신호의 주파수보다 작도록 제어하는 것을 특징으로 하는 퓨즈 데이터 리딩 회로.
  7. 제 1 항에 있어서,
    상기 퓨즈 어레이는,
    다수의 로우와 다수의 칼럼을 갖는 형태이고, 로우와 칼럼의 교차 지점에 상기 퓨즈 셀이 배치되고,
    각 로우에는 상기 퓨즈 셀의 퓨즈의 일단에 연결되는 워드 리딩 라인과, 상기 퓨즈 셀의 선택 트랜지스터의 게이트 단자에 연결되는 워드 라인이 배치되고,
    상기 퓨즈의 타단과 상기 선택 트랜지스터의 일단의 소스/드레인 단자가 연결되고,
    각 칼럼에는 상기 퓨즈 셀의 선택 트랜지스터의 타단의 소스/드레인 단자에 연결되는 비트 라인이 배치되고,
    상기 센싱부는 일단이 상기 비트 라인에 연결되고 타단이 기준 전압에 연결된 센스 앰프를 구비하는 것을 특징으로 하는 퓨즈 데이터 리딩 회로.
  8. 제 7 항에 있어서,
    상기 제어부는,
    상기 워드 리딩 라인에 인가되는 센싱 전압을 변경하거나, 상기 기준 전압을 변경함으로써 상기 센싱 조건을 변경하는 것을 특징으로 하는 퓨즈 데이터 리딩 회로.
  9. 제 7 항에 있어서,
    상기 센싱부는, 일단이 상기 비트라인에 연결되고 타단이 접지되는 센싱 전류원을 더 포함하고,
    상기 제어부는, 상기 센싱 전류원의 전류를 변경함으로써 상기 센싱 조건을 변경하는 것을 특징으로 하는 퓨즈 데이터 리딩 회로.
  10. 제 7 항에 있어서,
    상기 제어부는,
    상기 퓨즈 데이터를 리딩하는데 이용되는 클럭 신호의 주파수를 변경함으로써 상기 센싱 조건을 변경하는 것을 특징으로 하는 퓨즈 데이터 리딩 회로.
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Publication number Priority date Publication date Assignee Title
KR101901664B1 (ko) * 2012-04-02 2018-10-01 삼성전자주식회사 멀티 리딩 모드를 갖는 퓨즈 데이터 리딩 회로
KR20150005840A (ko) * 2013-07-05 2015-01-15 삼성전자주식회사 슬로우 파워 업 동작에서 개선된 퓨즈 센싱 신뢰성을 갖는 반도체 메모리 장치 및 그에 따른 퓨즈 블록 리드방법
US9257196B2 (en) * 2014-02-06 2016-02-09 SK Hynix Inc. Semiconductor devices including E-fuse arrays
US9594516B2 (en) * 2014-02-14 2017-03-14 Sony Semiconductor Solutions Corporation Memory device with variable trim parameters
KR20160001034A (ko) 2014-06-26 2016-01-06 에스케이하이닉스 주식회사 반도체 장치의 모니터링 회로
KR20160001499A (ko) * 2014-06-27 2016-01-06 에스케이하이닉스 주식회사 반도체 시스템 및 반도체 장치
US10056138B1 (en) 2016-06-02 2018-08-21 SK Hynix Inc. Electronic device
WO2018044755A1 (en) * 2016-08-29 2018-03-08 Skyworks Solutions, Inc. Fuse state sensing circuits, devices and methods
US9666307B1 (en) 2016-09-14 2017-05-30 Micron Technology, Inc. Apparatuses and methods for flexible fuse transmission
KR102408843B1 (ko) * 2017-08-09 2022-06-15 에스케이하이닉스 주식회사 반도체 장치
US10443531B2 (en) 2017-08-18 2019-10-15 Micron Technology, Inc. Apparatuses and methods for storing redundancy repair information for memories
US10381103B2 (en) 2017-08-18 2019-08-13 Micron Technology, Inc. Apparatuses and methods for latching redundancy repair addresses to avoid address bits overwritten at a repair block
KR102498988B1 (ko) * 2018-06-11 2023-02-14 삼성전자주식회사 페일 어드레스들을 저장하는 레지스터들의 위치들이 병합된 메모리 장치
US10685727B2 (en) * 2018-08-10 2020-06-16 Ememory Technology Inc. Level shifter
US11138316B2 (en) * 2019-06-28 2021-10-05 Intel Corporation Apparatus and method to provide secure fuse sense protection against power attacks
US11532358B2 (en) * 2019-08-28 2022-12-20 Micron Technology, Inc. Memory with automatic background precondition upon powerup
US10990317B2 (en) * 2019-08-28 2021-04-27 Micron Technology, Inc. Memory with automatic background precondition upon powerup
CN113096717B (zh) * 2020-01-08 2024-02-27 中芯国际集成电路制造(上海)有限公司 一种熔丝存储单元、存储阵列以及存储阵列的工作方法
KR20220064258A (ko) * 2020-11-11 2022-05-18 에스케이하이닉스 주식회사 프로그래밍 동작을 수행하는 전자장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020067633A1 (en) * 2000-12-06 2002-06-06 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
US20070081377A1 (en) 2005-09-26 2007-04-12 Macronix International Co., Ltd. Method and circuit for reading fuse cells in a nonvolatile memory during power-up
US20100157704A1 (en) 2008-12-19 2010-06-24 Elpida Memory, Inc. Semiconductor memory device that can relief defective address
US20110255329A1 (en) 2010-04-19 2011-10-20 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device, method of supplying voltage in the same, and semiconductor device
US20130258748A1 (en) 2012-04-02 2013-10-03 Samsung Electronics Co., Ltd. Fuse data reading circuit having multiple reading modes and related devices, systems and methods

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100459206B1 (ko) 1998-06-10 2005-05-17 주식회사 하이닉스반도체 퓨즈셀읽기회로
US6240033B1 (en) 1999-01-11 2001-05-29 Hyundai Electronics Industries Co., Ltd. Antifuse circuitry for post-package DRAM repair
US6570804B1 (en) 2000-08-29 2003-05-27 Micron Technology, Inc. Fuse read sequence for auto refresh power reduction
KR100394757B1 (ko) * 2000-09-21 2003-08-14 가부시끼가이샤 도시바 반도체 장치
KR100427036B1 (ko) 2002-03-27 2004-04-14 주식회사 하이닉스반도체 리던던시 회로
JP4080843B2 (ja) * 2002-10-30 2008-04-23 株式会社東芝 不揮発性半導体記憶装置
KR100852179B1 (ko) * 2006-12-27 2008-08-13 삼성전자주식회사 퓨즈 회로를 가지는 비휘발성 반도체 메모리 장치 및 그제어방법
US20080265907A1 (en) * 2007-04-27 2008-10-30 Hermann Wienchol Fuse Sensing Method and Apparatus
KR101377155B1 (ko) * 2007-07-19 2014-03-26 삼성전자주식회사 내부 전원전압 발생장치 및 그것의 제어 방법, 그리고그것을 포함하는 반도체 메모리 장치 및 시스템
KR101471554B1 (ko) * 2007-07-23 2014-12-11 삼성전자주식회사 파워 업시 피크 전류를 줄이는 멀티칩 패키지
ITRM20070461A1 (it) * 2007-09-06 2009-03-07 Micron Technology Inc Acquisizione di dati di fusibili.
US7656695B2 (en) * 2007-09-10 2010-02-02 Texas Instruments Incorporated Electronic fuse system and methods
US8339867B2 (en) * 2009-01-30 2012-12-25 Unity Semiconductor Corporation Fuse elements based on two-terminal re-writeable non-volatile memory
JP2011060358A (ja) * 2009-09-08 2011-03-24 Elpida Memory Inc 半導体装置及びその制御方法
KR20140124093A (ko) * 2013-04-16 2014-10-24 에스케이하이닉스 주식회사 반도체 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020067633A1 (en) * 2000-12-06 2002-06-06 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
US20070081377A1 (en) 2005-09-26 2007-04-12 Macronix International Co., Ltd. Method and circuit for reading fuse cells in a nonvolatile memory during power-up
US20100157704A1 (en) 2008-12-19 2010-06-24 Elpida Memory, Inc. Semiconductor memory device that can relief defective address
US20110255329A1 (en) 2010-04-19 2011-10-20 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device, method of supplying voltage in the same, and semiconductor device
JP2011227957A (ja) 2010-04-19 2011-11-10 Toshiba Corp 不揮発性半導体記憶装置
US20130258748A1 (en) 2012-04-02 2013-10-03 Samsung Electronics Co., Ltd. Fuse data reading circuit having multiple reading modes and related devices, systems and methods

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