KR20140124093A

KR20140124093A - 반도체 장치

Info

Publication number: KR20140124093A
Application number: KR1020130041384A
Authority: KR
Inventors: 황정태
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2013-04-16
Filing date: 2013-04-16
Publication date: 2014-10-24
Also published as: US8836386B1

Abstract

외부전압을 이용하는 반도체 장치에 관한 것으로, 외부전압을 감지하여 외부전압의 파워업 구간에서 복수의 파워업 신호를 순차적으로 활성화하는 외부전압 감지회로부; 및 복수의 파워업 신호에 응답하여, 내부전압을 생성하도록 제어하기 위한 제1 제어신호를 활성화한 다음 예정된 시간 이후에 내부전압을 이용하는 내부회로의 동작을 제어하기 위한 제2 제어신호를 활성화하는 제어회로부를 포함하는 반도체 장치가 제공된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 외부전압을 이용하는 반도체 장치에 관한 것이다.

일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 내부회로의 안정적인 동작을 보장하기 위하여 파워업 신호 생성회로를 구비하고 있다. 파워업 신호 생성회로는 외부에서 인가되는 외부전압이 내부회로의 안정적인 동작을 위한 목표전압레벨이 되었을 때 파워업 신호를 활성화한다.

파워업 신호는 내부회로를 초기화시키기 위한 초기화신호, 내부회로의 동작을 제어하기 위한 인에이블신호 등으로 이용된다. 예컨대, 파워업 신호는 내부전압 생성회로, 퓨즈회로 등을 인에이블시키는데 이용될 수 있다.

그런데, 반도체 장치에는 파워업 신호에 응답하여 인에이블되는 내부회로 중 내부전압을 소오스 전압으로 이용하는 회로가 포함될 경우, 그 회로의 동작의 안정성을 보장하기 어렵다. 그 이유는 내부전압 또한 파워업 신호에 응답하여 생성되기 때문에 내부전압이 안정화되기 이전 - 목표전압레벨에 도달하기 이전임 - 에 해당 회로가 내부전압을 이용함에 따라 안정적인 동작을 보장할 수 없는 것이다. 예컨대, 퓨즈로딩회로는, 내부전압을 이용하여 퓨즈의 프로그램 상태에 대응하는 퓨즈상태신호를 로딩(loading)하도록 제어하기 위한 회로로, 내부전압이 불안정한 상태에서 인에이블되는 경우 퓨즈상태신호가 정상적으로 로딩되지 못해 퓨즈 리드시 잘못된 리드 동작을 수행할 수 있다.

본 발명은 내부전압이 안정화된 상태에서 내부회로가 인에이블되는 반도체 장치를 제공하는 것이다.

본 발명의 일 측면에 따르면, 본 발명은 외부전압을 감지하여 외부전압의 파워업 구간에서 복수의 파워업 신호를 순차적으로 활성화하는 외부전압 감지회로부; 및 복수의 파워업 신호에 응답하여, 내부전압을 생성하도록 제어하기 위한 제1 제어신호를 활성화한 다음 예정된 시간 이후에 내부전압을 이용하는 내부회로의 동작을 제어하기 위한 제2 제어신호를 활성화하는 제어회로부를 포함한다.

본 발명의 다른 측면에 따르면, 본 발명은 외부전압의 파워업 구간에서 외부전압이 제1 임계 전압레벨일 때 파워업 프리신호를 활성화하고, 외부전압의 파워업 구간에서 외부전압이 제1 임계 전압레벨보다 높은 제2 임계 전압레벨일 때 파워업신호를 활성화하며, 외부전압의 파워업 구간에서 외부전압이 제2 임계 전압레벨보다 높은 제3 임계 전압레벨일 때 파워업 포스트신호를 활성화하는 외부전압 감지회로부; 파워업 프리신호와 파워업신호에 응답하여 내부전압을 생성하도록 제어하기 위한 제1 제어신호를 생성하는 제1 제어부; 및 파워업 프리신호와 파워업 포스트신호에 응답하여 내부전압을 이용하는 내부회로의 동작을 제어하기 위한 제2 제어신호를 생성하는 제2 제어부를 포함한다.

본 발명의 또 다른 측면에 따르면, 본 발명은 외부전압이 파워업될 때 바이어스신호를 활성화하기 위한 바이어스부; 바이어스신호에 응답하여 외부전압의 파워업 구간에서 외부전압이 제1 임계 전압레벨일 때 파워업 프리신호를 활성화하는 제1 외부전압 감지부; 바이어스신호에 응답하여 외부전압의 파워업 구간에서 외부전압이 제1 임계 전압레벨보다 높은 제2 임계 전압레벨일 때 파워업신호를 활성화하는 제2 외부전압 감지부; 바이어스신호에 응답하여 외부전압의 파워업 구간에서 외부전압이 제2 임계 전압레벨보다 높은 제3 임계 전압레벨일 때 파워업 포스트신호를 활성화하는 제3 외부전압 감지부; 파워업 프리신호와 파워업신호에 응답하여 내부전압을 생성하도록 제어하기 위한 제1 제어신호를 활성화하는 제1 제어부; 파워업 프리신호와 파워업 포스트신호에 응답하여 내부전압이 안정화된 이후에 제2 제어신호를 활성화하는 제2 제어부; 및 제2 제어신호, 개시 제어펄스, 종료 제어펄스에 응답하여 예정된 구간 동안 내부전압을 이용하는 내부회로를 인에이블시키기 위한 제3 제어신호를 활성화하는 제3 제어부를 포함한다.

외부전압이 파워업될 때 순차적으로 활성화되는 파워업신호들에 기초하여 내부전압을 이용하는 내부회로가 내부전압이 안정화된 상태에서 인에이블되도록 제어됨에 따라 내부회로의 동작 신뢰성을 향상시킬 수 있는 효과가 있다.

도 1은 본 발명의 실시예에 따른 반도체 장치의 블록 구성도이다.
도 2는 도 1에 도시된 외부전압 감지회로부의 내부 구성도이다.
도 3은 도 1에 도시된 제어회로부의 내부 구성도이다.
도 4는 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 1에는 본 발명의 실시예에 따른 반도체 장치가 블록 구성도로 도시되어 있다.

도 1을 참조하면, 반도체 장치(100)는 외부전압(VDD)을 감지하여 외부전압(VDD)의 파워업 구간에서 제1 내지 제3 파워업 신호(PWRUP_PRE, PWRUP, PWRUP_POST)를 순차적으로 활성화하는 외부전압 감지회로부(110)와, 제1 내지 제3 파워업 신호(PWRUP_PRE, PWRUP, PWRUP_POST), 개시 제어펄스(START_PULSE), 종료 제어펄스(END_PULSE)에 응답하여, 내부전압을 생성하도록 제어하기 위한 제1 제어신호(INT_VOL_START)를 활성화한 다음 내부전압을 이용하는 내부회로의 동작을 제어하기 위한 제2 제어신호(FUSE_LOADING_START)를 활성화하는 제어회로부(120)를 포함한다.

여기서, 제1 내지 제3 파워업 신호(PWRUP_PRE, PWRUP, PWRUP_POST)는 외부전압(VDD)의 파워업 구간에서 시간차를 두고 순차적으로 활성화되는 신호이다. 다시 말해, 제1 및 제3 파워업 신호(PWRUP_PRE, PWRUP_POST)는 제2 파워업 신호(PWRUP)가 활성화되는 시점을 중심으로 앞뒤로 시간 차를 두고 활성화된다. 따라서, 이하에서는 설명의 편의를 위하여 제1 파워업 신호(PWRUP_PRE)를 파워업 프리신호라 칭하고 제2 파워업 신호(PWRUP)를 파워업 신호라 칭하며 제3 파워업 신호(PWRUP_POST)를 파워업 포스트신호라 칭하여 설명한다.

한편, 도 2에는 외부전압 감지회로부(110)의 내부 구성도가 도시되어 있다.

도 2를 참조하면, 외부전압 감지회로부(110)는 외부전압(VDD)이 파워업될 때 바이어스신호(LEVEL)를 활성화하는 바이어스부(111)와, 바이어스신호(LEVEL)에 응답하여 외부전압(VDD)의 파워업 구간에서 외부전압(VDD)이 제1 임계 전압레벨일 때 파워업 프리신호(PWRUP_PRE)를 활성화하는 제1 외부전압 감지부(113)와, 바이어스신호(LEVEL)에 응답하여 외부전압(VDD)의 파워업 구간에서 외부전압(VDD)이 제1 임계 전압레벨보다 높은 제2 임계 전압레벨일 때 파워업 신호(PWRUP)를 활성화하는 제2 외부전압 감지부(115)와, 바이어스신호(LEVEL)에 응답하여 외부전압(VDD)의 파워업 구간에서 외부전압(VDD)이 제2 임계 전압레벨보다 높은 제3 임계 전압레벨일 때 파워업 포스트신호(PWRUP_POST)를 활성화하는 제3 외부전압 감지부(117)를 포함한다.

여기서, 바이어스부(111)는 외부전압(VDD)단과 바이어스신호(LEVEL)의 출력단 사이에 직렬로 연결된 4개의 저항과, 4개의 저항으로부터 분배된 전압을 게이트 입력으로 하며 바이어스신호(LEVEL)의 출력단과 접지전압(VSS)단 사이에 드레인과 소오스가 직렬로 접속된 3개의 NMOS 트랜지스터를 포함한다.

그리고, 제1 내지 제3 외부전압 감지부(113, 115, 117)는 전압 분배방식을 이용하여 외부전압(VDD)을 감지하도록 설계될 수 있다. 단, 제1 내지 제3 외부전압 감지부(113, 115, 117)는 서로 다른 분배비가 적용되여야 한다. 제1 외부전압 감지부(113)는 접지전압(VSS)단에 게이트가 접속되며 외부전압(VDD)단과 제1 감지노드(SN_PRE) 사이에 소오스와 드레인이 직렬로 접속된 2개의 PMOS 트랜지스터와, 바이어스신호(LEVEL)를 게이트 입력으로 하며 제1 감지노드(SN_PRE)와 접지전압(VSS)단 사이에 드레인과 소오스가 직렬로 접속된 3개의 NMOS 트랜지스터를 포함한다. 제2 외부전압 감지부(115)는 접지전압(VSS)단에 게이트가 접속되며 외부전압(VDD)단과 제2 감지노드(SN) 사이에 소오스와 드레인이 직렬로 접속된 3개의 PMOS 트랜지스터와, 바이어스신호(LEVEL)를 게이트 입력으로 하며 제2 감지노드(SN)와 접지전압(VSS)단 사이에 드레인과 소오스가 직렬로 접속된 3개의 NMOS 트랜지스터를 포함한다. 제3 외부전압 감지부(117)는 접지전압(VSS)단에 게이트가 접속되며 외부전압(VDD)단과 제3 감지노드(SN_POST) 사이에 소오스와 드레인이 직렬로 접속된 4개의 PMOS 트랜지스터와, 바이어스신호(LEVEL)를 게이트 입력으로 하며 제3 감지노드(SN_PRE)와 접지전압(VSS)단 사이에 드레인과 소오스가 직렬로 접속된 3개의 NMOS 트랜지스터를 포함한다.

참고로, 바이어스부(111)와 제1 내지 제3 외부전압 감지회로부(113, 115, 117)에 포함된 소자의 개수와 구성 방식은 반드시 도 2에 도시된 것에 한정되는 것은 아니며, 설계에 따라 많은 변형이 가능하다.

한편, 도 3에는 제어회로부(120)의 내부 구성도가 도시되어 있다.

도 3을 참조하면, 제어회로부(120)는 파워업 프리신호(PWRUP_PRE)에 응답하여 제1 제어신호(INT_VOL_START)를 비활성화 레벨로 초기화하고 파워업 신호(PWRUP)에 응답하여 제1 제어신호(INT_VOL_START)를 활성화하는 제1 제어부(121)와, 파워업 프리신호(PWRUP_PRE)에 응답하여 제3 제어신호(FUSE_LOADING_EN)를 비활성화 레벨로 초기화하고 파워업 포스트신호(PWRUP_POST)에 응답하여 제3 제어신호(FUSE_LOADING_EN)를 활성화하는 제2 제어부(123)와, 제3 제어신호(FUSE_LOADING_EN), 개시 제어펄스(START_PULSE), 종료 제어펄스(END_PULSE)에 응답하여 예정된 구간 동안 제2 제어신호(FUSE_LOADING_START)를 활성화하는 제3 제어부(125)를 포함한다.

여기서, 제1 내지 제3 제어부(121, 123, 125)는 각각의 출력신호(INT_VOL_START, FUSE_LOADING_EN, FUSE_LOADING_START)를 래치하기 위한 RS 플립플롭을 포함하여 구성될 수 있다.

이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 장치(100)의 동작을 설명한다.

도 4에는 본 발명의 실시예에 따른 반도체 장치(100)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.

도 4를 참조하면, 외부로부터 외부전압(VDD)이 인가되면, 외부전압 감지회로부(110)는 외부전압(VDD)을 감지하여 외부전압(VDD)의 파워업 구간에서 제1 내지 제3 파워업 신호(PWRUP_PRE, PWRUP, PWRUP_POST)를 순차적으로 활성화한다. 이를 더욱 자세하세 설명하면, 바이어스부(111)는 외부전압(VDD)이 파워업됨에 따라 바이어스신호(LEVEL)를 논리 하이 레벨로 활성화하고, 제1 외부전압 감지부(113)는 바이어스신호(LEVEL)에 응답하여 외부전압(VDD)의 파워업 구간에서 외부전압(VDD)이 제1 임계 전압레벨일 때 파워업 프리신호(PWRUP_PRE)를 활성화하고, 제2 외부전압 감지부(115)는 바이어스신호(LEVEL)에 응답하여 외부전압(VDD)의 파워업 구간에서 외부전압(VDD)이 제1 임계 전압레벨보다 높은 제2 임계 전압레벨일 때 파워업 신호(PWRUP)를 활성화하며, 제3 외부전압 감지부(117)는 바이어스신호(LEVEL)에 응답하여 외부전압(VDD)의 파워업 구간에서 외부전압(VDD)이 제2 임계 전압레벨보다 높은 제3 임계 전압레벨일 때 파워업 포스트신호(PWRUP_POST)를 활성화한다.

그러면, 제어회로부(120)는 파워업 프리신호(PWRUP_PRE), 파워업 신호(PWRUP), 파워업 포스트신호(PWRUP_POST), 개시 제어펄스(START_PULSE), 종료 제어펄스(END_PULSE)에 응답하여, 내부전압을 생성하도록 제어하기 위한 제1 제어신호(INT_VOL_START)를 활성화하고 예정된 시간(S) 이후에 내부전압을 이용하는 내부회로의 동작을 제어하기 위한 제2 제어신호(FUSE_LOADING_START)를 활성화한다. 이를 더욱 자세하게 설명하면, 제1 및 제2 제어부(121)는 파워업 프리신호(PWRUP_PRE)에 응답하여 제1 및 제3 제어신호(INT_VOL_EN, FUSE_LOADING_EN)를 비활성화 레벨로 초기화한 상태에서, 제1 제어부(121)가 파워업 신호(PWRUP)에 응답하여 제1 제어신호(INT_VOL_START)를 먼저 활성화하고, 그 다음 제2 제어부(123)가 파워업 포스트신호(PWRUP_POST)에 응답하여 제3 제어신호(FUSE_LOADING_EN)를 활성화한다.

여기서, 예정된 시간(S)은 내부전압이 안정적으로 생성될 수 있는 시간이 보장되도록 설정된다. 따라서, 제3 제어신호(FUSE_LOADING_EN)는 내부전압이 안정적으로 생성되었음을 나타내는 신호이다.

계속해서, 제3 제어신호(FUSE_LOADING_EN)가 활성화된 상태에서 개시 제어펄스(START_PULSE)와 종료 제어펄스(END_PULSE)가 활성화되면, 제3 제어부(125)는 예정된 구간 동안 제2 제어신호(FUSE_LOADING_START)를 활성화한다. 제2 제어신호(FUSE_LOADING_START)는, 내부전압을 이용하는 내부회로의 동작을 제어하기 위한 제어신호로, 개시 제어펄스(START_PULSE)와 종료 제어펄스(END_PULSE)에 의해 활성화 구간이 결정된다. 이와 같은 제2 제어신호(FUSE_LOADING_START)가 활성화되면, 내부회로는 퓨즈 상태에 대응하는 퓨즈신호가 래치되도록 그 퓨즈신호를 로딩(loading)한다.

이와 같은 본 발명의 실시예에 따르면, 내부전압이 안정화된 상태에서 퓨즈신호가 로딩될 수 있으므로 정상적인 퓨즈신호가 래치되는 이점이 있다.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 본 발명의 실시예에서는 하나의 제1 및 제2 제어신호가 생성되는 것을 예로 들어 설명하였지만, 반드시 이에 한정되는 것은 아니며, 설계 - 예컨대, 복수의 내부회로를 개별적으로 제어하기 위함 - 에 따라 복수의 제1 및 제2 제어신호를 생성할 수 있다. 이때, 복수의 제1 및 제2 제어신호는 동시에 또는 순차적으로 활성화되도록 설계될 수 있다.

또한, 본 발명의 실시예에서는 제2 제어신호가 내부회로를 인에이블시키는 것으로 예를 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 제3 제어신호가 내부회로의 인에이블을 제어하도록 설계될 수도 있다.

100 : 반도체 장치 110 : 외부전압 감지회로부
111 : 바이어스부 113 : 제1 외부전압 감지부
115 : 제2 외부전압 감지부 117 : 제3 외부전압 감지부
120 : 제어회로부 121 : 제1 제어부
123 : 제2 제어부 125 : 제3 제어부

Claims

외부전압을 감지하여 상기 외부전압의 파워업 구간에서 복수의 파워업 신호를 순차적으로 활성화하는 외부전압 감지회로부; 및
상기 복수의 파워업 신호에 응답하여, 내부전압을 생성하도록 제어하기 위한 적어도 하나의 제1 제어신호를 활성화한 다음 예정된 시간 이후에 상기 내부전압을 이용하는 내부회로의 동작을 제어하기 위한 적어도 하나의 제2 제어신호를 활성화하는 제어회로부
를 포함하는 반도체 장치.
제1항에 있어서,
상기 예정된 시간은 상기 내부전압이 목표한 전압레벨에 도달하는데 걸리는 시간을 포함하는 반도체 장치.
제1항에 있어서,
상기 제1 제어신호가 둘 이상 생성되는 경우, 둘 이상의 제1 제어신호는 순차적으로 활성화되는 반도체 장치.
제1항에 있어서,
상기 제2 제어신호가 둘 이상 생성되는 경우, 둘 이상의 제2 제어신호는 순차적으로 활성화되는 반도체 장치.
제1항에 있어서,
상기 내부회로는 퓨즈 상태에 대응하는 퓨즈신호가 래치되도록 제어하기 위한 회로를 포함하는 반도체 장치.
외부전압의 파워업 구간에서 상기 외부전압이 제1 임계 전압레벨일 때 파워업 프리신호를 활성화하고, 상기 외부전압의 파워업 구간에서 상기 외부전압이 상기 제1 임계 전압레벨보다 높은 제2 임계 전압레벨일 때 파워업신호를 활성화하며, 상기 외부전압의 파워업 구간에서 상기 외부전압이 제2 임계 전압레벨보다 높은 제3 임계 전압레벨일 때 파워업 포스트신호를 활성화하는 외부전압 감지회로부;
상기 파워업 프리신호와 상기 파워업신호에 응답하여 내부전압을 생성하도록 제어하기 위한 제1 제어신호를 생성하는 제1 제어부; 및
상기 파워업 프리신호와 상기 파워업 포스트신호에 응답하여 상기 내부전압을 이용하는 내부회로의 동작을 제어하기 위한 제2 제어신호를 생성하는 제2 제어부
를 포함하는 반도체 장치.
제6항에 있어서,
상기 제1 및 제2 제어부는 래치부를 포함하는 반도체 장치.
제6항에 있어서,
상기 내부회로는 퓨즈 상태에 대응하는 퓨즈신호가 래치되도록 제어하기 위한 회로를 포함하는 반도체 장치.
외부전압이 파워업될 때 바이어스신호를 활성화하기 위한 바이어스부;
상기 바이어스신호에 응답하여 상기 외부전압의 파워업 구간에서 상기 외부전압이 제1 임계 전압레벨일 때 파워업 프리신호를 활성화하는 제1 외부전압 감지부;
상기 바이어스신호에 응답하여 상기 외부전압의 파워업 구간에서 상기 외부전압이 상기 제1 임계 전압레벨보다 높은 제2 임계 전압레벨일 때 파워업신호를 활성화하는 제2 외부전압 감지부;
상기 바이어스신호에 응답하여 상기 외부전압의 파워업 구간에서 상기 외부전압이 제2 임계 전압레벨보다 높은 제3 임계 전압레벨일 때 파워업 포스트신호를 활성화하는 제3 외부전압 감지부;
상기 파워업 프리신호와 상기 파워업신호에 응답하여 내부전압을 생성하도록 제어하기 위한 제1 제어신호를 활성화하는 제1 제어부;
상기 파워업 프리신호와 상기 파워업 포스트신호에 응답하여 상기 내부전압이 안정화된 이후에 제2 제어신호를 활성화하는 제2 제어부; 및
상기 제2 제어신호, 개시 제어펄스, 종료 제어펄스에 응답하여 예정된 구간 동안 상기 내부전압을 이용하는 내부회로를 인에이블시키기 위한 제3 제어신호를 활성화하는 제3 제어부
를 포함하는 반도체 장치.
제9항에 있어서,
상기 제1 내지 제3 외부전압 감지부는 전압 분배방식을 이용하여 상기 외부전압을 감지하는 반도체 장치.
제9항에 있어서,
상기 제1 내지 제3 제어부는 래치부를 포함하는 반도체 장치.
제9항에 있어서,
상기 내부회로는 퓨즈 상태에 대응하는 퓨즈신호가 래치되도록 제어하기 위한 회로를 포함하는 반도체 장치.