TWI709968B - 記憶體單元及記憶體系統 - Google Patents

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Abstract

記憶體單元包含第一反熔絲元件、第一選擇電晶體、第二反熔絲元件、第二選擇電晶體及感測控制電路。第一反熔絲元件及第二反熔絲元件的第一端耦接於反熔絲控制線。第一選擇電晶體根據字元線的電壓傳送第一位元線及第一反熔絲元件的第二端之間的電壓。第二選擇電晶體根據字元線的電壓傳送第二位元線及第二反熔絲元件的第二端之間的電壓。在讀取操作中，感測控制電路根據第一反熔絲元件及第二反熔絲元件的狀態自第一選擇電晶體或第二選擇電晶體的第一端提供放電路徑至第一系統電壓端。

Description

記憶體單元及記憶體系統
本發明是有關於一種記憶體單元，特別是指一種具有感測控制電路的記憶體單元。
在記憶體系統中，常會利用感測放大器來將記憶體單元所產生的資料電壓與預設的參考電壓相比較，以辨識出儲存在記憶體單元中的資料。舉例來說，如果資料電壓大於參考電壓，感測放大器就會輸出高電壓，表示儲存在記憶體單元中的資料為“0”。相對地，如果資料電壓小於參考電壓，感測放大器就會輸出低電壓，表示儲存在記憶體單元中的資料為“1”。感測放大器所輸出的電壓會儲存在閂鎖器中以供後續存取之需。
然而，由於製程上無法避免的差異，不同感測放大器中的電晶體可能會具有不同的閾電壓，因此要選出適合的參考電壓來辨識所有記憶體單元中的資料實際上相當困難。對於一個記憶體單元而言最適合的參考電壓可能並不適合用在另一個記憶體單元，而不適合的參考電壓將會延長資料存取所需的時間，及/或造成資料誤判。
本發明的一實施例提供一種記憶體單元。記憶體單元包含第一反熔 絲元件、第一選擇電晶體、第二反熔絲元件、第二選擇電晶體及感測控制電路。
第一反熔絲元件具有第一端及第二端，第一反熔絲元件的第一端耦接於反熔絲控制線。第一選擇電晶體具有第一端、第二端及控制端，第一選擇電晶體的第二端耦接於第一位元線，而第一選擇電晶體的控制端耦接於字元線。第一選擇電晶體根據字元線的電壓傳送第一位元線及第一反熔絲元件的第二端之間的電壓。第二反熔絲元件具有第一端及第二端，第二反熔絲元件的第一端耦接於反熔絲控制線。第二選擇電晶體具有第一端、第二端及控制端，第二選擇電晶體的第二端耦接於第二位元線，而第二選擇電晶體的控制端耦接於字元線。第二選擇電晶體根據字元線的電壓傳送第二位元線及第二反熔絲元件的第二端之間的電壓。
感測控制電路耦接於第一選擇電晶體的第一端及第二選擇電晶體的第一端。在記憶體單元的讀取操作中，感測控制電路根據第一反熔絲元件及第二反熔絲元件的狀態自第一選擇電晶體的第一端或自第二選擇電晶體的第一端提供放電路徑至第一系統電壓端。
本發明的另一實施例提供一種記憶體系統。記憶體系統包含複數個記憶體單元。複數個記憶體單元中的第一記憶體單元包含第一反熔絲元件、第一選擇電晶體、第二反熔絲元件、第二選擇電晶體及感測控制電路。
第一反熔絲元件具有第一端及第二端，第一反熔絲元件的第一端耦接於反熔絲控制線。第一選擇電晶體具有第一端、第二端及控制端，第一選擇電晶體的第二端耦接於第一位元線，而第一選擇電晶體的控制端耦接於第一字元線。第一選擇電晶體根據第一字元線的電壓傳送第一位元線及第一反熔絲元件的第二端之間的電壓。第二反熔絲元件具有第一端及第二端，第二反熔絲元件的第一端耦接於反熔絲控制線。第二選擇電晶體具有第一端、第二端及控制端，第二選擇電晶體的第二端耦接於第二位元線，而第二選擇電晶體的控制端 耦接於第一字元線。第二選擇電晶體根據第一字元線的電壓傳送第二位元線及第二反熔絲元件的第二端之間的電壓。
感測控制電路耦接於第一選擇電晶體的第一端及第二選擇電晶體的第一端。在記憶體單元的讀取操作中，感測控制電路根據第一反熔絲元件及第二反熔絲元件的狀態自第一選擇電晶體的第一端或自第二選擇電晶體的第一端提供放電路徑至第一系統電壓端。
10:記憶體系統
100A(1,1)至100A(M,N)、100B(1,1)至100B(M,N)、200:記憶體單元
S1、S2:記憶體區段
AF1、AF2:反熔絲控制線
FL1、FL2:隨閘控制線
WLA1至WLAM、WLB1至WLBM:字元線
BLA1至BLAN、BLA1’至BLAN’、BLB1至BLBN、BLB1’至BLBN’:位元線
SCL1、SCL2:感測控制線
110、112、110A、112A、110B、112B、210、212:反熔絲元件
120、122、120A、122A、120B、122B:隨閘電晶體
130、132、130A、132A、130B、132B、230、232:選擇電晶體
140、140A、140B、240:感測控制電路
M1至M11:電晶體
NV1:系統電壓端
VPP:寫入電壓
VWL:第一操作電壓
VFL:第二操作電壓
V1:系統電壓
VD1、VD2:資料電壓
VDD:第三操作電壓
VAF:反熔絲偏壓
SIGctrl:控制訊號
SIGDATA:資料訊號
ID:放電電流
IS:電流
20:讀取控制電路
22:預充電控制電路
24:感測輔助電路
26:差動感測放大器
第1圖為本發明一實施例之記憶體系統的示意圖。
第2圖是第1圖的一記憶體區段中記憶體單元的示意圖
第3圖是第1圖的記憶體單元的寫入操作中所接收的電壓示意圖。
第4圖是第1圖的記憶體單元在感測操作中所接收的電壓示意圖。
第5圖是第1圖的記憶體單元在讀取操作中所接收的電壓示意圖。
第6圖是本發明另一實施例的記憶體單元的示意圖。
第7圖是本發明一實施例之讀取控制電路的示意圖。
第1圖為本發明一實施例之記憶體系統10的示意圖。記憶體系統10包含複數個記憶體單元100A(1,1)至100A(M,N)及100B(1,1)至100B(M,N)，其中M及N為大於1的正整數。記憶體單元100A(1,1)至100A(M,N)及100B(1,1)至100B(M,N)可具有相同的結構。此外，在有些實施例中，記憶體單元100A(1,1)至100A(M,N)可設置在記憶體區段S1，而記憶體單元100B(1,1)至100B(M,N)則可設置在記憶體 區段S2。
在第1圖中，位於同一記憶體區段的記憶體單元可以耦接至相同的反熔絲控制線、相同的隨閘控制線及相同的感測控制線。舉例來說，設置在記憶體區段S1中的記憶體單元100A(1,1)至100A(M,N)可耦接至反熔絲控制線AF1、隨閘控制線FL1及感測控制線SCL1。此外，設置在記憶體區段S2中的記憶體單元100B(1,1)至100B(M,N)可耦接至反熔絲控制線AF2、隨閘控制線FL2及感測控制線SCL2。
再者，在記憶體區段S1中，設置在同一列的記憶體單元可耦接至相同的字元線，而設置在同一行的記憶體單元可以耦接至相同的位元線。舉例來說，記憶體單元100A(1,1)至100A(1,N)可耦接至字元線WLA1，而記憶體單元100A(M,1)至100A(M,N)可耦接至字元線WLAM。此外，記憶體單元100A(1,1)至100A(M,1)可耦接至位元線BLA1及BLA1’，記憶體單元100A(1,N)至100A(M,N)可耦接至位元線BLAN及BLAN’。
相似地，在記憶體區段S2中，記憶體單元100B(1,1)至100B(1,N)可耦接至字元線WLB1，而記憶體單元100B(M,1)至100B(M,N)可耦接至字元線WLBM。此外，記憶體單元100B(1,1)至100B(M,1)可耦接至位元線BLB1及BLB1’，記憶體單元100B(1,N)至100B(M,N)可耦接至位元線BLBN及BLBN’
第2圖是本發明一實施例之記憶體區段S1中記憶體單元100A(m,n)、100A(m,n+1)及100A(m+1,n)的示意圖，其中m可以是小於M的正整數，而n可以是小於N的正整數。
在第2圖中，記憶體單元100A(m,n)可包含反熔絲元件110及，隨閘電晶體120及122，選擇電晶體130及132，及感測控制電路140。
反熔絲元件110包含第一端及第二端，而反熔絲元件110的第一端耦接於反熔絲控制線AF1。隨閘電晶體120具有第一端、第二端及控制端，隨閘電 晶體120的第一端耦接於反熔絲元件110的第二端，而隨閘電晶體120的控制端耦接於隨閘控制線FL1。選擇電晶體130具有第一端、第二端及控制端，選擇電晶體130的第一端耦接於隨閘電晶體120的第二端，選擇電晶體130的第二端耦接於位元線BLAn，而選擇電晶體130的控制端耦接於字元線WLAm。
在有些實施例中，反熔絲元件110可以是變容，並且會被高壓擊穿。反熔絲元件110的狀態，亦即其是否被擊穿的狀態，可以用來代表記憶體單元100A(m,n)所儲存的資料值。隨閘電晶體120可以用來緩解記憶體單元100A(m,n)在寫入操作時所承受的高壓。選擇電晶體130可以根據字元線WLAm上的電壓在位元線BLAn及反熔絲元件110的第二端之間傳送電壓。
相似地，反熔絲元件112包含第一端及第二端，而反熔絲元件112的第一端耦接於反熔絲控制線AF1。隨閘電晶體122具有第一端、第二端及控制端，隨閘電晶體122的第一端耦接於反熔絲元件112的第二端，而隨閘電晶體122的控制端耦接於隨閘控制線FL1。選擇電晶體132具有第一端、第二端及控制端，選擇電晶體132的第一端耦接於隨閘電晶體122的第二端，選擇電晶體132的第二端耦接於位元線BLAn’，而選擇電晶體130的控制端耦接於字元線WLAm。選擇電晶體132可以根據字元線WLAm上的電壓在位元線BLAn’及反熔絲元件112的第二端之間傳送電壓。
感測控制電路140耦接於選擇電晶體130及132的第一端。感測控制電路140可以在記憶體單元100A(m,n)的讀取操作中，根據反熔絲元件110及112的狀態提供自選擇電晶體130的第一端至系統電壓端NV1的放電路徑，或提供自選擇電晶體132的第一端至系統電壓端NV1的放電路徑。在有些實施例中，系統電壓端NV1可以提供系統電壓V1，而系統電壓V1可以是系統中的參考電壓，例如但不限於為地電壓。
在第2圖中，感測控制電路140包含電晶體M1至M4。電晶體M1具有 第一端、第二端及控制端，電晶體M1的第一端耦接於選擇電晶體130的第一端，而電晶體M1的控制端耦接於選擇電晶體132的第一端。電晶體M2具有第一端、第二端及控制端，電晶體M2的第一端耦接於選擇電晶體132的第一端，而電晶體M2的控制端耦接於電晶體M1的第一端。
電晶體M3具有第一端、第二端及控制端，電晶體M3的第一端耦接於電晶體M1的第二端，電晶體M3的第二端可接收系統電壓V1，而電晶體M3的控制端耦接於感測控制線SCL1。電晶體M4具有第一端、第二端及控制端，電晶體M4的第一端耦接於電晶體M2的第二端，電晶體M4的第二端可接收系統電壓V1，而電晶體M4的控制端耦接於感測控制線SCL1。
在有些實施例中，反熔絲元件110及112可以在記憶體單元100A(m,n)的寫入操作中被寫入互補的資料。在此情況下，反熔絲元件110及112在讀取操作中就會產生大小不同的電流，因此感測控制電路140可以將兩者的差異放大，並對應地提供放電路徑。也就是說，記憶體單元100A(m,n)可以在讀取操作中就地感測電流的差異，因此無須先前技術在讀取操作中所使用的參考電壓或參考電流。如此一來，就可以提升讀取操作的精準度，並且可縮短存取資料的時間。
此外，記憶體單元100(m,n+1)可包含反熔絲元件110A及112A，隨閘電晶體120A及122A，選擇電晶體130A及132A及感測電晶體140A。
反熔絲元件110A包含第一端及第二端，而反熔絲元件110A的第一端耦接於反熔絲控制線AF1。擇電晶體130A具有第一端、第二端及控制端，選擇電晶體130A的第二端耦接於位元線BLA(n+1)，而選擇電晶體130A的控制端耦接於字元線WLAm。隨閘電晶體120A具有第一端、第二端及控制端，隨閘電晶體120A的第一端耦接於反熔絲元件110A的第二端，隨閘電晶體120A的第二端耦接於選擇電晶體130A的第一端，而隨閘電晶體120A的控制端耦接於隨閘控制線FL1。
反熔絲元件112A包含第一端及第二端，而反熔絲元件112A的第一端耦接於反熔絲控制線AF1。擇電晶體132A具有第一端、第二端及控制端，選擇電晶體132A的第二端耦接於位元線BLA(n+1)’，而選擇電晶體132A的控制端耦接於字元線WLAm。隨閘電晶體122A具有第一端、第二端及控制端，隨閘電晶體122A的第一端耦接於反熔絲元件112A的第二端，隨閘電晶體122A的第二端耦接於選擇電晶體132A的第一端，而隨閘電晶體122A的控制端耦接於隨閘控制線FL1。感測控制電路140A可耦接於選擇電晶體130A及132A的第一端。
此外，記憶體單元100(m+1,n)可包含反熔絲元件110B及112B，隨閘電晶體120B及122B，選擇電晶體130B及132B及感測電晶體140B。
反熔絲元件110B包含第一端及第二端，而反熔絲元件110B的第一端耦接於反熔絲控制線AF1。選擇電晶體130B具有第一端、第二端及控制端，選擇電晶體130B的第二端耦接於位元線BLAn，而選擇電晶體130B的控制端耦接於字元線WLA(m+1)。隨閘電晶體120B具有第一端、第二端及控制端，隨閘電晶體120B的第一端耦接於反熔絲元件110B的第二端，隨閘電晶體120B的第二端耦接於選擇電晶體130B的第一端，而隨閘電晶體120B的控制端耦接於隨閘控制線FL1。
反熔絲元件112B包含第一端及第二端，而反熔絲元件112B的第一端耦接於反熔絲控制線AF1。擇電晶體132B具有第一端、第二端及控制端，選擇電晶體132B的第二端耦接於位元線BLAn’，而選擇電晶體132B的控制端耦接於字元線WLA(m+1)。隨閘電晶體122B具有第一端、第二端及控制端，隨閘電晶體122B的第一端耦接於反熔絲元件112B的第二端，隨閘電晶體122B的第二端耦接於選擇電晶體132B的第一端，而隨閘電晶體122B的控制端耦接於隨閘控制線FL1。感測控制電路140B可耦接於選擇電晶體130B及132B的第一端。
第3圖是在記憶體單元100A(m,n)的寫入操作中，記憶體單元 100A(m,n)、100A(m,n+1)及100A(m+1,n)所接收的電壓示意圖。
在第3圖中，反熔絲控制線AF1可以在寫入電壓VPP，字元線WLAm可以在第一操作電壓VWL，隨閘控制線FL1可以在第二操作電壓VFL，位元線BLAn可以在第一資料電壓VD1，而位元線BLAn’可以在第二資料電壓VD2。
在有些實施例中，寫入電壓VPP可以大於第二操作電壓VFL，第二操作電壓VFL可以大於第一操作電壓VWL，而第一操作電壓VWL可以大於系統電壓V1。例如但不限於，寫入電壓VPP可為5至6V，第二操作電壓VFL可為2V，第一操作電壓VWL可為1.6V，而系統電壓V1可為0V。
在此情況下，反熔絲元件110及112的第一端會接收到寫入電壓VPP。此外，隨閘電晶體120及122會被導通。為使反熔絲元件110及112寫入互補的資料，資料電壓VD1及VD2的其中一者會與第一操作電壓VWL相同，而另一者則與系統電壓V1相同。舉例來說，在第3圖中，第一資料電壓VD1可以是系統電壓V1，而第二資料電壓VD2可以是第一操作電壓VWL。
在此情況下，選擇電晶體130可以被導通，而反熔絲元件110的第二端將會接收到第一資料電壓VD1，因此，反熔絲元件110會接收到第一資料電壓VD1及寫入電壓VPP，並被兩者之間的巨大電壓差，而被擊穿。
然而，由於在位元線BLAn’的第二資料電壓VD2與第一操作電壓VWL相同，因此選擇電晶體132可能不會導通，而選擇電晶體132的第二端會呈現浮接狀態，因此反熔絲元件112的第一端及第二端並不會接收到足以將反熔絲元件112擊穿的電壓差。
如此一來，在第3圖中，反熔絲元件110將被擊穿，而反熔絲元件112則不會被擊穿。在有些實施例中，反熔絲元件110被擊穿而反熔絲元件112未被擊穿的狀態可代表資料值為“1”，且反熔絲元件112被擊穿而反熔絲元件110未被擊穿的狀態可代表資料值為“0”。然而在其他的實施例中，資料值與反熔絲元件 狀態之間的關聯也可根據系統的需求而以其他的方式定義。
在有些實施例中，在記憶體單元100A(m,n)的寫入操作中，記憶體單元100A(m+1,n)應該被避免寫入。在第3圖中，字元線WLA(m+1,n)可以在系統電壓V1，因此選擇電晶體130B及132B會被截止。如此一來，隨閘電晶體120B及122B的第二端將會呈現浮接狀態(亦即並未接收到特定的電壓)，因此反熔絲元件110B及112B將不會被寫入。
再者，在有些實施例中，記憶體系統10可以一次對整個字元的記憶體單元進行寫入。也就是說，耦接至相同字元線的記憶體單元可以同時進行寫入操作。然而，在有些實施例中，記憶體系統10中的記憶體單元也可以個別進行寫入操作。也就是說，在記憶體單元100A(m,n)的寫入操作中，記憶體單元100A(m,n+1)也會被避免寫入。舉例來說，在第3圖中，耦接至記憶體單元100A(m,n+1)的位元線BLA(n+1)及BLA(n+1)’可皆處在第一操作電壓VWL。如此一來，記憶體單元100A(m,n+1)中的選擇電晶體130A及132A就不會被導通，因此選擇電晶體130A及132A的第二端會呈現浮接狀態。因此，反熔絲元件110A及112A將不會被擊穿，而記憶體單元100A(m,n+1)也不會被寫入。
此外，由於感測控制電路140可用來在讀取操作前用來執行感測操作，因此在寫入操作中，感測控制線SCL1可以如第3圖所示而處在系統電壓V1。如此一來，電晶體M3及M4就會被截止，避免感測控制電路140影響寫入操作的進行。
第4圖是記憶體單元100A(m,n)在感測操作中所接收的電壓示意圖。在有些實施例中，感測操作是在讀取操作之前執行。
在第4圖的感測操作中，反熔絲控制線AF1可以在反熔絲偏壓VAF，字元線WLAm可以在系統電壓V1，而隨閘控制線FL1及感測控制線SCL1可以在第三操作電壓VDD。此外，位元線BLAn及BLAn’可以預充電至第三操作電壓 VDD。在有些實施例中，反熔絲偏壓VAF可以大於第三操作電壓VDD，而第三操作電壓VDD可以大於系統電壓V1。例如但不限於，反熔絲偏壓VAF可以是1.5V至2V，第三操作電壓VDD可以是1.2V。
在此情況下，隨閘電晶體120及122會被導通。此外，由於反熔絲元件110已在第3圖的寫入操作中被擊穿，因此若電晶體M1的第一端電壓較低，則反熔絲偏壓VAF會使得反熔絲元件110產生電流IS並流至電晶體M1的第一端。電流IS會持續地對電晶體M1的第一端充電，直到電晶體M1的第一端電壓被提升至接近第三操作電壓VDD，且較第三操作電壓VDD低一個隨閘電晶體120的閾電壓時，隨閘電晶體120即會被截止，而不再產生電流IS。
電晶體M1的第一端上的高電壓會將電晶體M2導通。由於感測控制線SCL1是在第三操作電壓VDD，因此電晶體M4會被導通。在此情況下，電晶體M2及M4便會在選擇電晶體132的第一端及系統電壓端NV1之間形成放電路徑。如此一來，選擇電晶體132的第一端的電壓就會被放電電流ID拉低至系統電壓V1。
然而，由於反熔絲元件112在先前的寫入操作中並未被擊穿，因此反熔絲元件112不會產生電流，或者僅會產生極不顯著的電流。因此，反熔絲元件112並不會影響選擇電晶體132的第一端的電壓。也因此，電晶體M1將會保持截止狀態，而在感測操作結束時，選擇電晶體130的第一端的電壓應會大於選擇電晶體132的第一端的電壓。
第5圖是記憶體單元100A(m,n)在讀取操作中所接收的電壓示意圖。在有些實施例中，讀取操作是在感測操作之後執行。
在第5圖的讀取操作中，反熔絲控制線AF1可以在反熔絲偏壓VAF，而字元線WLAm、隨閘控制線FL1及感測控制線SCL1可以在第三操作電壓VDD。此外，位元線BLAn及BLAn’可以被預充電至第三操作電壓VDD。
在此情況下，由於選擇電晶體130的第一端的電壓會在感測操作中被提升到較高的電壓，因此電晶體M2將會在讀取操作中保持在導通的狀態。如此一來，位元線BLAn’將會被流經電晶體M2及M4的放電電流ID拉低至系統電壓V1。然而，電晶體M1則會保持在截止狀態，選擇電晶體130也會保持截止，而位元線BLAn則會保持在第三操作電壓VDD。
因此，在讀取操作中，位元線BLAn及BLAn’就會處在相異的電壓，而透過感測位元線BLAn及BLAn’的電壓差，就可以判讀出記憶體單元100A(m,n)所儲存的資料值。
由於記憶體單元100A(m,n)所儲存的資料可以透過就近比較兩個反熔絲元件所產生的電流來判讀，因此無需使用參考電壓或參考電流，也可以減少因為電晶體特性差異而導致參考電壓或參考電流不合適及判讀可能有誤的問題。如此一來，就可以提升讀取操作的準確度，並且可以減少存取資料所需的時間。
在有些實施例中，由於記憶體單元100A(m,m)可以用較低的電壓操作，因此反熔絲元件110及112、隨閘電晶體120及122以及選擇電晶體130及132可以利用低壓製程來製造。
此外，在有些實施例中，如果選擇電晶體130及132及反熔絲元件110及112能夠耐受寫入操作時所使用的寫入電壓，則亦可將隨閘電晶體120及122省略。第6圖是本發明一實施例的記憶體單元200的示意圖。記憶體單元100及200具有相似的結構並且可以根據相似的原理操作。然而，記憶體單元200可以將隨閘電晶體省略，而僅包含反熔絲元件210及212、選擇電晶體230及232及感測控制電路240。
在此情況下，選擇電晶體230的第一端可以耦接至反熔絲元件210的第二端，而選擇電晶體232的第一端可以耦接至反熔絲元件212的第二端。然而， 第3圖、第4圖及第5圖中，在寫入操作、感測操作及讀取操作中所使用的電壓仍然可以應用在記憶體單元200，而僅需省略隨閘電晶體120、122及隨閘控制線FL1。
第7圖是本發明一實施例之讀取控制電路20的示意圖。讀取控制電路20可以用在記憶體系統10中以感測位元線上的電壓差，並判讀記憶體單元中所儲存的資料值。
讀取控制電路20包含預充電控制電路22、感測輔助電路24及差動感測放大器26。
在第7圖中，預充電控制電路22可耦接至位元線BLAn及BLAn’。預充電控制電路22可在感測操作中將位元線BLAn及BLAn’預充電至第三操作電壓VDD。
感測輔助電路24可耦接至位元線BLAn及BLAn’。在讀取操作中，感測輔助電路24可以加速拉開位元線BLAn及BLAn’之間的電壓差異。
差動感測放大器26可以耦接至位元線BLAn及BLAn’。差動感測放大器26可以比較位元線BLAn及BLAn’上的電壓差異以產生資料訊號SIGDATA。
預充電控制電路22可包含電晶體M5、M6及M7。電晶體M5具有第一端、第二端及控制端，電晶體M5第一端可接收第三操作電壓VDD，電晶體M5的第二端耦接至位元線BLAn，而電晶體M5的控制端可接收控制訊號SIGctrl。電晶體M6具有第一端、第二端及控制端。電晶體M6的第一端可接收第三操作電壓VDD，電晶體M6的第二端可耦接至位元線BLAn’，而電晶體M6的控制端可耦接至電晶體M5的控制端。電晶體M7的第一端可耦接至位元線BLAn，電晶體M7的第二端可耦接至位元線BLAn’，而電晶體M7控制端可耦接至電晶體M5的控制端。
在感測操作中，控制訊號SIGctrl可以將電晶體M5、M6及M7導通。電 晶體M5及M6可以將位元線BLAn及BLAn’的電壓提升至第三操作電壓VDD，而電晶體M7則可以使位元線BLAn及BLAn’上的電壓趨於平衡，進而提升讀取操作的準確度。此外，在讀取操作中，控制訊號SIGctrl可將電晶體M5、M6及M7截止。
感測輔助電路24可包含電晶體M8及M9。電晶體M8具有第一端、第二端及控制端，電晶體M8的第一端可接收第三操作電壓VDD，電晶體M8的第二端可耦接至位元線BLAn，而電晶體M8的控制端可耦接至位元線BLAn’。電晶體M9的第一端可接收第三操作電壓VDD，電晶體M9的第二端可耦接至位元線BLAn’，而電晶體M9的控制端可耦接至位元線BLAn。
在讀取操作中，感測輔助電路24可以加快拉開位元線BLAn及BLAn’的電壓差異。舉例來說，若在記憶體單元100A(m,n)中，電晶體M2及M4所形成的放電路徑拉低了位元線BLAn’的電壓，則電晶體M8將會被導通，使得位元線BLAn的電壓被上拉至第三操作電壓VDD。因此，位元線BLAn及BLAn’的電壓差會迅速地被拉開，進而減少差動感測放大器26判讀資料所需的時間。
在第7圖中，讀取控制電路20還可以包含電晶體M10及M11以分別控制位元線BLAn與差動感測放大器26之間的電性連接以及位元線BLAn’與差動感測放大器26之間的電性連接。
此外，在有些實施例中，記憶體系統10可以包含複數個讀取控制電路20以同時讀取多筆資料。舉例來說，記憶體系統10可以包含N個讀取控制電路20以同時讀取耦接至相同字元線的相異個記憶體單元的資料。再者，相異的記憶體區段也可以透過解碼電路來共用相同的讀取控制電路20。
綜上所述，本發明的實施例所提供的記憶體單元可以在記憶體單元中就近感測資料電流以執行讀取操作，因此無需使用先前技術中所需的參考電壓或參考電流。如此一來，就能夠提升讀取操作的準確度，並且減少存取資料的時間。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100A(m,n)、100A(m,n+1)、100A(m+1,n):記憶體單元
AF1:反熔絲控制線
FL1:隨閘控制線
WLAm、WLA(m+1):字元線
BLAn、BLA(n+1)、BLAn’、BLA(n+1)’:位元線
SCL1:感測控制線
110、112、110A、112A、110B、112B:反熔絲元件
120、122、120A、122A、120B、122B:隨閘電晶體
130、132、130A、132A、130B、132B:選擇電晶體
140、140A、140B:感測控制電路
M1至M4:電晶體
NV1:系統電壓端

Claims (25)

  1. 一種記憶體單元，包含：一第一反熔絲元件，具有一第一端耦接於一反熔絲控制線，及一第二端；一第一選擇電晶體，具有一第一端，一第二端耦接於一第一位元線，及一控制端耦接於一字元線，該第一選擇電晶體用以根據該字元線的一電壓傳送該第一位元線及該第一反熔絲元件的第二端之間的一電壓；一第二反熔絲元件，具有一第一端耦接於該反熔絲控制線，及一第二端；一第二選擇電晶體，具有一第一端，一第二端耦接於一第二位元線，及一控制端耦接於該字元線，該第二選擇電晶體用以根據該字元線的該電壓傳送該第二位元線及該第二反熔絲元件的第二端之間的一電壓；及一感測控制電路，耦接於該第一選擇電晶體的該第一端及該第二選擇電晶體的該第一端，及用以在該記憶體單元的一讀取操作中，根據該第一反熔絲元件及該第二反熔絲元件的狀態自該第一選擇電晶體的該第一端或自該第二選擇電晶體的該第一端提供一放電路徑至一第一系統電壓端。
  2. 如請求項1所述之記憶體單元，其中在該記憶體單元的一寫入操作中，該第一反熔絲元件及該第二反熔絲元件被寫入互補的資料。
  3. 如請求項1所述之記憶體單元，其中：該第一選擇電晶體的該第一端是耦接於該第一反熔絲元件的該第二端；及該第二選擇電晶體的該第一端是耦接於該第二反熔絲元件的該第二端。
  4. 如請求項3所述之記憶體單元，其中在該記憶體單元的一寫入操作中：該反熔絲控制線是在一寫入電壓；該字元線是在一第一操作電壓；該第一位元線是在一第一資料電壓；及該第二位元線是在一第二資料電壓；其中：該第一資料電壓及該第二資料電壓的其中一者與該第一操作電壓相等，且另一者與一第一系統電壓相等；及該寫入電壓大於該第一操作電壓，及該第一操作電壓大於該第一系統電壓。
  5. 如請求項1所述之記憶體單元，另包含：一第一隨閘電晶體，具有一第一端耦接於該第一反熔絲元件的該第二端，一第二端耦接於該第一選擇電晶體的該第一端，一控制端耦接於一隨閘控制線；及一第二隨閘電晶體，具有一第一端耦接於該第二反熔絲元件的該第二端，一第二端耦接於該第二選擇電晶體的該第一端，一控制端耦接於該隨閘控制線。
  6. 如請求項5所述之記憶體單元，其中在該記憶體單元的一寫入操作中：該反熔絲控制線是在一寫入電壓；該字元線是在一第一操作電壓；該隨閘控制線是在一第二操作電壓； 該第一位元線是在一第一資料電壓；及該第二位元線是在一第二資料電壓；其中：該第一資料電壓及該第二資料電壓的其中一者與該第一操作電壓相等，且另一者與一第一系統電壓相等；及該寫入電壓大於該第二操作電壓，該第二操作電壓大於該第一操作電壓，及該第一操作電壓大於該第一系統電壓。
  7. 如請求項5所述之記憶體單元，其中在該感測控制電路包含：一第一電晶體，具有一第一端耦接於該第一選擇電晶體的該第一端，一第二端，及一控制端；及一第二電晶體，具有一第一端耦接於該第二選擇電晶體的該第一端及該第一電晶體的該控制端，一第二端，及一控制端耦接於該第一電晶體的該第一端；一第三電晶體，具有一第一端耦接於該第一電晶體的該第二端，一第二端用以接收一第一系統電壓，及一控制端耦接於一感測控制線；及一第四電晶體，具有一第一端耦接於該第二電晶體的該第二端，一第二端用以接收該第一系統電壓，及一控制端耦接於該感測控制線。
  8. 如請求項7所述之記憶體單元，其中在該記憶體單元的該讀取操作前的一感測操作中：該反熔絲控制線是在一反熔絲偏壓；該字元線是在該第一系統電壓；該隨閘控制線是在一第三操作電壓； 該感測控制線是在該第三操作電壓；該第一位元線是在該第三操作電壓；及該第二位元線是在該第三操作電壓其中該反熔絲偏壓大於該第三操作電壓，及該第三操作電壓大於該第一系統電壓。
  9. 如請求項8所述之記憶體單元，其中在該讀取操作中：該反熔絲控制線是在該反熔絲偏壓；該字元線是在該第三操作電壓；該隨閘控制線是在該第三操作電壓；該感測控制線是在該第三操作電壓；該第一位元線是在浮接狀態；及該第二位元線是在浮接狀態。
  10. 一種記憶體系統，包含：複數個記憶體單元，其中該些記憶體單元中的一第一記憶體單元包含：一第一反熔絲元件，具有一第一端耦接於一反熔絲控制線，及一第二端；一第一選擇電晶體，具有一第一端，一第二端耦接於一第一位元線，及一控制端耦接於一第一字元線，該第一選擇電晶體用以根據該第一字元線的一電壓傳送該第一位元線及該第一反熔絲元件的第二端之間的一電壓；一第二反熔絲元件，具有一第一端耦接於該反熔絲控制線，及一第二端； 一第二選擇電晶體，具有一第一端，一第二端耦接於一第二位元線，及一控制端耦接於該第一字元線，該第二選擇電晶體用以根據該第一字元線的該電壓傳送該第二位元線及該第二反熔絲元件的第二端之間的一電壓；及一第一感測控制電路，耦接於該第一選擇電晶體的該第一端及該第二選擇電晶體的該第一端，及用以在該第一記憶體單元的一讀取操作中，根據該第一反熔絲元件及該第二反熔絲元件的狀態自該第一選擇電晶體的該第一端或自該第二選擇電晶體的該第一端提供一放電路徑至一第一系統電壓端。
  11. 如請求項10所述之記憶體系統，其中在該第一記憶體單元的一寫入操作中，該第一反熔絲元件及該第二反熔絲元件被寫入互補的資料。
  12. 如請求項10所述之記憶體系統，其中：該第一選擇電晶體的該第一端是耦接於該第一反熔絲元件的該第二端；及該第二選擇電晶體的該第一端是耦接於該第二反熔絲元件的該第二端。
  13. 如請求項12所述之記憶體系統，其中在該第一記憶體單元的一寫入操作中：該反熔絲控制線是在一寫入電壓；該第一字元線是在一第一操作電壓；該第一位元線是在一第一資料電壓；及該第二位元線是在一第二資料電壓；其中： 該第一資料電壓及該第二資料電壓的其中一者與該第一操作電壓相等，且另一者與一第一系統電壓相等；及該寫入電壓大於該第一操作電壓，及該第一操作電壓大於該第一系統電壓。
  14. 如請求項13所述之記憶體系統，其中：該些記憶體單元中的一第二記憶體單元耦接於該反熔絲控制線、該第一字元線、一第三位元線及一第四位元線；及在該第一記憶體單元的該寫入操作中：該第三位元線是在該第一操作電壓；及該第四位元線是在該第一操作電壓。
  15. 如請求項13所述之記憶體系統，其中：該些記憶體單元中的一第三記憶體單元耦接於該反熔絲控制線、一第二字元線、該第一位元線及該第二位元線；及在該第一記憶體單元的該寫入操作中：該第二字元線是在該第一系統電壓。
  16. 如請求項10所述之記憶體系統，其中該第一記憶體單元另包含：一第一隨閘電晶體，具有一第一端耦接於該第一反熔絲元件的該第二端，一第二端耦接於該第一選擇電晶體的該第一端，一控制端耦接於一隨閘控制線；及一第二隨閘電晶體，具有一第一端耦接於該第二反熔絲元件的該第二端，一第二端耦接於該第二選擇電晶體的該第一端，一控制端耦接於該隨閘控制線。
  17. 如請求項16所述之記憶體系統，其中在該第一記憶體單元的一寫入操作中：該反熔絲控制線是在一寫入電壓；該字元線是在一第一操作電壓；該隨閘控制線是在一第二操作電壓；該第一位元線是在一第一資料電壓；及該第二位元線是在一第二資料電壓；其中：該第一資料電壓及該第二資料電壓的其中一者與該第一操作電壓相等，且另一者與一第一系統電壓相等；及該寫入電壓大於該第二操作電壓，該第二操作電壓大於該第一操作電壓，及該第一操作電壓大於該第一系統電壓。
  18. 如請求項17所述之記憶體系統，其中：該些記憶體單元中的一第二記憶體單元包含：一第三反熔絲元件，具有一第一端耦接於該反熔絲控制線，及一第二端；一第三選擇電晶體，具有一第一端，一第二端耦接於一第三位元線，及一控制端耦接於該第一字元線；一第三隨閘電晶體，具有一第一端耦接於該第三反熔絲元件的該第二端，一第二端耦接於該第三選擇電晶體的該第一端，及一控制端耦接於該隨閘控制線；一第四反熔絲元件，具有一第一端耦接於該反熔絲控制線，及一第二 端；一第四選擇電晶體，具有一第一端，一第二端耦接於一第四位元線，及一控制端耦接於該第一字元線；一第四隨閘電晶體，具有一第一端耦接於該第四反熔絲元件的該第二端，一第二端耦接於該第四選擇電晶體的該第一端，及一控制端耦接於該隨閘控制線；及一第二感測控制電路，耦接於該第三選擇電晶體的該第一端及該第四選擇電晶體的該第一端；及在該第一記憶體單元的該寫入操作中：該第三位元線是在該第一操作電壓；及該第四位元線是在該第一操作電壓。
  19. 如請求項17所述之記憶體系統，其中：該些記憶體單元中的一第三記憶體單元包含：一第五反熔絲元件，具有一第一端耦接於該反熔絲控制線，及一第二端；一第五選擇電晶體，具有一第一端，一第二端耦接於該第一位元線，及一控制端耦接於一第二字元線；一第五隨閘電晶體，具有一第一端耦接於該第五反熔絲元件的該第二端，一第二端耦接於該第五選擇電晶體的該第一端，及一控制端耦接於該隨閘控制線；一第六反熔絲元件，具有一第一端耦接於該反熔絲控制線，及一第二端；一第六選擇電晶體，具有一第一端，一第二端耦接於該第二位元線， 及一控制端耦接於該第二字元線；一第六隨閘電晶體，具有一第一端耦接於該第六反熔絲元件的該第二端，一第二端耦接於該第六選擇電晶體的該第一端，及一控制端耦接於該隨閘控制線；及一第三感測控制電路，耦接於該第五選擇電晶體的該第一端及該第六選擇電晶體的該第一端；及在該第一記憶體單元的該寫入操作中，該第二字元線是在該第一系統電壓。
  20. 如請求項16所述之記憶體系統，其中該感測控制電路包含：一第一電晶體，具有一第一端耦接於該第一選擇電晶體，一第二端，及一控制端；及一第二電晶體，具有一第一端耦接於該第二選擇電晶體的該第一端及該第一電晶體的該控制端，一第二端，及一控制端耦接於該第一電晶體的該第一端；一第三電晶體，具有一第一端耦接於該第一電晶體的該第二端，一第二端用以接收一第一系統電壓，及一控制端耦接於一感測控制線；及一第四電晶體，具有一第一端耦接於該第二電晶體的該第二端，一第二端用以接收該第一系統電壓，及一控制端耦接於該感測控制線。
  21. 如請求項20所述之記憶體系統，其中在該第一記憶體單元的該讀取操作前的一感測操作中：該反熔絲控制線是在一反熔絲偏壓；該第一字元線是在該第一系統電壓； 該隨閘控制線是在一第三操作電壓；該感測控制線是在該第三操作電壓；該第一位元線是在該第三操作電壓；及該第二位元線是在該第三操作電壓其中該反熔絲偏壓大於該第三操作電壓，及該第三操作電壓大於該第一系統電壓。
  22. 如請求項21所述之記憶體系統，其中在該讀取操作中：該反熔絲控制線是在該反熔絲偏壓；該第一字元線是在該第三操作電壓；該隨閘控制線是在該第三操作電壓；該感測控制線是在該第三操作電壓；該第一位元線是在浮接狀態；及該第二位元線是在浮接狀態。
  23. 如請求項22所述之記憶體系統，另包含一讀取控制電路，包含：一預充電控制電路，耦接於該第一位元線及該第二位元線，及用以在該感測操作中將該第一位元線及該第二位元線預充電至該第三操作電壓；一感測輔助電路，耦接於該第一位元線及該第二位元線，及用以在該讀取操作中，加快拉開該第一位元線及該第二位元線的電壓差異；及一差動感測放大器，耦接於該第一位元線及該第二位元線，及用以比較該第一位元線及該第二位於線上的電壓以產生一資料訊號。
  24. 如請求項23所述之記憶體系統，其中該預充電控制電路包含： 一第五電晶體，具有一第一端耦用以接收該第三操作電壓，一第二端耦接於該第一位元線，及一控制端用以接收一控制訊號；一第六電晶體，具有一第一端耦用以接收該第三操作電壓，一第二端耦接於該第二位元線，及一控制端耦接於該第五電晶體的該控制端；及一第七電晶體，具有一第一端耦接於該第一位元線，一第二端耦接於該第二位元線，及一控制端耦接於該第五電晶體的該控制端。
  25. 如請求項23所述之記憶體系統，其中該感測輔助電路包含：一第八電晶體，具有一第一端耦用以接收該第三操作電壓，一第二端耦接於該第一位元線，及一控制端耦接於該第二位元線；及一第九電晶體，具有一第一端用以接收該第三操作電壓，一第二端耦接於該第二位元線，及一控制端耦接於該第一位元線。
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