CN110827908B - 存储器单元及存储器系统 - Google Patents

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Abstract

本发明公开了一种存储器单元，存储器单元包括第一反熔丝组件、第二反熔丝组件及选择电路。第一反熔丝组件具有第一端、第二端及控制端，第一反熔丝组件的第二端处于浮接状态，而第一反熔丝组件的控制端耦接于第一反熔丝控制线。第二反熔丝组件具有第一端、第二端及控制端，第二反熔丝组件的第一端耦接于第一反熔丝组件的第一端，第二反熔丝组件的第二端处于浮接状态，而第二反熔丝组件的控制端耦接于第二反熔丝控制线。选择电路耦接于第一反熔丝组件及第二反熔丝组件的第一端及源极线。

Description

存储器单元及存储器系统
技术领域
本发明是有关于一种存储器单元，特别是指一种具有二个反熔丝组件的存储器单元。
背景技术
在存储器系统中，为了判读出存储器单元中所储存的数据值，常会利用感测放大器来对存储器单元所产生的数据电压及参考电压做比较。举例来说，如果数据电压高于参考电压，感测放大器就可输出高电压的信号以指出存储器单元中所储存的数据值为“0”。反之，如果数据电压低于参考电压，感测放大器就可输出低电压的信号以指出存储器单元中所储存的数据值为“1”。感测放大器所输出的信号电压可以储存在锁存器中以便后续操作存取。
然而，由于制程中所产生的特性差异，不同感测放大器中的晶体管可能会具有不同的阈电压(threshold voltage)，也因此，要选择出适当的参考电压来判读数据并不容易。也就是说，适用于判读一个存储器单元的参考电压可能并不适合用于判读另一个存储器单元，因此可能会造成数据读取时间被拉长及/或造成读取结果错误。
发明内容
本发明的一实施例提供一种存储器单元，存储器单元包括第一反熔丝组件、第二反熔丝组件及选择电路。
第一反熔丝组件具有第一端、第二端及控制端，第一反熔丝组件的第二端处于浮接状态，而第一反熔丝组件的控制端耦接于第一反熔丝控制线。第二反熔丝组件具有第一端、第二端及控制端，第二反熔丝组件的第一端耦接于第一反熔丝组件的第一端，第二反熔丝组件的第二端处于浮接状态，而第二反熔丝组件的控制端耦接于第二反熔丝控制线。选择电路耦接于第一反熔丝组件的第一端、第二反熔丝组件的第一端及源极线。选择电路控制源极线至第一反熔丝组件的第一端及第二反熔丝组件的第一端的电性连接。
本发明的另一实施例提供一种存储器系统。存储器系统包括多条第一反熔丝控制线、多条第二反熔丝控制线、多条源极线及多个存储器单元。
每一个存储器单元包括第一反熔丝组件、第二反熔丝组件及选择电路。第一反熔丝组件具有第一端、第二端及控制端，第一反熔丝组件的第二端处于浮接状态，而第一反熔丝组件的控制端耦接于多条第一反熔丝控制线中的对应第一反熔丝控制线。第二反熔丝组件具有第一端、第二端及控制端，第二反熔丝组件的第一端耦接于第一反熔丝组件的第一端，第二反熔丝组件的第二端处于浮接状态，而第二反熔丝组件的控制端耦接于多条第二反熔丝控制线中的对应第二反熔丝控制线。选择电路耦接于第一反熔丝组件的第一端、第二反熔丝组件的第一端及多条源极线中的第一源极线。选择电路控制第一源极线至第一反熔丝组件的第一端及第二反熔丝组件的第一端的电性连接。
附图说明
图1是本发明一实施例的存储器系统的示意图。
图2是进行写入操作以写入第一种数据时，存储器单元所接收到的电压示意图。
图3是进行写入操作以写入第二种数据时，存储器单元所接收到的电压示意图。
图4是进行读取操作时，存储器单元所接收到的电压示意图。
图5是本发明一实施例的读取控制电路的示意图。
图6是本发明另一实施例的存储器系统的示意图。
其中，附图标记说明如下：
10、20 存储器系统
100(1,1)至100(M,N)、200(1,1)至200(M,N) 存储器单元
AFA1至AFAN 第一反熔丝控制线
AFB1至AFBN 第二反熔丝控制线
FL 随栅控制线
WL1至WLM 字符线
SL1至SLN 源极线
110 第一反熔丝组件
120 第二反熔丝组件
130、230 选择电路
132、232 选择晶体管
134 随栅晶体管
VPP、VFL、VWL、V0、VAF、VDD 电压
ID 放电电流
102 读取控制电路
104 预充电控制电路
106 感测辅助电路
108 差动感测放大器
M1至M7 晶体管
SIGctrl1、SIGctrl2 控制信号
SIGDATA 数据信号
具体实施方式
图1是本发明一实施例的存储器系统10的示意图。存储器系统10包括第一反熔丝控制线AFA1至AFAN、第二反熔丝控制线AFB1至AFBN、源极线SL1至SLN、字符线WL1至WLM、随栅控制线FL及存储器单元100(1,1)至100(M,N)，其中M及N为大于1的整数。
在图1中，存储器单元100(1,1)至100(M,N)可以阵列的形式设置，并且可以耦接至相同的随栅控制线FL。此外，设置在相同一行的存储器单元可耦接至相同的字符线，而设置在相同一列的存储器单元可耦接至相同的第一反熔丝控制线、相同的第二反熔丝控制线及相同的源极线。举例来说，存储器单元100(1,1)至100(1,N)可以耦接至字符线WL1，然而存储器单元100(M,1)至100(M,N)可以耦接至字符线WLM。此外，存储器单元100(1,1)至100(M,1)可耦接至第一反熔丝控制线AFA1、第二反熔丝控制线AFB1及源极线SL1，而存储器单元100(1,N)至100(M,N)可耦接至第一反熔丝控制线AFAN、第二反熔丝控制线AFBN及源极线SLN。
在图1中，存储器单元100(1,1)至100(M,N)可具有相同的结构，并且可以根据相同的原理操作。举例来说，存储器单元100(1,1)可包括第一反熔丝组件110、第二反熔丝组件120及选择电路130。
第一反熔丝组件110具有第一端、第二端及控制端，第一反熔丝组件110的第二端处于浮接状态，而第一反熔丝组件110的控制端耦接于第一反熔丝控制线AFA1。第二反熔丝组件120具有第一端、第二端及控制端，第二反熔丝组件120的第一端耦接于第一反熔丝组件110的第一端，第二反熔丝组件120的第二端处于浮接状态，而第二反熔丝组件120的控制端耦接于第二反熔丝控制线AFB1。在有些实施例中，如图1所示，第一反熔丝组件110及第二反熔丝组件120可以是透过晶体管来实作的反熔丝变容。
选择电路130耦接于第一反熔丝组件110的第一端、第二反熔丝组件120的第一端以及源极线SL1。选择电路130可以控制源极线SL1到第一反熔丝组件110的第一端及第二反熔丝组件120的第一端的电性连接。
举例来说，选择电路130可包括选择晶体管132及随栅晶体管134。选择晶体管132具有第一端、第二端及控制端，选择晶体管132的第一端可耦接于源极线SL1，而选择晶体管132的控制端可耦接于字符线WL1。随栅晶体管134具有第一端、第二端及控制端，随栅晶体管134的第一端耦接于选择晶体管132的第二端，随栅晶体管134的第二端耦接于第一反熔丝组件110的第一端及第二反熔丝组件120的第一端，而随栅晶体管134的控制端可耦接于随栅控制线FL。
在有些实施例中，存储器单元100(1,1)可以写入两种不同类型的数据。此外，在对存储器单元100(1,1)执行写入操作以写入任一种数据时，第一反熔丝组件110及第二反熔丝组件120都会被施予相异的电压，以写入相互补的资料。如此一来，在对存储器单元100(1,1)进行读取操作时，第一反熔丝组件110及第二反熔丝组件120就会产生相异的电压，因此感测放大器就可以比较两个电压的差异，而无须另外与参考电压相比较，如此一来，就能够提升读取操作的准确性并且减少读取操作所需的时间。
图2是对存储器单元100(1,1)进行写入操作以写入第一种数据时，存储器单元100(1,1)、100(1,2)、100(2,1)及100(2,2)所接收到的电压示意图。在图2中，第一种数据可以例如但不限于为“0”，并且可以透过将第一反熔丝组件110击穿而使第二反熔丝组件120未被击穿来表示。
在此情况下，在写入第一种数据的写入操作中，第一反熔丝控制线AFA1可以处在电压VPP，第二反熔丝控制线AFB1可以处在电压VFL，字符线WL1可以处在电压VWL，而源极线SL1可处在电压V0。在有些实施例中，电压VPP可大于电压VFL，电压VFL可大于电压VWL，而电压VWL可大于电压V0。举例来说，电压VPP可为5V至6V，电压VFL可为2V，电压VWL可为1.4V，而电压V0可为0V。
因此，在图2的写入操作中，存储器单元100(1,1)中的选择晶体管132及随栅晶体管134将会被导通，而反熔丝组件110及120的第一端将会通过选择晶体管132及随栅晶体管134接收到电压V0。在此情况下，由于第一反熔丝控制线AFA1是在电压VPP，因此第一反熔丝组件110的第一端及控制端之间的巨大电压差会将第一反熔丝组件110击穿。然而，由于第二反熔丝控制线AFB1是在电压VFL，且电压VFL小于电压VPP，因此第二反熔丝组件120的第一端及控制端之间的电压差并未大到足以将第二反熔丝组件120击穿。因此，在第一种数据的写入操作完成后，第一反熔丝组件110将会被击穿，而第二反熔丝组件120则不会被击穿。
图3是对存储器单元100(1,1)进行写入操作以写入第二种数据时，存储器单元100(1,1)、100(1,2)、100(2,1)及100(2,2)所接收到的电压示意图。在图3中，第一种数据可以例如但不限于为“1”，并且可以透过将第二反熔丝组件120击穿而使第一反熔丝组件110未被击穿来表示。
在此情况下，图3的写入操作可与图2的写入操作相似。然而，第二反熔丝控制线AFB1可处在电压VPP，而第一反熔丝控制线AFA1则可处在电压VFL。如此一来，第一反熔丝组件110将不会被击穿，而第二反熔丝组件120则会被击穿，因此第一反熔丝组件110及第二反熔丝组件120的状态就可以用来表示第二种数据。
此外，在图2及图3中，存储器单元100(1,2)、100(2,1)及100(2,2)不应在存储器单元100(1,1)的写入操作中被写入。因此，在图2及图3中，在存储器单元100(1,1)的写入操作中，耦接至存储器单元100(2,1)的字符线WL2可处于电压V0，而耦接至存储器单元100(1,2)的源极线SL2则可处在电压VWL。
在此情况下，存储器单元100(2,1)中的选择晶体管132会被截止，因此存储器单元100(2,1)中的反熔丝组件110及120都不会被击穿。再者，在图2及图3中，反熔丝控制线AFA2及AFB2也可出在电压V0，以进一步确保存储器单元100(2,1)中的反熔丝组件110及120不会在存储器单元100(1,1)的写入操作中被击穿。
此外，由于源极线SL2可处在电压VWL，因此存储器单元100(1,2)中的选择晶体管132会被截止，使得存储器单元100(1,2)中的反熔丝组件110及120不会经由选择晶体管132及随栅晶体管134而接收到低电压，因此存储器单元100(1,2)中的反熔丝组件110及120都不会被击穿。相似地，存储器单元100(2,2)中的反熔丝组件110及120也不会在存储器单元100(1,1)的写入操作中被击穿。
如此一来，在图2及图3中，存储器单元100(1,1)的写入操作中，存储器单元100(1,2)、100(2,1)及100(2,2)就可以被保护而不被写入。
图4是对存储器单元100(1,1)进行读取操作时，存储器单元100(1,1)所接收到的电压示意图。在存储器单元100(1,1)的读取操作期间，第一反熔丝控制线AFA1及第二反熔丝控制线AFB1会先被预充电至电压VAF。在第一反熔丝控制线AFA1及第二反熔丝控制线AFB1被预充电至电压VAF之后，预充电的程序便会停止，而第一反熔丝控制线AFA1及第二反熔丝控制线AFB1则会处于浮接状态。此外，随栅控制线FL及字符线WL1会在电压VDD，而源极线SL1会在电压V0。在有些实施例中，电压VAF会大于电压VDD，而电压VDD会大于电压V0。举例来说，电压VAF可以是1.3V，电压VDD可以是0.9V，而电压V0可以是0V。
在图4中，如果第一反熔丝组件110已例如在图2所示的写入操作中被击穿，则将产生自第一反熔丝控制线AFA1流至源极线SL1的放电电流ID。因此，第一反熔丝控制线AFA1的电压将会被拉低。然而，由于第二反熔丝组件120并未被击穿，因此第二反熔丝组件120上不会产生放电电流，使得第二反熔丝控制线AFB1保持在电压VAF。
在另一实施例中，如果第一反熔丝组件110未被击穿，而第二反熔丝组件120已例如在图3所示的写入操作中被击穿，则第二反熔丝组件120中将形成放电路径，使得第二反熔丝控制线AFB1的电压被下拉。
如此一来，透过感测第一反熔丝控制线AFA1及第二反熔丝控制线AFB1的电压差异，就可以读取出存储器单元100(1,1)所储存的数据。由于数据的读取是根据第一反熔丝控制线AFA1及第二反熔丝控制线AFB1之间的差动电压来判断，因此可以提升读取的速度。此外，由于在读取过程中无需使用到参考电压或参考电流，因此也可以提升读取的准确度。
图5是本发明一实施例的读取控制电路102的示意图。读取控制电路102可以应用在存储器系统10中来感测第一反熔丝控制线AFA1及第二反熔丝控制线AFB1的电压差异，以判读存储器单元100(1,1)至100(M,1)所储存的数据。
读取控制电路102包括预充电控制电路104、感测辅助电路106及差动感测放大器108。
在图5中，预充电控制电路104可以耦接至第一反熔丝控制线AFA1及第二反熔丝控制线AFB1。预充电控制电路104可以在读取操作期间将第一反熔丝控制线AFA1及第二反熔丝控制线AFB1预充电至电压VAF。
感测辅助电路106可耦接至第一反熔丝控制线AFA1及第二反熔丝控制线AFB1。在读取操作期间，感测辅助电路106有助于提升第一反熔丝控制线AFA1及第二反熔丝控制线AFB1之间的电压差异，以缩短读取感测时间。
差动感测放大器108可以耦接至第一反熔丝控制线AFA1及第二反熔丝控制线AFB1。差动感测放大器108可以透过比较第一反熔丝控制线AFA1及第二反熔丝控制线AFB1上的电压差异来产生数据信号SIGDATA。
预充电控制电路104包括晶体管M1、M2及M3。晶体管M1具有第一端、第二端及控制端，晶体管M1的第一端可接收电压VAF，晶体管M1的第二端可耦接于第一反熔丝控制线AFA1，而晶体管M1的控制端可接收控制信号SIGctrl1。晶体管M2具有第一端、第二端及控制端，晶体管M2的第一端可接收电压VAF，晶体管M2的第二端可耦接于第二反熔丝控制线AFB1，而晶体管M2的控制端可耦接于晶体管M1的控制端。晶体管M3具有第一端、第二端及控制端，晶体管M3的第一端可耦接于第一反熔丝控制线AFA1，晶体管M3的第二端可耦接于第二反熔丝控制线AFB1，而晶体管M3的控制端可耦接于晶体管M1的控制端。
在读取操作期间，控制信号SIGctrl1可以将晶体管M1、M2及M3导通。晶体管M1及M2可将第一反熔丝控制线AFA1及第二反熔丝控制线AFB1的电压提升至电压VAF，而晶体管M3则可以使第一反熔丝控制线AFA1及第二反熔丝控制线AFB1的电压趋于平衡。在第一反熔丝控制线AFA1及第二反熔丝控制线AFB1完成预充电之后，控制信号SIGctrl1便可将晶体管M1、M2及M3截止。
感测辅助电路106包括晶体管M4及M5。晶体管M4具有第一端、第二端及控制端，晶体管M4的第一端可接收电压VAF，晶体管M4的第二端可耦接于第一反熔丝控制线AFA1，而晶体管M4的控制端可耦接于第二反熔丝控制线AFB1。晶体管M5具有第一端、第二端及控制端，晶体管M5的第一端可接收电压VAF，晶体管M5的第二端可耦接于第二反熔丝控制线AFB1，而晶体管M5的控制端可耦接于第一反熔丝控制线AFA1。
在读取操作的预充电程序完成后，感测辅助电路106可以扩大第一反熔丝控制线AFA1及第二反熔丝控制线AFB1之间的电压差异。举例来说，如果第一反熔丝控制线AFA1的电压被存储器单元100(1,1)中流经第一反熔丝组件110、选择晶体管132及随栅晶体管134的放电电流拉低，则晶体管M5会被导通，使得第二反熔丝控制线AFB1的电压维持在电压VAF。因此第一反熔丝控制线AFA1及第二反熔丝控制线AFB1之间的电压差异就会被较快速地拉大，进而缩短差动感测放大器108读取数据所需的时间。
在图5中，读取控制电路102还可包括晶体管M6及M7。晶体管M6及M7可以根据控制信号SIGctrl2来控制第一反熔丝控制线AFA1及差动感测放大器108之间的电性连接以及第二反熔丝控制线AFB1及差动感测放大器108之间的电性连接。晶体管M6及M7有助于减轻第一反熔丝控制线AFA1及第二反熔丝控制线AFB1至差动感测放大器108的输入端的负载。
在图5中，读取控制电路102可以透过控制字符线WL1至WLM来个别读取对应存储器单元100(1,1)至100(M,1)所储存的数据。此外，在有些实施例中，存储器系统10还可包括耦接于第一反熔丝控制线AFA1至AFAN及第二反熔丝控制线AFB1至AFBN的读取译码器，使得读取控制电路102还可进一步对位在相异列的存储器单元进行读取操作。然而，在有些实施例中，存储器系统10也可包括N个读取控制电路20以一次读取位在相同一行中相异列存储器单元的数据，而无需使用读取译码器。
此外，在图1中，选取电路130可包括随栅晶体管134来纾解反熔丝组件110及120所接收到的高压，进而保护选择晶体管132受到损害。然而，在有些实施例中，如果选择晶体管132能够耐受高压，则也可省略随栅晶体管134。
图6是本发明另一实施例的存储器系统20的示意图。存储器系统10及存储器系统20具有相似的结构，并且可以根据相似的原理操作。然而，存储器单元200(1,1)至200(M,N)中的选择电路230可仅包括选择晶体管232。在此情况下，仍然可以透过对应的字符线WL1来选取对应的存储器单元200(1,1)至200(M,N)，且图2至图4中，可将其中随栅晶体管134及随栅控制线FL所接收到的电压忽略，则其中所示写入操作及读取操作所使用的电压仍可应用在存储器单元200(1,1)至200(M,N)。
综上所述，本发明的实施例提供的存储器单元和存储器系统可以透过两个反熔丝组件来储存数据，因此无需利用参考电压或参考电流，就能够利用差动的方式来读取数据。因此，可以提高读取操作的准确度，也可以减少读取操作所需时间。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。

Claims (23)

1.一种存储器单元，其特征在于，包括：
第一反熔丝组件，具有第一端，处于浮接状态的第二端，及耦接于第一反熔丝控制线的控制端；
第二反熔丝组件，具有耦接于所述第一反熔丝组件的所述第一端的第一端，处于浮接状态的第二端，及耦接于第二反熔丝控制线的控制端；及
选择电路，耦接于所述第一反熔丝组件的所述第一端、所述第二反熔丝组件的所述第一端及源极线，且所述选择电路用以控制所述源极线至所述第一反熔丝组件的所述第一端及所述第二反熔丝组件的所述第一端的电性连接。
2.如权利要求1所述的存储器单元，其特征在于所述选择电路包括：
选择晶体管，具有耦接于所述源极线的第一端，第二端，及耦接于字符线的控制端；及
随栅晶体管，具有耦接于所述选择晶体管的所述第二端的第一端，耦接于所述第一反熔丝组件的所述第一端及所述第二反熔丝组件的所述第一端的第二端，及耦接于随栅控制线的控制端。
3.如权利要求2所述的存储器单元，其特征在于在对所述存储器单元写入第一种数据的写入操作期间：
所述第一反熔丝控制线是处在第一电压；
所述第二反熔丝控制线是处在第二电压；
所述随栅控制线是处在所述第二电压；
所述字符线是处在第三电压；
所述源极线是处在第四电压；及
所述第一反熔丝组件被击穿；
其中所述第一电压大于所述第二电压，所述第二电压大于所述第三电压，及所述第三电压大于所述第四电压。
4.如权利要求2所述的存储器单元，其特征在于在对所述存储器单元写入第二种数据的写入操作期间：
所述第二反熔丝控制线是处在第一电压；
所述第一反熔丝控制线是处在第二电压；
所述随栅控制线是处在所述第二电压；
所述字符线是处在第三电压；
所述源极线是处在第四电压；及
所述第二反熔丝组件被击穿；
其中所述第一电压大于所述第二电压，所述第二电压大于所述第三电压，及所述第三电压大于所述第四电压。
5.如权利要求2所述的存储器单元，其特征在于在所述存储器单元的读取操作期间：
所述第一反熔丝控制线及所述第二反熔丝控制线是预充电至第五电压；
所述随栅控制线及所述字符线是处在第六电压；
所述源极线是处在第四电压；及
所述第一反熔丝控制线及所述第二反熔丝控制线在预充电至所述第五电压之后变为浮接状态；
其中所述第五电压大于所述第六电压，所述第六电压大于所述第四电压。
6.如权利要求1所述的存储器单元，其特征在于所述选择电路包括：
选择晶体管，具有耦接于所述源极线的第一端，耦接于所述第一反熔丝组件的所述第一端及所述第二反熔丝组件的所述第一端的第二端，及耦接于字符线的控制端。
7.如权利要求6所述的存储器单元，其特征在于在对所述存储器单元写入第一种数据的写入操作期间：
所述第一反熔丝控制线是处在第一电压；
所述第二反熔丝控制线是处在第二电压；
所述字符线是处在第三电压；
所述源极线是处在第四电压；及
所述第一反熔丝组件被击穿；
其中所述第一电压大于所述第二电压，所述第二电压大于所述第三电压，及所述第三电压大于所述第四电压。
8.如权利要求6所述的存储器单元，其特征在于在对所述存储器单元写入第二种数据的写入操作期间：
所述第二反熔丝控制线是处在第一电压；
所述第一反熔丝控制线是处在第二电压；
所述字符线是处在第三电压；
所述源极线是处在第四电压；及
所述第二反熔丝组件被击穿；
其中所述第一电压大于所述第二电压，所述第二电压大于所述第三电压，及所述第三电压大于所述第四电压。
9.如权利要求6所述的存储器单元，其特征在于在所述存储器单元的读取操作期间：
所述第一反熔丝控制线及所述第二反熔丝控制线是预充电至第五电压；
所述字符线是处在第六电压；
所述源极线是处在第四电压；及
所述第一反熔丝控制线及所述第二反熔丝控制线在预充电至所述第五电压之后变为浮接状态；
其中所述第五电压大于所述第六电压，所述第六电压大于所述第四电压。
10.一种存储器系统，其特征在于，包括：
多条第一反熔丝控制线；
多条第二反熔丝控制线；
多条源极线；及
多个存储器单元，每一个存储器单元包括：
第一反熔丝组件，具有第一端，处于浮接状态的第二端，及耦接于所述多条第一反熔丝控制线中的对应第一反熔丝控制线的控制端；
第二反熔丝组件，具有耦接于所述第一反熔丝组件的所述第一端的第一端，处于浮接状态的第二端，及耦接于所述多条第二反熔丝控制线中的对应第二反熔丝控制线的控制端；及
选择电路，耦接于所述第一反熔丝组件的所述第一端、所述第二反熔丝组件的所述第一端及所述多条源极线中的第一源极线，且所述选择电路用以控制所述第一源极线至所述第一反熔丝组件的所述第一端及所述第二反熔丝组件的所述第一端的电性连接。
11.如权利要求10所述的存储器系统，其特征在于，还包括：
多条字符线；及
随栅控制线；
其中所述选择电路包括：
选择晶体管，具有耦接于所述第一源极线的第一端，一第二端，及耦接于所述多条字符线中的第一字符线的控制端；及
随栅晶体管，具有耦接于所述选择晶体管的所述第二端的第一端，耦接于所述第一反熔丝组件的所述第一端及所述第二反熔丝组件的所述第一端的第二端，及耦接于所述随栅控制线的控制端。
12.如权利要求11所述的存储器系统，其特征在于在对所述多个存储器单元中的第一存储器单元写入第一种数据的写入操作期间：
所述对应第一反熔丝控制线是处在第一电压；
所述对应第二反熔丝控制线是处在第二电压；
所述随栅控制线是处在所述第二电压；
所述第一字符线是处在第三电压；
所述第一源极线是处在第四电压；及
所述第一反熔丝组件被击穿；
其中所述第一电压大于所述第二电压，所述第二电压大于所述第三电压，及所述第三电压大于所述第四电压。
13.如权利要求12所述的存储器系统，其特征在于在所述写入操作期间：
耦接至所述多个存储器单元中的第二存储器单元的第二字符线是处在所述第四电压；及
耦接至所述多个存储器单元中的第三存储器单元的第二源极线是处在所述第三电压；
其中所述第二存储器单元耦接至所述第一源极线，及所述第三存储器单元耦接至所述第一字符线。
14.如权利要求11所述的存储器系统，其特征在于在对所述多个存储器单元中的第一存储器单元写入第二种数据的写入操作期间：
所述对应第二反熔丝控制线是处在第一电压；
所述对应第一反熔丝控制线是处在第二电压；
所述随栅控制线是处在所述第二电压；
所述第一字符线是处在第三电压；
所述第一源极线是处在第四电压；及
所述第二反熔丝组件被击穿；
其中所述第一电压大于所述第二电压，所述第二电压大于所述第三电压，及所述第三电压大于所述第四电压。
15.如权利要求11所述的存储器系统，其特征在于在所述多个存储器单元中的第一存储器单元的读取操作期间：
所述对应第一反熔丝控制线及所述对应第二反熔丝控制线是预充电至第五电压；
所述随栅控制线及所述第一字符线是处在第六电压；
所述第一源极线是处在第四电压；及
所述对应第一反熔丝控制线及所述对应第二反熔丝控制线在预充电至所述第五电压之后变为浮接状态；
其中所述第五电压大于所述第六电压，所述第六电压大于所述第四电压。
16.如权利要求10所述的存储器系统，其特征在于，还包括：
多条字符线；
其中所述选择电路包括：
选择晶体管，具有耦接于所述第一源极线的第一端，耦接于所述第一反熔丝组件的所述第一端及所述第二反熔丝组件的所述第一端的第二端，及耦接于所述多条字符线中的第一字符线的控制端。
17.如权利要求16所述的存储器系统，其特征在于在对所述多个存储器单元中的第一存储器单元写入第一种数据的写入操作期间：
所述对应第一反熔丝控制线是处在第一电压；
所述对应第二反熔丝控制线是处在第二电压；
所述第一字符线是处在第三电压；
所述第一源极线是处在第四电压；及
所述第一反熔丝组件被击穿；
其中所述第一电压大于所述第二电压，所述第二电压大于所述第三电压，及所述第三电压大于所述第四电压。
18.如权利要求17所述的存储器系统，其特征在于在所述第一存储器单元的所述写入操作期间：
耦接至所述多个存储器单元中的第二存储器单元的第二字符线是处在所述第四电压；及
耦接至所述多个存储器单元中的第三存储器单元的第二源极线是处在所述第三电压；
其中所述第二存储器单元耦接至所述第一源极线，及所述第三存储器单元耦接至所述第一字符线。
19.如权利要求16所述的存储器系统，其特征在于在对所述多个存储器单元中的第一存储器单元写入第二种数据的写入操作期间：
所述对应第二反熔丝控制线是处在第一电压；
所述对应第一反熔丝控制线是处在第二电压；
所述第一字符线是处在第三电压；
所述第一源极线是处在第四电压；及
所述第二反熔丝组件被击穿；
其中所述第一电压大于所述第二电压，所述第二电压大于所述第三电压，及所述第三电压大于所述第四电压。
20.如权利要求16所述的存储器系统，其特征在于在所述多个存储器单元中的第一存储器单元的读取操作期间：
所述对应第一反熔丝控制线及所述对应第二反熔丝控制线是预充电至第五电压；
所述第一字符线是处在第六电压；
所述第一源极线是处在第四电压；及
所述对应第一反熔丝控制线及所述对应第二反熔丝控制线在预充电至所述第五电压之后变为浮接状态；
其中所述第五电压大于所述第六电压，所述第六电压大于所述第四电压。
21.如权利要求20所述的存储器系统，其特征在于，还包括读取控制电路，包括：
预充电控制电路，耦接于所述对应第一反熔丝控制线及所述对应第二反熔丝控制线，用以在所述第一存储器单元的所述读取操作期间，将所述对应第一反熔丝控制线及所述对应第二反熔丝控制线预充电至所述第五电压；
感测辅助电路，耦接于所述对应第一反熔丝控制线及所述对应第二反熔丝控制线，用以在所述第一存储器单元的所述读取操作期间，强化所述对应第一反熔丝控制线及所述对应第二反熔丝控制线之间的电压差异；及
差动感测放大器，耦接于所述对应第一反熔丝控制线及所述对应第二反熔丝控制线，用以透过比较所述对应第一反熔丝控制线的电压及所述对应第二反熔丝控制线的电压以产生读取信号。
22.如权利要求21所述的存储器系统，其特征在于所述预充电控制电路包括：
第一晶体管，具有用以接收所述第五电压的第一端，耦接于所述对应第一反熔丝控制线的第二端，及用以接收控制信号的控制端；
第二晶体管，具有用以接收所述第五电压的第一端，耦接于所述对应第二反熔丝控制线的第二端，及耦接于所述第一晶体管的所述控制端的控制端；及
第三晶体管，具有耦接于所述对应第一反熔丝控制线的第一端，耦接于所述对应第二反熔丝控制线的第二端，及耦接于所述第一晶体管的所述控制端的控制端。
23.如权利要求21所述的存储器系统，其特征在于所述感测辅助电路包括：
第四晶体管，具有用以接收所述第五电压的第一端，耦接于所述对应第一反熔丝控制线的第二端，及耦接于所述对应第二反熔丝控制线的控制端；及
第五晶体管，具有用以接收所述第五电压的第一端，耦接于所述对应第二反熔丝控制线的第二端，及耦接于所述对应第一反熔丝控制线的控制端。
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