KR20240056489A - 통합식 다중 레벨형 메모리 장치 및 그 작동 방법 - Google Patents

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대릴 지 디트리히
게리 에프. 더번윅
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대릴 지 디트리히
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Abstract

본 발명은 집적 회로형 메모리 셀로부터 하나 이상의 데이터 상태를 판독하기 위한 장치 및 방법에 관한 것으로 상기 방법은 비트 라인을 제공하는 단계; 비트 라인에 오프셋 제어부를 갖는 증폭기를 연결하고, 메모리 셀을 비트 라인에 연결하는 단계; 및 판독 사이클의 감지 작업 동안 증폭기에 오프셋을 도입하여 메모리 셀에 저장된 데이터 상태를 식별하는 단계를 포함한다.

Description

통합식 다중 레벨형 메모리 장치 및 그 작동 방법
본 발명은 집적 회로 및 그 작동 방법에 관한 것으로, 특히 메모리 셀(memory cell) 당 1비트 이상을 저장할 수 있는 집적 회로 메모리(integrated circuit memory)에 관한 것으로서, 그 범위는 본 발명의 특징을 사용할 수 있는 임의의 메모리 셀 및 메모리까지 확장된다. 집적 회로 메모리는 반도체 메모리 칩, 내장형 메모리 장치 또는 메모리 매크로(memory macro)일 수 있지만, 무엇보다도 데이터를 저장하는 임의의 래치(latch)일 수도 있다.
집적 회로 메모리는 다양한 유형의 전자 장치에 정보를 저장하는 데 사용된다. 집적 회로 메모리 장치는 일반적으로 한 방향으로 배치된 다수의 워드 라인(word line) 및 워드 라인과 직교하여 배치된 다수의 비트 라인(bit line)을 구비하며, 이에 따라 특정 워드 라인 및 특정 비트 라인에 의해 각 메모리 셀의 주소를 지정하도록 구성된다. 일반적으로 오늘날의 기술에서 메모리 셀은 메모리 셀당 1비트를 저장한다. 그러나 종종 다중 레벨형 메모리(multilevel memory)라고도 지칭되는 집적 회로 메모리 버전은 일부 유형의 NAND 플래시 메모리와 같이 메모리 셀당 1비트 이상을 저장할 수 있다.
전자 장치에 사용되는 회로 기판은 종종 지정된 클럭 속도(clock speed)로 작동하도록 설계된다. 메모리가 메모리 셀당 1비트 이상을 저장하도록 설계됨에 따라 결과적으로 판독 사이클 시간(read cycle time)의 증가로 더 느린 클럭 속도가 요구되는 경우, 시장에서는 이러한 제품에 대해 사용 거부감이 들 수도 있다. 따라서 클럭 속도의 저하가 없는 다중 레벨형 메모리를 설계해야 하는 한가지 과제가 요구되는데, 이는 DRAM(Dynamic Random Access Memory) 유형에서는 구현하기가 용이하지 않다. DRAM의 크기가 줄어들면서 메모리 셀의 크기와 메모리 셀 커패시턴스는 더 작아지는 반면 비트 라인은 길어짐에 따라, 셀 대 비트 라인 커패시턴스 비율(cell to bit line capacitance ratio)의 감소로 인해 판독 신호 마진(read signal margin)이 감소할 수 있다. 판독 신호 마진이 낮아지면, 메모리 셀당 1비트를 저장하는 DRAM의 구현이 더욱 어려워지고 또한, 다중 레벨형 DRAM을 구현하기도 더욱 어려워진다.
DRAM은, 지속적으로 전원을 공급해도 짧은 시간 동안만 데이터를 보존 유지하기 때문에 휘발성 메모리라고 부른다. 따라서 DRAM은 일반적으로 초당 수차례에 걸쳐 자주 데이터를 갱신할 필요가 있다. 그러나 DRAM은 상대적으로 가격이 저렴하면서도, 상대적으로 높은 메모리 용량, 무한한 내구성과 더불어 빠른 기록 시간 등의 장점을 갖췄기 때문에 널리 사용되고 있다. DRAM을 사용하는 기기로는 휴대폰, 서버, 태블릿 컴퓨터, 개인용 컴퓨터, 스마트 TV 등이 있다.
전술한 점을 고려하여, 본 발명의 목적은 메모리 셀당 2개 이상의 비트를 판독할 수 있는 새로운 판독 방법을 제공하는 것이다. 본 발명의 또 다른 목적은 이러한 새로운 판독 방법을 사용하여 판독 사이클 시간을 허용할 수 없을 정도로 증가시키지 않으면서도 메모리 셀당 2개 이상의 비트를 판독함으로써 클록 주파수의 감소가 필요하지 않도록 하는 것이다. 본 발명의 또 다른 목적은 이러한 새로운 판독 방법을 사용하여 다중 레벨형 DRAM 구성과 관련한 신뢰할 수 있는 기준을 제공하는 것이다. 본 발명의 또 다른 목적은 판독 사이클 동안 비트당 전력 요구량을 증가시키지 않는 새로운 판독 방법을 제공하는 것이다. 본 발명의 또 다른 목적은 다른 집적 회로 메모리 유형에도 적용할 수 있는 다중 레벨형 메모리 회로 제조 방법을 제공하는 것이다.
1비트 메모리 셀에서는, 2개의 전압 또는 전하 레벨 중 하나가 메모리 셀에 저장된다. 이러한 2개의 레벨은 논리 1(logical one) 또는 논리 0(logical zero)에 해당한다. 2비트 메모리 셀에서는, 4개의 서로 다른 전압 또는 전하 레벨 중 하나가 메모리 셀에 저장된다. 이러한 4개의 레벨은 (0,0), (0,1), (1,0) 및 (1,1)의 데이터 비트에 해당하며, 여기서 괄호 안의 첫 번째 숫자는 제1비트로 정의되고 괄호 안의 두 번째 숫자는 제2비트로 정의된다. 메모리 셀에 저장된 레벨을 데이터 상태(data state)라고 한다. 본 발명의 바람직한 실시예는 증폭기에 의도적인 오프셋(offset)을 도입하는 새로운 판독 방법을 사용하여 메모리 셀에 저장된 데이터 상태를 감지하도록 구성된다.
새로운 판독 방법은 주소가 지정된 비트 라인(addressed bit line)과 이에 대응되는 기준 비트 라인(reference bit line)을 프리차징(precharging) 함으로써 시작된다. 주소가 지정된 각 비트 라인에 연결된 증폭기에 전원이 공급되면, 이들의 고유 오프셋(inherent offsets)이 널링된다(nulled). 주소가 지정된 메모리 셀은 주소가 지정된 워드 라인(addressed word line)을 활성화함으로써 각각의 비트 라인에 연결된다. 증폭기에 의해, 주소가 지정된 메모리 셀에 저장된 데이터 상태에 해당하는 전압 레벨이 식별 및 감지된다. 각 비트 라인마다 제1비트를 식별하여 데이터 래치(data latch)에 저장한다. 각 비트 라인마다, 제1비트 판독에 따라 달라지는 오프셋이 그와 연결된 증폭기에 도입된다. 오프셋을 조정함으로써, 주소가 지정된 비트 라인과 기준 비트 라인 사이의 차동 전압(differential voltage)을 변경하지 않고도 주소가 지정된 메모리 셀에 저장된 데이터 상태에 해당하는 전압 레벨을 추가로 식별할 수 있다. 각 메모리 셀에 저장된 제2비트를 식별하여 제2데이터 래치에 저장한다. DRAM에 저장된 전압 레벨을 감지하면 데이터가 파괴되므로, 각각의 주소가 지정 메모리 셀마다 이전에 저장된 전압 레벨이 메모리 셀에 재기록된다.
현재의 주어진 기술 수준 또는 설계 규칙에서, 본 발명의 개선 사항들의 결합 효과에 의해, 물리적 칩의 크기나 비용을 많이 증가시키지 않고도 반도체 메모리의 용량을 두 배로 늘리는 메모리 장치를 구현할 수 있다. 이에 따라 비트당 비용을 최대 2배까지 줄일 수 있다. 더욱이, 이러한 개선 사항들에 의해 회로 기판의 공간을 늘리지 않고도 전자 장치의 메모리 용량을 증가시킬 수 있도록 구성된다.
또한, 본 발명의 방법은 확장 사용에 의해 메모리 셀당 2개 이상의 비트를 제공할 수도 있음을 알 수 있다. 예컨대, 메모리 셀당 3비트를 감지하려면 메모리 셀에 저장될 수 있는 8개의 상이한 데이터 상태를 감지해야 할 수도 있다. 이를 위해서는 적절한 신호 마진이 있는 경우 증폭기의 오프셋을 여러 번 조정해야 할 수도 있다.
본 발명은 메모리 셀당 2비트 이상을 저장 및 판독하기 위한 새로운 판독 방법 및 이에 대응되는 집적 회로 수단을 제공한다. 소멸식 판독 아키텍처(destructive read architecture)의 경우, 본 발명은 비트를 메모리 셀에 재기록하거나 갱신하기 위한 회로 수단도 포함한다. 더 높은 데이터 용량, 더 낮은 비트당 비용의 반도체 메모리를 제조할 수 있는 본 발명의 집적 회로 메모리 장치 및 방법에 따라 여러가지 특징 및 이점들이 제공된다.
본 발명에 따라 상기 언급된 종래 기술의 문제점들을 극복할 수 있는 통합식 다중 레벨형 메모리 장치 및 그 작동 방법이 제공된다,
도 1은 본 발명의 다중 레벨형 집적 메모리 시스템의 바람직한 실시예의 블록도이다.
도 2는 도 1에 도시된 메모리 시스템의 블록 부재들과 대응되는 개략도이다.
도 3은 판독 사이클의 감지 작업 이후 메모리 셀에 비트를 재기록하기 위한 재기록 장치 및 그와 관련된 연결 테이블의 개략도이다.
도 4는 바람직한 실시예에 대한 시뮬레이션에 기초하여 (0,0) 및 (0,1) 데이터 상태의 감지를 도시하는 타임 챠트이다.
도 5는 바람직한 실시예에 대한 시뮬레이션에 기초하여 (1,1) 및 (1,0) 데이터 상태의 감지를 도시하는 타임 챠트이다.
본 발명의 바람직한 실시예는 메모리 셀당 2비트를 저장하는 DRAM에 관한 것이다. 판독 싸이클은 5단계로 구성된다. 제1단계는 선택된 비트 라인을 소정의 전압으로 프리차징(precharging)하는 것이다. 제2단계는 비트 라인에 연결된 증폭기에 전력을 공급하고 증폭기의 고유 오프셋을 널링(nulling)하는 것이다. 제3단계는 주소가 지정된 워드 라인의 전원을 켜고, 메모리 셀에 저장된 데이터 상태에 해당하는 전압 레벨을 식별하여 데이터 래치(data latch)에 제1비트를 래칭(latching)하는 것이다. 제4단계는 각 증폭기에 오프셋을 도입하는 것으로, 이는 해당 증폭기에서 판독한 제1비트에 따라 달라지며 주소가 지정된 비트 라인과 기준 비트 라인 간의 전압 차동(voltage differential)을 변경하지 않도록 구성된다. 이에 의해 제2데이터 래치에 래칭되는 제2비트를 식별한다. 제3 및 제4단계의 판독 사이클은 판독 사이클의 감지 작업을 포함한다. 판독 사이클의 감지 작업에는 판독 사이클의 널링 작업이 포함되지 않는다. 제5단계는 데이터 상태를 메모리 셀에 재기록하는 것이다.
실제 증폭기에는 주로 제조 공정 변화로 인해 발생하는 오프셋 전압이 있다. 차동 증폭기(differential amplifier)의 출력 오프셋 전압은 증폭기에 대한 양쪽 입력이 모두 0(zero) V이거나 또는 동일한 전압일 때의 출력 전압으로 정의된다. 입력 오프셋 전압은 출력 전압을 0으로 구동하기 위해 증폭기 입력에 필요한 전압 차이(voltage difference)로 정의된다. 출력 및 입력 오프셋 전압은 독립적으로 제공되지 않는다. 입력 오프셋 전압은 출력 오프셋 전압을 증폭기의 이득(gain)으로 나눈 값이다. 따라서 입력 또는 출력 오프셋 전압을 반드시 지정하지 않고도 단순히 오프셋 전압 또는 증폭기의 오프셋을 참조할 수 있도록 구성된다. 모든 증폭기는 기본적으로 차동 증폭기이다. 소위 단일 종단 증폭기(single-ended amplifier)의 경우 제2입력은 일반적으로 접지 전위(ground potential)이다.
본 발명의 바람직한 실시예는 메모리 셀에 저장된 데이터 상태의 빠른 감지가 가능하기 때문에, 비트를 순차적으로 식별할 수 있다. 제1비트를 식별하기 전에 증폭기 오프셋 널링 작업을 수행함으로써 제1비트를 빠르게 래칭할 수 있다. 증폭기에 오프셋을 도입함으로써 제2비트를 빠르게 래칭할 수 있다. 양쪽 비트 모두를 빠르게 읽으면 판독 사이클의 널링 작업에 소요되는 시간 중 일부가 보상되는데, 이들은 최상의 판독 접근 시간을 위해 최대한 짧게 만들어야 할 필요가 있다. 또한, 동일한 메모리 장치 구역에서 다른 비트를 나중에 읽을 수 있도록 판독 싸이클의 재기록 작업도 최대한 짧게 만들어야 할 필요가 있다.
메모리 셀당 2비트의 경우, 4가지 데이터 상태 중 하나가 메모리 셀에 저장된다. 이들 4가지 데이터 상태에 대응하여 메모리 셀 커패시터(memory cell capacitor)에 저장될 수 있는 4가지의 전압 또는 전하 레벨이 제공된다. 메모리 셀에 접근할 때 메모리 셀 커패시터와 비트라인 커패시턴스(bit line capacitance) 사이에서 발생하는 전하 공유(charge sharing)로 인해, 메모리 셀 커패시터에 저장된 레벨에 해당하는 4개의 더 작은 전압 레벨 중 하나가 판독 사이클의 감지 작업 동안 비트 라인에서 생성된다. 바람직한 실시예에서는 판독 사이클의 널링 작업 이후 주소가 지정된 비트 라인에 생성된 전압에 대해 양의 레벨 2개를 갖고, 주소가 지정된 비트 라인의 전압에 대해 음의 레벨 2개를 갖도록 구성된다. 4개의 데이터 상태에 대해, 메모리 셀에 저장된 2비트는 강한 양의 전압에 대해 (1,1), 약한 양의 전압에 대해 (1,0), 약한 음의 전압에 대해 (0,1), 강한 음의 전압에 대해 (0, 0)으로 정의된다.
도 1은 본 발명에 따른 바람직한 실시예의 블록도를 도시한다. 실제로 일반적인 반도체 메모리에서 하나의 단일 워드 라인이 활성화되면, 비트 라인에 연결된 다수의 증폭기를 사용하여 워드 라인을 따라 다수의 메모리 셀을 읽게 된다. 한편 도 1에서는 워드 라인을 따라 이러한 메모리 셀 중 하나에서만 비트를 읽는 것으로 도시되어 있지만, 일반적으로는 다수의 메모리 셀을 읽는 것으로 이해되어야 한다.
주소가 지정된 메모리 셀(10)이 제1메모리 장치 구역(100)에 제공되고, 워드 라인(50)과 비트 라인(20)에 의해 접근(access)하도록 구성된다. 기준 비트 라인(25)은 전원이 켜진 워드 라인이 없는 제2메모리 장치 구역(200)에 제공된다. 감지 증폭기는 증폭기(80), 및 비트 라인들(20 및 25)이 연결되는 오프셋 제어부(70)를 포함한다. 널링 제어부(90)가 비트 라인들(20, 25)에 연결된다. 워드 라인(50)을 활성화하기 전에 널링 제어 신호(2)가 널링 제어부(90)에 인가된다. 제1데이터 래치(150) 및 제2데이터 래치(160)는 증폭기(80)의 출력부(170)에 병렬로 연결된다. 판독 사이클의 감지 작업 동안, 신호(152)가 인가되면 제1데이터 래치(150)는 제1비트를 저장한다. 제1데이터 데이터 래치(150)의 출력(7)이 오프셋 제어부(70)로 피드백됨으로써, 감지 증폭기에 오프셋을 도입하여 메모리 셀(10)에 저장된 제2비트를 식별하도록 구성된다. 신호(162)가 인가되면 제2데이터 래치(160)는 제2비트를 저장한다. 판독 사이클의 감지 작업이 종료되면, 재기록 부재(95)에 의해 비트가 메모리 셀(10)에 재기록된다. 당업자에게 공지된 프리차지 회로(precharge circuitry)는 도 1에 도시되어 있지 않다.
도 2는 도 1의 특정 회로 블록에 대응되는 트랜지스터 레벨 회로도를 도시한다. 신호의 실제 버전(true version)과 반전 버전(inverted version)이 모두 사용되는 경우, 실제 버전의 경우 부재 번호 "(a)"를 추가하고 반전 버전의 경우 "(b)"를 추가하여 구별한다. 신호의 실제 버전과 반전 버전은 도 1에는 도시되어 있지 않다.
도 2는 메모리 셀 저장 커패시터(C5)에 연결된 워드 라인 트랜지스터 M10을 포함하는 메모리 셀(10)을 도시한다. 증폭기(80)는 트랜지스터 M1, M2, M3 및 M4를 포함하고, 오프셋 제어부(70)는 트랜지스터 M19, M20, M21 및 M22를 포함한다. 증폭기(80)와 오프셋 제어부(70)에 의해 감지 증폭기를 구성한다. 비트 라인(20)은 감지 증폭기의 트랜지스터 M19 및 M22에 연결되고, 비트 라인(25)은 감지 증폭기의 트랜지스터 M20 및 M21에 연결된다. 비트 라인(20)의 커패시턴스는 C2이고 기준 비트 라인(25)의 커패시턴스는 C1이다. 널링 제어부(90)는 트랜지스터 M5, M6 및 M8로 구성된다.
본 발명의 바람직한 실시예에 있어서, 증폭기(80)는 부분적으로 높은 이득(gain)을 갖기 때문에 이중 전류 미러 증폭기(double current mirror amplifier)로 제공된다. 예컨대 특정 메모리 회로 설계의 매개변수에 대한 이득의 설정시, 이러한 이득을 50 미만에서 200 이상의 범위로 설정할 수 있다. 높은 이득에 의해 증폭기 오프셋의 널링(nulling)을 향상시키는 한편, 작은 비트 라인을 갖는 신호의 감지를 용이하게 함으로써 더 긴 비트 라인의 사용이 가능하도록 구성된다. 또한, 증폭기(80)의 선택에 의해 판독 사이클의 널링 및 감지 작업 동안 비트 라인들(20 및 25)을 감지 증폭기에 연속적으로 연결하는 이점을 제공할 수 있다.
증폭기(80) 및 오프셋 제어부(70)를 포함하는 감지 증폭기에 전력을 공급하는 전압은 전원 전압(Vdd)과 접지 전위(Vss)의 사이에서 제공되는 것이 아니라, 증폭기 공급 전압(Va)과 비트 라인들(20 및 25)에서 생성되는 전압 사이에서 제공되도록 구성된다. 비트 라인들(20 및 25)의 전압이 프리차징(precharging)에 의해 설정되는 한편, 판독 사이클의 널링 및 감지 작업 동안 증폭기(80)를 통해 추가로 증가함에 따라, 증폭기(80)에 전력을 공급하는 전압은 비례적으로 감소하도록 구성된다. 더 빠른 작동을 위해서는, 증폭기 공급 전압(Va)을 전원 전압(Vdd) 이상으로 증가시킴으로써 판독 사이클 동안 비트 라인들(20 및 25)의 전압 상승을 보상하는 작업이 필요할 수 있다. 증폭기(80), 오프셋 제어부(70) 및 널링 제어부(90)의 트랜지스터 구성에 의해 순방향 바이어스 접합이나 트랜지스터 또는 접합의 전기적 항복을 일으키지 않고도 증폭기 공급 전압(Va)의 작은 증가를 허용하도록 구성된다. 트랜지스터 M3 및 M4의 게이트를 트랜지스터 M3 및 M4 사이의 소스/드레인 노드(3)에 연결함으로써, 증폭기(80)의 출력 노드(170(b))의 전압을 증폭기 공급 전압(Va)의 대략 절반으로 유지하도록 구성된다. 따라서 출력 노드들(170(a) 및 170(b))의 신호는 실제로는 상호 반전으로 제공되지 않는다.
바람직한 실시예의 경우, 감지 증폭기는 판독 사이클의 널링 및 감지 작업 동안 비트 라인들(20 및 25) 상으로 전류를 구동한다. 이점이 종래의 감지 증폭기와는 대조되는데, 종래의 감지 증폭기에서는 비트 라인들이 감지 증폭기의 게이트에만 연결됨에 따라 판독 사이클의 감지 작업 동안 비트 라인들이 부동(float)하게 된다. 대안적으로, 오프셋 제어부를 갖는 다른 증폭기가 본 발명에 사용될 수 있다는 것이 이해될 수 있다. 증폭기의 출력 오프셋 전압을 널링하거나 부분적으로 널링할 경우 비트 라인들에서 더 작은 신호를 안정적으로 감지할 수 있는 기능을 제공할 수 있지만, 감지 증폭기의 고유 오프셋을 허용할 수 있는 경우에는 감지 증폭기에 연결된 널링 제어부를 구비할 필요가 없을 수도 있다.
도 2는 바람직한 실시예에 따른 제1데이터 래치(150)의 트랜지스터 레벨에 대한 개략도를 도시한다. 실제 출력(7(a)) 및 반전 출력(7(b))은 오프셋 제어부(70)로 피드백된다. 제2데이터 래치(160)에 대한 회로는 도 2에는 도시되어 있지 않은데, 이는 제2데이터 래치(160)에 대한 출력이 오프셋 제어부(70)로 피드백되지 않는다는 점을 제외하고는 제1데이터 래치(150)에 대해 도시된 것과 동일하기 때문이다. 증폭기(80)의 출력은 제1데이터 래치(150)의 트랜지스터 M16 및 M17의 게이트 및 제2데이터 래치(160)의 대응 트랜지스터 게이트에만 연결됨으로써, 증폭기(80)의 출력 노드들(170(a) 및 170(b))이 두 데이터 래치(150 및 160)의 입력부에 병렬로 연속적으로 연결되도록 구성된다. 비트의 래칭(latching)을 위해 전원 공급 전에, 데이터 래치(150, 160)를 Vdd에 연결하되 제어 신호(152, 162)에는 전원을 공급하지 않는다. 제1데이터 래치(150)를 Vss에 연결하는 제어 신호(152)를 사용하여 트랜지스터(M18)의 전원을 킴으로써 제1데이터 래치(150)에 전력을 공급하도록 구성된다. 유사한 방식으로 제어 신호(162)를 사용하여 제2데이터 래치(160)에 전력을 공급한다(도 1 참조). 데이터 래치(150 및 160)는 각각 전원이 공급될 때만 데이터를 저장한다.
바람직한 사례로서, 판독 사이클의 널링 작업이 시작되기 전 및 비트 라인들(20 및 25)이 프리차징되는 것과 거의 동시에, 제1데이터 래치(150)의 출력 노드(7(a) 및 7(b))가 Vdd로 프리차징됨으로써 이전 사이클로부터 이러한 노드들에 있을 수 있는 잔류 전하를 제거하도록 구성된다. 이는 트랜지스터 M23 및 M24의 전원을 켜도록 노드 8을 Vss에 유지함으로써 달성된다. 판독 사이클 동안 노드 8은 Vdd로 상승함으로써 트랜지스터 M23 및 M24의 전원을 끄도록 구성된다. 제2데이터 래치(160)의 대응 출력 노드(17(a) 및 17(b))(도 2에는 도시되지 않았지만 도 4 및 도 5에는 도시됨)는 유사하게 Vdd로 프리차징된다.
판독 사이클의 제1단계는 비트 라인들(20 및 25)을 소정의 전압으로 프리차징하는 것이다. 프리차징 전압은 특정 디자인에 따라 달라지는데, 왜냐하면 판독 사이클의 널링 작업이 종료될 때 비트 라인(20)의 전압은 메모리 셀 커패시터(C5)에 저장된 두 개 이상의 음의 레벨 및 메모리 셀 커패시터(C5)에 저장된 두 개 이상의 양의 레벨에 대해 비트 라인(20)에서 발생된 전압 사이의 전압으로 충전되어야 하기 때문이다. Vdd가 1.5V인 경우 프리차징 전압은 0.35V 정도일 수 있다.
판독 사이클의 제2단계는 증폭기(80) 및 오프셋 제어부(70)를 포함하는 감지 증폭기에 전력을 공급하고 그 오프셋을 원하는 정도로 널링하는 것이다. 비트 라인들(20 및 25)을 프리차징한 후, 감지 증폭기가 이를 Va에 연결함으로써 전원이 공급된다. Va는 바람직하게는 Vdd보다 높게 제공되는데, 그 양은 판독 사이클의 널링 작업이 종료될 때 비트 라인들(20 및 25)이 충전하는 것과 거의 동일한 양만큼 높게 제공된다. 증폭기(80)에 전원이 공급되면, 트랜지스터 M1 및 M2는 비트 라인(20)에 작은 전류를 제공하고 트랜지스터 M3 및 M4는 기준 비트 라인(25)에 유사한 전류를 제공함으로써 비트 라인들(20 및 25)의 전압을 천천히 증가시시도록 구성된다.
판독 사이클의 널링 작업은 널링 제어 신호(2)를 널링 제어부(90)에 인가함으로써 시작된다. 트랜지스터 M8이 제어 신호(2)를 널링하여 활성화되면, 추가의 불균등한 작은 전류가 각각 트랜지스터 M6 및 M5를 통해 비트 라인들(20 및 25)에 공급된다. 이러한 추가 전류는 증폭기(80)의 출력이 널(null) 값에 접근할 때 동일해지는 경향이 있으며, 이에 의해 증폭기(80)의 출력을 널링하는 감지 증폭기에 대한 입력에서 비트 라인들(20과 25) 사이에 차동 전압을 생성하도록 구성된다. 각 감지 증폭기의 오프셋은 칩의 여러 감지 증폭기에 따라 달라지지만, 각 감지 증폭기는 독립적으로 자신을 널링할 수 있다.
특정 디자인에 따라, 각 감지 증폭기의 고유 출력 오프셋 전압은 판독 사이클의 널링 작업 동안 내내 0까지 널링될 필요가 없으며, 메모리 셀(10)에 저장될 수 있는 4개의 데이터 상태의 감지 마진과 비트 라인(20)에서 발생하는 해당 전압에 따라 달라지도록 구성된다. 충분한 널링이 발생하면 트랜지스터 M8의 전원이 꺼진다.
널링 속도는 트랜지스터 M5, M6 및 M8의 크기에 의해 부분적으로 식별된다. 널링 제어부(90), 및 증폭기(80)와 오프셋 제어(70)를 포함하는 감지 증폭기는, 주어진 제조 공정에서 발생할 수 있는 각 감지 증폭기의 최대 고유 오프셋을 고려하는 한편 널링된 상태를 넘어서는 각 감지 증폭기 출력의 불필요한 오버슈트(overshoot)를 방지하기 위해 가능한 한 가장 짧은 시간에 적절한 널링이 가능하도록 설계되어야 한다. 바람직한 실시예에서, 트랜지스터 M5, M6 및 M8에 n-채널보다는 P-채널 트랜지스터를 사용함으로써, 더욱 나은 널링 응답이 가능하면서도 오프셋 널(offset null)의 오버슈트를 더욱 잘 제어하도록 구성된다. P-채널 트랜지스터는 n-채널 트랜지스터를 사용한 경우보다 판독 사이클의 널링 작업 동안 비트 라인 전압의 더 빠른 증가가 가능하도록 구성된다.
판독 사이클의 널링 작업이 종료될 때, 비트 라인(20)의 전압은 강하고 약한 음의 전압보다 높지만 약하고 강한 양의 전압보다는 작도록 구성된다. 메모리 셀당 1비트를 저장하는 종래 기술에 따른 DRAM의 경우, 메모리 셀에 저장된 데이터 상태는 기준 비트 라인의 전압과 주소가 지정된 비트 라인에서 생성된 전압을 비교함으로써 식별된다. 그러나 본 발명의 경우에는, 널링 사이클 완료 후 기준 비트 라인(25)의 전압에 관계없이, 워드 라인 트랜지스터 M10의 전원이 켜질 때 비트 라인(20)의 전압이 증가하거나 감소하는지 여부에 의해, 두 개 이상의 양의 데이터 상태가 메모리 셀에 저장된 두 개 이상의 음의 데이터 상태로부터 식별된다.
판독 사이클의 제3단계는 메모리 셀(10)에 저장된 데이터 상태에 해당하는 제1비트를 식별하고 래칭하는 것이다. 워드 라인(50)은 워드 라인 트랜지스터 M10의 전원을 켬으로써 활성화된다. 메모리 셀 커패시터(C5)와 비트 라인 커패시턴스(C2) 사이의 전하 공유(Charge share) 또는 평형화(equilibrate)에 의해 비트 라인(20)의 전압을 변경하도록 구성된다. 예컨대 비트 라인 대 셀 커패시턴스 비율이 40:1인 경우, 비트 라인(20)에 발생하는 전압 변화는 커패시터(C5)에 저장된 전압과 비트 라인(20)의 전압 사이의 전압 차이와 C5의 전압 변화를 곱한 값의 약 1/40이다. 판독 사이클의 널링 작업이 종료될 때 비트 라인(20)이 400mV로 충전되었고 1.1V의 강한 양의 전압이 메모리 셀 커패시터(C5)에 저장되었다고 가정한다. 비트 라인(20)은 약 400mV + (700mV 또는 417.5mV)/40으로 충전된다. 메모리 셀(10)에 저장될 수 있는 다른 세 가지 전압에 대해서도 유사한 분석이 수행될 수 있다. 각각의 경우, 워드 라인(50)이 활성화될 때 비트 라인(20)의 전압 변화에 의해 증폭기(80)에 충분한 신호를 제공함으로써 메모리 셀(10)에 저장된 데이터 상태를 올바르게 결정하도록 구성된다.
제1비트는, 워드 라인 트랜지스터 M10의 전원이 켜질 때, 비트 라인(20)의 전압이 더 양으로 변하는지 또는 더 음으로 변하는지에 의해 식별된다. 제1비트에 대해 더 많은 양(positive)은 논리 1에 해당하고 더 많은 음(negative)은 논리 0에 해당하므로, 데이터 상태 (1,1) 및 (1,0)에 대해 비트 라인(20)은 양으로 충전되고 데이터 상태 (0,1) 및 (0,0)에 대해 비트 라인(20)은 음으로 충전된다. 감지 증폭기의 사전 널링 사이클로 인해 비트 라인(20)의 전압에 약간의 변화만 있어도 증폭기(80)의 출력 노드(170(a))에 신호를 생성할 수 있다. 제1데이터 래치(150)는 제어 신호(152)에 전압을 인가함으로써 전력이 공급되며, 이에 따라 판독 사이클의 널링 작업이 완료된 후 소정의 시간에 트랜지스터 M18의 전원을 켜도록 구성된다. 제1데이터 래치(150)에 전력이 공급되고 제1비트가 래칭되면, 제1데이터 래치(150)에 전력이 계속 공급되기 때문에, 제2비트의 식별시 증폭기(80)의 출력 노드들(170(a) 및 170(b))의 값이 변경되더라도 제1데이터 래치(150)는 변경되지 않도록 구성된다.
당업자에게 알려진 바와 같이, 최상의 신호 마진을 제공하기 위해서는 메모리 장치 아키텍처(memory array architecture)에 주의를 기울임으로써, 메모리 장치 구역들(l00 및 200) 모두에서 인접한 비트 라인들 사이의 용량성 결합(capacitive coupling)으로 인한 역효과를 최소화할 필요가 있다. 판독 사이클의 감지 작업 동안 비트 라인들(20 및 25) 사이에서는 작은 차동 신호들이 감지된다. 따라서 판독 사이클의 감지 작업 동안 칩의 다른 회로에 의해 생성된 전원 공급 전압의 잡음과 임의의 변동을 최소로 유지하는 것이 중요하다.
판독 사이클의 제4단계에서는 제2비트를 식별 및 래칭한다. 이를 위해서는 저장된 전압이 강한지 약한지, 그리고 이에 따라 제2비트가 각각 1인지 또는 0인지를 결정해야 한다. 더 많은 시간이 걸리는 판독 사이클 감지 작업의 두 번째 작업에 대해 기준 비트 라인(25)의 전압을 변경하는 대신, 오프셋 제어부(70)에 인가되는 제1데이터 래치(150)의 출력들(7(a) 및 7(b))에 의해 감지 증폭기의 오프셋을 자동으로 조정하도록 구성된다. 감지 증폭기의 오프셋은 메모리 셀 커패시터(C5)에 저장된 전압 레벨이 강한지 또는 약한지를 판단할 수 있는 양만큼 조정된다.
오프셋 제어부(70)의 트랜지스터 M19 및 M22는 비트 라인(20)과 증폭기(80)의 트랜지스터 M2 사이에 작은 저항을 삽입한다. 마찬가지로, 트랜지스터 M20 및 M21은 기준 비트 라인(25)과 증폭기(80)의 트랜지스터 M4 사이에 작은 저항을 삽입한다. 판독 사이클의 널링 작업 동안 트랜지스터 M20 및 M21의 임밸런스(imbalance) 대비 트랜지스터 M19 및 M22의 임밸런스는 이들 트랜지스터들의 전원이 켜져 있기 때문에 널아웃(nulled out)된다. 메모리 셀(10)에 저장된 제1비트가 제1데이터 래치(150)에 래칭되면, 제1데이터 래치(150)의 출력(7(a) 및 7(b))은 판독된 제1비트가 0인지 1인지에 따라 트랜지스터 쌍 M19 및 M21 또는 트랜지스터 쌍 M20 및 M22의 전원을 각각 끄도록 구성된다. 이에 의해 비트 라인들(20, 25)과 증폭기(80) 사이의 오프셋 제어부(70)의 작은 저항을 변경 및 뷸균등화(imbalance) 시키도록 구성된다. 증폭기(80)의 트랜지스터 M3 및 M4 및 트랜지스터 M1 및 M2를 통과하는 전류는 일정하기 때문에, 이러한 작은 저항의 임밸런스로 인해 증폭기(80)에 대한 차동 입력 전압을 변경시키도록 구성된다. 또한, 비트 라인들(20과 25) 사이의 차동 전압이 변경되지 않더라도, 감지 증폭기의 널 포인트(null point)를 강하시키는 증폭기(80)의 출력 전압에서의 대응 변화를 일으키도록 구성된다.
제1데이터 래치(150)에 전력이 공급될 때 트랜지스터 쌍 M19 및 M21 또는 트랜지스터 쌍 M20 및 M22의 전원이 꺼졌는지에 따라 달라지나, 감지 증폭기에 도입되는 오프셋의 방향에 의해 그 출력을 양으로 또는 음으로 각각 변경함으로써 제2비트를 결정하도록 구성된다. 트랜지스터 M19, M20, M21 및 M22의 구동(drive)은 양의 방향과 음의 방향의 오프셋이 동일하게 조정될 필요가 없도록 설계될 수 있다. 트랜지스터 M19 및 M20의 구동은 트랜지스터 M21 및 M22의 구동보다 더 강력하도록 구성된다. 예컨대, 더 강한 트랜지스터의 폭 대 길이 비율은 일반적으로 더 약한 트랜지스터에 비해 최대 2배 이상일 수 있다. 이러한 비율은 감지 증폭기의 설계와 더불어 제2비트의 결정을 위해 오프셋을 얼마나 조정해야 하는지에 따라 설정된다.
오프셋 제어부(70)를 사용하여 감지 증폭기에 오프셋이 도입되면, 증폭기(80)의 출력 상태는 메모리 셀(10)에 저장된 데이터 상태가 각각 강한 전압인지 약한 전압인지에 따라 동일하게 유지되거나 또는 변경되도록 구성된다. 이러한 현상은 바람직하게는 제1데이터 래치(150)가 자신의 데이터를 래칭한 후에 비동기적으로 발생한다. 그런 다음 제1데이터 래치(150)에 전력을 공급한 직후 바로 제2데이터 래치(160)에 전력을 공급함으로써 메모리 셀(10)에 저장된 제2비트를 빠르게 식별하도록 구성된다. 제2비트가 제2데이터 래치(160)에 저장된 후, 판독 사이클의 감지 작업이 종료되면 비트들이 메모리 칩의 출력 핀(output pin)으로 라우팅될 수 있도록 구성된다.
트랜지스터 M19 및 M21 또는 트랜지스터 M20 및 M22의 전원을 꺼서 메모리 셀(10)에 저장된 데이터 상태가 강한 전압인지 약한 전압인지 식별할 때, 칩 전체에 걸친 이러한 트랜지스터들의 변화로 인해 칩 전체에 걸쳐 각 감지 증폭기의 오프셋을 조정하는데서 약간의 차이가 발생할 수도 있다. 소정의 제조 공정과 설계에 대해 이러한 효과를 고려해야 할 필요가 있다. 따라서 판독 사이클의 제4단계에서 최상의 판독 마진을 얻기 위해서는 트랜지스터 M19, M20, M21 및 M22를 신중하게 배치하여 프로세스 변화 및 기타 효과로 인해 발생하는 이러한 트랜지스터들의 불일치를 최소화할 필요가 있다.
DRAM과 같은 소멸식 판독 메모리의 경우, 판독 사이클의 제5단계는 바람직하게는 데이터 래치들(150 및 160)의 데이터를 메모리 칩의 출력부로 라우팅함과 동시에 데이터 상태를 메모리 셀(10)에 재기록하는 것이다. 도 3은 일실시예의 재기록 장치(95)와 더불어, 4개의 데이터 상태 또는 전압 중 하나를 메모리 셀(10)에 재기록하는 데 사용될 수 있는 대응 연결 테이블을 도시한다. 데이터 래치들(150, 160)에 저장된 비트들을 사용하여, 적절한 전압이 메모리 셀 커패시터(C5)에 재기록된다.
도 3의 재기록 장치는 Vdd보다 낮은 하나의 n채널 임계 전압인 강한 양의 전압을 제공한다. Vss의 강한 음의 전압이 제공된다. 다른 두 메모리 상태의 경우, 약한 양의 전압이 한쪽 노드(320)에 공급되고 약한 음의 전압이 다른 쪽 노드(330)에 공급된다. 트랜지스터 Q1 내지 Q8은 노드(300)에서 적절한 전압(이러한 재기록 장치의 출력)을 인가하기 위한 논리 함수를 제공하도록 구성된다. 노드(300)의 전압은 당업자에게 친숙한 비트 라인 선택 회로를 통해 비트 라인(20)에 게이트된다(도시되지 않음).
활성화 신호(enable signal) 및 그 역 신호가 노드들(310(a) 및 310(b))에 각각 인가됨으로써 재기록 동작을 위한 출력부(300)를 활성화하도록 구성된다. 노드 310(a)는 Vss에서 Vdd로 이동하며, 이때 트랜지스터 Q7 및 Q8의 전원을 켜서 적절한 전압을 비트 라인(20)으로 라우팅시키도록 구성된다. 제1데이터 래치(150)의 반전 출력 노드(7(b)), 제2데이터 래치(160)의 실제 출력 및 반전 출력(17(a) 및 17(b))을 사용하여 회로의 논리 함수를 각각 제어하도록 구성된다.
당업자의 경우, 판독 사이클의 종료시 메모리 셀에 데이터를 재기록하기 위한 회로는 비교적 간단하다. 또한, 도 3에 도시된 회로의 대체 회로도 선택 가능하다.
이전에 저장된 데이터를 메모리 셀(10)에 재기록하는 대신 새로운 데이터를 메모리 셀(10)에 로딩하여야 하는 경우, 메모리 셀당 1비트를 저장하는 종래의 DRAM과 유사한 방식으로 새로운 데이터가 데이터 래치들(150 및 160)에 로딩된다. 데이터 래치들(150, 160)이 새로운 데이터를 포함하면, 기록 동작을 위해 도 3에 도시된 바와 같은 회로를 사용하여 4개의 전압 레벨로 구성된 정확한 전압을 비트 라인(20)에 인가하도록 구성된다. 새로운 데이터를 데이터 래치들에 로딩하기 위한 회로는 당업자에게 공지되어 있다.
당업자는 제1데이터 래치(150)에 대해 도 2에 도시된 개략도가 종래의 집적 회로 메모리의 감지 증폭기에 일반적으로 사용되는 것과 유사하다는 것을 인식할 것이다. 본 발명의 경우, 증폭기(80) 및 오프셋 제어부(70)를 포함하는 감지 증폭기는 다수의 종래의 감지 증폭기에 연결된 전치 증폭기(preamplifier)로 해석될 수 있다. 추가적으로, 널링 제어부(90)는 감지 증폭기의 일 구성요소로 간주될 수 있다. 이러한 대안적인 실시예는 회로 동작을 변경하지 않으며 본 발명의 기본 원리도 변경하지 않는다. 또한, 도 2는 증폭기(80) 및 제1데이터 래치(150)를 별도의 회로로 도시한다. 제1데이터 래치(150)는 증폭기(80)와 통합됨으로써 당업자가 인식할 수 있듯이 일부 트랜지스터가 공유될 수 있지만, 이로 인해 또한 본 발명의 기본 원리를 변경하지는 않는다.
바람직한 실시예에서, 오프셋 제어부(70)와 증폭기(80)에 의해 감지 증폭기를 구성한다. 대안적인 실시예의 경우, 증폭기(80)는 감지 증폭기이고 오프셋 제어부(70)는 비트 라인과 감지 증폭기 사이에 배치되는 회로이다. 본 실시예의 경우, 메모리 셀(10)에 저장된 데이터 상태에 해당하는 제2비트를 식별하기 위해, 증폭기(80)의 오프셋은 변경하지 않지만 대신 증폭기(80)에 입력된 신호를 오프셋 제어부(70)에 의해 수정함으로써 증폭기(80)의 출력에 오프셋을 도입하도록 구성된다. 이러한 대안적인 실시예는 본 발명의 기본 원리를 변경하지 않는다.
특정 설계에서는 메모리 셀 커패시터에 저장된 전하의 유지 효과를 고려할 필요가 있다. 오늘날 DRAM의 일반적인 갱신 시간(refresh time)은 약 64ms이다. 데이터 오류는 일반적으로 갱신 시간이 256ms 정도로 느려질 때까지는 나타나지 않는다. 따라서 데이터가 갱신되기 전에 메모리 셀 커패시터에 저장된 전하의 일부 감쇠 현상이 발생한다. 메모리 셀 커패시터에 저장된 전압 또는 전하는 판독 싸이클의 시작과 함께 변경되는데, 즉 이들은 이전의 판독, 기록 또는 갱신 싸이클로부터 메모리 셀의 데이터를 감지할 때까지의 시간의 양에 따라 달라질 수 있음을 의미한다. 따라서 특정 설계 및 기술을 위해 메모리 셀 커패시터에 저장될 4가지 전압 레벨의 선택은 적절한 신호 마진에 필요한 전하 평형의 양뿐만 아니라 데이터 보존 효과(data retention effect)로 인해 판독 사이클의 시작과 함께 발생하는 메모리 셀 커패시터의 전하량 변화에 의해 식별된다. 데이터 보존 효과로 인해 판독 신호 마진이 허용할 수 없을 정도로 감소하는 경우 메모리를 더 자주 갱신해야 할 수도 있다.
도 4는 메모리 셀(10)의 (0,0) 및 (0,1) 데이터 상태를 판독하기 위한 일반적인 타임 챠트를 도시하는 반면, 도 5는 메모리 셀(10)의 (1,1) 및 (1,0) 데이터 상태를 판독하기 위한 타임 챠트를 도시한다. 증폭기(80)의 출력 노드들(170(a) 및 170(b))의 출력 전압 곡선은 0℃에서 70℃까지의 온도 범위에 걸쳐 도 2에 도시된 회로의 회로 시뮬레이션에 기초하여 제공된다. 널(null) 활성화, 워드 라인 활성화, 제1데이터 래치의 활성화 및 제2데이터 래치의 활성화는 도 1에서 각각 노드 2, 50, 152 및 162의 화살표로 표기된다. 회로 내 임의의 관련된 부동 노드들을 프리차징하는 단계 및 판독 사이클의 널링 작업을 시작하기 전 비트 라인을 프리차징하는 단계는 도 4 및 5에 도시되지 않았는데, 그 이유는 이러한 프리차징 단계들이 당업자에게 이미 공지되어 있기 때문이다.
시뮬레이션을 위해, 메모리 셀(10)의 메모리 셀 커패시터(C5)에 저장된 4개의 데이터 상태에 해당하는 4개의 전압은 1.1V, 0.6V, 0.3V 및 0V로 제공된다. 메모리 셀에 저장된 데이터 비트는 각각 (1,1), (1,0), (0,1) 및 (0,0)에 해당한다. 데이터 보존 효과가 메모리 셀 커패시터에 저장된 더 많은 양의 전압에 대한 판독 마진에 더 큰 영향을 미칠 수 있고, 감지 증폭기 전체에 걸친 전압은 메모리 셀 커패시터에 저장된 더 많은 양의 전압을 판독하기 위해 감소하기 때문에, 더 많은 양의 상태 사이의 전압 간격을 갖는 것이 더 많은 음의 상태에 대한 전압 간격을 갖는 것보다 바람직할 수 있다.
도 4 및 도 5의 경우 비트 라인 프리차징 전압은 0.35V이다. 판독 사이클의 널링 작업 동안, 비트 라인들(20 및 25)은 대략 추가로 50mV를 충전하므로 판독 사이클의 널링 작업이 종료될 때 비트 라인들(20 및 25)의 전압은 대략 400mV가 된다. 판독 사이클 동안, 온도는 비트 라인들(20 및 25)을 충전하는 데 작은 영향을 미친다. Vdd는 1.5V이고 Va는 1.85V이다. 비트 라인 커패시턴스(C2)가 1pF, 기준 비트 라인 커패시턴스(C1)가 1pF, 셀 커패시터(C5)이 25fF일때, 비트 라인 커패시턴스 대 셀 커패시터 비율(bit line capacitance to cell capacitor ratio)은 40:1이다.
시뮬레이션을 위해, 증폭기(80)의 고유 출력 오프셋 전압은 증폭기(80)의 불균형 트랜지스터(unbalancing transistor)에 의해 대략 200mV로 설정된다. 소정의 제조 공정에서 실제 칩의 오프셋 전압 변화가 이러한 양보다 작을 경우, 판독 사이클의 널링 작업 기간이 단축될 수 있다.
증폭기(80)의 출력 노드들(170(a) 및 170(b))의 파형은 시뮬레이션의 결과를 나타낸다. 비트 라인(20) 및 기준 비트 라인(25)의 전압은 단지 몇 밀리볼트(millivolts) 정도만 차이 나기 때문에 도 4 및 도 5에는 도시되지 않는다. 메모리 셀에 저장된 4개의 데이터 상태에 대한 증폭기(80)의 출력 노드들(170(a) 및 170(b)) 사이의 차동 판독 마진(differential read margin)은 각각의 경우마다 120mV를 초과한다. 따라서 데이터 래치들(150, 160)의 고유 오프셋은 일반적으로 이보다는 작으므로 문제가 되지 않는다.
도 4 및 도 5를 참조하면, 데이터 래치들(150, 160)의 출력은 메모리 셀(10)에 저장된 4개의 데이터 상태 각각에 해당하는 비트를 판독하기 위해 적절한 상태로 이동하는 것을 알 수 있다. 예컨대 도 5에서, 강한 양의 전압에 대한 제1데이터 래치(150)의 출력은 높고(제1비트 = 1), 제2데이터 래치(160)의 출력도 높다(제2비트 = 1). 이와 대조적으로, 약한 양의 전압의 경우, 제1데이터 래치(150)의 출력은 높지만(제1비트 = 1), 제2데이터 래치(160)의 출력은 낮다(제2 비트 = 0).
판독 사이클 속도는, 도크 속도(dock speed)가 이미 설정된 회로 기판에서 메모리 셀당 2비트를 저장하는 새로운 DRAM 칩 아키텍처를 사용하도록 의도된 경우 특히 중요한 고려 사항이다. 오늘날 DRAM 기술에서의 판독 속도는 비트 라인의 프리차징에서부터 데이터 래치에서 데이터를 사용할 수 있을 때까지 13나노초(ns) 정도로 제공될 수 있다. 시뮬레이션에 따르면, 데이터 래치들(150 및 160)은 메모리 셀(10)에 저장된 제1 및 제2비트를 읽는 데 각각 최대 2ns가 소요된다. 널링 작업은 감지 증폭기의 고유 오프셋에 따라 최대 6ns가 소요될 수 있다. 이로 인해 프리차징 사이클에 3ns 이상의 여유가 남게 된다.
기존 DRAM에서는 데이터가 감지 증폭기에 래칭될 때 재기록 사이클이 발생한다. 그러나 본 발명의 바람직한 실시예의 경우, 메모리 셀(10)에 저장된 데이터 상태로부터 식별된 비트들을 먼저 데이터 래치들(150 및 160)에 저장하고, 그런 다음 데이터 래치들(150 및 160) 및 재기록 장치(90)에 저장된 데이터를 사용하여 메모리 셀(10)에 재기록하도록 구성된다. 다른 비트들이 메모리 장치 구역들(100 및 200)에서 접근하기 전에 재기록 사이클이 완료되어야 한다.
전력 소비율(power consumption)은 휴대용 전자장치는 물론 다른 전자장치들에 사용되는 수많은 DRAM에 있어서 매우 중요한 고려 사항이다. 메모리 셀당 2비트를 저장할 때, 특정 수의 메모리 셀에 대한 판독 전력(read power)이 동일하게 유지되면, 비트당 소비 전력은 메모리 셀당 1비트를 저장하는 것에 비해 절반이 된다. 따라서 메모리 셀당 2비트를 읽기 위한 판독 사이클 전력의 합리적인 증가가 허용될 수 있다.
본 발명의 기본 내용을 반영하는 본 발명의 대안적인 실시예들이 존재할 수 있음을 당업자는 이해할 수 있다. 이러한 대안적인 실시예에는 사용 가능한 증폭기 유형의 변형과 더불어 메모리 셀당 1비트 이상을 읽는 기준 체계의 변형이 포함된다. 예컨대, 증폭기 오프셋의 도입과 더불어 기준 비트 라인의 전압을 변경하는 방법을 결합하여 메모리 셀에 저장된 데이터 상태를 판독할 수 있다. 또한, 증폭기에 오프셋을 도입하는 방법은 데이터 상태를 감지하거나 또는 메모리 셀에 저장된 제1비트를 감지하는 데에도 사용될 수도 있다.
본 발명의 바람직한 실시예가 DRAM에 관해 기술되었지만, 본 발명의 기술은 다른 메모리 유형에도 적용될 수 있다. 이러한 다른 메모리 유형 중 일부는 판독 작업이 비소멸적인 경우 재기록 또는 갱신 사이클이 필요하지 않을 수 있는데, 이는 메모리 셀에 저장된 비트들이 판독 작업 중에 뒤집히거나 소멸되거나 부정적인 영향을 받지 않는다는 의미이다. 이러한 다른 메모리 유형 중 일부에는 메모리 셀을 읽을 때 비트 라인에 전류를 제공하는 메모리 셀이 포함될 수도 있다. 예컨대, 메모리 셀 트랜지스터를 통해 흐르는 전류의 지속 시간은 메모리의 비트 라인에 특정 전하를 제공하도록 설정될 수 있다.
본 발명에 제시된 특정 숫자, 치수 및 매개변수들은 특정의 기술 시류에 해당하는 것이다. 시간이 지남에 따라 반도체 기술의 크기와 전압 규모도 달라진다. 본 발명은 매우 진취적이거나 덜 진취적인 기술 시류에서 여러 반도체 기술에 적용되므로 따라서 이러한 스케일링 변화가 발생하더라도, 본 발명에 개시된 특정 숫자, 치수 및 매개변수에 의해 본 발명의 범위를 제한하지 않도록 의도된다.

Claims (16)

  1. 집적 회로 메모리의 메모리 셀에 저장된 데이터 상태를 판독하는 방법에 있어서, 상기 방법은:
    비트 라인(bit line)을 제공하는 단계,
    비트 라인에 오프셋 제어부를 갖는 증폭기를 연결하고, 메모리 셀을 비트 라인에 연결하는 단계, 및
    판독 사이클의 감지 작업 동안 증폭기에 오프셋을 도입하여 메모리 셀에 저장된 데이터 상태를 식별하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    메모리 셀로부터 이전에 판독된 비트를 활용하여 증폭기에 도입된 오프셋을 결정함으로써 메모리 셀에 저장된 적어도 하나의 추가 비트를 식별하는 단계를 더 포함하는 방법.
  3. 제1항에 있어서,
    증폭기는 차동 감지 증폭기(differential sensing amplifier)이고,
    기준 비트 라인(reference bit line)을 차동 감지 증폭기에 연결하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제3항에 있어서,
    증폭기는 이중 전류 미러 증폭기(double current mirror amplifier)인 것을 특징으로 하는 방법.
  5. 제3항에 있어서,
    메모리 셀을 구비한 제1메모리 장치 구역을 제공하는 단계, 및
    제2메모리 장치 구역을 제공하는 단계 - 기준 비트 라인은 제2메모리 장치 구역에 제공됨 - 를 더 포함하는 방법.
  6. 제1항에 있어서,
    증폭기의 입력부에 신호를 생성하여 판독 사이클의 감지 작업 이전에 증폭기의 고유 출력 오프셋 전압을 감소시키는 단계를 더 포함하는 방법.
  7. 제1항에 있어서,
    판독 사이클의 감지 작업 이후에 데이터 상태를 메모리 셀에 재기록하는 단계를 더 포함하는 방법.
  8. 제6항에 있어서,
    비트 라인 및 기준 비트 라인을 소정의 전압으로 프리차징(precharging)하는 단계,
    제1 및 제2데이터 래치(data latch)를 제공하는 단계,
    데이터 래치들을 증폭기에 연결하는 단계,
    메모리 셀에 저장된 제1비트를 감지하는 단계,
    제1데이터 래치에 제1비트를 래칭하는 단계,
    제1데이터 래치의 제어 전압 출력을 증폭기로 향하게 하여 증폭기에 오프셋을 도입하는 단계,
    메모리 셀에 저장된 제2비트를 감지하는 단계,
    제2데이터 래치에 제2비트를 래칭하는 단계, 및
    데이터 비트들을 출력하는 단계를 더 포함하는 방법.
  9. 제8항에 있어서,
    판독 사이클의 감지 작업 이후에 메모리 셀에 제1 및 제2비트를 재기록하는 단계를 더 포함하는 방법.
  10. 집적 회로 메모리 장치에 있어서, 상기 장치는:
    제1비트 라인,
    기준 비트 라인,
    하나의 저장된 데이터 상태를 포함하는 적어도 하나의 메모리 셀,
    메모리 셀을 제1비트 라인에 연결하기 위한 수단,
    오프셋 제어부를 갖는 감지 증폭기,
    감지 증폭기를 제1비트 라인 및 기준 비트 라인에 연결하기 위한 수단,
    제1데이터 래치,
    제1데이터 래치를 감지 증폭기에 연결하기 위한 수단,
    제2데이터 래치,
    제2데이터 래치를 감지 증폭기에 연결하는 수단, 및
    감지 증폭기에 의도적인 오프셋을 도입하여 메모리 셀에 저장된 데이터 상태를 감지하는 수단을 포함하는 장치.
  11. 제10항에 있어서,
    오프셋 널링 제어부, 및
    오프셋 널링 제어부를 감지 증폭기에 연결하는 수단을 더 포함하는 장치.
  12. 집적 회로 메모리의 메모리 셀에 저장된 데이터 상태를 판독하는 방법에 있어서, 상기 방법은:
    비트라인을 제공하는 단계,
    비트 라인에 오프셋 제어부를 연결하는 단계,
    오프셋 제어부에 증폭기를 연결하는 단계,
    메모리 셀을 비트 라인에 연결하는 단계, 및
    판독 사이클의 감지 작업 동안 오프셋 제어부에 오프셋을 도입하여 메모리 셀에 저장된 데이터 상태를 식별하는 단계를 포함하는 방법.
  13. 제12항에 있어서,
    메모리 셀로부터 이전에 판독된 비트를 활용하여 오프셋 제어부에 도입된 오프셋을 결정함으로써 메모리 셀에 저장된 적어도 하나의 추가 비트를 식별하는 단계를 더 포함하는 방법.
  14. 제12항에 있어서,
    증폭기는 차동 감지 증폭기이고,
    기준 비트 라인을 오프셋 제어부에 연결하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서,
    증폭기는 이중 전류 미러 증폭기인 것을 특징으로 하는 방법.
  16. 제14항에 있어서,
    메모리 셀을 구비한 제1메모리 장치 구역을 제공하는 단계, 및
    제2메모리 장치 구역을 제공하는 단계 - 기준 비트 라인은 제2메모리 장치 구역에 제공됨 - 를 더 포함하는 방법.
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