KR950009228B1 - 다이나믹형 반도체 기억장치 - Google Patents

다이나믹형 반도체 기억장치 Download PDF

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KR950009228B1 KR1019920011813A KR920011813A KR950009228B1 KR 950009228 B1 KR950009228 B1 KR 950009228B1 KR 1019920011813 A KR1019920011813 A KR 1019920011813A KR 920011813 A KR920011813 A KR 920011813A KR 950009228 B1 KR950009228 B1 KR 950009228B1
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가부시키가이샤 도시바
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Abstract

내용 없음.

Description

다이나믹형 반도체 기억장치
제1도는 본 발명의 제1실시예에 따른 DRAM의 주요부 구성을 나타낸 도면.
제2도는 제1실시예에 따른 워드선 구동회로의 구성을 나타낸 도면.
제3도는 제1실시예에 따른 감지중폭기의 구성을 나타낸 도면.
제4도는 제1실시예의 비트선 "L"레벨 전위발생회로의 구성을 나타낸 도면.
제5도는 제1실시예의 동작파형을 나타낸 도면.
제6도는 본 발명의 제2실시예에 따른 DRAM의 주요부 구성을 나타낸 도면.
제7도는 제2실시예에 따른 비트선 "H"레벨 전위발생회로의 구성을 나타낸 도면.
제8도는 제2실시예의 동작파형을 나타낸 도면.
제9도는 제1실시예에서 워드선 승압회로를 이용한 경우의 동작파형을 나타낸 도면.
제10도는 본 발명과 종래예에 따른 전송게이트 MOS트랜지스터의 특성을 나타낸 도면.
제11도는 비트선 "L"레벨 전위와 필요한 워드선 "H"레벨 전위의 관계를 신호량을 파라메터로 이용하여 나타낸 도면.
제12도는 비트선 "L"레벨 전위와 필요한 워드선 "H"레벨 전위의 관계를 채널 불순물농도를 파라메터로 이용하여 나타낸 도면.
제13도는 본 발명의 제3실시예에 따른 DRAM의 주요부 구성을 나타낸 도면.
제14도는 제3실시예에 따른 비트선 "L"레벨 전위발생회로의 구성을 나타낸 도면.
제15도는 제3실시예에 동작파형을 나타낸 도면.
제16도는 본 발명의 제4실시예에 따른 DRAM의 주요부 구성을 나타낸 도면.
제17도는 제4실시예에 따른 비트선 "H"레벨 전위발생회로의 구성을 나타낸 도면.
제18도는 제4실시예의 동작파형을 나타낸 도면.
제19도는 본 발명의 제5실시예에 따른 DRAM의 주요부 구성을 나타낸 도면.
제20도는 제5실시예의 동작파형을 나타낸 도면.
제21도는 메모리셀 신호량과 비트선 "L"레벨 전위의 관계를 나타낸 도면.
제22도는 초기 감지시간과 신호량의 관계를 나타낸 도면.
제23도는 초기 감지시간과 감지증폭기 트랜지스터의 임계치의 관계를 나타낸 도면.
제24도는 워드선 구동회로의 다른 구성예를 나타낸 도면.
제25도는 제13도의 실시예에 워드선 승압전위를 이용한 경우의 동작파형을 나타낸 도면.
제26도는 제16도의 실시예에 워드선 승압전위를 이용한 경우의 동작파형을 나타낸 도면.
제27도는 제19도의 실시예에 워드선 승압전위를 이용한 경우의 동작파형을 나타낸 도면.
제28도는 제13도의 실시예에 Vcc보다 낮은 워드선 "H"레벨 전위를 이용한 경우의 동작파형을 나타낸 도면.
제29도는 제16도의 실시예에 Vcc보다 낮은 워드선 "H"레벨 전위를 이용한 경우의 동작파형을 나타낸 도면.
제30도는 제19도의 실시예에 Vcc보다 낮은 워드선 "H"레벨 전위를 이용한 경우의 동작파형을 나타낸 도면.
제31도는 워드선 구동회로의 다른 구성예를 나타낸 도면.
제32도는 제13도의 실시예에 Vss보다 높으면 Vcc보다 낮은 워드선 "L"레벨 전위를 이용한 경우의 동작파형을 나타낸 도면.
제33도는 제16도의 실시예에 Vss보다 높은 워드선 "L"레벨 전위를 이용한 경우의 동작파형을 나타낸 도면.
제34도는 제19도의 실시예에 Vss보다 높은 워드선 "L"레벨 전위를 이용한 경우의 동작파형을 나타낸 도면.
제35도는 본 발명에 따른 칩 레이아웃 예를 나타낸 도면.
제36도는 본 발명에 따른 칩 레이아웃 예를 나타낸 도면.
제37도는 본 발명에 따른 칩 레이아웃 예를 나타낸 도면.
제38도는 본 발명에 있어서, 비트선 감지증폭기의 다른 구성예를 나타낸 도면.
제39도는 본 발명에 있어서, 비트선 감지증폭기의 다른 구성예를 나타낸 도면.
제40도는 DRAM의 전원전위변동의 문제를 설명하기 위한 도면.
제41도는 본 발명의 제6실시예에 따른 DRAM의 주요부 구성을 나타낸 도면.
제42도는 제6실시예의 비트선 "H"레벨 전위발생회로 및 챠지펌프회로의 구성을 나타낸 도면.
제43도는 제6실시예의 워드선 구동회로 및 전원저하 검출회로의 구성을 나타낸 도면.
제44도는 제6실시예의 비트선 "L"레벨 전위발생회로의 구성을 나타낸 도면.
제45도는 제6실시예의 각 부 전위의 전원전위 의존성을 나타낸 도면.
제46도는 제6실시예의 동작파형을 나타낸 도면.
제47도는 본 발명의 제7실시예에 따른 DRAM의 주요부 구성을 나타낸 도면.
제48도는 제7실시예의 챠지펌프회로의 구성을 나타낸 도면.
제49도는 제7실시예의 각 부 전위의 전원전위 의존성을 나타낸 도면.
제50도는 본 발명의 제8실시예에 따른 DRAM의 주요부 구성을 나타낸 도면.
제51도는 제8실시예의 각 부 전위의 전원전위 의존성을 나타낸 도면.
제52도는 본 발명의 제9실시예에 따른 DRAM의 주요부 구성을 나타낸 도면.
제53도는 제9실시예의 각 부 전위의 전원전위 의존성을 나타낸 도면.
제54도는 제42도의 비트선 "H"레벨 전위발생회로의 변형례를 나타낸 도면.
제55도는 제54도의 회로를 이용한 경우의 비트선 "H"레벨 전위의 전원전위 의존성을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
MC : 메모리셀 BL, /BL : 비트선
WL : 워드선 1 : 비트선 감지증폭기
2 : 워드선 구동회로 3 : 디코더
4 : 비트선 "L"레벨 전위발생회로 5 : 비트선 "H"레벨 전위발생회로
Q11, Q12, Q13, Q14 : 감지증폭기 활성화용 MOS트랜지스터
81 : 비트선 "L"레벨 전위발생회로 82 : 기준전위 발생회로
83 : 비트선 "H"레벨 전위발생회로 84 : 전원전하 검출회로
85 : 구동회로 86 : 챠지펌프회로
91 : 기준전위 발생회로 92 : 챠지펌프회로
93 : 기준전위 발생회로
[산업상의 이용분야]
본 발명은 고밀도 집적화된 다이나믹형 반도체 기억장치(DRAM)에 관한 것이다.
[종래의 기술 및 그 문제점]
1트랜지스터/1캐패시터의 메모리셀 구조를 갖춘 DRAM은 소자의 미세화에 의해 더욱 더 고밀도 집적화되고 있는 바, 소자의 미세화는 주로 스케일링 치수에 의해 수행되고, 이 소자의 미세화에 의해 전송게이트 MOS트랜지스터의 게이트 산화막은 1M DRAM에서는 25㎚, 16M DRAM에서는 15㎚, 64M DRAM에서는 10㎚, 256M DRAM에서는 7㎚와 같이 박막화되고 있다. 이 게이트 산화막의 박막화에 따라 게이트 산화막에 걸리는 전계에 의해 시간의 경과에 따른 파괴(TDDB ; Time Depedent Dioxiside Breakdown)가 큰 문제로 되고 있다.
여기서, DRAM의 전송게이트 MOS트랜지스터의 게이트에 접속되는 워드선에는 캐패시터와 비트선간의 데이터 교환을 완전하게 수행하기 위해 통상 전원전위(Vcc ; 칩내부에서 전원전위를 강압하고 있는 경우에는 내부 전원전위(Vcc1)보다 적어도 MOS트랜지스터의 임계치 전압(VT)만큼 높은 전압이 인가된다. 그리고, MOS트랜지스터의 게이트 산화막의 막두께와 전원전위는 스케일링에 의해 거의 비례한 상태로 작게될수 있지만, 임계치 전압은 DRAM의 기억유지특성을 보증할 필요로 인해 스케일링되지 않기 때문에 워드선에 Vcc+VT이상의 승압전위를 인가하지 않으면 안되는 것이 고집적화에 의해 TDDB 수명을 저하시키는 큰 원인으로 되고 있다.
이하, 이를 보다 구체적으로 설명한다.
종래의 DRAM에서는 통상 비선택 워드선은 접지전위(Vss)이고, 비트선 및 메모리셀의 "L"레벨 전위도 Vss인 바, 이와 같은 상태에서 전송게이트 MOS트랜지스터의 잔류차단능력이 양호하지 않으면, 메모리셀의 전하유지특성의 열화, 즉 정보기억 가능시간의 저하를 야기시킨다. 이 상태의 MOS트랜지스터의 특성은 소위 서브 드레숄드특성으로서 알려져 있는데, 이러한 서브 드레숄드특성은 소자를 미세화하여 게이트 산화막을 박막화하여도 그다지 개선되지 않는다. 상기 서브 드레숄드특성의 개선은 게이트전위를 60㎷∼70㎷떨어뜨리는 것으로 누설전류를 1자리 저하시키는 정도(이를 S팩터-60㎷∼70㎷로 칭함)가 물리적 한계로 되어 있다. 따라서, 이 상태에서의 전류를 충분히 저하시키기 위해서는 MOS트랜지스터의 임계치 전압을 높게 설정하는 것이 필요로 되어 소자의 미세화가 진행되어도 임계치 전압을 떨어뜨릴 수 없었다. 이에 따라 전송게이트 MOS트랜지스터의 게이트 산화막에 걸리는 전계가 소자의 미세화와 더불어 커지게 되어 신뢰성이 큰 문제로 되고 있다.
또한, 전송게이트 MOS트랜지스터의 서브 드레숄드특성을 개선하기 위해 종래부터 메모리셀 어레이가 형성된 p형 실리콘기판(또는 p형 웰)영역에 챠지펌프회로로 이루어진 기판 바이어스회로에 의해 접지전위(Vss)보다 낮은 전위를 인가하는 것이 수행되었다. 따라서, DRAM동작에 직접 관계없는 기판 바이어스회로에 의한 소비전류가 존재하는 것도 문제이고, 더욱이 워드선에 Vcc+VT이상의 전위를 인가하지 않으면 안되기 때문에 특별한 워드선 승압회로를 필요로 한다.
한편, 비선택 워드선에 접지전위(Vss)보다 낮은 부(負) 바이어스를 인가하는 방식의 DRAM도 제안되어 있으나(일본국 특허공개공보 제64-76558호, 특허공개공보 제2-168494호), 비선택 워드선 수가 대단히 많고, 큰 용량의 비선택 워드선에 장시간 부 바이어스를 인가하지 않으면 안되기 때문에 필요로 되는 내부회로는 상기한 기판 바이어스 발생회로와 마찬가지의 챠지펌프회로에서 역시 소비전류가 문제로 됨과 더불어 회로도 복잡해지게 된다.
이상과 같이 종래의 DRAM에서는 고밀도 집적화에 의해 TDDB수명이 큰 문제로 되고 있고, 또한 충분한 메모리특성을 보증하기 위해 기판 바이어스회로에 의한 소비전류를 필요로 함과 더불어 특별한 워드선승압회로를 필요로 하는 등의 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 전송게이트 MOS트랜지스터의 임계치 전압을 낮게 할수 있게 됨과 더불어 TDDB 수명을 개선하고, 또한 기판 바이어스회로나 워드선 승압회로를 이용하지 않고서 우수한 특성을 얻을 수 있도록 된 DRAM을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 첫째로, 서로 교차하여 배치된 비트선과 워드선 및 이들 교차부에 배열 형성된 MOS트랜지스터와 캐패시터로 이루어진 다이나믹형 메모리셀을 갖춘 메모리셀 어레이와, 상기 워드선을 선택하기 위한 디코더, 이 디코더에 의해 선택된 워드선에 "H"레벨 전위를 인가하고, 비선택 워드선에 "L"레벨 전위를 인가하는 워드선 구동회로 및, 상기 비트선에 접속되면서 상기 메모리셀로부터 독출된 신호전압을 증폭하는 비트선 감지증폭기를 구비한 DRAM에 있어서, 출력단자가 활성화된 상기 비트선 감지증폭기를 매개로 "L"레벨측의 비트선에 접속되면서 상기 워드선의 "L"레벨 전위 보다 높은 "L"레벨 전위를 발생시키는 비트선 "L"레벨 전위발생회로를 구비한 것을 특징으로 한다.
본 발명은 둘째로, 상기 비트선 "L"레벨 전위발생회로에 부가하여 출력단자가 활성화된 상기 비트선 감지증폭기를 매개로 "H"레벨측의 비트선에 접속되면서 상기 워드선의 "H"레벨 전위 보다 낮은 "H"레벨 전위를 발생시키는 비트선 "H"레벨 전위발생회로를 구비한 것을 특징으로 한다.
본 발명은 세째로, 상기한 비트선 "L"레벨 전위발생회로에 부가하여 상기 비트선 감지증폭기의 활성화초기에 일시적으로 감지증폭기의 노드를 상기 비트선 "L"레벨 전위발생회로로부터 얻어지는 "L"레벨 전위보다 낮은 전위에 접속하는 수단을 구비한 것을 특징으로 한다.
본 발명은 네째로, 상기한 비트선 "L"레벨 전위발생회로와 비트선 "H"레벨 전위발생회로를 갖춘 DRAM에 더 부가하여 외부로부터 공급되는 전원전위의 변동을 검출하는 전원변동 검출수단과, 이 전원변동 검출수단에 의해 외부 전원전위의 저하가 검출된 경우 이에 따라 상기 비트선 "H"레벨 전위발생회로의 출력전위와 상기 비트선 "L"레벨 전위발생회로의 출력을 서로 추종시켜 저하시킴과 더불어 상기 워드선 구동회로에 의해 비선택 워드선에 인가되는 "L"레벨 전위를 저하시키는 제어를 수행하는 제어수단을 구비한 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명에 따른 DRAM에서는, 비선택 워드선의 "L"레벨 전위 보다 비트선의 "L"레벨 전위가 높게 설정된다. 즉, 비선택 워드선에 연결되는 메모리셀에 있어서, 전송게이트 MOS트랜지스터의 소오스전위가 게이트전위 보다 높은 상태로 됨에 따라 비선택시의 전송게이트 MOS트랜지스터의 전류차단특성이 개선된다. 그리고, 전송게이트 MOS트랜지스터의 전류차단특성이 개선되면, 이 전송게이트 MOS 트랜지스터의 임계치 전압을 종래 보다 낮게 할 수 있는 바, 예컨대 MOS트랜지스터의 채널 불순물농도를 종래 보다 낮게 하여 임계치 전압을 영 또는 부(負)로 설정할 수도 있다.
더욱이, 전송게이트 MOS트랜지스터의 임계치 절감과 채널 불순물농도의 절감에 의해 백바이어스 효과도 절감시켜 메모리셀에 "H"레벨을 기록하는 경우의 전송게이트 MOS트랜지스터의 임계치도 저하된다. 그 결과, 선택워드선에 인가되는 "H"레벨 전위로서 각별한 승압전위를 이용하지 않고서도 "H"레벨의 기록이 가능하게 된다. 그리고, 워드선 승압회로를 이용하지 않으면, 전송게이트 MOS트랜지스터의 게이트 산화막에 걸리는 전계도 그 만큼 작게 억제되기 때문에 게이트 산화막의 신뢰성이 향상되어 TDDB 수명이 긴 DRAM을 얻을 수 있게 된다.
또한, 비선택시의 전송게이트 MOS트랜지스터의 소오스전위가 Vss보다 높기 때문에 메모리셀을 배치한 p형 웰의 전위를 Vss로 하여도 실효적으로 기판 바이어스가 인가된 것과 동일하게 된다. 따라서, 비선택시의 전송게이트 MOS트랜지스터의 전류차단특성이 향상되기 때문에 종래 필요로 되었던 기판 바이어스회로도 불필요하게 되어 소비전류가 삭감된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1도는 본 발명의 제1실시예에 따른 DRAM의 주요부 구성을 나타낸 것으로, 복수의 비트선쌍(BL, /BL ; k=0, 1, …)과 복수개의 워드선(WLj ; j=0, 1, …)이 서로 교차하여 배열되고, 이들 교차부에 n채널 전송게이트 MOS트랜지스터와 캐패시터로 이루어진 메모리셀(MC)이 설치되어 메모리셀 어레이가 구성된다. 본 실시예에서 메모리셀(MC)의 전송게이트 MOS트랜지스터는 임계치 전압이 영 또는 부(負)로 되도록 채널 불순물농도가 설정되어 있고, 각 워드선(WLj)의 단부에는 워드선을 선택하는 디코더(3) 및 이 디코더(3)에 의해 선택된 워드선을 구동시키는 워드선 구동회로(2)가 설치되어 있으며, 이 워드선 구동회로(2)는 본 실시예에서는 제2도에 나타낸 바와같이 "H"레벨 출력이 VBLH와 동일한 전원전위(Vcc)이면서 "L"레벨 출력이 접지전위(Vss)인 CMOS인버터에 의해 구성되어 있다. 또, 각 비트선쌍(BLk, /BLk)의 단부에는 각각 메모리셀(MC)로부터 비트선으로 독출되는 신호전압을 증폭하는 비트선 감지증폭기(1)가 설치되어 있다.
상기 비트선 감지증폭기(1)는 제3도에 나타낸 바와 같이, P채널 MOS트랜지스터(Q21, Q22)로 이루어진 PMOS감지증폭기(PSA)와, n채널 MOS트랜지스터(Q23, Q24)로 이루어진 NMOS감지증폭기(NSA)에 의해 구성되고, 상기 PMOS감지증폭기(PSA)의 공통 소오스선(SAP)은 p채널 활성화용 MOS트랜지스터(Q11)를 매개로 전원전위(Vcc)에 접속되어 있으며, NMOS감지증폭기(NSA)의 공통 소오스선(/SAN)은 n채널 활성화용 MOS트랜지스터(Q12)를 매개롤 비트선 "L"레벨 전위발생회로(4)에 접속되어 있다.
상기 비트선 "L"레벨 전위발생회로(4)는 비트선 감지증폭기(1)가 활성화될 경우 이를 매개로 "L"레벨측의 비트선에 출력단자가 접속되고, 그 비트선에 "L"레벨 전위를 인가하는데, 이 비트선 "L"레벨 전위발생회로(4)로부터 얻어지는 비트선 "L"레벨 전위(VBLL)는 워드선 구동회로(2)에 의해 비선택 워드선에 인가되는 "L"레벨전위(지금의 경우 접지전위(Vss))보다도 높은 값으로 설정되어 있다.
제4도는 비트선 "L"레벨 전위발생회로(4)의 구체적인 예를 나타낸 것으로, 상기 비트선 "L"레벨 전위발생회로(4)는 저항(R1, R2)에 의해 구성되는 기준전위 발생회로(41)와, n채널 구동 MOS트랜지스터(Q41, Q42)와 능동부하를 구성하는 p채널 MOS트랜지스터(Q43, Q44)에 의해 구성되는 전류미러형 CMOS차동증폭회로(42) 및, 출력단자(N1)의 전위를 MOS트랜지스터(Q42)의 게이트로 귀환시키는 저항(R3, R4)으로 이루어진 귀환회로(43)에 의해 구성되어 있다. 따라서, 비트선 "L"레벨 전위발생회로(4)는 기준전위 발생회로(41)로부터 얻어지는 기준전위와 출력단자(N1)의 전위를 비교하여 출력단자(N1)로 접지전위(Vss) 보다 높은 비트선 "L"레벨 전위(VBLL)를 출력하고, 이 출력은 제어신호(SEN)에 의해 제어되는 활성화용 MOS트랜지스터(Q12)를 매개로 비트선 감지증폭기(1)의 NMOS감지증폭기(NSA)측의 공통 소오스선(/SAN)으로 공급되게 된다.
도면에서는 생략하였지만, 그 외에 통상의 DRAM과 마찬가지로 비트선 선택(열선택)을 수행하는 디코더와, 외부 어드레스를 취입하는 어드레스버퍼 및, 출력단자와 데이터의 교환을 수행하는 데이터 입출력버퍼등이 설치된다.
다음에, 본 실시예에 따른 DRAM의 동작을 설명하는 바, 제5도는 그 동작파형도이다.
먼저, 디코더(3)에 의해 선택된 워드선(WL)에 워드선 구동회로(2)로부터 "H"레벨 전위=Vcc가 인가됨으로써 선택워드선(WL)에 따른 메모리셀(MC)의 신호전하가 비트선쌍(BLk)으로 독출됨과 동시에 더미워드선(도시되지 않았음)이 선택되어 더미셀의 데이터가 더미비트선(/BLk)으로 독출된다. 지금, 독출되는 데이터가 "H"레벨인 것으로 하면, 비트선쌍(BLk, /BLk)사이에서 미소전위차가 발생되고, 이어 제어신호(SEN, SEP)에 의해 감지증폭기 활성화용 MOS트랜지스터(Q11, Q12)가 온으로 되어 PMOS감지증폭기(PSA)의 공통 소오스(SAP)이 Vcc로, NMOS감지증폭기(NSA)의 공통소오스선(/SAN)이 VBLL로 설정된다. 이에 따라 비트선 감지증폭기(1)가 활성화되고, 비트선쌍(BLk, /BLk)의 전위차가 증폭되어 "H"레벨측의 비트선(BLk)이 Vcc로, "L"레벨측의 비트선(/BLk)의 VBLL로 래치된다. 즉, 제3도의 PMOS감지증폭기(PSA)에서는 MOS트랜지스터(Q21)가 온으로 되어 이를 매개로 비트선(BLk)에 전원전위(Vcc)가 인가되고, NMOS감지증폭기(NSA)에서는 MOS트랜지스터(Q24)가 온으로 되어 이것과 전송게이트 MOS트랜지스터(Q26)을 매개로 비트선 "L"레벨 전위발생회로(4)의 출력인 VBLL이 비트선(/BLk)에 전달된다.
그리고, 비트선(BLk)의 "H"레벨데이터는 독출된 메모리셀의 캐패시터에 전송게이트 MOS트랜지스터를 매개로 재기록되는데, 이때 메모리셀(MC)의 전송게이트 MOS트랜지스터의 임계치 전압이 영 또는 부로 설정되어 있기 때문에 "H"레벨 전위(Vcc)가 소위 임계치 떨어짐을 수반하지 않고서 그대로 기록되게 된다.
그리고, 독출된 데이터가 "L"레벨인 경우에는 비트선에 래치되는 전위가 비트선 "L"레벨 전위발생회로(4)로부터 공급되는 전위(VBLL)이고, 이것이 메모리셀이 재기록된다.
본 실시예의 DRAM에 있어서, 메모리셀이 전송게이트 MOS트랜지스터의 게이트 산화막에 인가되는 전압과 메모리셀에 축적되는 신호전압의 관계를 종래의 대표적인 DRAM과 비교하는 바, 본 실시예의 경우 메모리셀에 축적되는 신호전압은 Vcc-VBLL이고, 전송게이트 MOS트랜지스터의 게이트 산화막에 인가되는 전압은 Vcc이다. 이에 대해 종래 방식의 DRAM에서는 메모리셀이 축적되는 신호전압은 Vcc-Vss이고, 전송게이트 MOS트랜지스터의 게이트에 인가되는 전압은 Vcc+VT(H)+α이다. 여기서, α는 메모리셀에 "H"레벨이 기록되는 경우의 전송게이트 MOS트랜지스터의 임계치 전압(VT(H))에 대한 마진이다. 상기 임계치 전압(VT(H))은 소오스전위가 Vcc로 되기 때문에 백바이어스효과를 Vcc-VBB만큼 받고 있는 바, 여기서 VBB는 기판 바이어스 발생회로로부터 기판에 인가되는 기판 바이어스 전압이다. 따라서, 본 실시예에서는 종래 방식에 비해 전송게이트 MOS트랜지스터의 게이트 산화막에 인가되는 전압이 종래 방식과 비교해서 VT(H)분 낮아지게 됨에 따라 본 실시예에서는 신뢰성이 향상된다.
다음에 실시예와 종래예에서 메모리셀에 축적되는 신호전압이 동일한 경우를 비교한다. 종래방식에서는 칩내부에서 전위(Vccl)와 전위(Vss)를 이용하고 있는 것으로 한다. 이 때 종래방식에서 게이트 산화막에 인가되는 전압은 Vccl+VT+마진=Vcc-VT(H)+마진이다. 여기서, VBLL은 워드선 비선택시의 전송게이트 MOS트랜지스터의 임계치 전압(VT(L)) 정도이다. 따라서, 이와 같은 신호전압이 일정한 조건에서 비교하여도 본 실시예의 쪽이 종래 방식에 비해 게이트 산화막에 인가되는 전압이 VT(H)-VT(L)분 낮아지게 됨에 따라 역시 신뢰성이 향상된다.
또한, 본 실시예에서는 전송게이트 MOS트랜지스터의 소오스전위가 최저에서도 VBLL로 되기 때문에 그 만큼 MOS트랜지스터에는 백바이어스가 관련되어 있다. 따라서, 종래와 같이 메모리셀 어레이가 형성된 p형 기판(또는 p형 웰)에 부 바이어스를 인가하기 위한 기판 바이어스 발생회로가 불필요하여 p형 기판(또는, p형 웰)의 전이를 접지전위(Vss)로 하는 것이 가능하고, 더욱이 워드선 승압회로도 필요로 하지 않는다.
제6도는 본 발명의 제2실시예에 따른 DRAM의 주요부 구성을 나타낸 것으로, 앞의 실시예와 동일한 부분에는 동일한 참조부호를 붙이고, 그에 대한 상세한 설명은 생략한다.
본 실시예에서는 비트선 "L"레벨 전위발생회로(4) 외에 비트선 "H"레벨 전위발생회로(5)가 설치되고, 그 출력단자(N2)가 PMOS감지증폭기(PSA)의 활성화용 MOS트랜지스터(Q11)의 소오스에 접촉되어 있다. 상기 비트선 "H"레벨 전위발생회로(5)는 선택워드선에 인가되는 "H"레벨 전위=Vcc 보다도 낮은 "H"레벨 전위를 비트선에 인가하기 위한 것이다.
제7도는 상기 비트선 "H"레벨 전위발생회로(5)의 구체적인 구성예를 나타낸 것으로, 도시한 바와 같이 비트선 "H"레벨 전위발생회로(5)는 저항(R71, R72)에 의해 구성되는 기준전위 발생회로(51)와, p채널 구동 MOS트랜지스터(Q73, Q74)와 능동부하를 구성하는 n채널 MOS트랜지스터(Q71, Q72)에 의해 구성되는 전류 미러형 CMOS차동증폭회로(52) 및, 출력단자(N2)의 전위를 MOS트랜지스터(Q74)의 게이트에 귀한시키는 저항(R73, R74)으로 이루어진 귀환회로(53)에 의해 구성되어 있다. 따라서, 비트선 "H"레벨 전위발생회로(5)는 전원전위(Vcc) 보다는 낮은 비트선 "H"레벨 전위(VBLH)를 출력하는데, 이 출력은 제어신호(SEP)에 의해 제어되는 활성화용 MOS트랜지스터(Q11)을 매개로 비트선 감지증폭기(1)의 PMOS감지증폭기(PSA)측의 공통 소오스선(SAP)에 공급되어 비트선 감지증폭기(1)가 활성화될 경우 "H"레벨측 비트선에 공급되는 것으로 된다.
제8도는 본 실시예에 따른 DRAM의 동작파형을 앞의 실시예의 제5도와 대응시켜 나타낸 것으로, 본 실시예에 의해서도 앞의 제1실시예와 동일한 효과가 얻어진다. 또한, 본 실시예에서는 비트선 "H"레벨 전위(VBLH)가 선택워드선의 전위(Vcc) 보다 낮게 설정되어 있기 때문에 메모리셀의 전송게이트 MOS트랜지스터의 임계치 전압을 제1실시예 정도로 낮게하지 않아도 "H"레벨 비트선의 "H"레벨 전위를 그대로 기록할 수 있게 된다.
제1도의 실시예에 있어서, 워드선 구동회로(2)의 부분에 워드선 승압회로를 설치하고, 선택워드선에 Vcc+α로 되는 "H"레벨 전위를 인가하도록 하여도 되는데, 이 경우의 동작파형을 제5도에 대응시켜 나타내면 제9도와 같이 된다. 이와 같이 하면, 제1실시예의 경우와 비교해서 전송게이트 MOS트랜지스터의 임계치전압을 제1실시예 정도로 낮게 하지 않고서도 "H"레벨의 비트선 전위를 메모리셀에 기록할 수 있게 된다. 그러나, 이 경우에도 종래 방식에 비하면, 전송게이트 MOS트랜지스터의 임계치 전압을 낮게 하여 충분한 전류차단특성을 얻을 수 있게 된다. 그리고, 메모리셀에 기록되는 "L"레벨전위가 종래 방식보다 높아지게 되기 때문에 게이트 산화막에 걸리는 전압이 낮아지게 되어 신뢰성이 향상된다.
제10도는 본 발명에 따른 DRAM의 전송게이트 MOS트랜지스터의 임계치 전압과 종래예의 것과를 동일하게 한 경우에 얻어지는 전송게이트 MOS트랜지스터의 특성을 비교하여 나타낸 것으로, 즉 본 발명에서는 게이트 전위가 소오스전위보다 VBLL만큼 낮은 상태에서 오프로 되기 때문에 전류차단특성이 종래 보다 우수하게 된다. 그리고, 본 발명의 경우, 종래 보다도 임계치 전압을 적어도 VBLL분 만큼 떨어뜨려도 종래와 동일한 정도의 전류차단특성이 얻어지는 것으로 된다.
다음에 제11도를 이용해서 비트선 "L"레벨 전위(VBLL)와 워드선 "H"레벨 전위(VWLH)의 관계를 정량적으로 설명한다. 여기서는 전송게이트 MOS트랜지스터의 게이트 산화막의 두께를 7㎚로 하고 있다. 그리고, 제11도의 횡축은 비트선 "L"레벨 전위(VBLL)이고, 종축은 메모리셀에 충분히 "H"레벨이 기록되는데 최저필요한 워드선 "H"레벨 전위(VWLH)이다. 단, 전송게이트 MOS트랜지스터의 채널 불순물농도는 비트선 "L"레벨 전위(VBLL)에 의해 변화시키고 있다.
종래 방식에서는 전송게이트 MOS트랜지스터의 임계치 전압에 하한이 있는데, 이는 서브 드레숄드·스윙(S)과 허용 누설전류로 결정된다. 실온에서 S=70㎷/decade, 허용 누설전류 10-5A라는 전형치를 이용하면, 임계치 전압의 하한은 약 0.6V이다. 즉, 임계치 전압(Vt)을 드레인전류 10-6A가 얻어지는 게이트전압으로 정의 하면,
-log 10-5-log16-6=9
Vt=9×70[㎷]=0.63
으로 되어 약 0.6V로 된다.
그리고, 워드선의 "L"레벨 전위를 Vss=0V로하고, 비트선 "L"레벨 전위(VBLL)를 0V보다 높게 하면, 종래 방식 보다 임계치 전압을 떨어뜨릴 수 있게 되어 채널 불순물농도도 떨어지게 된다. 여기서, 워드선 "H"레벨 전위(VWLH)는 "H"레벨이 충분하게 메모리셀에 기록되도록 다음 식으로 하한이 결정된다.
VWLH=VBLH+Vt(O)+ΔVt
여기서, Vt(O)는 백바이어스가 걸리지 않는 0V기록의 경우의 임계치 전압이고, ΔVt는 백바이어스 효과분이다.
한편, 비트선 "L"레벨 전위(VBLL)를 0V 보다 높게 하여 채널 불순물 농도를 낮게할 수 있으면, ΔVt도 작아지게 되기 때문에 워드선 "H"레벨 전위(VWH)를 떨어뜨릴 수 있게 된다. 또, 신호량이 (VBLH-VBLL)을 일정하게 하여도 VBLL을 높게하는 만큼 임계치 전압(Vt(O))을 떨어뜨리게 되기 때문에 결국 워드선 "H"레벨 전위(VWLH)를 떨어뜨리게 된다.
제11도에서는 VBLL을 0V보다 높게 함으로써 워드선 "H"레벨 전위(VWLH)를 어느 정도 떨어뜨리는가를 신호량(VWLH-VBLL을 파라메터로 이용해서 나타내고 있다. 종래 방식, 즉 VBLL=0V에 대한 워드선 "H"레벨 전위(VBLH)는 신호량 2.0V에서 3.17V이상이 되지 않으면 안된다. 그리고, 비트선 "L"레벨 전위(VBLL)를 1V정도로 상승시키고, 신호량 VBLH-VBLL=2.0V로 하면, 워드선 "H"레벨 전위(VWLH)가 2.7V정도에서 양호하다는 것을 알 수 있다.
또한, VBLL이 1V 이상에서는 Vcc=3.3V를 가정한 경우, Vccmin(=3V로 가정한다)에서 신호량을 2.0V로 하는 것이 불가능하기 때문에 도면에서는 이 부분을 파선으로 나타내고 있다.
제11도를 다른 관점에서 살펴보면, 종래와 동일한 워드선 "H"레벨 전위(VWLH), 즉 동일한 신뢰성을 가정하면, 본 발명에 의해 보다많은 신호량이 축적되는 것을 알 수 있다.
제12도는 전송게이트 MOS트랜지스터의 채널 불순물농도(NA/㎤)를 파라메터로 이용하여 비트선 "L"레벨 전위(VBLL)와 선택 워드선의 "H"레벨 전위(VWLH)의 관계를 나타낸 것으로, 도면의 사선부에서 회로 및 트랜지스터를 설계하면, 외부 전원전위 Vcc=3.3V±0.3V에서 워드선을 승압하지 않고서 신호량 2.0V를 얻을 수 있게 된다.
제13도는 본 발명의 제3실시예에 따른 DRAM의 주요부 구성을 나타낸 것으로, 기본 구성은 제1도에 나타낸 제1실시예와 마찬가지이고, 제1도의 실시예와 다른점은 비트선 감지증폭기(1)의 NMOS감지증폭기(NSA)측의 활성화용 MOS트랜지스터(Q12)에 병렬로 1개의 활성화용 MOS트랜지스터(Q13)가 더 설치되어 있는 것이다. 상기 제1활성화용 MOS트랜지스터(Q12)의 소오스에는 제1실시예와 마찬가지로 비트선 "L"레벨 전위발생회로(4)가 설치되어 있고, 제2활성화용 MOS트랜지스터(Q13)의 소오스는 접지전위에 접속되어 있으며, 상기 제2활성화용 MOS트랜지스터(Q13)의 게이트는 비트선 감지증폭기(1)의 활성화 초기에 일시적으로 상승하는 제어신호(SEN2)에 의해 제어된다.
상기 비트선 "L"레벨 전위발생회로(4)는 기본적으로 앞의 실시예와 동일하여도 되지만, 본 실시예에서는 제14도와 같이 구성되어 있다. 즉, 저항(R31, R32)에 의해 기준전위발생회로(31)가 구성되고, p채널 구동 MOS트랜지스터(Q31, Q32) 및 p채널측 전류원 트랜지스터(Q33)와, 능동부하를 구성하는 n채널 MOS트랜지스터(Q34, Q35) 및 n채널측 전류원 트랜지스터(Q36)에 의해 전류미러형 CMOS차동증폭회로(32)가 구성된다. 상기 기준전위 발생회로(31)의 출력단자가 한쪽의 MOS트랜지스터(Q31)의 게이트에 접속되고, 다른쪽의 구동 MOS트랜지스터(Q32)의 게이트가 출력단자(Nl)에 접속되고 있다. 그리고, 게이트가 구동 MOS트랜지스터(Q31)의 드레인에 접속되고, 드레인이 출력단자(Nl)에 접속된 n채널 MOS트랜지스터(Q37)가 설치되어 있다.
상기 비트선 "L"레벨 전위발생회로(4)에서는 기준전위 발생회로(31)가 비트선 "L"레벨 전위를 발생시키고, 이 설계전위와 단자(Nl)의 전위를 전류미러형 비교회로가 비교해서 트랜지스터(Q37)를 제어함으로써 단자(Nl)에 비트선 "L"레벨 전위(VBLL)를 발생시킨다.
본 실시예의 DRAM의 동작을 제15도의 동작파형을 참조하여 설명한다. 먼저, 선택된 워드선이 상승되어 메모리셀 데이터가 비트선쌍(BL, /BL)으로 독출된 후, PMOS감지증폭기(PSA)측의 제어신호(SEP)가 하강하고, NMOS감지증폭기(NSA)측의 제어신호(SENl)가 상승하여 비트선 감지증폭기(1)가 활성화된다. 이 비트선 감지증폭기(1)의 활성화 초기에 제3도에 나타낸 비트선 감지증폭기(1)의 NMOS감지증폭기(NSA)와 PMOS감지증폭기(PSA)간의 전송게이트 MOS트랜지스터(Q25, Q26)의 제어클록 (øT)이 "L"레벨로 되어 NMOS감지증폭기(NSA)와 PMOS감지증폭기(PSA)가 일단 분리된다. 그리고, NMOS감지증폭기(NSA)측의 제2활성화 MOS트랜지스터(Q13)의 제어 신호(SENl)가 상승된다.
이에 따라 NMOS감지증폭기(NSA)의 공통 소오스선(/SAN)이 접지되어 비트선쌍(BLk, BLk)이 미소전위차가 인가되고 있던 NMOS감지증폭기(NSA)의 노드(BLk', /BLk')의 전위차가 증폭되고, "L"레벨측의 노드(제15도의 경우 노드(/BLk'))가 비트선 "L"레벨 전위 보다 낮은 약 0V까지 떨어진다.
그 후, 제어신호(SEN2)가 "L"레벨로 돌아가 제2활성화용 MOS트랜지스터(Q13)는 오프로 되고, 제어신호(øT)가 "H"레벨로 되어 NMOS감지증폭기(NSA)와 PMOS감지증폭기(PSA)가 재차 접속되어 Vss레벨측 비트선(BLk)이 PMOS감지증폭기(PSA)에 의해 전원전위(Vcc)까지 상승된다. 여기서, "L"레벨측 비트선(/BLk)은 제1실시예와 마찬가지로 비트선 "L"레벨 전위발생회로(4)로부터 얻어지는 "L"레벨 전위(VBLL)로 설정된다.
본 실시예에 의하면, 비트선 감지증폭기(1)에서의 증폭동작이 고속화되는 바, 이를 종래 방식과 비교해서 구체적으로 설명한다.
여기서, 신호량은 종래예와 본 실시예에서 동일하게 Vccl=Vcc-VBLL로 하고, 또한(1/2)Vcc 프리챠지 방식을 채용하고 있는 것으로 한다. 본 실시예의 경우 비트선 프리챠지전위는 VBLL+(1/2)Vcc이고, 종래 방식에서는 (1/2)Vccl이다. 종래예에서는 NMOS감지증폭기(NSA)의 공통 소오스선(/SAN)이 프리챠지전위(1/2)Vcc로부터 접지전위로 향해서 하강됨에 따라 NMOS감지증폭기(NSA)의 구성 트랜지스터의 게이트·소오스간 전압은 최대이어도(1/2)Vcc이다. 이에 대해 본 실시예에서는 NMOS감지증폭기(NSA)의 공통 소오스선(/SAN)을 활성화 초기에 일시적으로 접지전위(Vss)까지 떨어뜨림으로써 감지증폭기·트랜지스터의 게이트·소오스간 전압이 VBLL+(1/2)Vcc로 커지게 된다. 따라서, 종래예 보다도 고속의 감지동작이 보증되는 것으로 된다.
그 외, DRAM의 신뢰성등에 관해서는 본 실시예에서도 앞의 실시예와 동일한 효과가 얻어진다.
제16도는 제4실시예에 따른 DRAM의 주요부 구성을 나타낸 것으로, 본 실시예는 제13도의 실시예에 대해 비트선 "H"레벨 전위발생회로(5)를 더 설치한 것이다.
상기 비트선 "H"레벨 전위발생회로(5)는 앞에서 설명한 제2실시예와 기본적으로 동일한 것이어도 되지만, 본 실시예에서는 제17도의 구성을 이용하고 있다. 즉, 저항(R51, R52)으로 이루어진 기준전위발생회로(71)와, n채널 구동 MOS트랜지스터(Q51, Q52)와 n채널측 전류원 트랜지스터(Q53), 능동부하를 구성하는 P채널 MOS트랜지스터(Q54, Q55) 및, p채널 측 전류원 트랜지스터(Q56)에 의해 구성되는 전류미러형 CMOS차동증폭회로(72)를 갖춘다. 또한, 게이트가 구동 MOS트랜지스터(Q51)의 드레인에 접속되고, 드레인이 출력단자(Nl)에 접속된 p채널 MOS트랜지스터(Q57)가 설치되어 있다.
상기 기준전위발생회로(71)는 비트선 "L"레벨 설계전위를 출력하고, 이 전위와 단자(N2)의 전위를 전류미러형 비교회로에서 비교하여 트랜지스터(Q57)를 제어함으로써 비트선 "H"레벨 전위(VBLH)를 출력한다.
제18도는 본 실시예에 따른 DRAM의 동작파형을 나타낸 것으로, 기본적으로 제3실시예와 동일하고, 비트선 감지증폭기(1)의 활성화초기에 NMOS감지증폭기(NSA)의 공통 소오스 노드가 접속되어 고속의 감지동작이 수행된다. 또한, 본 실시예에서는 비트선 "H"레벨 전위발생회로(5)에 의해 제2실시예의 경우와 마찬가지로 비트선의 "H"레벨 전위가 Vcc보다 낮은 값으로 설정되어 있다. 따라서 본 실시예에 의하면, 제2실시예의 효과와 제3실시예의 효과가 함께 얻어진다.
제19도는 본 발명의 제5실시예에 따른 DRAM의 주요부 구성을 나타낸 것으로, 본 실시예는 제4실시예의 구성에 부가하여 PMOS감지증폭기(PSA)의 공통 소오스선(SAP)에 활성화용 p채널 MOS트랜지스터(Q11)와 병렬롤 1개의 활성화용 p채널 MOS트랜지스터(Q14)가 더 설치되어 있다. 상기 제1활성화용 MOS트랜지스터(Q11)의 소오스는 비트선 "H"레벨 전위발생회로(5)에 접속되고, 제2활성화용 MOS트랜지스터(Q14)의 소오스는 전원전위(Vcc)에 접속되어 있는데, 상기 제2활성화용 MOS트랜지스터(Q14)는 NMOS감지증폭기의 공통 소오스선(/SNA)의 제2활성화용 MOS트랜지스터(Q13)와 마찬가지로 감지증폭기 활성화 초기에 일시적으로 제어신호(SEP2)의 제어에 의해 온되어 "H"레벨측 비트선을 Vcc까지 상승시키는 동작을 한다.
제20도는 본 실시예에 따른 DRAM의 동작파형을 나타낸 것으로, 그 동작은 기본적으로 제4실시예와 마찬가지이다.
먼저, 감지동작의 초기에 제어신호(SEN2)가 상승되어 활성화용 MOS트랜지스터(Q13)의 기동에 의해 NMOS감지증폭기(NSA)의 "L"레벨측 노드가 접지전위까지 떨어짐과 동시에 제어신호(SEP2)가 하강하여 활성화용 MOS트랜지스터(Q14)의 기동에 의해 PMOS감지증폭기(PSA)의 공통 소오스선이 전원전위(Vcc)까지 상승된다.
따라서 본 실시예에 의하면, "H"레벨측 비트선 "H"레벨 전위발생회로(5)에 의해 제어되는 전위(VBLH)까지 리스토어하는데 필요한 시간이 단축된다.
제21도는 제13도에 나타낸 제3실시예에 따른 DRAM에 있어서 비트선 "L"레벨 전위(VBLL)와 메모리셀에 축적되는 신호량의 최대치의 관계를 나타낸 것으로, 본 실시예와 같이 선택워드선의 전위(VWLH)와 비트선 "H"레벨 전위(VBLH)가 모두 전원전위(Vcc)인 경우, 전송게이트 MOS트랜지스터의 신뢰성이 일정(즉, VWLH=일정)하게 되고, 비트선 "L"레벨 전위(VBLL)를 종래예에서의 접지전위(Vss)보다 크게함으로써 도시한 바와 같이 축적되는 신호량을 크게 할 수 있게 된다. 그리고, 비트선 "L"레벨 전위(VBLL)를 0.7V정도로 함으로써 최대신호량이 얻어진다. 여기서, 비트선 "L"레벨 전위(VBLL)가 0.7V이상으로 되면, 메모리셀에 "H"레벨이 기록되는 경우의 전송게이트 MOS트랜지스터의 임계치(VT(H))를 워드선 비선택시의 전류차단 특성을 열화시키지 않고서 0V이하로 할수 있음에도 불구하고, 메모리셀에 기록할 수 있는 전위가 VBLH(=Vcc)를 넘지 않고 일정하기 때문에 축적되는 신호량(Vcc-VBLL)은 감소된다.
따라서, 상기 데이터로부터 제13도의 실시예의 경우에 신뢰성을 일정하게 유지한 채 메모리셀에 VBLH(=Vcc)를 충만(full)되게 기록하고 싶다면, VBLL을 0.7V이상으로 설정하고, 또 신뢰성을 일정하게 유지한 채 신호량을 가능한 한 크게 하고 싶다면, VBLL을 1.7V정도로 설정하는 것이 중요하다. 또한, 신호량을 일정하게 유지한 채 신뢰성을 가능한 한 향상시키고 싶은 경우에는 VBLL을 0.7V 정도로 설정하는 것이 중요하다.
제22도는 메모리셀에 축적되는 신호량(VBLH-VBLL)과 초기 감지 시간의 관계를 나타낸 것으로, 초기감지 시간은 감지 초기 단계에서 NMOS감지증폭기(NSA)에 의해 비트선쌍의 전위차가 충분히 크게 될 때까지의 시간으로, 구체적으로 여기에서는 비트선쌍의 전위차가 축적되는 신호량의 20%로 될 때까지의 시간으로 하고 있다. 도면에서는 비트선 "L"레벨 전위(VBLL)-Vss인 종래예와, VBLL=0.8V인 본 발명의 경우에 대해 NMOS감지증폭기의 트랜지스터의 임계치 전압을 파라메터로 이용하여 나타내고 있지만, VBLL이 다른 값인 경우에도 마찬가지이다.
256M DRAM에서는 전송게이트 MOS트랜지스터의 신뢰성을 확보하기 위한 내부 전원전위가 2V 정도까지 떨어지지만, 도면으로부터 명백히 알수 있는 바와 같이 종래 방식에서는 /SAN을 접지하는 본 발명의 실시예에 비해 감지속도가 늦어지게 된다. 그리고, 집적도가 더욱 향상되어 내부전원전위를 더욱 작게하지 않으면 안되는 경우, 종래예에서는 감지 할 수 없게 된다.
또한, 제23도는 전송게이트 MOS트랜지스터의 임계치 전압과 초기 감지시간의 관계를 나타낸 것으로, 이는 신호량이 2V인 경우이지만, 다른 신호량의 경우도 마찬가지이다. 그리고, MOS트랜지스터의 임계치는 프로세스 조건에 의해 ±0.2V정도의 변동을 나타내기 때문에 종래 방식에서는 감지속도가 프로세스조건에 크게 영향을 받지 않는 것으로 된다. 또, 비트선 "L"레벨 전위를 Vss 보다 높게 설정하면서 초기 증폭시에 /SAN을 접지시키는 본 발명에 의해 그 악 영향을 억제할 수 있다는 것을 알 수 있다.
제13도, 제16도, 제19도등의 실시예의 워드선 구동회로(2)에 있어서, 선택워드선에 인가되는 "H"레벨 전위를 Vcc로 하였지만, Vcc 이외의 예컨대 승압전위를 이용하는 것도 유효하다. 이 경우, 워드선 구동회로(2)는 제24도(a) 내지 제24도(b)에 나타낸 바와 같이 CMOS인버터를 구성하는 p채널 MOS트랜지스터의 소오스에 내부에서 생성된 신호(øW=VWLH)가 입력되는 것으로 된다.
제25도 제13도의 실시예에 있어서, øW=Vcc+α로 되는 승압전위를 이용한 경우의 동작파형을 제15도에 대응시켜 나타낸 것으로, 이와 같이 워드선 승압전위를 이용하면, 비트선 "H"레벨 전위가 Vcc이기 때문에 제13도의 실시예에 있어서 필요로 되는 정도로 전송게이트 MOS트랜지스터의 임계치 전압을 떨어뜨리지 않고서 "H"레벨 전위를 메모리셀에 기록할 수 있게 된다. 그러나 종래예에 비하면, 전송게이트 MOS트랜지스터의 임계치 전압을 떨어뜨릴 수 있게 됨에 따라 워드선 선택시의 "H"레벨 전위(VWLH)는 보다 낮게 설정할 수 있기 때문에 전송게이트 MOS트랜지스터의 게이트 산화막에 걸리는 전압을 작게하여 신뢰성 향상을 도모할 수 있게 된다.
제26도와 제27도는 마찬가지로 각각 제16도와 제19도의 실시예에 있어서의 워드선 구동회로(2)의 "H"레벨측 워드선 전위에 승압전위를 이용한 경우의 동작파형을 각각 제18도와 제20도에 대응시켜 나타내고 있다.
이상의 실시예는 칩 내부전원을 외부전원(Vcc)을 이용하여 설명하였지만, 외부 전원전위가 강하된 내부 전원전위를 이용하여도 되고, 또한 제24도에 나타낸 워드선 구동회로(2)에 있어서 워드선을 "H"레벨 전위(VWLH)로 하여 Vcc보다 승압된 전위뿐만 아니라 Vcc보다 낮은 전위를 이용할 수도 있다.
제28도는 제13도의 실시예의 DRAM에 있어서, 그와 같은 Vcc보다 낮은 워드선을 "H"레벨 전위를 이용한 경우의 동작파형을 제15도에 대응시켜 나타낸 것으로, 이는 "H"레벨이 기록되는 경우에 전송게이트 MOS트랜지스터의 임계치 전압을 부로 될 때까지 떨어뜨림으로써 실현할 수 있는 바, 이 경우 전송게이트 MOS트랜지스터의 게이트 산화막에 인가된 전압은 더욱 낮아지게 되어 신뢰성이 한층 향상된다.
마찬가지로 제29도는 제16도의 실시예에 있어서, 워드선의 "H"레벨 전위(VWLH)를 Vcc보다 낮은 비트선 "H"레벨 전위(VBLH)로 설정한 경우의 동작파형을 제19도의 대응시켜 나타낸 것으로, 이는 워드선 "H"레벨 전위공급회로로서 비트선 "H"레벨 전위발생회로(5)를 공유함으로써 얻어지는 바, 이 경우 제16도의 실시예와 동일한 신뢰성을 보증하면서 메모리에 대해 "H"레벨을 기록할 수 있게 된다.
마찬가지로 제30도는 제19도의 실시예에 있어서, 워드선의 "H"레벨 전위(VWLH)를 Vcc보다 낮은 비트선 "H"레벨 전위(VBLH)로 설정한 경우의 동작파형을 제20도에 대응시켜 나타내고 있다.
본 발명에 있어서, 제31(a)도 또는 제31(b)도와 같은 워드선 구동회로(2)을 이용할 수 있는데, 이는 워드선 "L"레벨 전위를 발생시키는 n채널 MOS트랜지스터의 소오스를 접지전위(Vss)뿐만 아니라 그 보다 높은 전위, 예컨대 도시한 바와 같이 비트선 "L"레벨 전위(VBLL)로 한 것이다.
제32도는 제13도의 실시예에 있어서, 그와 같은 워드선 구동회로가 이용된 경우의 동작파형을 제15도에 대응시켜 나타낸 것으로, 도시한 바와 같이 워드선 "H"레벨 전위로는 승압전위 øW=Vcc+α를 이용하고, 워드선 "H"레벨 전위로는 비트선 "L"레벨 전위(VBLL)를 이용하고 있으며, 워드선 "L"레벨 전위발생회로로서는 비트선 "L"레벨 전위발생회로를 그대로 공유할 수 있다.
제33도는 제16도의 실시예에 있어서, 워드선 "L"레벨 전위로서 비트선 "L"레벨 전위(VBLL)를 이용한 경우의 동작파형으로, 워드선 "H"레벨 전위로서는 이 경우 Vcc를 이용하고 있다.
또한, 제34도는 제19도의 실시예와 마찬가지로 워드선 "L"레벨 전위로서 비트선 "L"레벨 전위(VBLL)를 이용한 경우의 동작파형이다.
제35도 내지 제37도는 본 발명에 따른 DRAM의 비트선 "L"레벨 전위발생회로(4)의 배치에 주목한 구체적인 칩 레이아웃 예로서, 제35도에서는 칩(10)에 도시한 바와 같이 셀 어레이블록(111, 112, …)이 배치되고, 그 셀 어레이블록(11)의 사이에 NMOS감지증폭기의 공통 소오스선(/SAN1, /SAN2, …)이 배치되며, 이들 공통 소오스선(/SAN1, /SAN2, …)의 단부에 각각 비트선 "L"레벨 전위발생회로(4)가 배치되어 있다.
제36도에서는 복수의 셀 어레이블록(11)에서 비트선 "L"레벨 전위발생회로(4)가 공용되는 예를 나타내고 있다. 또, 제37도에서는 비트선 "L"레벨 전위발생회로(4)가 각 셀 어레이블록(11) 마다에 설치된 회로부(41, 42, …)와 복수의 셀 어레이블록(11)에 공용되는 회로부(40)로 분활되어 배치되는 경우를 나타내고 있다. 여기서, 예컨대 증폭시에는 각 셀어레이블록 마다에 설치된 구동능력이 작은 회로부(41, 42, …)만을 이용하고, 그 이외의 용도에는 전류 인출 능력이 높은 공용회로부(40)를 활성화하여 이용하였던 사용방법이 가능하다.
제16도와 제19도등의 실시예에 있어서, 비트선 "H"레벨 전위발생회로(5)에 대해서도 상기한 비트선 "L"레벨 전위발생회로(4)의 배치에 준하여 배치하면 된다.
이상의 실시예에서는 비트선 감지증폭기(1)로서 제3도에 나타낸 바와 같이 PMOS감지증폭기(PSA)와 NMOS감지증폭기(NSA)사이에 제어신호(øT)에 의해 제어되는 전송게이트 MOS트랜지스터가 설치된 구성을 이용하였지만, 그 외의 감지증폭기 구성을 이용할 수도 있다.
예컨대, 제38도에 나타낸 바와같이 PMOS감지증폭기(PAS)와 NMOS감지증폭기(NSA)의 노드가 항상 접속된 상태로서, 이것과 비트선(BLk, /BLk)의 사이에 전송게이트 MOS트랜지스터(Q61, Q62)를 설치하는 구성으로 하여도 된다. 이에 따라, 감지속도를 보다 빠르게 할 수 있게 된다. 이 경우, 전송게이트 MOS트랜지스터(Q61, Q62)로 n채널 MOS트랜지스터를 이용하면, 데이터전송에서 임계치 떨어짐이 존재하기 때문에 주의가 필요하다. 특히, 비트선 "H"레벨 전위가 Vcc인 경우에는 제어신호(øT)로서 Vcc이상으로 승압된 전이를 필요로 하는데, 이에 대해 도시한 바와 같이 전송게이트 MOS트랜지스터(Q61, Q62)에 p채널을 이용하면, 승압전위를 이용하지 않고서 확실한 데이터 전송을 할 수 있게 된다. 그리고, 초기감지시에 NMOS감지증폭기(NSA)측의 공통 소오스선(/SAN)의 하강과 동시에 PMOS감지증폭기(PSA)측 공통 소오스선(SAP)의 상승을 수행함으로써 비트선쌍(BLk, /BLk)간의 전위차가 충분히 크게 될 때까지의 시간(초기 감지시간)을 단축시킬 수 있게 된다.
더욱이, 제39도에 나타낸 바와같이 비트선 감지증폭기를 좌우의 비트선쌍에서 공용하는 공유 감지증폭기 방식으로 하면, 칩 표면을 축소시킬수 있게 된다.
이상의 실시예에서는 비트선의 선충전위가 비트선 "H"레벨 전위와 비트선 "L"레벨 전위의 중간으로 설정되는 경우를 제공하였지만, 그 외의 선충전 전위를 이용한 경우에도 본 발명은 유효하다. 또한, 비트선 "L"레벨 전위발생회로(4)에서 생성된 전위를 비트선 "L"레벨 전위로서만 이용하지 않고 그 외의 주변회로의 신호로서 이용할 수 있는데, 이는 비트선 "H"레벨 전위발생회로(5)에 의해 얻어진 전위에 대해서도 마찬가지로이다.
이상에 있어서는 외부 전원전위(Vcc)가 일정하면서 충분히 낮다는 전제로 실시예를 설명하였고, 외부 전원전위(Vcc)가 다른 몇가지의 사용환경하에서 DRAM을 사용하는 경우에는 신뢰성과 메모리 성능에 대한 배려가 필요하다.
제40도는 비트선 "L"레벨 전위(VBLL)와 비트선 "H"레벨 전위(VBLH)의 전원전위(Vcc) 의존성과의 관계에서 그 문제점을 나타낸 것으로, 전원전위(Vcc)가 높은 환경에서는 상기한 바와 같이 메모리셀의 전송게이트 MOS트랜지스터의 게이트 산화막의 신뢰성이 큰 문제로 된다. 이에 대해 전원전위(Vcc)가 낮은 환경에서 사용하면, 비트선 "H"레벨 전위(VBLH)가 필연적으로 제41도에 나타낸 바와 같이 전원전위(Vcc)와 함께도 저하되기 때문에, 메모리셀에 축적된 신호량(VBLH-VBLL)이 작아지게 됨에 따라 비트선 감지증폭기에 의한 안정된 감지동작이 가능하지 않게 된다.
제41도는 이와 같은 문제를 해결한 본 발명의 제6실시예에 따른 DRAM의 주요부 구성을 나타낸 것으로, 이는 앞의 제16도의 실시예의 구성을 기본으로 하고, 이에 대해 전원전위 변동에 대한 보상수단이 부과된 실시예이다. 즉, 비트선 "L"레벨 전위발생회로(81) 및 비트선 "H"레벨 전위발생회로(83)가 각각 제16도의 비트선 "L"레벨 전위발생회로(4) 및 비트선 "H"레벨 전위발생회로(5)에 대응하면서 이후 설명하는 바와 같이 이들과는 다른 구성을 갖추고서 설치되어 있다. 또한, 지금까지의 실시예에서는 없는 외부 전원전위(Vcc)의 저하를 검출하는 전원전위 저하검출회로(84)가 설치되어 있는 바, 이 전원전위저하 검출회로(84)의 출력에 의해 제어된 구동회로(85)에 의해 구동되는 챠지펌프회로(86)가 설치되어 있고, 이 챠지펌프회로(86)는 외부 전원전위의 변동에 의해 출력전위가 변동하는 비트선 "H"레벨 전위발생회로(83)의 출력을 전원으로 이용하면, 워드선 구동회로(2)의 "L"레벨 전위단자에 전원변동에 의존한 "L"레벨 전위를 인가하는 것으로서 인가 된다. 여기서, 비트선 "L"레벨 전위발생회로(81)의 기준전위를 생성시키는 기준전위 발생회로(82)도 상기 챠지펌프회로(86)의 출력에 의해 제어되도록 되어 있고, 또한 워드선 구동회로(2)의 "L"레벨 전위단자는 MOS트랜지스터(Q80)는 전원전위 저하검출회로(84)의 출력에 의해 제어되어 온, 오프되도록 되어 있다.
제42도는 제41도의 비트선 "H"레벨 전위발생회로(83) 및 챠지펌프회로(86)부분의 구체적인 구성으로, 상기 비트선 "H"레벨 전위발생회로(83)는 저항(R81)과 다이오드 접속된 n채널 MOS트랜지스터(Q91)에 의해 구성된 기준전위 발생회로와, 비교회로로 되는 연상증폭기(OP) 및, p채널 MOS트랜지스터(Q92)와 저항(R82, R83)의 직렬회로에 의해 구성되어 있다. 상기 기준전위 발생회로에서는 MOS트랜지스터(Q91)의 임계치 전압(VTN)으로 되는 기준전위가 얻어지고, 저항(R82, R83)의 접속노드의 전위가 이것과 비교된다. 따라서, 비트선 "H"레벨 전위발생회로(83)의 출력전위(VBLH)는 제45도에 나타낸 바와 같이 외부 전원전위(Vcc)가 소정값 이하에 있어서는 전원전위(Vcc)에 비례하고, 그 전원전위이상에 있어서는 일정한 값으로 된다. 그 일정치는,
VBLH=V·(R82+R83) /R82
으로 나타낸다.
이와 같이 하여 비트선 "H"레벨 전위발생회로(83)에서는 전원전위 변동에 의존한 비트선 "H"레벨 전위(VBLH)가 발생되고, 이것이 챠지펌프 회로(86)의 전원으로서 이용된다.
상기 챠지펌프회로(86)는 전하를 축적 전송하기 위한 캐패시터(C)와 최초의 캐패시터에 전하를 퍼 올리는 펌프의 동작을 하는 다이오드 접속된 n채널 MOS트랜지스터(Q93) 및, 캐패시터(C)간의 한쪽 방향으로 전하전송하는 다이오드 접속된 n채널 MOS트랜지스터(Q94, Q95, Q96)에 의해 구성된 주지의 것이다. 여기서, 통상 접지전위에 접속되는 MOS트랜지스터(Q93)의 소오스가 비트선 "H"레벨 전위발생회로(83)의 출력에 접속되어 있어 외부 전원전위(Vcc)의 저하가 없고, 이 비트선 "H"레벨 전위발생회로(83)의 출력전위가 일정한 동안에는 챠지펌프회로(86)로부터는 부의 출력이 얻어지지 않는다. 그리고, 전원전위(Vcc)가 저하되어 상기 "H"레벨 전위발생회로(83)로부터 얻어지는 출력전위가 저하되면, 챠지펌프회로(86)는 그것에 비례하여 부의 출력을 발생시키는 상태로 된다. 여기서, 상기 챠지펌프회로(86)는 전원전위 저하검출회로(84)에 의해 검출된 소정 전원전위 이하에서 동작 개시하는 구동회로(85)로부터 얻어지는 클록(ø1, ø2)에 의해 제어되고, 그 전원전위 이하에서 접지전위 보다 낮은 전원전위 변동에 의존하는 워드선 "L"레벨 전위(VWLL)가 발생되는 것으로 된다.
이와 같이 하여 챠지펌프회로(86)로부터 얻어지는 워드선 "L"레벨전위(VWLL)가 제43도에 나타낸 바와같이 워드선 구동회로(2)를 구성하는 CMOS인버터의 n채널 MOS트랜지스터의 소오스단자에 입력되게 된다.
이에 따라, 제45도에 나타낸 바와 같이 비트선 "H"레벨 전위(VBLH)의 변동에 따른 워드선 "L"레벨 전위(VWLL)가 얻어진다. 즉, 전원전위 저하에 의해 비트선 "H"레벨 전위(VBLH)가 저하된 경우에는 비선택 워드선에 인가되는 워드선 "L"레벨 전위(VBLH)도 그에 비례하여 저하된다. 더욱이, 비트선 "L"레벨 전위발생회로(81) 및 그 기준전위발생회로(82)도 챠지펌프회로(86)의 출력에 의해 제어되는 바, 제44도에 비트선 "L"레벨 전위발생회로(81) 및 그 기준전위 발생회로(82)부분의 구체적인 구성을 나타내고 있다.
상기 비트선 "L"레벨 전위발생회로(81)는 기본적으로는 이전의 실시예에서 설명한, 예컨대 제14도에 나타낸 것과 동일한 것으로, 전류미러형 CMOS차동증폭회로이다. 또, 상기 기준전위발생회로(82)는 전원전이 변동에 의존하지 않고서 일정한 기준전위를 발생시키는 저항(R91)과 다이오드 접속된 n채널 MOS트랜지스터(Q108)의 부분과, 전원전위 변동에 의존하는 저항(R91)과 다이오드 접속된 n채널 MOS트랜지스터(Q109)부분으로 이루어지는바, 즉 한쪽의 MOS트랜지스터(Q108)의 소오스는 접지되어 있고, 그 드레인에서는 전원전위변동에 의존하지 않는 일정한 기준전위로서 n채널 MOS트랜지스터(Q108)의 임계치 전압 상당의 출력이 얻어지고, 또한 한쪽의 MOS트랜지스터(Q109)의 소오스에는 챠지펌프회로(86)에서 얻어지는 워드선 "L"레벨 전위(VWLL)가 입력된다. 따라서, 그 임계치 전압을 VT로 하고, 이 MOS트랜지스터의 드레인으로부터는 VT+VWLL로 되는 전원 변동에 의존하는 기준전위가 얻어진다.
이와 같은 두 종류의 기준전위가 입력됨으로써 비트선 "L"레벨 전위발생회로(81)로부터는 제45도에 나타낸 바와 같이 소정 전원전위 이상에서 일정치를 나타내고, 그 이하에서 전원전위에 따른 비트선 "L"레벨 전위(VBLL)가 얻어진다.
상기 전원전위 저하검출회로(84)의 구체적 구성이 제43도에 도시되어 있는 바, n채널 MOS트랜지스터로 이루어진 능동부하로 p채널 MOS트랜지스터로 이루어진 구동기를 갖춘 전류미러형 차동증폭회로를 이용하고 전원전위 변동에 의존하지 않는 저항(R92)과 MOS트랜지스터(Q110)로 이루어진 기준전위 발생회로의 출력과, 전원전위 변동에 의존하는 저항(R93, R94)에 의한 기준전위 발생회로의 출력을 비교하여 전원전위(Vcc)가 소정치 이상에서 "L"레벨을 출력하고, 그 이하에서 "H"레벨을 출력한다.
상기 전원전위 저하검출회로(84)의 출력이 "L"레벨일 경우에는 인버터(INV)를 매개로 n채널 MOS트랜지스터(Q80)가 온으로 구동되어 워드선 구동회로(2)의 "L"레벨 단자가 접지된 상태로 되고, 또한 이때 챠지펌프 구동회로(85)는 오프상태로된다.
여기서, 전원전위의 저하가 검출되면 MOS트랜지스터(Q80)가 오프로 되고, 또한 구동회로(85)로부터 클록펄스가 발생되어 챠지펌프회로(86)가 동작하여 상기한 바와 같이 전원전류에 의존하여 변화되는 Vss 이하의 워드선 "L"레벨 전위(VWLL)가 얻어지고, 또한 마찬가지로 전원전위 변동에 의존하여 변화되는 비트선 "L"레벨 전위(VBLL)가 얻어지는 것으로 된다.
제46도는 본 실시예에 따른 DRAM의 동작파형을 나타내고 있다.
이상과 같이 본 실시예에서는 DRAM의 사용환경에 따라 전원전위가 낮은 곳에서는 이에 대응하여 저하되는 비트선 "H"레벨 전위(VBLH)에 대해 비트선 "L"레벨 전위(VBLL)도 저하시키고, 더욱이 워드선 "L"레벨 전위(VWLL)도 저하시킴으로써 메모리셀에 축적되는 신호량(VBLH-VBLL)을 일정하게 유지하면서 전류차단특성을 열화시키지 않도록 할 수 있게 된다. 또한, 전원전위(Vcc)가 높게 되어도 비트선 "H"레벨 전위(VBLH)는 소정값으로 클램프됨에 따라 신뢰성도 보증된다. 또한 본 실시예에서 이용되는 챠지펌프회로는 전원전위가 저하된 경우에만 동작하기 때문에 이를 설치함에 따른 소비전력증대의 영향이 적어지게 된다.
또한, 전원전위 저하검출회로(84)내의 기준전위 발생회로의 설계나 프로세스 조건의 설정에 따라 제45도에 나타낸 바와같이 챠지펌프회로의 동작 개시점을 a, b, c와 같이 이동시킬 수 있게 되는 바, 동작 개시점을 b와 같이 작게하면, 챠지펌프회로가 동작하지 않는 전원전위 범위가 넓게 되어 그 만큼 소비전력을 절감시킬 수 있게된다.
제47도는 제41도의 실시예를 변형시킨 제7실시예에 따른 DRAM의 주요부 구성을 나타낸 것이다. 본 실시예는 비트선 "L"레벨 전위발생회로(81)용의 기준전위발생회로(91)부분이 제42도와 다르고, 워드선 "L"레벨 전위를 발생시키는 챠지펌프회로(92)의 부분도 제41도의 실시예와 약간 다르다.
즉, 비트선 "L"레벨 전위발생회로(81)용의 기준전위발생회로(91)로서 본 실시예에서는 비트선 "H"레벨 전위발생회로(83)의 출력(VBLH)을 전원으로서 이용하고, 다이오드 접속된 3개의 p채널 MOS트랜지스터(Q200, Q201, Q202)와 저항(R100)의 직접 접속회로에 의해 비트선 "H"레벨 전위(VBLH)에 연동하는 기준전위를 얻고 있다. 그리고, 이를 비트선 "L"레벨 전위발생회로(81)에 입력시킴으로써 제49도에 나타낸 바와 같이 비트선 "H"레벨 전위(VBLH)에 따른 비트선 "L"레벨 전위(VBLL)를 얻을 수 있게 된다.
여기서, 워드선 "L"레벨 전위(VWLL)를 발생시키기 위한 챠지펌프회로(92)는 제48도에 나타낸 바와같이 접지전압(Vss)만을 이용하여 상보클록(ø1,ø2)에 의해 부의 전위를 발생시키는 통상의 구성인 바, 이는 제42도의 챠지펌프회로와 전송단수가 다르지만, 본질적으로는 그렇지 않다. 상기 전원전위저하검출회로(84)가 이전의 실시예와 같이 소정값이하의 전원전위 저하를 검출하면, 이에 따라 구동회로(85)가 동작 개시 되어 클록을 발생시켜 챠지펌프회로(92)가 동작되는데, 이 챠지펌프회로(92)에서는 펌프의 동작을 하는 MOS트랜지스터(Q93)의 소오스가 접지전위에 고정되어 있기 때문에 일정한 부의 워드선 "L"레벨 전위(VWLL)를 발생시키게 된다. 즉, 이전의 실시예와 달리 부의 워드선 "L"레벨 전위(VWLL)전원 변동에 의존하지 않고, 제49도에 나타낸 바와 같이 일정값이다. 그리고, 전원전위 저하가 검출되지 않는 경우에는 이전의 실시예와 마찬가지로 챠지펌프회로(92)에서는 클록이 입력되지 않고, 또한 MOS트랜지스터(Q80)가 온상태로 되어 워드선 "L"레벨 전위(VWLL)가 접지전위(Vss)로 된다.
본 실시예에 의해서도 외부 전원전위에 의존하지 않고, 메모리셀에 축적된 신호량(VBLH-VBLL)이 일정하게 유지되어 확실한 감지동작이 가능하게 되고, 또한 비트선 "H"레벨 전위발생회로(83)에 의해 이전의 실시예와 마찬가지로 비트선 "H"레벨 전위가 소정치 이상으로는 되지 않기 때문에 선택워드선에 인가되는 워드선 "H"레벨 전위를 높게할 필요가 없게 됨에 따라 신뢰성도 보증된다.
본 실시예의 경우도 이전의 실시예와 마찬가지로 전원전위 저하검출회로(84)내의 기준전위발생회로의 설계나 프로세서 조건의 설정에 의해 제49도에 나타낸 바와 같이 챠지펌프회로 동작 개시점을 a, b, c와 같이 적당하게 설정할 수 있게 된다.
제50도는 제47도의 실시예를 약간 변형시킨 제8실시예의 DRAM의 주요부의 구성을 나타낸 것으로, 본 실시예에서는 비트선 "L"레벨 전위발생회로(18)용의 기준전위 발생회로를 이용하여 이전의 실시예와 동일한 기준전위 발생회로(91) 외에 하나의 기준전위발생회로(93)가 병행되어 더 설치되어 있는데, 이 기준전위발생회로(93)는 다이오드 접속된 1개의 n채널 MOS트랜지스터(Q204)만으로 구성되어 있다. 본 실시예에서는 2개의 기준전위 발생회로(91, 93)중 보다 낮은 쪽의 전위가 비트선 "L"레벨 전위(VBLL)로 됨에 따라 비트선 "L"레벨 전위(VBLL)가 저하되기 시작하는 점을 제51도에 나타낸 a점 이나 b점과 같이 선택할 수 있게 되고, 특히 신호량(VBLH-VBLL)의 저하가 문제로 되지 않는 범위, 즉 확실한 감지동작이 보증되는 범위에서 비트선 "L"레벨 전위(VBLL)가 저하되기 시작하는 점을 제51도의 b점과 같이 가능한 한 낮게 설정하며, 아울러 워드선 "L"레벨 전위(VWLL)가 부로 되는 챠지펌프회로 동작 개시점을 낮게 설정하면, 전원전위가 변동된 경우에도 항상 워드선 비선택시에 필요한 전송게이트 MOS트랜지스터의 첫 오프특성이 보증되면서 소비전력이 작은 DRAM을 실현할 수 있게 된다.
제52도는 보다 간편한 본 발명의 제9실시예에 따른 DRAM의 구성을 나타낸 것으로, 본 실시예에서는 특별한 비트선 "L"레벨 전위발생회로는 없고, 비트선 "L"레벨 전위는 활성화용 MOS트랜지스터(Q12)에 의해 접지전위(Vss)로 설정된다. 여기서, 비트선 "H"레벨 전위발생회로(83)는 이전의 실시예와 마찬가지이다. 또한, 워드선 구동회로(2)에 대해서도 이전의 실시예와 마찬가지로 전원변동에 의존하지 않는 일정한 부의워드선 "L"레벨 전위를 발생시키는 챠지펌프회로(92)의 출력이 공급되고 있다. 단, 챠지펌프회로(92)의 구동회로(85)는 전원전위 변동에 의존하지않고서 항상 제어클록을 발생시킨다. 따라서, 본 실시예에서의 비트선 "H"레벨 전위(VBLH), 비트선 "L"레벨 전위(VBLL), 워드선 "L"레벨 전위(VWLL)의 전원전위(Vcc) 의존성은 제53도와 같이 된다.
본 실시예에 의하면 비트선 "L"레벨 전위(VBLL)가 항상 접지전위로 되고, 이때까지의 실시예와 같은 비트선 "L"레벨 전위발생회로가 필요하지 않아 설계가 간편하게 되어 칩 크기도 작게 할 수 있다. 또한, 비선택 워드선에 인가되는 워드선 "L"레벨 전위는 챠지펌프회로에 의해 항상 부로 설정되기 때문에 비선택시의 전송게이트 MOS트랜지스터의 게이트·소오스 사이는 반드시 역바이어스로 된다. 따라서, 전송게이트 MOS트랜지스터의 임계치는 이 역바이어스를 고려하여 작게 할 수가 있고, 임계치를 낮게 하기 위해 채널 불순물농도를 낮게 하면 임계치의 저하와 역바이어스 효과의 절감의 효과에 의해 메모리셀에 "H"레벨을 기록할 경우의 임계치도 충분히 낮아지게 된다. 그 결과 선택 워드선에 인가되는 워드선 "H"레벨 전위를 낮게 하여 충분한 신호전하의 전송이 가능하게 되기 때문에 전송게이트 MOS트랜지스터의 게이트 산화막의 신뢰성이 향상된다. 또한, 비트선 "L"레벨 전위가 지금까지의 실시예와 다른 접지전위(Vss)로 고정되어 있기 때문에 신호량(VBLH-VBLL)을 충분히 확보하여 비트선 "H"레벨 전위(VBLH)를 낮출 수 있게 되어 외부 전원전위(Vcc)가 저하된 경우에 비트선 "H"레벨 전위(VBLH)가 저하되기 시작하는 점을 지금까지의 실시예보다 낮게 할 수 있게 된다. 결국, 충분한 신호량을 확보하여 확실한 감지동작을 보증할 수 있는 전원전위 범위가 넓어지게 되기 때문에 결국 전원변동에 강한 DRAM이 얻어지게 된다.
제54도는 제42도에 나타낸 비트선 "H"레벨 전위발생회로(83)의 변형예로서, 제42도에 나타낸 비트선 "H"레벨 전위발생회로의 출력에 다이오드 접속된 p채널 MOS트랜지스터(Q205)와 저항(R201)으로 이루어진 레벨 시프트회로가 더 부가되어 있다.
이와 같은 비트선 "H"레벨 전위발생회로(83)에 의해 얻어지는 비트선 "H"레벨 전위(VBLH)의 전원전위 의존성은 제55도와 같이 또는 바, 도면에서 명백히 알 수 있는 바와 같이 비트선 "H"레벨 전위(VBLH)는 항상 전원전위(Vcc)보다 낮게 된다. 그리고, 비트선 "H"레벨 전위의 저하에 대응하여 워드선 "H"레벨 전위(VWLH)를 낮게 함으로써 전송게이트 MOS트랜지스터의 신뢰성을 더욱 향상시킬 수 있게 된다. 또한, 내부회로를 연구하여 선택워드선의 "H"레벨 전위(VWLH)의 발생회로를 상기 비트선 "H"레벨 전위발생회로와 공용하거나 제54도의 회로노드(N5)로부터 워드선 "H"레벨 전위를 취출하면, 워드선 "H"레벨 전위를 발생시키는 회로를 특별히 이용할 필요가 없게 되어, 설계의 간편화나 칩 크기를 축소시킬 수 있게 된다.
또한, 이상에서 메모리셀의 전송게이트 MOS트랜지스터로서 오로지 n채널 MOS트랜지스터를 이용한 경우를 설명하였지만, 본 발명은 p채널 MOS트랜지스터를 이용한 경우에도 동일하게 적용할 수 있다.
그 외에 본 발명은 그 취지를 이탈하지 않는 범위내에서 여러 가지로 변형시켜 실시할 수 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 비트선의 "L"레벨 전위를 비선택 워드선의 "L"레벨 전위보다 높은 값으로 설정함으로써 메모리셀의 전송게이트 MOS트랜지스터의 임계치 전압을 종래보다 낮게 하여 비선택시의 전류차단특성을 향상시키고, 또한 전송게이트 MOS트랜지스터의 게이트 산화막에 걸리는 전압을 작게 하여 신뢰성 향상을 도모할 수 있도록 된 DRAM을 제공할 수 있게 된다.

Claims (7)

  1. 서로 교차하여 배치된 비트선과, 워드선 및, 이들 교차부에 배열 형성된 MOS트랜지스터와 캐패시터로 이루어진 다이나믹형 메모리셀을 갖춘 메모리셀 어레이와 상기 워드선을 선택하기 위한 디코더, 이 디코더에 의해 선택된 워드선에 "H"레벨 전위를 인가하고, 비선택 워드선에 "L"레벨 전위를 인가하는 워드선 구동회로, 상기 비트선에 접속되면서 상기 메모리셀로부터 독출된 신호전압을 증폭하는 비트선 감지증폭기 및, 출력단자가 활성화된 상기 비트선 감지증폭기를 매개로 "L"레벨측의 비트선에 접속되면서 상기 워드선의 "L"레벨 전위 보다높은 "L"레벨 전위를 발생시키는 비트선 "L"레벨 전위발생회로를 구비하여 구성된 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  2. 서로 교차하여 배치된 비트선과, 워드선 및, 이들 교차부에 배열 형성된 MOS트랜지스터와 캐패시터로 이루어진 다이나믹형 메모리셀을 갖춘 메모리셀 어레이와 상기 워드선을 선택하기 위한 디코더, 이 디코더에 의해 선택된 워드선에 "H"레벨 전위를 인가하고, 비선택 워드선에 "L"레벨 전위를 인가하는 워드선 구동회로, 상기 비트선에 접속되면서 상기 메모리셀로부터 독출된 신호전압을 증폭하는 비트선 감지증폭기, 출력단자가 활성화된 상기 비트선 감지증폭기를 매개로 "L"레벨측의 비트선에 접속되면서 상기 워드선의 "L"레벨 전위 보다 높은 "L"레벨 전위를 발생시키는 비트선 "L"레벨 전위발생회로 및, 출력단자가 활성화된 상기 비트선 감지증폭기를 매개로 "H"레벨측의 비트선에 접속되면서 상기 워드선의 "H"레벨 전위 보다 낮은 "H"레벨 전위를 발생시키는 비트선 "H"레벨 전위발생회로를 구비하여 구성된 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  3. 제1항 또는 제2항에 있어서, 상기 메모리셀을 구성하는 MOS트랜지스터의 임계치 전압이 영 또는 부이고, 상기 워드선 구동회로에 의해 인가되는 워드선의 "H"레벨 전위가 외부 전원전위인 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  4. 서로 교차하여 배치된 비트선과, 워드선 및, 이들 교차부에 배열 형성된 MOS트랜지스터와 개패시터로 이루어진 다이나믹형 메모리셀을 갖춘 메모리셀 어레이와, 상기 워드선을 선택하기 위한 디코더, 이 디코더에 의해 선택된 워드선에 "H"레벨 전위를 인가하고, 비선택워드선에 "L"레벨 전위를 인가하는 워드선 구동회로, 상기 비트선에 접속되면서 상기 메모리셀로부터 독출된 신호전압을 증폭하는 비트선 감지증폭기, 출력단자가 활성화된 상기 비트선 감지증폭기를 매개로 "L"레벨측의 비트선에 접속되면서 상기 워드선의 "L"레벨 전위 보다 높은 "L"레벨 전위를 발생시키는 비트선 "L"레벨 전위발생회로 및, 상기 비트선 감지증폭기의 활성화 초기에 일시적으로 감지증폭기의 노드를 상기 비트선 "L"레벨 전위발생회로로부터 얻어지는 "L"레벨 전위 보다 낮은 전위에 접속하는 수단을 구비하여 구성된 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  5. 서로 교차하여 배치된 비트선과, 워드선 및, 이들 교차부에 배열 형성된 MOS트랜지스터와 캐패시터로 이루어진 다이나믹형 메모리셀을 갖춘 메모리셀 어레이와, 상기 워드선을 선택하기 위한 디코더, 이 디코더에 의해 선택된 워드선에 "H"레벨 전위를 인가하고, 비선택 워드선에 "L"레벨 전위를 인가하는 워드선 구동회로, 상기 비트선에 접속되면서 상기 메모리셀로부터 독출된 신호전압을 증폭하는 비트선 감지증폭기, 출력단자가 활성화된 상기 비트선 감지증폭기를 매개로 "L"레벨측의 비트선에 접속되면서 상기 워드선의 "L"레벨 전위보다 높은 "L"레벨 전위를 발생시키는 비트선 "L"레벨 전위발생회로, 상기 비트선 감지증폭기의 활성화 초기에 일시적으로 감지증폭기의 노드를 비트선 "L"레벨 전위발생회로로부터 얻어지는 "L"레벨 전위 보다 낮은 전위에 접속하는 수단 및, 출력단자가 활성화된 상기 비트선 감지증폭기를 매개로 "H"레벨측의 비트선에 접속되면서 상기 워드선의 "H"레벨 전위 보다 낮은 "H"레벨 전위를 발생시키는 비트선 "H"레벨 전위발생회로를 구비하여 구성된 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  6. 서로 교차하여 배치된 비트선과, 워드선 및, 이들 교차부에 배열 형성된 MOS트랜지스터와 캐패시터와 이루어진 다이나믹형 메모리셀을 갖춘 메모리셀 어레이와, 상기 워드선을 선택하기 위한 디코더, 이 디코더에 의해 선택된 워드선에 "H"레벨 전위를 인가하고, 비선택 워드선에 "L"레벨 전위를 인가하는 워드선 구동회로, 상기 비트선에 접속되면서 상기 메모리셀로부터 독출된 신호전압을 증폭하는 비트선 감지증폭기, 출력단자가 활성화된 상기 비트선 감지증폭기를 매개로 "L"레벨측의 비트선에 접속되면서 상기 워드선의 "L"레벨 전위보다 높은 "L"레벨 전위를 발생시키는 비트선 "L"레벨 전위발생회로, 상기 비트선 감지증폭기의 활성화 초기에 일시적으로 감지증폭기의 노드를 상기 비트선 "L"레벨 전위발생회로로부터 얻어지는 "L"레벨 전위 보다 낮은 전위에 접속하는 수단, 출력단자가 활성화된 상기 비트선 감지증폭기를 매개로 "H"레벨측의 비트선에 접속되면서 상기 워드선의 "H"레벨 전위 보다 낮은 "H"레벨 전위를 발생시키는 비트선 "H"레벨 전위발생회로 및, 상기 비트선 감지증폭기의 활성화 초기에 일시적으로 상기 비트선을 상기 비트선 "H"레벨 전위발생회로로부터 얻어지는 "H"레벨 전위보다 높은 전위에 접속하는 수단을 구비하여 구성된 것을 특지으로 하는 다이나믹 반도체 기억장치.
  7. 서로 교차하여 배치된 비트선과, 워드선 및, 이들 교차부에 배열 형성된 MOS트랜지스터와 캐패시터로 이루어진 다이나믹형 메모리셀을 갖춘 메모리셀 어레이와, 상기 워드선을 선택하기 위한 디코더, 이 디코더에 의해 선택된 워드선에 "H"레벨 전위를 인가하고, 비선택 워드선에 "L"레벨 전위를 인가하는 워드선 구동회로, 상기 비트선에 접속되면서 상기 메모리셀로부터 독출된 신호전압을 증폭하는 비트선 감지증폭기 및, 출력단자가 활성화된 상기 비트선 감지증폭기를 매개로 "L"레벨측의 비트선에 접속되면서 상기 워드선의 "L"레벨 전위 보다높은 "L"레벨 전위를 발생시키는 비트선 "L"레벨 전위발생회로, 출력단자가 활성화된 상기 비트선 감지증폭기를 매개로 "H"레벨측의 비트선에 접속되면서 상기 워드선의 "H"레벨 전위 보다 낮은 "H"레벨 전위를 발생시키는 비트선 "H"레벨 전위발생회로, 외부로부터 공급되는 전원전위 변동을 검출하는 전원변동 검출수단 및, 이 전원변동 검출수단에 의해 외부 전원전위의 저하가 검출된 경우 이에 따라 상기 비트선 "H"레벨 전위발생회로의 출력전위와 상기 비트선 "L"레벨 전위발생회로의 출력을 서로 추종시켜 저하시킴과 더불어 상기 워드선 구동회로에 의해 비선택 워드선에 인가되는 "L"레벨 전위를 저하시키는 제어를 수행하는 제어수단을 구비하여 구성된 것을 특징으로 하는 다이나믹형 반도체 기억장치.
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