JP3712150B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、ダイナミック型RAM(ランダム・アクセス・メモリ)と半導体集積回路装置に関し、ダイナミック型メモリセルに対するメモリアクセス技術に利用して有効な技術に関するものである。
【0002】
【従来の技術】
基板に供給されるバックバイアス電圧と、ワード線の昇圧された選択電圧をそれぞれ内蔵のチャージポンプ回路を利用した電圧発生回路により形成するようにしたダイナミック型RAMが公知である。このようなダイナミック型RAMの例としては、特開平3−214699号公報がある。
【0003】
【発明が解決しようとする課題】
ダイナミック型メモリセルは、アドレス選択用MOSFETと情報記憶用キャパシタからなり、上記キャパシタに電荷が在るか否かで情報記憶動作を行うものである。このような電荷の形態での情報保持時間を長くするために、アドレス選択用MOSFETが形成される基板ゲート(チャンネル部分)には負のバックバイアス電圧を供給し、その実効的なしきい値電圧を高くする必要がある。上記ダイナミック型メモリセルのアドレス選択動作を行う周辺回路やセンスアンプ,メインアンプのような増幅回路を構成するMOSFETにおいては、基板ゲートに負のバックバイアス電圧が供給されると、その分しきい値電圧が大きくなり、オン状態でのコンダクタンスが小さくなって動作速度を遅くしてしまう。そこで、ダイナミック型メモリセルが形成されるメモリアレイ部のみに、上記のような負のバックバイアス電圧を供給する方式が提案されている。しかしながら、上記メモリアレイ部が形成されるウェル領域と上記周辺回路が形成されるウェル領域とを分離する必要があり製造プロセスが複雑になってしまう。
【0004】
上記ダイナミック型メモリセルに対するハイレベルの書き込み動作は、アドレス選択用MOSFETを介して情報記憶キャパシタにチャージアップを行うために、かかるアドレス選択用MOSFETのしきい値電圧分だけチャージアップレベルが低下して情報電荷を少なくしてしまう。このようなレベル低下を防ぐために、上記アドレス選択用MOSFETのゲートが接続されたワード線の選択レベルは、ビット線に伝えられるハイレベルに対してしきい値電圧だけ昇圧した電圧にされる。このように、従来のダイナミック型RAMでは、ワード線選択動作のための昇圧電圧が必要であり、上記基板バックバイアス電圧を形成するためにもそれぞれチャージポンプ回路を用いるものであり、比較的大きな占有面積と消費電流を費やす原因になっている。
【0005】
上記昇圧回路を用いた場合には、かかる昇圧電圧を形成する素子を高耐圧化しなければならないという問題、電源電圧以上の高い電圧を形成するものであるために、そこで消費される電流の約40%しか昇圧動作に利用できず、効率が極めて悪く消費電流を増大させるという問題を持つ上に、次のような理由によってメモリセルアレイのレイアウト面積を増加させるという問題を持つものとなる。例えば、約64Mビットのような大記憶容量のダイナミック型RAMでは、1つのメモリブロックがメインワード線に対して複数のサブワード線を配置し、かかるサブワード線にメモリセルを接続することにより、複数のメモリセルアレイに分割する方式が採られる。
【0006】
上記サブワード線に対応して設けられる分割メモリセルアレイは、上記センスアンプとサブワードドライバとにより区切られるようにレイアウトされる。上記のような昇圧電圧を用いていると、サブワードドライバでは、上記昇圧電圧を出力するものであるために、かかるサブワードドライバを構成するPチャンネル型MOSFETが形成されるN型ウェル領域には上記昇圧電圧をバイアス電圧として供給しなければならない。これに対して、センスアンプを構成するPチャンネル型MOSFETが形成されるN型ウェル領域には、上記昇圧電圧を供給したなら、バックバイアスがかかることなりそのしきい値電圧が大きくなって動作速度を大幅に遅くしてしまうことなる。このため、センスアンプのPチャンネル型MOSFETが形成されるN型ウェル領域に電源電圧を供給し、サブワードドライバのPチャンネル型MOSFETが形成されるN型ウェル領域には昇圧電圧を供給するようにしなければならず、かかる2種類のN型ウェル領域を、上記メモリセルアレイが形成されて上記基板バックバイアス電圧が与えられるP型ウェル領域を分離するための深いN型ウェル領域上に共通に形成することができなくなり、上記メモリブロックのレイアウト面積を増加させてしまう。
【0007】
この発明の目的は、高集積化と高速動作化及び低消費電力化を実現したダイナミック型RAMを提供することにある。この発明の他の目的は、製造プロセスの簡素化を図りつつ、高集積化と高速動作化及び低消費電力化をダイナミック型RAMを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0008】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、ワード線と相補ビット線のうちの一方との交点にダイナミック型メモリセルが配置されなるメモリセルアレイを備えたダイナミック型RAMにおいて、上記ワード線に対して電源電圧に対応した選択レベルと回路の接地電位より低い負電位に対応された非選択レベルを供給し、上記電源電圧を上記アドレス選択用MOSFETのしきい値電圧相当分だけ降圧して形成された内部電圧と回路の接地電位により動作するセンスアンプにより上記相補ビット線に読み出されメモリセルの信号を増幅し、上記負電圧を上記電源電圧と回路の接地電位とを受け、発振回路とかかる発振回路により形成された発振パルスを受けて上記負電圧を発生させるチャージポンプ回路により発生させる。
【0009】
【発明の実施の形態】
図1には、この発明に係るダイナミック型RAMの一実施例の概略レイアウト図が示されている。同図においては、ダイナミック型RAMを構成する各回路ブロックのうち、この発明に関連する部分が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上において形成される。
【0010】
この実施例のダイナミック型RAMは、特に制限されないが、約64M(メガ)ビットの記憶容量を持つようにされる。メモリアレイは、全体として4個に分けられたメモリブロックから構成される。半導体チップの長手方向に対して左右に2個ずつのメモリアレイが分けられて、中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び電源発生回路等が設けられる。
【0011】
上述のように半導体チップの長手方向に対して左右に2個、上下に2個ずつに分けられた4個からなるメモリブロックのうち、上下に配置された2個ずつが1組となり、その中央部側にメインワードドライバMWDが配置される。このメインワードドライバMWDは、上記1つのメモリブロックを貫通するように延長されるメインワード線の選択信号を形成する。1つのメモリブロックは、上記メインワード線方向に4Kビット、それと直交する図示しない相補ビット線(又はデータ線ともいう)方向に4Kビットの記憶容量を構成するダイナミック型メモリセルが接続される。このようなメモリブロックが全体で4個設けられるから、4×4K×4K=64Mビットのような大記憶容量を持つようにされる。
【0012】
上記1つのメモリブロックは、メインワード線方向に対して8個に分割される。かかる分割されたメモリブロック毎にサブワードドライバSWDが設けられる。サブワードドライバSWDは、メインワード線に対して1/8の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、1つのメインワード線に対して、相補ビット線方向に4本からなるサブワード線を配置させる。このようにメインワード線方向には8本に分割され、及び相補ビット線方向に対して4本ずつが割り当てられたサブワード線の中から1本のサブワード線を選択するために、後述するようなサブワード選択線ドライバが配置される。このサブワード選択線ドライバは、上記サブワードドライバの配列方向に延長される4本のサブワード選択線の中から1つを選択する選択信号を形成する。
【0013】
同図において、半導体チップの長手方向と平行になるよう配置されたSAはセンスアンプであり、チップ中央寄りに設けられたcolumn Decは、カラムデコーダである。そして、上記メモリブロックを上下に分割するよう中央部に設けられたACTRLは、アレイ制御回路であり、アドレスデコーダや、動作に必要なタイミング信号を供給する。
【0014】
上記のように1つのメモリアレイは、相補ビット線方向に対して4Kビットの記憶容量を持つ。しかしながら、1つの相補ビット線に対して4Kものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号レベルが得られなくなってしまうために、相補ビット線方向に対しても16分割される。つまり、上記センスアンプSAにより相補ビット線が16分割に分割される。特に制限されないが、後述するように、センスアンプSAは、シェアードセンス方式により構成され、メモリアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかの相補ビット線に選択的に接続される。
【0015】
図2には、上記メモリアレイのメインワード線とサブワード線との関係を説明するための要部ブロック図が示されている。同図においては、代表として2本のメインワード線MWL0とMWL1が示されている。これらのメインワード線MWL0は、メインワードドライバMWD0により選択される。同様なメインワードドライバによりメインワード線MWL1も選択される。
【0016】
上記1つのメインワード線MWL0には、それの延長方向に対して8組のサブワード線が設けられる。同図には、そのうちの2組のサブワード線が代表として例示的に示されている。サブワード線SWLは、偶数0〜6と奇数1〜7の合計8本のサブワード線が1つのメモリセルアレイに交互に配置される。メインワードドライバに隣接する偶数0〜6と、メインワード線の遠端側(ワードドライバの反対側)に配置される奇数1〜7を除いて、メモリセルアレイ間に配置されるサブワードドライバSWDは、それを中心にした左右のメモリブロックのサブワード線の選択信号を形成する。
【0017】
前記のようにメモリブロックとしては、メインワード線方向に8本に分けられるが、上記のように実質的にサブワードドライバSWDにより2つのメモリブロックに対応したサブワード線が同時に選択されるので、実質的には4つに分けられることとなる。上記のようにサブワード線を偶数0〜6と偶数1〜7に分け、それぞれメモリブロックの両側にサブワードドライバSWDを配置する構成では、メモリセルの配置に合わせて高密度に配置されるサブワード線SWLの実質的なピッチがサブワードドライバSWDの中で2倍に緩和でき、サブワードドライバSWDとサブワード線SWL0等とを効率よくレイアウトすることができる。
【0018】
上記サブワードドライバSWDは、4本のサブワード線0〜6(1〜7)に対して共通に選択信号を供給する。また、インバータ回路を介した反転信号を供給する。上記4つのサブワード線の中から1つのサブワード線を選択するためのサブワード選択線FXが設けられる。サブワード選択線FXは、FX0〜FX7のような8本から構成され、そのうちの偶数サブワード選択線FX0〜FX6が上記偶数列のサブワードドライバ0〜6に供給され、そのうち奇数サブワード選択線FX1〜FX7が上記奇数列のサブワードドライバ1〜7に供給される。特に制限されないが、サブワード選択線FX0〜FX7は、アレイの周辺部では第2層目の金属配線層M2により形成され、同じく第2層目の金属配線層M2により構成されるメインワード線MWL0〜MWLnの交差する部分では、第3層目の金属配線層M3により構成される。
【0019】
図3には、上記メインワード線とセンスアンプとの関係を説明するための要部ブロック図が示されている。同図においては、代表として1本のメインワード線MWLが示されている。このメインワード線MWLは、メインワードドライバMWDにより選択される。上記メインワードドライバに隣接して、上記偶数サブワード線に対応したサブワードドライバSWDが設けられる。
【0020】
同図では、省略されているが上記メインワード線MWLと平行に配置されるサブワード線と直交するように相補ビット線(Pair Bit Line)が設けられる。この実施例では、特に制限されないが、相補ビット線も偶数列と奇数列に分けられ、それぞれに対応してメモリセルアレイを中心にして左右にセンスアンプSAが振り分けられる。センスアンプSAは、前記のようにシェアードセンス方式とされるが、端部のセンスアンプSAでは、実質的に片方にした相補ビット線が設けられないが、後述するようなシェアードスイッチMOSFETを介して相補ビット線と接続される。
【0021】
上記のようにメモリブロックの両側にセンスアンプSAを分散して配置する構成では、奇数列と偶数列に相補ビット線が振り分けられるために、センスアンプ列のピッチを緩やかにすることができる。逆にいうならば、高密度に相補ビット線を配置しつつ、センスアンプSAを形成する素子エリアを確保することができるものとなる。上記センスアンプSAの配列に沿って入出力線が配置される。この入出力線は、カラムスイッチを介して上記相補ビット線に接続される。カラムスイッチは、スイッチMOSFETから構成される。このスイッチMOSFETのゲートは、カラムデコーダ(COLUMN DECORDER)の選択信号が伝えられるカラム選択線YSに接続される。
【0022】
図4には、この発明に係るダイナミック型RAMのセンスアンプ部の一実施例の要部回路図が示されている。同図においては、メモリセルアレイMMAT0とMMAT1に挟まれて配置されたセンスアンプSA1とそれに関連した回路が例示的に示されている。メモリセルアレイ(メモリマット)MMAT1はブラックボックスとして示され、端部に設けられるセンスアンプSA0もブラックボックスとして示されている。
【0023】
ダイナミック型メモリセルは、メモリマットMMAT0に設けられたサブワード線SWLに対応して4個が代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択用MOSFETQmと情報記憶用キャパシタCsから構成される。アドレス選択用MOSFETQmのゲートは、サブワード線SWLに接続され、このMOSFETQmのドレインがビット線に接続され、ソースに情報記憶キャパシタCsが接続される。情報記憶用キャパシタCsの他方の電極は共通化されてプレート電圧が与えられる。
【0024】
一対の相補ビット線は、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線は、シェアードスイッチMOSFETQ1とQ2によりセンスアンプの単位回路の入出力ノードと接続される。センスアンプSA1の単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたNチャンネル型MOSFETQ5,Q6及びPチャンネル型MOSFETQ7,Q8から構成される。Nチャンネル型MOSFETQ5とQ6のソースは、共通ソース線CSNに接続される。Pチャンネル型MOSFETQ7とQ8のソースは、共通ソース線CSPに接続される。上記共通ソース線CSNとCSPには、Nチャンネル型MOSFETとPチャンネル型MOSFETのパワースイッチMOSFETがそれぞれ設けられて、センスアンプの活性化信号により上記パワースイッチMOSFETがオン状態になり、センスアンプの動作に必要な電圧供給を行うようにされる。
【0025】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるMOSFETQ11と、相補ビット線にハーフプリチャージ電圧HVCを供給するスイッチMOSFETQ9とQ10からなるプリチャージ回路が設けられる。これらのMOSFETQ9〜Q11のゲートは、共通にプリチャージ信号PCが供給される。
【0026】
MOSFETQ12とQ13は、カラム選択信号YSによりスイッチ制御されるカラムスイッチを構成する。この実施例では、1つのカラム選択信号YSにより4対のビット線を選択できるようにされる。つまり、ブラックボックスで示されたセンスアンプSA0においても、同様なカラムスイッチが設けられている。このようにメモリマットMMAT0を挟んで2つのセンスアンプSA0とSA1により、相補ビット線のうち、偶数列のビット線と奇数列のビット線とに分けて上記センスアンプSA0とSA1を対応させるものである。それ故、上記カラム選択信号YSは、センスアンプSA1側で例示的に示されている2対のビット線と、センスアンプSA0側に設けられる図示しない残り2対のビット線とに対応した合計4対の相補ビット線を選択できるようにされる。これらの2対ずつの相補ビット線対は、上記カラムスイッチを介して2対ずつの共通入出力線I/Oに接続される。
【0027】
センスアンプSA1は、シェアードスイッチMOSFETQ3とQ4を介してメモリマットMMAT1の同様な奇数列の相補ビット線に接続される。メモリマットMMAT1の偶数列の相補ビット線は、メモリマットMMAT1の右側に配置される図示しないセンスアンプSA2に、前記シェアードスイッチMOSFETQ1とQ2に対応したシェアードスイッチMOSFETを介して接続される。このような繰り返しパターンにより、メモリアレイが分割されてなるメモリマット(前記メモリセルアレイ)間に設けられるセンスアンプに接続される。例えば、メモリマットMMAT0のサブワード線SWLが選択されたときには、センスアンプSA0の右側シェアードスイッチMOSFETと、センスアンプSA1の左側シェアードスイッチMOSFETとがオン状態になる。ただし、上記端部のセンスアンプSA0では、上記右側シェアードスイッチMOSFETのみが設けられるものである。信号SHLは、左側シェアード選択信号であり、信号SHRは、右側シェアード選択信号である。
【0028】
図5には、この発明に係るダイナミック型RAMの周辺部分の一実施例の概略ブロック図が示されている。タイミング制御回路TGは、外部端子から供給されるロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE及びアウトプットイネーブル信号/OEを受けて、動作モードの判定、それに対応して内部回路の動作に必要な各種のタイミング信号を形成する。この明細書及び図面では、/はロウレベルがアクティブレベルであることを意味するのに用いている。
【0029】
信号R1とR3は、ロウ系の内部タイミング信号であり、ロウ系の選択動作のために使用される。タイミング信号φXLは、ロウ系アドレスを取り込んで保持させる信号であり、ロウアドレスバッファRABに供給される。すなわち、ロウアドレスバッファRABは、上記タイミング信号φXLによりアドレス端子A0〜Aiから入力されたアドレスを取り込んでラッチ回路に保持させる。
【0030】
タイミング信号φYLは、カラムウ系アドレスを取り込んで保持させる信号であり、カラムアドレスバッファCABに供給される。すなわち、カラムアドレスバッファCABは、アドレス端子から入力されたカラムアドレス信号を上記タイミング信号φYLにより取り込んでラッチ回路に保持させる。
【0031】
信号φREFは、リフレッシュモードのときに発生される信号であり、ロウアドレスバッファの入力部に設けられたマルチプレクサMXXに供給されて、リフレッシュモードのときにリフレッシュアドレスカウンタ回路RFCにより形成されたリフレッシュ用アドレス信号に切り替えるよう制御する。リフレッシュアドレスカウンタ回路RFCは、タイミング制御回路TGにより形成されたリフレッシュ用の歩進パルスφRCを計数してリフレッシュアドレス信号を生成する。この実施例ではオートリフレッシュとセルフリフレッシュを持つようにされる。
【0032】
タイミング信号φXは、ワード線選択タイミング信号であり、デコーダXIBに供給されて、下位2ビットのアドレス信号の解読された信号に基づいて4通りのワード線選択タイミング信号XiBが形成される。タイミング信号φYはカラム選択タイミング信号であり、カラム系プリデコーダYPDに供給されてカラム選択信号AYix、AYjx、AYkxが出力される。
【0033】
タイミング信号φWは、書き込み動作を指示する制御信号であり、タイミング信号φRは読み出し動作を指示する制御信号である。これらのタイミング信号φWとφRは、入出力回路I/Oに供給されて、書き込み動作のときには入出力回路I/Oに含まれる入力バッファを活性化し、出力バッファを出力ハイインピーダンス状態にさせる。これに対して、読み出し動作のときには、上記出力バッファを活性化し、入力バッファを出力ハイインピーダンス状態にする。
【0034】
タイミング信号φMSは、特に制限されないが、メモリアレイ選択動作を指示する信号であり、ロウアドレスバッファRABに供給され、このタイミングに同期して選択信号MSiが出力される。タイミング信号φSAは、センスアンプの動作を指示する信号である。このタイミング信号φSAに基づいて、センスアンプの後述するような活性化パルスSAEが形成される。
【0035】
この実施例では、ロウ系の冗長回路X−REDが代表として例示的に示されている。すなわち、上記回路X−REDは、不良アドレスを記憶させる記憶回路と、アドレス比較回路とを含んでいる。記憶された不良アドレスとロウアドレスバッファRABから出力される内部アドレス信号BXiとを比較し、不一致のときには信号XEをハイレベルにし、信号XEBをロウレベルにして、正規回路の動作を有効にする。上記入力された内部アドレス信号BXiと記憶された不良アドレスとが一致すると、信号XEをロウレベルにして正規回路の不良メインワード線の選択動作を禁止させるとともに、信号XEBをハイレベルにして、1つの予備メインワード線を選択する選択信号XRiBを出力させる。
【0036】
図6には、この発明に係るダイナミック型RAMにおけるメモリセルアレイ部の一実施例の要部回路図が示されている。同図においては、代表として1本のワード線、1対の相補ビット線BL,/BLとこれらに関連したセンスアンプとプリチャージ回路、読み出し系回路及び書き込み系回路等が代表として例示的に示されている。
【0037】
ダイナミック型メモリセル(Memory Cell) は、前記同様にアドレス選択用MOSFETQmと情報記憶用キャパシタCsから構成される。アドレス選択用MOSFETQmのゲートは、ワード線WLに接続され、このMOSFETQmの一方のソース,ドレインがビット線BLに接続される。他方のソース,ドレインが情報記憶キャパシタCsのストレージノードと接続される。情報記憶用キャパシタCsの他方の電極は共通化されてプレート電圧VPLが与えられる。上記ワード線は、特に制限されないが、前記メインワード線とサブワード線からなる分割ワード線方式とされるときには、上記サブワード線に対応していると理解されたい。この実施例では、昇圧回路を削除するために、ワード線の選択レベルは電源電圧VCCのようなハイレベルにされる。そして、ワード線の非選択レベルはメモリセルの情報保持特性を改善するために、基板バックバイアス電圧のような負電圧にされる。
【0038】
上記ビット線BLと/BLは、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線BLと/BLは、スイッチMOSFETQ1とQ2によりセンスアンプの入出力ノードBL−SA,/BL−SAと接続される。センスアンプSAを構成する単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたNチャンネル型MOSFETQ5,Q6及びPチャンネル型MOSFETQ7,Q8からなるCMOSラッチ回路により構成される。Nチャンネル型MOSFETQ5とQ6のソースは、コモンソース線CSNに接続される。Pチャンネル型MOSFETQ7とQ8のソースは、コモンソース線CSPに接続される。これらのコモンソース線CSPとCSNは、他の同様なCMOSラッチ回路の上記同様なPチャンネル型MOSFETとNチャンネル型MOSFETのソースに共通に接続される。
【0039】
上記コモンソース線CSPには、Pチャンネル型MOSFETのパワースイッチMOSFETQ22が設けられて、そのゲートにセンスアンプの活性信号信号SAEを受けるインバータ回路IV1の出力信号が供給され、上記タイミング信号SAEのハイレベルに同期してオン状態にされ、電源電圧VCCを降圧して形成された内部電圧Varyを上記コモンソース線CSPに与える。Nチャンネル型MOSFETQ5とQ6に対応したコモンソース線CSNにも、Nチャンネル型のパワスイッチMOSFETQ21が設けられ、そのゲートに上記タイミング信号SAEが供給され、上記タイミング信号SAEのハイレベルに同期してオン状態にされて回路の接地電位VSSを上記コモンソース線CSNに与える。
【0040】
上記のようにセンスアンプの動作電圧として内部降圧電圧Varyを用いるのは、上記のようにワード線の選択レベルが電源電圧VCCであるので、センスアンプの動作電圧を電源電圧VCCにして電源電圧VCCのようなハイレベルの増幅信号をビット線に与えても、上記シェアードスイッチMOSFETあるいはアドレス選択用MOSFETのしきい値電圧によりメモリセルの情報記憶用キャパシタCsに書き込まれる電圧は、VCC−Vth(Vthは、これらのMOSFETのしきい値電圧)にしかならないから、上記のように内部降圧電圧Varyを用いることにより、相補ビット線BL,/BLでの電位変化を上記キャパシタCsに記憶される信号レベルに対応して小さくし、そこでの消費電流を小さくするものである。
【0041】
この実施例では、上記センスアンプの増幅動作の高速化を図るために、特に制限されないが、上記コモンソース線MOSFETQ22には、MOSFETQ22’が追加される。このMOSFETQ22’は、上記センスアンプの動作電圧として電源電圧VCCを与えるものである。つまり、上記タイミング信号SAEがロウレベルからハイレベルに変化するときに、かかるMOSFETQ22’のゲートには、上記センスアンプの動作電圧として上記内部降圧電圧Varyに対して高い動作電圧を一時的に加えるよう、いわゆるオーバードライブを実施するよう一時的にロウレベルにされるタイミング信号/SAE’が供給される。
【0042】
上記センスアンプSAの入出力ノードBL−SAと/BL−SAには、短絡MOSFETQ11と、相補ビット線にハーフプリチャージ電圧Vsto(Vary/2)を供給するスイッチMOSFETQ9〜Q11からなるプリチャージ回路が設けられる。これらのMOSFETQ9〜Q11のゲートは、共通にプリチャージ信号SCが供給される。上記センスアンプSAのコモンソース線CSPとCSNにも、これらコモンソース線CSPとCSNとを短絡させるMOSFETQ20と、ハーフプリチャージ電圧Vstoを供給するスイッチMOSFETQ18とQ19からなるプリチャージ回路が設けられる。これらのMOSFETQ18〜Q20のゲートは、共通にプリチャージ信号CSPCが供給される。
【0043】
上記センスアンプSAの入出力ノードBL−SAと/BL─SAは、Nチャンネル型のカラムスイッチMOSFETQ12とQ13を介して入出力線IOに接続される。上記カラムスイッチMOSFETQ12とQ13のゲートには、カラム選択信号YSが供給される。かかる入出力線IOにもMOSFETQ23〜Q25からなるプリチャージ回路が設けられ、プリチャージ信号IOPCのハイレベルによりMOSFETQ23〜Q25がオン状態にされてハーフプリチャージ動作が行われる。この入出力線IOは、メインアンプ(Main Amp) の入力端子に接続される。また、上記入出力線IOは、ロウレベル(VSS)の書き込み信号を形成するNチャンネル型MOSFETQ26とQ27及びハイレベル(Vary)の書き込み信号を形成するPチャンネル型MOSFETQ28とQ29からなるライトバッファ(Write Buffer) の出力端子に接続される。
【0044】
ライトバッファ(Write Buffer) のMOSFETQ26〜Q29は、書き込み信号WEB0とWEB1と、インバータ回路IV2とIV3により形成された反転信号により制御され、書き込み信号WEB0がハイレベルで、WEB1がロウレベルならMOSFETQ26とQ29をオン状態にしてハイレベル/ロウレベルの書き込み信号を形成し、書き込み信号WEB0がロウレベルで、WEB1がハイレベルならMOSFETQ27とQ28をオン状態にしてロウレベル/ハイレベルの書き込み信号を形成する。書き込み動作以外のときには、これらのMOSFETQ26〜Q29がオフ状態になって、出力ハイインピーダンス状態にされる。
【0045】
この実施例のセンスアンプSAは、上記入出力ノードBL−SAと/BL−SAに対して、左右に2対の相補ビット線が設けられるという、いわゆるシェアードセンスアンプとされる。つまり、上記入出力ノードBL−SAと/BL−SAに対してシェアード選択MOSFETQ1とQ2を介して左側のビット線BLと/BLに接続され、シェアード選択MOSFETQ3とQ4を介して図示しない右側のビット線と接続される。この実施例では、かかるシェアード選択MOSFETQ1とQ2及びQ3とQ4のゲートには、選択信号SHLとSHRが印加され、かかる選択信号SHLとSHRの選択レベルをワード線の選択レベルと同じく電源電圧VCCのようなハイレベルにする。このため、上記シェアード選択MOSFETQ1〜Q4は、ダイナミック型メモリセルのアドレス選択MOSFETQmと同じしきい値電圧を持つようにされる。
【0046】
左側のメモリマットが選択されたときには、信号SHLによりMOSFETQ1とQ2がオン状態を維持し、信号SHRがロウレベルにされて右側のメモリマットのビット線の切り離しが行われる。右側のメモリマットが選択されたときには、信号SHRによりMOSFETQ3とQ4がオン状態を維持し、信号SHLがロウレベルにされて左側のメモリマットのビット線の切り離しが行われる。メモリアクセスが終了したプリチャージ期間では、上記信号SHLとSHRが共にハイレベルになり、両方のビット線のプリチャージが行われる。上記信号SHLとSHRのハイレベルは、従来のダイナミック型RAMのような昇圧されたハイレベルではなく、上記ワード線WLと同様に上記電源電圧VCCのようなハイレベルを用いることができ、昇圧回路が不要になる。
【0047】
図7には、上記図6の実施例回路の動作の一例を説明するためのタイミング図が示されている。図示しないロウアドレスストローブ信号/RASの立ち下がりに同期してアドレス信号の取り込みが行われる。上記ロウ系の選択動作により非選択側のシェアード選択信号SHRが電源電圧VCCのようなハイレベルから回路の接地電位のようなロウレベルに変化する。そして、ワード線WLが負電圧Vbbのようなロウレベルから電源電圧VCCのようなハイレベルに立ち上がる。このワード線の立ち上がりにより、ビット線BLと/BLの一方には選択されたメモリセルの情報電荷に対応した微小電圧に変化させられる。
【0048】
図示しないタイミング信号SAEのハイレベルにより、Nチャンネル型MOSFETQ21がオン状態となり、コモンソース線CSNは回路の接地電位のようなロウレベルに変化する。上記タイミング信号SAEのハイレベルへの変化により、インバータ回路IV1の出力信号がロウレベルに変化してPチャンネル型MOSFETQ22がオン状態となり、コモンソース線CSPは内部降圧電圧Varyに変化する。このとき、図6の実施例のようにオーバードライブ用のMOSFETQ22’が設けられている場合には、上記タイミング信号SAEのハイレベルへの変化に同期して、同図に点線で示すようにタイミング信号/SAE’がロウレベルに一時的に変化し、上記MOSFETQ22を一時的にオン状態にさせる。
【0049】
これにより、センスアンプのコモンソース線CSPの立ち上がりが速くなり、センスアンプの増幅出力のハイレベルの立ち上がりが速くなり、結果として増幅動作を高速にする。上記タイミング信号/SAE’がハイレベルにもどると、上記MOSFETQ22’はオフ状態なり、センスアンプが内部電圧Varyと回路の接地電位VSSで増幅動作を行うので、センスアンプの入出力ノードBL−SAと/BL−SAの電圧差が拡大して内部降圧電圧Varyと回路の接地電位に向かって変化し、上記シェアードスイッチMOSFETQ1とQ2を介して相補ビット線BL,/BLを内部電圧Varyのようなハイレベルと回路の接地電位VSSのようなロウレベルにする。
【0050】
カラム選択信号YSのハイレベルにより、上記入出力ノードBL−SAと/BL−SAと入出力線IOが接続されると、一時的にロウレベル入出力ノードBL−SAと/BL−SAのロウレベルが持ち上がる。入出力線IOTとIOBに上記センスアンプの増幅信号に対応したレベル差が現れる。かかる入出力線IOTとIOBの読み出し信号は、メインアンプMAの増幅動作により、データコモンバスCBにはVCCとVSSのようなハイレベルとロウレベルの読み出し信号が出力されて、図示しない出力回路に伝えられる。
【0051】
図示しないが、書き込み動作においては、上記読み出し動作と同様にタイミング信号SAEのハイレベルにより、センスアンプSAの増幅動作が開始される。カラム選択信号YSのハイレベルにより、上記入出力ノードBL−SAと/BL−SAと入出力線IOが接続され、上記VaryとVSSに対応した書き込み信号が伝えられる。上記メモリセルの記憶情報を反転させるような書き込み信号が伝えられたなら、上記入出力ノードBL−SAと/BL−SAのレベルが逆転させられて、センスアンプはそれを増幅して電源電圧VaryとVSSを形成し、ビット線を通して選択されたメモリセルに伝えるものである。
【0052】
上記のようにワード線及びシェアードスイッチMOSFETの選択レベルを電源電圧VCCのようにした場合、昇圧電圧発生回路を省略することができる。これにより、例えば昇圧電圧発生回路に用いられる高耐圧化したMOSFETを形成するためのプロセスの増加もなく、昇圧電圧発生回路に消費される電流も削減できるから低消費電力化を図ることができる。そして、ワード線の非選択レベルを基板バックバイアス電圧のような負電圧とすることにより、アドレス選択用MOSFETのゲートは、ソース電位に対して逆バイアス電圧が印加されており、情報記憶キャパシタの記憶電荷を失わせるようなリーク電流を小さくできる。これにより、所望の情報保持特性を得ることができる。
【0053】
上記のようにワード線の非選択レベルを基板バックバイアス電圧のような負電圧にした場合、アドレス選択用MOSFETのしきい値電圧を大きくする必要はない。つまり、センスアンプやアドレスデコーダ等の周辺回路を構成するNチャンネル型MOSFETと同じ製造プロセスにより形成した低しいき値電圧のものをそのまま利用することができる。このような低しきい値電圧(約0.6V程度)のものを用いることにより、上記ビット線BL,/BLに与えられるハイレベル、言い換えるならば、センスアンプの動作電圧Varyを電源電圧VCCに対して上記しきい値電圧だけ低くした比較的高い電圧にすることができる。これにより情報電荷量を多くすることができる。
【0054】
図8には、この発明に係るダイナミック型RAMに用いられるワード線選択回路の一実施例の回路図が示されている。同図においては、(A)デコード部とメインワードドライバ、及びサブワードドライバが例示的に示され、(B)にはそれに用いられるレベル変換部が例示的に示されている。同図の回路記号にされた記号は、前記図のものと一部重複しているが、それぞれは別個の回路機能を実現するものであると理解されたい。
【0055】
(A)において、Pチャンネル型MOSFETQ1は、プリチャージMOSFETであり、プリチャージ信号PCを受けるインバータ回路N1の出力信号により、出力ノードを電圧VCCにプリチャージする。上記出力ノードには、論理ブロックを構成するディスチャージ経路を構成するNチャンネル型の直列MOSFETQ3とQ4が設けられる。このMOSFETQ4のソースには、ディスチャージ信号DCを受けるインバータ回路N4の出力端子が接続される。つまり、プリチャージ期間においては、上記信号DCがロウレベルとなって上記インバータ回路N4の出力信号をハイレベルにする。これにより、上記信号PCがハイレベルのプリチャージ期間において、MOSFETQ1がオン状態なり出力ノードのプリチャージを行うとき、上記直列MOSFETQ3とQ4がオン状態のときでも電流パスが形成されず直列経路に両端側からプリチャージが行われる。
【0056】
上記デコード部は、トリー状態に構成されている。つまり、上記インバータ回路N4の出力端子を基点として、例示的に示されたMOSFETQ4とQ6のように分岐し、上記MOSFETQ4のドレイン側は、例示的に示されたMOSFETQ3とQ5のように分岐し、かかるMOSFETQ3のドレインが上記出力ノードに接続されるものである。上記MOSFETQ3とQ5のゲートには、プリデコード回路PDEC2により形成されたプリデコード信号が供給される。同図では、2つのMOSFETQ3とQ5が設けられているが、例えば2ビットのアドレス信号を解読して4通りのプリデコード信号が形成されるなら、かかる4通りの選択信号に対応した4通りの分岐にされる。
【0057】
同様に、上記MOSFETQ4とQ6のゲートにも、プリデコード回路PDEC1により形成されたプリデコード信号が供給される。同図では、2つのMOSFETQ3とQ5が設けられているが、例えば2ビットのアドレス信号を解読して4通りのプリデコード信号が形成されるなら、かかる4通りの選択信号に対応した4通りの分岐にされ、それに対応して4個のMOSFETが設けられる。
【0058】
上記デコード部では、プリデコード回路PDEC1とPDEC2により形成されたそれぞれ複数通りのプリデコード信号のうち1つが選択レベルにされ、上記トリー状態の1つの経路を構成するMOSFETのみがオン状態となり、ディスチャージ経路を構成する。そして、ディスチャージ信号DCのハイレベルにより、上記選択された1つのディスチャージ経路に電流が流れて上記出力ノードをハイレベルからロウレベルの選択レベルにする。
【0059】
特に制限されないが、同図においてインバータ回路N2、N3及びN4は、電源電圧VCCと負電圧Vbbで動作するCMOSインバータ回路である。これらのCMOSインバータ回路N2〜N4の入力には、VCC−Vbbのような信号振幅のプリデコード信号、及びディスチャージ信号が供給される。このような信号振幅の信号を形成するのが、同図(B)に示されたレベル変換部である。
【0060】
(B)に示すようにレベル変換部は、入力端子INに対して同相の出力信号OUTを形成する場合、入力信号INがインバータ回路N8により反転させられる。このインバータ回路N8は、通常のCMOS回路のように電源電圧VCCとVSSで動作させられるものである。それ故、CMOSインバータ回路N8の出力信号は、ハイレベルを電源電圧VCCとし、ロウレベルを回路の接地電位VSSとするようなCMOSレベルの信号とされる。
【0061】
上記のようなCMOSレベルの信号を上記VCCとVbbのような正電圧と負電圧からなる信号振幅に変換するために、上記負電圧Vbbにソースが接続された一対のNチャンネル型MOSFETQ12とQ13は、ゲートとドレインとが交差接続されてラッチ形態にされる。上記一方のMOSFETQ12のドレインと信号入力端子との間には、ゲートに接地電位VSSが接続されたPチャンネル型MOSFETQ10が設けられる。上記他方のMOSFETQ13のドレインと電源電圧VCCと間には、Pチャンネル型MOSFETQ11が設けられ、そのゲートには上記信号入力端子とされる。つまり、この信号入力端子には、上記CMOSインバータ回路N8の出力信号が伝えられる。
【0062】
この構成では、信号入力がハイレベルのとき、MOSFETQ11はオフ状態にされ、MOSFETQ10がオン状態となる。MOSFETQ10のオン状態によりMOSFETQ13のゲートには、上記信号入力のハイレベルが供給される。これにより、MOSFETQ13がオン状態となって出力端子OUTを負電圧Vbbのようなロウレベルにする。このロウレベルによりMOSFETQ12はオフ状態にされる。信号入力がロウレベルのとき、MOSFETQ11はオン状態にされ、MOSFETQ10はオフ状態にされる。上記MOSFETQ11のオン状態により出力端子OUTをハイレベルにするのでMOSFETQ12をオン状態とする。このMOSFETQ12のオン状態によりMOSFETQ13をオフ状態にするので、出力端子OUTのハイレベルは電源電圧VCCのようなハイレベルにされる。
【0063】
上記のようにVCCとVbbのような信号振幅の入力信号がデコード部に供給されるので、デコード部の動作電圧は上記電源電圧VCCとVbbのような電圧とされる。つまり、非選択の出力ノードをハイレベルに維持するために、出力ノードには、その出力信号を受けるインバータ回路N5の出力信号が供給されるPチャンネル型MOSFETQ2が設けられる。このMOSFETQ2は、上記出力ノードのリーク電流を補う程度の小さなMOSFETから構成されており、出力ノードのハイレベルによりインバータ回路N5の出力信号がロウレベルとなり、上記MOSFETQ2をオン状態にするというラッチ回路を構成する。上記MOSFETQ2は、上記のように電流供給能力が小さいので、上記MOSFETQ3,Q4がオン状態になると出力ノードをディスチャージさせることができ、ロウレベルの選択信号を形成するものである。
【0064】
上記インバータ回路N5とN6を通してメインワード線の選択信号が形成される。上記インバータ回路N5とN6は、上記電源電圧VCCと負電圧Vbbで動作するものであり、それに対応した信号振幅の出力信号を形成するものである。上記インバータ回路N5とN6は、ワードドライバを構成するものである。つまり、メインワード線を高速に動作させるために、インバータ回路N6は比較的大きなサイズのCMOSインバータ回路から構成され、かかるCMOSインバータ回路の入力容量が比較的大きいためにそれを高速にドライブするために上記インバータ回路N5が設けられる。
【0065】
サブワード部は、上記メインワード線のサブワード線選択信号FXとで1つのサブワード線SWLの選択信号を形成する。つまり、上記のように1つのメモリセルアレイ(メモリマット)においては、上記メインワード線に対応して奇数と偶数に分けられた4本ずつのサブワード線が割り当てられているので、上記4本のサブワード線のいずれかが上記信号FXにより選択される。つまり、上記メインワード線は、Pチャンネル型MOSFETQ7とQ8からなるCMOSインバータ回路の入力端子に供給される。このCMOSインバータ回路の出力にサブワード線SWLが接続される。上記CMOSインバータ回路の出力と上記負電圧Vbbとの間には、Nチャンネル型MOSFETQ9が設けられる。上記CMOSインバータ回路の動作電圧として上記信号FXのハイレベルが利用される。メインワード線が選択で、上記信号FXが非選択状態のときのサブワード線SWLをロウレベルに非選択レベルに固定させるために、インバータ回路N7が設けられかかるインバータ回路N7の出力信号が上記MOSFETQ9のゲートに供給される。
【0066】
例えば、メインワード線がロウレベルの選択レベルのとき、上記Pチャンネル型MOSFETQ7がオン状態になり、Nチャンネル型MOSFETQ8がオフ状態になる。このとき、上記オン状態のPチャンネル型MOSFETQ7を通して上記信号FXのハイレベルがサブワード線SWLに伝えられて選択状態にする。上記信号FXなら、上記インバータ回路N7の出力信号がハイレベルになり、Nチャンネル型MOSFETQ9をオン状態にするのでサブワード線SWLがロウレベル(Vbb)の非選択レベルに固定される。上記メインワード線がハイレベルの非選択レベルのとき、上記Pチャンネル型MOSFETQ7がオフ状態になり、Nチャンネル型MOSFETQ8がオン状態になる。これにより、信号FXのハイレベル/ロウレベルに無関係にサブワード線SWLはロウレベルの非選択レベルに固定される。
【0067】
図9には、この発明に係るダイナミック型RAMに用いられるワード線選択回路の他の一実施例の回路図が示されている。同図においては、デコード部とメインワードドライバ、及びサブワードドライバが例示的に示されている。この実施例では、プリデコーダ回路PDEC1,PDEC2及びデコード部を含めて電源電圧VCCとVSSとで動作する通常のCMOS回路により構成される。メインワード線MWLの選択/非選択信号を形成するインバータ回路N6が、上記のようなレベル変換機能を持つワードドライバとされる。つまり、前記図8の(B)に示したレベル変換回路がそのままワードドライバN6として利用される。
【0068】
この構成では、メインワード線MWLと、サブワードドライバのみがVCC−Vbbで動作するものとなり、負電圧発生回路の負荷を軽くすることができる。また、プリデコード回路や、プリチャージ信号PC及びディスチャージ信号DCを形成する回路において、上記レベル変換回路が不要になるので、回路の簡素化を可能になるものである。このレベル変換回路をサブワードドライバのみに設ける構成としてもよいが、メインワードドライバに比べてサブワードドライバの数が圧倒的に多く、全体としての素子数を増大させるのでこの実施例のようにメインワードドライバに適用することが素子数の点で有利となる。
【0069】
図10には、この発明に係るダイナミック型RAMの電源系の一実施例の概略ブロック図が示されている。外部端子から供給された電源電圧VCCと回路の接地電位VSSからなる電源電圧は、カラム系選択回路、ワード線選択回路及びメインアンプ・I/O系、DRAM制御系に供給される。また、3種類の内部電圧発生回路に供給される。負電圧発生回路Vbb−Gは、公知の基板バックバイアス電圧であり、上記電源電圧VCCと回路の接地電位VSSを受けて、リングオシレータ等の発振回路と、かかる発振パルスにより負電圧を形成するチャージポンプ回路から構成される。特に制限されないが、上記負電圧の安定化と無駄な電流消費を抑えるために、基板電圧をモニターしてチャージポンプ動作を間欠的に行うような制御回路が設けられる。
【0070】
内部電圧発生回路Vary−Gは、電源電圧VCCをMOSFETのしきい値電圧だけレベルシフトした電圧を形成するものであり、基本的にはNチャンネル型MOSFETのソースフォロワ回路から構成できるものである。電圧発生回路Vsto−Gは、ビット線のプリチャージ電圧Vstoと、プレート電圧VPLを形成する。この電圧発生回路は、上記同様に電源電圧VCCをMOSFETのしきい値電圧だけレベルシフトした電圧を形成し、それを1/2に分圧した電圧を発生させる。上記プリチャージ電圧Vstoとプレート電圧VPLとは同じ電圧でよいので共通化してもよいが、互いに影響を受けないようにそれぞれが別のドライバを介して出力させられる。
【0071】
上記負電圧発生回路Vbb−Gで形成された負電圧Vbbは、上記ワード線選択回路に供給されることの他、メモリセルアレイが形成されるP型ウェル領域に基板バックバイアス電圧として与えられる。上記プリチャージ電圧Vstoは、プリチャージ回路PCCに用いられ、プレート電圧VPLはメモリセルのキャパシタに伝えられる。内部電圧Varyは、センスアンプSAとライトバッファWBの動作電圧として与えられる。
【0072】
図11には、この発明に係るダイナミック型RAMにおける電源系の特性図が示されている。同図の横軸には、外部電源電圧が示され、縦軸には内部動作電圧が示されている。外部電源電圧VCCが約2V程度から4V程度の範囲において、上記内部電圧発生回路においては、所定の電圧Vbb、Vsto及びVaryを安定的に形成する。この実施例では、電源電圧VCCが約3V程度で動作させることを前提としているので、内部電圧Varyを約2.2V程度にすることにより、電源電圧VCCとの電圧差VgsがMOSFETのしきい値電圧より大きくされるので、ワード線を昇圧することなく上記内部電圧Varyに従ったビット線のハイレベルをメモリセルの情報キャパシタに書き込むことができる。また、負電圧Vbbを約−0.8V程度にしているので、ワード線の非選択レベルもこれに対応して−0.8Vとなり、ダイナミック型メモリセルのアドレス選択用MOSFETのしきい値電圧を周辺回路のMOSFETと同じ低しきい値電圧としても、所望のデータ保持特性を確保することができる。電源電圧VCCが4Vを超えて高くなると、それに従って内部電圧を高くされる。これは、バーンイン等の加速試験を効率よく行うようにするものである。
【0073】
同図において、(A)〜(C)には、メモリセルの電位が例示的に示されている。(A)では、ハイレベル(“1”)の書き込み状態を示しており、ワード線に接続されるゲート電圧は、3.3Vにされ、ビット線のハイレベル2.2Vがキャパシタに書き込まれる。(B)は、ロウレベル(“0”)の書き込み状態を示しており、ワード線に接続されるゲート電圧は、3.3Vにされ、ビット線のロウレベル0Vがキャパシタに書き込まれる。(C)は、データ保持状態を示しており、ワード線に接続されるゲート電圧は、非選択レベルの−0.8Vにされ、このときビット線は上記書き込み/読み出し状態では0V、2.2Vのハイレベル/ロウレベルとされ、待機状態ではハーフプリチャージ電圧1.1Vである。キャパシタの保持電圧は0Vか2.2Vであり、上記アドレス選択用のMOSFETのゲートは、上記のような負電圧であるので、ビット線あるいは上記保持電圧が0Vのときでも、上記のように−0.8Vのように逆バイアス電圧が印加されているので、情報電荷を失われるようなリーク電流が流れない。
【0074】
図12には、この発明に係るダイナミック型RAMを説明するための素子構造断面図が示されている。同図(A)では、P−SUBを用い2重ウェル構造の例が示され、(B)ではP−SUBを用い3重ウェル構造の例が示されている。同図(A)のP−SUB2重ウェル構造では、半導体基板がP型基板P−SUBとされ、メモリアレイ及びその周辺回路を構成するNチャンネル型MOSFETは、上記P型基板上に直接形成されるのではなく、がかかるP型基板上に形成されたP型ウェル領域BPに形成される。Pチャンネル型MOSFETは、上記P型基板上に形成されたN型ウェル領域BNに形成される。周辺回路のおいて発生した少数キャリアが、メモリアレイが形成される半導体領域に到達して、メモリセルのストレージノードに到達して情報電荷を失わせてしまうことがないように、かかる少数キャリアを吸収するためのガードリングが設けられる。
【0075】
(A)の実施例では、上記のように基板P−SUBには、基板バックバイアス電圧VBB(=Vbb)が供給される。つまり、ウェル領域がBNとBPのように2重構造とされて製造プロセスが簡素化できる反面、基板P−SUBに負電圧VBBがバックバイアス電圧として供給されるために、センスアンプや周辺回路のNチャンネル型MOSFETのしきい値電圧が高くなってその分動作速度が遅くなってしまうものである。
【0076】
(B)の実施例では、上記のように基板P−SUBには、回路の接地電位VSSが与えられ、かかる基板P−SUBとの分離のためにメモリアレイとセンスアンプや上記サブワードデコーダ等が形成される周辺部には、深いN型ウェル領域NWELが設けられる。このN型ウェル領域NWELには、電源電圧VCCがバイアス電圧として印加されることにより、基板P−SUBとの電気的な分離が行われる。上記深いN型ウェル領域NWELが加わることにより、上記素子が形成されるP型ウェル領域BP及びN型ウェル領域BNとを合わせて、いわゆる3重ウェル構造と呼ばれる。
【0077】
上記深いN型ウェル領域NWEL上に形成され、メモリアレイが形成されるP型ウェル領域BPには、上記負電圧VBBからなる基板バックバイアス電圧が与えられる。これにより、アドレス選択用MOSFETのしきい値電圧が高くされる。これに対して、センスアンプ等の周辺回路を構成するNチャンネル型MOSFETが形成されるP型ウェル領域BPには、上記回路の接地電位VSSが与えられる(図示せず)。これにより、周辺回路では、低しきい値電圧とされて動作速度が速くなる。Pチャンネル型MOSFETが形成されるN型ウェル領域BPには、上記同様に電源電圧VCCがバイアス電圧として与えられる。アドレスデコーダやアドレスバッファ及び制御回路等の周辺回路を構成するNチャンネル型MOSFET、及びPチャンネル型MOSFETが形成されるウェル領域は、上記基板P−SUB上に形成されるN型ウェル領域BN、P型ウェル領域BPに形成される。
【0078】
上記のような3重ウェル構造を図1に適用する場合、上記4つに分けられたメモリブロック毎に、上記深いN型ウェル領域NWELを共通に形成することができる。つまり、メモリセルが接続されたワード線の選択レベルを昇圧電圧ではなく、上記電源電圧VCCを用いるようにした場合、かかるワードドライバを構成するPチャンネル型MOSFETが形成されるN型ウェル領域BNには、上記深いN型ウェル領域NWELと同じく電源電圧VCCが印加されるものであるために、上記センスアンプ列で深いN型ウェル領域NWELが分離されることがない。これにより、上記センスアンプ列により上記深いN型ウェル領域を形成するために余分なスペースを設ける必要がないから、上記メモリブロックの専有面積を小さくすることができる。
【0079】
図13には、この発明に係るダイナミック型RAMの一実施例の製造工程を説明するための要部断面図が示されている。同図においては、上記メモリアレイ(Memory Array) 部のNチャンネル型MOSFETと、周辺回路(Peripheral)部のNチャンネル型MOSFETが代表として例示的に示されている。(a)では、素子形成領域を除いてフィールド絶縁膜が形成され、それをマクスとしてチンネル領域の不純物濃度を設定するためのイオン打ち込みが行われる。この実施例の半導体集積回路では、メモリアレイ部と周辺回路部とを同一の工程で実施される。これらのNチャンネル型MOSFETは、上記イオン打ち込みにより上記のように0.6V程度の低しきい値電圧を持つようにされる。
【0080】
(b)では、第1層目のポリシリコン層FG、FGキャップ、サイドウォール(side-wall)の形成が行われる。(c)では、高耐圧化等のために低濃度n−のソース,ドレインを形成するためのイオン打ち込み(NM・インプラ)が実施される。この実施例では、上記のようにメモリアレイ部と周辺回路部及びダイナミック型RAMと同一半導体集積回路に形成される他の回路ブロックを構成するNチャンネル型MOSFETも上記と同様な工程により形成できるから製造プロセスの簡素化が可能になる。
【0081】
図14には、この発明に係るダイナミック型RAMの他の一実施例の製造工程を説明するための要部断面図が示されている。同図においても、上記同様にメモリアレイ(Memory Array) 部のNチャンネル型MOSFETと、周辺回路(Peripheral)部のNチャンネル型MOSFETが代表として例示的に示されている。工程(a)ないし(c)は、一部分を除いて前記同様である。すなわち、(a)では、素子形成領域を除いてフィールド絶縁膜が形成され、それをマクスとしてチャンネル領域の不純物濃度を設定するためのイオン打ち込みが行われる。この実施例の半導体集積回路では、メモリアレイ部と周辺回路部とを同一の工程で実施される。これらのNチャンネル型MOSFETは、上記イオン打ち込みにより上記のように0.6V程度の低しきい値電圧を持つようにされる。
【0082】
(b)では、第1層目のポリシリコン層FG、FGキャップの形成が行われる。(c)では、高耐圧化等のために低濃度n−のソース,ドレインを形成するためのイオン打ち込み(NM・インプラ)が実施される。(d)では、ゲート電極部にサイドウォール(side-wall)が形成される。(e)は、上記ゲート側では上記サイドウェールをマスクとしてソース,ドレイン領域を形成するための高濃度のn+のソース,ドレインを形成するためのイオン打ち込み(NH・インプラ)が実施される。この実施例では、上記のようにメモリアレイ部と周辺回路部及びダイナミック型RAMと同一半導体集積回路に形成される他の回路ブロックを構成するNチャンネル型MOSFETも上記と同様な工程により形成できるから上記と同様に製造プロセスの簡素化が可能になる。
【0083】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
(1) ワード線と相補ビット線のうちの一方との交点にダイナミック型メモリセルが配置されなるメモリセルアレイを備えたダイナミック型RAMにおいて、上記ワード線に対して電源電圧に対応した選択レベルと回路の接地電位より低い負電位に対応された非選択レベルを供給し、上記電源電圧を上記アドレス選択用MOSFETのしきい値電圧相当分だけ降圧して形成された内部電圧と回路の接地電位により動作するセンスアンプにより上記相補ビット線に読み出されメモリセルの信号を増幅し、上記負電圧を上記電源電圧と回路の接地電位とを受け、発振回路とかかる発振回路により形成された発振パルスを受けて上記負電圧を発生させるチャージポンプ回路により発生させる。この構成により、昇圧電圧発生回路を省略することができるので低消費電力化が図られるとともに、分割ワード線方式ではメモリセルアレイ、サブワードドライパ及びセンスアンプの複数個からなるメモリブロックに対して深いN型ウェル領域を共通に用いることができレイアウト面積の小型化ができるという効果が得られる。
【0084】
(2) 上記センスアンプとしてCMOSラッチ回路に動作電圧と回路の接地電位をそれぞれを与えるPチャンネル型MOSFETとNチャンネル型MOSFETからなるパワースイッチで構成し、上記内部電圧を供給する第1のPチャンネル型MOSFETとセンス動作開始時の一定期間だけオン状態になって上記電源電圧を与える第2のPチャンネル型MOSFETを用いることにより、動作の高速化と、ビット線の信号振幅を小さくすることによる低消費電力化を図ることができるという効果が得られる。
【0085】
(3) 上記センスアンプを中心にして左右に配置される一対の相補ビット線に対して共通に設けられる設けられるシェアードセンスアンプとし、上記一対の相補ビット線と上記センスアンプの入出力ノードとの間にはシェアードスイッチMOSFETを設ける構成では、ワード線と同様にシェアード選択スイッチMOSFETも電源電圧レベルによりオン状態にすることができるという効果が得られる。
【0086】
(4) 上記のようにワード線の非選択レベルを負電圧とすることにより、アドレス選択用MOSFETは、Nチャンネル型MOSFETからなり、上記ワード線や相補ビット線のアドレス選択を行うアドレス選択回路を含む周辺回路を構成するNチャンネル型MOSFETと同一の製造プロセスにより形成することができるという効果が得られる。
【0087】
(5) 上記ワード線の選択信号を形成するワード線選択回路のうち、少なくともメモリセルが接続されたワード線の選択信号を形成するワードドライバは、上記電源電圧と上記負電圧を動作電圧とし、相補ビット線の選択信号を形成するカチム選択回路を含む他の周辺回路は、上記センスアンプを除いて上記電源電圧と回路の接地電位により動作させることにより、負電圧の負荷を小さくすることができるという効果が得られる。
【0088】
(6) 上記ダイナミック型メモリセルがマトリックス配置されてなるメモリセルアレイ、センスアンプ、上記相補ビット線のプリチャージを行うプリチャージ回路、上記相補ビット線の選択を行うカラムスイッチからなるメモリブロックを構成するMOSFETが形成されるウェル領域は、共通の深いN型ウェル上に形成し、Nチャンネル型MOSFETが形成されるP型ウェル領域を電気的に分離することにより、上記メモリセルが形成されるP型ウェル領域には上記負電圧がバックバイアス電圧として供給し、他のP型ウェル領域には回路の接地電位を供給することにより、データ保持特性をいっそう改善しつつ、周辺回路の動作を高速にすることができるという効果が得られる。
【0089】
(7) 上記ダイナミック型メモリセルがマトリックス配置されてなるメモリセルアレイ、センスアンプ、上記相補ビット線のプリチャージを行うプリチャージ回路、上記相補ビット線の選択を行うカラムスイッチからなるメモリブロックを構成するMOSFETが形成されるウェル領域は、共通のP型半導体基板上に形成し、かかる共通のP型半導体基板には上記負電圧がバックバイアス電圧として供給することにより、2重ウェル構造を採用することができ製造プロセスの簡素化ができるという効果が得られる。
【0090】
(8) 上記ワード線の選択回路は、上記負電圧がソースに供給され、ゲートとドレインとが交差接続されてラッチ形態とされた第1と第2のNチャンネル型MOSFETと、上記第1のNチャンネル型MOSFETのドレインと入力端子との間にソース・ドレイン経路が接続され、そのゲートに回路の接地電位が与えられた第1のPチャンネル型MOSFETと、上記電源電圧と上記第2のNチャンネル型MOSFETのドレインとの間にソース・ドレイン経路が接続され、そのゲートが上記入力端子に接続された第2のPチャンネル型MOSFETからなり、上記入力端子には電源電圧/接地電位からなるワード線の非選択/選択信号が供給され、上記第2のNチャンネル型MOSFETとPチャンネル型MOSFETとのドレイン接続点から上記電源電圧/負電圧からなるワード線選択/非選択信号を形成するというレベル変換回路を用いることにより、上記電源電圧と負電圧で動作するCMOS回路を用いることにより、ワード線の選択/選択信号を形成することができるという効果が得られる。
【0091】
(9) 上記ワード線は、メインワード線と、かかるメインワード線に対して共通に割り当てられてなる複数のサブワード線からなり、少なくとも上記メインワード線において上記電源電圧と負電圧からなる選択/非選択信号を設定することにより、サブワードドライバをCMOS回路で構成できるので全体としての回路素子数を少なくすることができるという効果が得られる。
【0092】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、基板バックバイアス発生回路は、電源投入時の負電圧の立ち下がりを高速にするために、強力に負電圧を発生するチャージポンプ回路と、定常的に間接的に動作するチャージポンプ回路を設け、その使い分けにより低消費電力と負電圧の立ち下がりの高速化を実現するものであってもよい。上記負電圧のモニター出力により、負電圧が所望のデータ保持特性を満足する電圧に到達するまでの間、メモリアクセスを禁止するような制御機能を設けるものであってもよい。上記ワード線の負電圧は、上記基板バイアス電圧発生回路と共通化するもの他、基板バイアス電圧とは別にワード線の非選択レベルを専用に形成するものであってもよい。
【0093】
ワード線の選択回路は、上記のようにメインワード線とサブワード線からなるようなワード線分割方式に限定されるものではなく、メモリブロック毎にメモリセルが接続されたワード線とワードドライバが一対一に対応して設けられる構成であってもよい。この発明は、ダイナミック型RAMに広く利用することができるものである。
【0094】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、ワード線と相補ビット線のうちの一方との交点にダイナミック型メモリセルが配置されなるメモリセルアレイを備えたダイナミック型RAMにおいて、上記ワード線に対して電源電圧に対応した選択レベルと回路の接地電位より低い負電位に対応された非選択レベルを供給し、上記電源電圧を上記アドレス選択用MOSFETのしきい値電圧相当分だけ降圧して形成された内部電圧と回路の接地電位により動作するセンスアンプにより上記相補ビット線に読み出されメモリセルの信号を増幅し、上記負電圧を上記電源電圧と回路の接地電位とを受け、発振回路とかかる発振回路により形成された発振パルスを受けて上記負電圧を発生させるチャージポンプ回路により発生させる。この構成により、昇圧電圧発生回路を省略することができるので低消費電力化が図られるとともに、分割ワード線方式ではメモリセルアレイ、サブワードドライパ及びセンスアンプの複数個からなるメモリブロックに対して深いN型ウェル領域を共通に用いることができレイアウト面積の小型化ができる。
【図面の簡単な説明】
【図1】この発明に係るダイナミック型RAMの一実施例を示す概略レイアウト図である。
【図2】図1のメモリアレイのメインワード線とサブワード線との関係を説明するための要部ブロック図である。
【図3】図1のメインワード線とセンスアンプとの関係を説明するための要部ブロック図である。
【図4】この発明に係るダイナミック型RAMのセンスアンプ部の一実施例を示す要部回路図である。
【図5】この発明に係るダイナミック型RAMの周辺部分の一実施例を示す概略ブロック図である。
【図6】この発明に係るダイナミック型RAMにおけるメモリセルアレイ部の一実施例を示す要部回路図である。
【図7】図6の実施例回路の動作の一例を説明するためのタイミング図である。
【図8】この発明に係るダイナミック型RAMに用いられるワード線選択回路の一実施例を示す回路図である。
【図9】この発明に係るダイナミック型RAMに用いられるワード線選択回路の他の一実施例を示す回路図である。
【図10】この発明に係るダイナミック型RAMの電源系の一実施例を示す概略ブロック図である。
【図11】この発明に係るダイナミック型RAMにおける電源系の特性図である。
【図12】この発明に係るダイナミック型RAMを説明するための素子構造断面図である。
【図13】この発明に係るダイナミック型RAMの一実施例の製造工程を説明するための要部断面図である。
【図14】この発明に係るダイナミック型RAMの他の一実施例の製造工程を説明するための要部断面図である。
【符号の説明】
SA,SA0,SA1…センスアンプ、SWD…サブワードドライバ、MWD…メインワードドライバ、ACTRL…メモリアレイ制御回路、MWL0〜MWLn…メインワード線、SWL0…サブワード線、YS…カラム選択線、MMAT0,MMAT1…メモリマット(メモリブロック)、TG…タイミング制御回路、I/O…入出力回路、RAB…ロウアドレスバッファ、CAB…カラムアドレスバッファ、MXX…マルチプレクサ、RFC…リフレッシュアドレスカウンタ回路、XPD,YPD…プリテコーダ回路、X−DEC…ロウ系冗長回路、XIB…デコーダ回路、
Q1〜Q13…MOSFET、CSP,CSN…共通ソース線、YS…カラム選択信号、HVC…ハーフプリチャージ電圧、SHL,SHR…シェアード選択線、I/O…入出力線。
Claims (14)
- そのゲートがワード線に接続され、そのソース・ドレイン経路が相補ビット線の一方と情報記憶用キャパシタの蓄積ノードとの間に接続されアドレス選択MOSFETを含むダイナミック型メモリセルと、
前記ワード線に対して電源電圧に対応した選択レベルと回路の接地電位より低い負電位に対応された非選択レベルを供給するワード線選択回路と、
前記相補ビット線を所定の電圧にプリチャージするプリチャージ回路と、
前記電源電圧を前記アドレス選択用MOSFETのしきい値電圧相当分だけ降圧して形成された内部電圧と回路の接地電位により動作し、前記一方のビット線プリチャージ電荷とダイナミック型メモリセルの記憶電荷との電荷分散により形成された前記一方のビット線に読み出された信号電圧と他方のビット線のプリチャージ電圧との電位差を受けて、それを増幅して前記内部電圧と回路の接地電位に対応した増幅信号を形成するセンスアンプと、
前記電源電圧と回路の接地電位とを受け、発振回路とかかる発振回路により形成された発振パルスを受けて前記負電圧を発生させるチャージポンプ回路とを含む負電圧発生回路とを備えてなり、
前記ワード線は、メインワード線と、かかるメインワード線に対して共通に割り当てられてなる複数のサブワード線からなり、前記サブワード線に前記ダイナミック型メモリセルが接続され、
前記ワード線の選択回路は、前記メインワード線を選択するメインワードドライバと前記サブワード線を選択するサブワードドライバとで構成され、
前記メインワードドライバは、前記負電圧がソースに供給され、ゲートとドレインとが交差接続されてラッチ形態とされた第1及び第2Nチャンネル型MOSFETと、前記第1Nチャンネル型MOSFETのドレインと入力端子との間にソース・ドレイン経路が接続され、そのゲートに回路の接地電位が与えられた第1Pチャンネル型MOSFETと、前記電源電圧と前記第2Nチャンネル型MOSFETのドレインとの間にソース・ドレイン経路が接続され、そのゲートが前記入力端子に接続された第2Pチャンネル型MOSFETからなり、前記入力端子には電源電圧/接地電位からなるメインワード線の非選択/選択信号が供給され、前記第2Nチャンネル型MOSFETと第2Pチャンネル型MOSFETとのドレイン接続点から前記電源電圧/負電圧の出力信号を形成するレベル変換回路を用いてなり、
前記サブワードドライバは、前記メインワードドライバで形成された電源電圧/負電圧の出力信号とサブワード線選択信号とが入力されて、前記複数のサブワード線のうち選択されたサブワード線に対しては前記電源電位を供給し、前記複数のサブワード線のうち選択されないサブワード線に対しては前記接地電位より小さい負電位を供給することを特徴とする半導体集積回路装置。 - 請求項1において、
前記センスアンプは、Pチャンネル型MOSFETとNチャンネル型MOSFETを含む2つのCMOSインバータ回路の入力と出力とが交差接続されてなるCMOSラッチ回路と、前記CMOSラッチ回路に動作電圧と回路の接地電位をそれぞれ与えるPチャンネル型MOSFETとNチャンネル型MOSFETとを含むパワースイッチ回路を有し、前記動作電圧を供給するPチャンネル型MOSFETは、前記内部電圧を供給する第1MOSFETと、センス動作開始時の一定期間だけオン状態になって前記電源電圧を与える第2MOSFETからなるものであることを特徴とする半導体集積回路装置。 - 請求項1又は2において、
前記センスアンプは、それを中心にして左右に配置される一対の相補ビット線に対して共通に設けられるシェアードセンスアンプであり、前記一対の相補ビット線と前記センスアンプの入出力ノードとの間には、シェアードスイッチMOSFETが設けられるものであることを特徴とする半導体集積回路装置。 - 請求項1から3の何れか一つにおいて、
前記アドレス選択用MOSFETは、Nチャンネル型MOSFETを含み、前記ワード線や相補ビット線のアドレス選択を行うアドレス選択回路を含む周辺回路を構成するNチャンネル型MOSFETと同一の製造プロセスにより形成されるものであることを特徴とする半導体集積回路装置。 - 請求項4において、
前記ワード線の選択信号を形成するワード線選択回路のうちメモリセルが接続されたワード線の選択信号を形成するワードドライバは、前記電源電圧と前記負電圧を動作電圧とするものであり、
相補ビット線の選択信号を形成するカラム選択回路を含む他の周辺回路は、前記センスアンプを除いて前記電源電圧と回路の接地電位により動作するものであることを特徴とする半導体集積回路装置。 - 請求項1において、
前記ダイナミック型メモリセルがマトリックス配置されてなるメモリセルアレイとセンスアンプと前記相補ビット線のプリチャージを行うプリチャージ回路と前記相補ビット線の選択を行うカラムスイッチとを含むメモリブロックを構成するMOSFETが形成されるウェル領域は、共通の深いN型ウェル上に形成されることにより、Nチャンネル型MOSFETが形成されるP型ウェル領域が電気的に分離されるものであり、前記メモリセルが形成されるP型ウェル領域には前記負電圧がバックバイアス電圧として供給され、他のP型ウェル領域には回路の接地電位が与えられるものであることを特徴とする半導体集積回路装置。 - 請求項1において、
前記ダイナミック型メモリセルがマトリックス配置されてなるメモリセルアレイとセンスアンプと前記相補ビット線のプリチャージを行うプリチャージ回路と前記相補ビット線の選択を行うカラムスイッチとを含むメモリブロックを構成するMOSFETが形成されるウェル領域は、共通のP型半導体基板上に形成されるものであり、かかる共通のP型半導体基板には前記負電圧がバックバイアス電圧として供給されるものであることを特徴とする半導体集積回路装置。 - 複数のワード線と、
前記複数のワード線と交差する複数のビット線対と、
情報記憶用キャパシタとアドレス選択用MOSFETとを夫々が有するダイナミック型の複数のメモリセルと、
電源電位が供給される第1電位ノードと、
接地電位が供給される第2電位ノードと、
前記複数のワード線のうち選択されたワード線に前記電源電位に対応する電位を供給し、前記複数のワード線のうち選択されないワード線に前記接地電位より小さい負電位を供給するためのワード線選択回路と、
前記複数のビット線対に接続されるセンスアンプとを具備し、
前記アドレス選択用MOSFETは、前記複数のワード線の一つに接続されるゲートと前記複数のビット線対の一方と前記情報記憶用キャパシタの蓄積ノードとの間に接続されたソース・ドレイン経路を有し、
前記センスアンプは、Pチャンネル型MOSFET対とNチャンネル型MOSFET対とを有するCMOSラッチ回路と、前記Pチャンネル型MOSFET対の共通ソースへ動作電圧を供給するための第1パワースイッチ回路と、前記Nチャンネル型MOSFET対の共通ソースヘ動作電圧を供給するための第2パワースイッチ回路とを有し、
前記第1パワースイッチ回路は、前記電源電位より小さい内部電位を前記Pチャンネル型MOSFET対の共通ソースに供給するための第1MOSFETと、前記電源電位を前記Pチャンネル型MOSFET対の共通ソースに供給するための第2MOSFETとを有し、
前記センスアンプは、センス動作開始時に前記電源電位と前記接地電位とを受けて動作し、その後、前記内部電位と前記接地電位を受けて動作し、前記複数のビット線対のうち選択されたメモリセルに接続されるビット線対の一方に現れた電圧と前記ビット線対の他方のプリチャージ電圧との間の電位差を前記内部電位と前記接地電位に増幅し、
前記ワード線は、メインワード線と、かかるメインワード線に対して共通に割り当てられてなる複数のサブワード線からなり、前記サブワード線に前記ダイナミック型メモリセルが接続され、
前記ワード線の選択回路は、前記メインワード線を選択するメインワードドライバと前記サブワード線を選択するサブワードドライバとで構成され、
前記メインワードドライバは、前記負電圧がソースに供給され、ゲートとドレインとが交差接続されてラッチ形態とされた第1及び第2Nチャンネル型MOSFETと、前記第1Nチャンネル型MOSFETのドレインと入力端子との間にソース・ドレイン経路が接続され、そのゲートに回路の接地電位が与えられた第1Pチャンネル型MOSFETと、前記電源電圧と前記第2Nチャンネル型MOSFETのドレインとの間にソース・ドレイン経路が接続され、そのゲートが前記入力端子に接続された第2Pチャンネル型MOSFETからなり、前記入力端子には電源電圧/接地電位からなるメインワード線の非選択/選択信号が供給され、前記第2Nチャンネル型MOSFETと第2Pチャンネル型MOSFETとのドレイン接続点から前記電源電圧/負電圧の出力信号を形成するレベル変換回路を用いてなり、
前記サブワードドライバは、前記メインワードドライバで形成された電源電圧/負電圧の出力信号とサブワード線選択信号とが入力されて、前記複数のサブワード線のうち選択されたサブワード線に対しては前記電源電位を供給し、前記複数のサブワード線のうち選択されないサブワード線に対しては前記接地電位より小さい負電位を供給することを特徴とする半導体集積回路装置。 - 請求項8において、
前記半導体集積回路装置は、降圧回路を更に具備し、
前記アドレス選択用MOSFETは、Nチャンネル型MOSFETであり、
前記降圧回路は、前記電源電位から前記Nチャンネル型MOSFETのしきい値分だけ降圧した前記内部電圧を発生させることを特徴とする半導体集積回路装置。 - 複数のワード線と、
前記複数のワード線と交差する複数のビット線対と、
情報記憶用キャパシタと第3Nチャンネル型MOSFETとを有するダイナミック型の複数のメモリセルと、
入出力線対と、
前記複数のビット線対と前記入出力線対との間に接続された複数のカラムスイッチと、
電源電位を受けるための第1電源端子と、
接地電位を受けるための第2電源端子と、
前記ビット線対に所定のプリチャージ電位を供給するためのプリチャージ回路と、
前記複数のワード線のうち選択されたワード線に前記電源電位を供給し、前記複数のワード線のうち選択されないワード線に前記接地電位より小さい負電位を供給するためのワード線選択回路と、
前記複数のカラムスイッチを選択するための選択信号を形成するカラムデコーダと、
前記複数のビット線対に接続されるセンスアンプとを具備し、
前記第3Nチャンネル型MOSFETは、前記複数のワード線のうち対応する一つに接続されるゲートと前記複数のビット線対のうち対応する一つと前記情報記憶用キャパシタの蓄積ノードとの間に接続されるソース・ドレイン経路とを有し、
前記センスアンプは、前記複数のビット線対のそれぞれにおいて、前記複数のメモリセルに接続される前記複数のビット線対の一方に現れる電位と前記複数のビット線対の他方に現れる前記プリチャージ電位との間の電位差を前記電源電位より小さい内部電位又は前記接地電位に増幅し、
前記第3NチャンネルMOSFETと前記カラムデコーダに含まれる第4Nチャンネル型MOSFETとは、同じ工程により形成され、
前記ワード線は、メインワード線と、かかるメインワード線に対して共通に割り当てられてなる複数のサブワード線からなり、前記サブワード線に前記ダイナミック型メモリセルが接続され、
前記ワード線の選択回路は、前記メインワード線を選択するメインワードドライバと前記サブワード線を選択するサブワードドライバとで構成され、
前記メインワードドライバは、前記負電圧がソースに供給され、ゲートとドレインとが交差接続されてラッチ形態とされた第1及び第2Nチャンネル型MOSFETと、前記第1Nチャンネル型MOSFETのドレインと入力端子との間にソース・ドレイン経路が接続され、そのゲートに回路の接地電位が与えられた第1Pチャンネル型MOSFETと、前記電源電圧と前記第2Nチャンネル型MOSFETのドレインとの間にソース・ドレイン経路が接続され、そのゲートが前記入力端子に接続された第2Pチャンネル型MOSFETからなり、前記入力端子には電源電圧/接地電位からなるメインワード線の非選択/選択信号が供給され、前記第2Nチャンネル型MOSFETと第2Pチャンネル型MOSFETとのドレイン接続点から前記電源電圧/負電圧の出力信号を形成するレベル変換回路を用いてなり、
前記サブワードドライバは、前記メインワードドライバで形成された電源電圧/負電圧の出力信号とサブワード線選択信号とが入力されて、前記複数のサブワード線のうち選択されたサブワード線に対しては前記電源電位を供給し、前記複数のサブワード線のうち選択されないサブワード線に対しては前記接地電位より小さい負電位を供給することを特徴とする半導体集積回路装置。 - 請求項10において、
前記半導体集積回路装置は、降圧回路を更に具備し、
前記降圧回路は、前記電源電位から前記第3Nチャンネル型MOSFETのしきい値分だけ降圧した前記内部電圧を発生させることを特徴とする半導体集積回路装置。 - 複数のワード線と、
前記複数のワード線と交差する複数のビット線対と、
情報記憶用キャパシタと第3Nチャンネル型MOSFETとを有するダイナミック型の複数のメモリセルと、
電源電位を受けるための第1電源端子と、
接地電位を受けるための第2電源端子と、
前記複数のワード線のうち選択されたワード線に前記電源電位を供給し、前記複数のワード線のうち選択されないワード線に前記接地電位より小さい負電位を供給するためのワード線選択回路と、
前記複数のビット線対に接続されるセンスアンプとを具備し、
前記第3Nチャンネル型MOSFETは、前記複数のワード線のうち対応する一つに接続されるゲートと前記複数のビット線対のうち対応する一つと前記情報記憶用キャパシタの蓄積ノードとの間に接続されるソース・ドレイン経路とを有し、
前記センスアンプは、Pチャンネル型MOSFET対とNチャンネル型MOSFET対とを有するCMOSラッチ回路と、前記Pチャンネル型MOSFET対の共通ソースへ動作電圧を供給するための第1パワースイツチ回路と、前記Nチャンネル型MOSFET対の共通ソースへ動作電圧を供給するための第2パワースイッチ回路とを有し、前記複数のビット線対のそれぞれにおいて、前記複数のメモリセルに接続される前記複数のビット線対の一方に現れる電位と前記複数のビット線対の他方に現れる前記プリチャージ電位を前記電源電位より小さい内部電位又は前記接地電位に増幅し、
前記第3Nチャンネル型MOSFETのソース又はドレインが形成される第1P型ウェル領域と前記Nチャンネル型MOSFET対が形成される第2P型ウェル領域は、共通N型ウェル領域に形成され、
前記ワード線選択回路のPチャンネル型MOSFETのドレインは、前記共通N型ウェル領域に形成され、
前記負電位は、前記第1P型ウェル領域に供給され、
前記接地電位は、前記第2P型ウェル領域に供給され、
前記電源電位は、前記共通N型ウェル領域に供給され、
前記ワード線は、メインワード線と、かかるメインワード線に対して共通に割り当てられてなる複数のサブワード線からなり、前記サブワード線に前記ダイナミック型メモリセルが接続され、
前記ワード線の選択回路は、前記メインワード線を選択するメインワードドライバと前記サブワード線を選択するサブワードドライバとで構成され、
前記メインワードドライバは、前記負電圧がソースに供給され、ゲートとドレインとが交差接続されてラッチ形態とされた第1及び第2Nチャンネル型MOSFETと、前記第1Nチャンネル型MOSFETのドレインと入力端子との間にソース・ドレイン経路が接続され、そのゲートに回路の接地電位が与えられた第1Pチャンネル型MOSFETと、前記電源電圧と前記第2Nチャンネル型MOSFETのドレインとの間にソース・ドレイン経路が接続され、そのゲートが前記入力端子に接続された第2Pチャンネル型MOSFETからなり、前記入力端子には電源電圧/接地電位からなる前記メインワード線の非選択/選択信号が供給され、前記第2Nチャンネル型MOSFETと第2Pチャンネル型MOSFETとのドレイン接続点から前記電源電圧/負電圧の出力信号を形成するレベル変換回路を用いてなり、
前記サブワードドライバは、前記メインワードドライバで形成された電源電圧/負電圧の出力信号とサブワード線選択信号とが入力されて、前記複数のサブワード線のうち選択されたサブワード線に対しては前記電源電位を供給し、前記複数のサブワード線のうち選択されないサブワード線に対しては前記接地電位より小さい負電位を供給することを特徴とする半導体集積回路装置。 - マトリックス状に配置された複数のメモリセルアレイとX方向に互いに隣り合うメモリセルアレイの間に設けられた複数のセンスアンプとY方向に互いに隣り合うメモリセルアレイの間に配置された複数のサブワードドライバとを含むメモリブロックと、
前記Y方向に前記複数のメモリセルアレイ上に延在する複数のメインワード線と、
前記複数のメインワード線に対応して設けられた複数のメインワードドライバと、
電源電位を受けるための第1電源端子と、
接地電位を受けるための第2電源端子とを具備し、
前記複数のメモリセルアレイの夫々は、複数のサブワード線と、複数のビット線対と、前記複数のサブワード線と前記複数のビット線対の交点に設けられ情報記憶用キャパシタとNチャンネル型MOSFETとを含む複数のメモリセルとを有し、前記Nチャンネル型MOSFETは、前記複数のサブワード線のうち対応する一つに接続されるゲートと前記複数のビット線対のうち対応する一つと前記情報記憶用キャパシタの蓄積ノードとの間に接続されるソース・ドレイン経路とを有し、
前記複数のセンスアンプの夫々は、前記複数のビット線対の対応する一つに接続され、Pチャンネル型MOSFET対とNチャンネル型MOSFET対とを有するCMOSラッチ回路を有し、前記複数のビット線対のそれぞれにおいて、前記複数のメモリセルに接続される前記複数のビット線対の一方に現れる電位と前記複数のビット線対の他方に現れる前記プリチャージ電位を前記電源電位より小さい内部電位又は前記接地電位に増幅し、
前記複数のメインワードドライバの夫々は、前記負電圧がソースに供給され、ゲートとドレインとが交差接続されてラッチ形態とされた第1及び第2Nチャンネル型MOSFETと、前記第1Nチャンネル型MOSFETのドレインと入力端子との間にソース・ドレイン経路が接続され、そのゲートに回路の接地電位が与えられた第1Pチャンネル型MOSFETと、前記電源電圧と前記第2Nチャンネル型MOSFETのドレインとの間にソース・ドレイン経路が接続され、そのゲートが前記入力端子に接続された第2Pチャンネル型MOSFETからなり、前記入力端子には電源電圧/接地電位からなるメインワード線の非選択/選択信号が供給され、前記第2Nチャンネル型MOSFETと第2Pチャンネル型MOSFETとのドレイン接続点から前記電源電圧/負電圧の出力信号を形成するレベル変換回路を用いてなり、
前記複数のサブワードドライバの夫々は、前記メインワードドライバで形成された電源電圧/負電圧の出力信号とサブワード線選択信号とが入力されて、前記複数のサブワード線のうち選択されたサブワード線に前記電源電位を供給し、前記複数のサブワード線のうち選択されないサブワード線に前記接地電位より小さい負電位を供給することを特徴とする半導体集積回路装置。 - 請求項13において、
前記Nチャンネル型MOSFETのソース又はドレインが形成される第1P型ウェル領域と前記Nチャンネル型MOSFET対が形成される第2P型ウェル領域は、共通N型ウェル領域に形成され、
前記サブワードドライバのPチャンネル型MOSFFTのドレインは、前記共通N型ウェル領域に形成され、
前記負電位は、前記第1P型ウェル領域に供給され、
前記接地電位は、前記第2P型ウェル領域に供給され、
前記電源電位は、前記共通N型ウェル領域に供給されることを特徴とする半導体集積回路装置。
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