CN1181632A - 动态存储器 - Google Patents

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Abstract

在动态RAM中,动态存储单元设置于字线和一对位线的一根的交叉处,对应于电源电压的选择电平信号和对应于低于电路地电位的负电位的非选择电平提供给字线。由读出放大器读到成对位线的存储单元信号被放大,所述读出放大器在电路地电位和通过使电源电压降低等于地址选择MOSFET的阈值电压而形成的内部电压下工作。动态RAM具有接收电源电压和电路地电位的振荡器,及接收由振荡器产生的振荡脉冲的电路,用于产生负电位。

Description

动态存储器
本发明涉及一种动态RAM(随机存取存储器)和半导体集成电路，还涉及用于有效存取动态存储单元的存储器存取技术。
已知的动态RAM中，通过利用内建充电激励电路的电压发生器形成施加到衬底上的反馈偏压和用于选择字线的附加选择电压。
日本专利申请公开平2-5290、平5-89673、平6-215566、平6-215572和平5-12866中描述了利用外加电压用于选择字线的电压或降低不选择字线的非选电压的情况。
动态存储单元由地址选择MOSFET(金属氧化物半导体场效应晶体管)和信息存储电容构成。信息存储操作取决于此电容充电与否。为了延长信息在充电状态的保持时间，需要向衬底栅(沟道区)加负反馈偏压，地址选择MOSFET形成于该衬底上，以便提高它的有效阈值电压。在构成外围电路的MOSFET、读出放大器和主放大器中，在负反馈偏压加到衬底栅上时，阈值电压增加很多，导通状态下的导电性下降，降低了操作速度，所述外围电路用于选择上述动态存储单元的地址。为了解决此问题，提出了一种只给其上形成有动态存储单元的存储阵列区施加反馈偏压的方法。然而，这种构形需要将用于形成存储阵列区的阱区与形成上述外围电路的阱区隔开，制造工艺变得复杂。
在把高电平写到动态存储单元时，信息存储电容通过地址选择MOSFET充电，充电电平降低了相当于地址选择MOSFET的阈值电压的量，因而减少了信息电荷量。为防止充电电平降低，与上述地址选择MOSFET的栅相连的字线的选择电平为高电平设定了附加阈值电压的电压被传输到位线。这样，现有技术的动态RAM需要用于字线选择操作的附加电压，和用于形成上述反馈偏压的充电激励电路，由此导致了占用面积较大和电流耗散较大的问题。
我们发现，利用如上所述的升压器存在一个问题，即，使形成这种附加电压的元件具有很高的介电性，还有一个问题是，由于极差的效率增加了电流耗散，这是因为升压器形成了高于电源电压的电压，且升压器消耗的电流中仅有40％可用于附加电压。此外，升压器存在一个问题，即因以下原因增大了存储单元阵列的版图面积。例如，在约64Mbit的大存储容量动态RAM中，一个存储块中为主字线设置有多根子字线，每根子字线与存储单元相连，由此把存储块分成多个存储单元阵列。
为子字线提供的分开的存储单元阵列由上述的读出放大器和子字线驱动器隔开分布。在使用如上所述的附加电压时，由于子字驱动器输出附加电压，必须把子字驱动器作为偏置电压施加到其上形成有构成子字驱动器的P沟道MOSFET的N阱区。另一方面，如果附加电压施加到其上形成有构成读出放大器的P沟道MOSFET的N阱上，则施加反馈偏压，因此，其阈值电压增大，显著降低了工作速度。为了解决此问题，电源电压必须加到其上形成有读出放大器的P沟道MOSFET的N阱区上，附加电压必须加到其上形成有子字驱动器的P沟道MOSFET的N阱区上。然而，我们发现，这两个N阱区不能共同形成在一个隔开P阱区的深N阱区上，P阱区上形成有上述存储单元阵列，并且上述衬底反馈偏压加于其上，因此增大了存储块的版图面积。
因此，本发明的目的在于提供一种能实现高集成度、高工作速度和低功耗的动态RAM。另一目的是提供一种能实现高集成度、高工作速度和低功耗的动态RAM，同时简化制造工艺。通过各附图会更清楚本发明的上述和其它目的、特征和优点，各附图中类似的参考数字用于表示相同或类似的部分。
在实现本发明时，根据其一个方案，提供一种具有存储单元阵列的动态RAM，存储单元阵列中，动态存储单元排于字线和一对位线中的一个之间的交叉点上，其中对应于电源电压的选择电平和对应于低于电路地电位的负电位的非选电平提供给字线，由读出放大器读取到成对位线的存储单元信号被放大，所述读出放大器在电路地电位和通过使电源电压降低相当于地址选择MOSFET的阈值电压而形成的内电压下工作，负电压发生器接收电源电压和电路地电位，产生负电压，负电压发生器由振荡器和接收由振荡器形成的振荡脉冲的充电激励电路构成。
通过各附图会更清楚本发明的上述和其它目的、特征和优点，各附图中类似的参考数字用于表示相同或类似的部分。
图1是展示本发明的动态RAM的一般版图，作为本发明的一个实施例；
图2是展示动态RAM的主要部分的框图，用于说明图1的存储阵列的主字线和子字线间的关系；
图3是展示动态RAM的主要部分的框图，用于说明图1的主字线和读出放大器间的关系；
图4是展示本发明动态RAM的读出放大器区的主要部分的电路图，作为本发明的一个实施例；
图5是展示本发明动态RAM的外围电路部分的一般性框图，作为本发明的一个实施例；
图6是展示本发明动态RAM的存储单元阵列的主要部分的电路图，作为本发明的一个实施例；
图7是说明图6所示电路工作情况的一个实例的时序图；
图8A和8B是展示用于本发明动态RAM的字线选择器的电路图，作为本发明的一个实施例；
图9是展示用于本发明动态RAM的字线选择器的电路图，作为本发明的另一实施例；
图10是展示本发明动态RAM的电气系统的一般性框图，作为本发明的一个实施例；
图11是本发明的动态RAM中电气系统的特性图；
图12A和12B是展示器件结构的剖面图，用于说明本发明的动态RAM；
图13A、13B和13C是展示本发明动态RAM的主要部分的剖面图，用于说明作为一个实施例的制造方法；及
图14A、14B、14C、14D和14E是展示本发明动态RAM的主要部分的剖面图，用于说明另一实施例的制造方法。
下面将结合附图用实例详细说明本发明。现在参见图1，图1是展示本发明的动态RAM的一般性版图图，作为本发明的一个实施例。该图中，示出了构成动态RAM的电路块中与本发明有关的电路块。这些块由已知的半导体集成电路制造技术形成于例如单晶硅等半导体衬底上。
此实施例的动态RAM的存储容量约为64Mbit，但并非必须如此。存储阵列由四个存储块构成。沿半导体芯片的长度，设置有两个存储阵列，这些存储阵列之间，输入/输出接口电路由地址输入电路、数据输入/输出电路和键合焊盘以及电源发生器构成。
如上所述，四个存储块中，垂直排列的两个存储块为一组。这两个存储块之间设置有主字驱动器MWD。此主字驱动器MWD形成选择穿过一个存储块的主字线的选择信号。一个存储块与沿主字线构成4Kbit存储容量的动态存储单元、及在一对位线(也称作数据线)方向上构成4Kbit存储容量的动态存储单元相连，位线与主字线垂直正交(未示出)。由于设置了四个存储块，所以总存储容量为4×4K×4K＝64Mbit。
上述每个存储块沿主字线分成8个存储单元阵列。每个存储单元阵列皆具有子字驱动器SWD。子字驱动器SWD分成主字线的1/8长度，形成选择与主字线平行延伸的子字线的选择信号。在此实施例中，为了减少主字线数目，或减少主字线的布线密度，在成对的位线方向为一根主字线设置四根子字线，但并非必须如此。为了从沿主字线分成8份并在成对位线方向配成4对的各子字线中选择一根子字线，设置此后将作说明的子字选择线驱动器。此子字选择驱动器形成选择沿上述子字驱动器阵列延伸的四根子字选择线中一根的选择信号。
参见图1，SA表示与半导体芯片长度平行设置的读出放大器。靠近芯片中线设置的列DEC是指列译码器。在芯片中心上和下存储块之间设置的ACTRL是指阵列控制器，提供地址译码器和某些操作所必需的定时信号。
如上所述，一个存储块在成对位线方向的存储容量为4Kbit。然而连接4Kbit大的存储单元与一对位线增大了其寄生电容，因而无法用微小信息存储电容(minute information storage capacityor)通过电容比读取信号电平。因此，存储块在成对位线方向还分成16个存储单元阵列。即，该对位线被上述读出放大器SA分成16份。如以下将说明的那样，此读出放大器是共享读取式构成，但并非必须如此。在此结构中，除设置于存储阵列两侧的读出放大器外，该对位线设置在读出放大器的左侧和右侧，该读出放大器选择地与左右成对位线中一根连接。
图2是展示动态RAM的主要部分的框图，用于说明上述存储阵列的主字线和子字线间的关系。该图中，典型地示出了两根主字线MWL0和MWL1。主字线MWL0由主字驱动器MWD0选择。主字线MWL1也由同一主字驱动器选择。
上述一个主字线MWL0具有沿主字线的8组子字线。图2中，典型地示出了两组子字线。关于子字线SWL，偶数子字线0-6和奇数子字线1-7总共8根子字线交替地设置于存储单元阵列中。除与主字驱动器邻近的偶数子字线0-6和设置于主字线的远端一侧(字驱动器的相对侧)的奇数子字线1-7外，设置于存储阵列之间的子字驱动器SWD形成用于选择存储块中子字驱动器两侧的子字线的选择信号。
如上所述，每个存储块沿主字线一分为8。对应于两个存储块的子字线基本由子字驱动器SWD同时选择。因而，每个存储块实际上一分为4。在上述构成中，子字线分为偶数子字线0-6和奇数子字线1-7，子字驱动器SWD设置于存储块的每侧，按此存储单元的设置密集排列的子字线SWL的实际间距可以在子字驱动器中减小两倍，这样，可以有效地布设子字驱动器SWD和子字线SWL0。
上述子字驱动器SWD一般给四根子字线0-6(1-7)提供选择信号。SWD还通过反相器提供反相信号。为了从上述四根子字线中选择一根子字线，设置子字选择线FX。子字选择线FX由FX0-FX7这8根线构成。偶数子字选择线FX0-FX6提供给上述偶数子字驱动器0-6，奇数子字选择线FX1-FX7提供给上述奇数子字驱动器1-7。在阵列的外围上，子字选择线FX0-FX7形成于金属布线层M2即第二层上，但并非必须如此。在子字选择线与由金属布线层M2即第二层构成的主字线MWL0-MWLn相交的那部分上，子字选择线由金属布线层M3即第三层构成。
图3是动态RAM的主要部分的框图，用于说明上述主字线和上述读出放大器间的关系。该图中，典型地示出了一根主字线MWL。此主字线MWL由主字驱动器MWD选择。邻近此主字驱动器，设置有对应于上述偶数子字线的子字线驱器SWD。
尽管图中未示出，但提供有成对位线，它们与平行于主字线MWL排列的子字线垂直相交。在此实施例中，成对位线分为偶数线和奇数线，但并非必须如此，读出放大器SA设置于存储阵列的左侧和右侧。如上所述，这些读出放大器共享读出。设置在端部的读出放大器不具有成对位线，实际上由一根位线构成，但通过此后将说明的共享开关MOSFET与成对位线相连。
在上述构成中，读出放大器SA以分设于存储块两侧的方式设置，成对位线分为偶数和奇数，结果减小了读出放大器的间距。换句话说，在密集设置成对位线时，便可以分配用于形成读出放大器SA的元件区。公用数据线CDL沿上述读出放大器阵列设置。此公用数据线CDL通过列开关与成对位线连接。该列开关由开关MOSFET构成。该开关MOSFET的栅与列选择线YS连接，用于传输列译码器选择信号。
图4是展示本发明动态RAM的读出放大器的主要部分的电路图，作为本发明的一个实施例。在该图中，例示出了设置于存储单元阵列MMAT0、MMAT1和与之相关的电路之间的读出放大器SA1。存储单元阵列(存储矩阵(memory mat))MMAT1作为未知框示出。设置于一端的读出放大器SA0也作为未知框示出。
典型地示出了对应于设置于存储矩阵(memory mat)MMAT0上的子字线SWL的四个动态存储单元。每个动态存储单元由地址选择MOSFET Qm和信息存储电容Cs构成。地址选择MOSFETQm的栅与子字线SWL连接，漏与位线连接，源与信息存储电容Cs连接。信息存储电容Cs的另一电极做成公用端，板极电压加于其上。
成对位线彼此平行地设置，为了平衡位线电容，位线按需要彼此适当地跨接。成对位线通过共享开关MOSFET Q1和MOSFET Q2与读出放大器的单元电路的输入/输出节点连接。读出放大器SA1的单元电路由在源和漏交叉连接的锁存状态下设置的N沟道MOSFET Q5和Q6，及在栅和漏交叉连接的锁存状态下设置的P沟道MOSFET Q7和Q8构成。N沟道MOSFET Q5和Q6的源与公用源线CSN连接。P沟道MOSFET Q7和Q8的源与公用源线CSP连接。公用源线CSN具有N沟道功率开关MOSFET，公用源线CSP具有P沟道功率开关MOSFET。这些功率开关MOSFET靠读出放大器的启动信号导通，并提供读出放大器工作所必需的电压。
读出放大器的单元电路的输入/输出节点具有一个预充电电路，此电路由用于短路成对位线的MOSFET Q11和用于给成对位线提供半预充电电压HVC的开关MOSFET Q9和Q10构成。预充电信号PC一般提供给这些MOSFETQ9-Q11的栅。
MOSFET Q12和Q13构成由列选择信号YS控制的列开关。在此实施例中，四对位线由一个列选择信号YS选择。即，由未知框表示的读出放大器SA0还具有类似的列开关。这样，存储矩阵MMAT0的两侧上的两读出放大器SA0和SA1对应于偶数位线和奇数位线。因而。上述列选择信号YS可以选择共四对位线，即，示于读出放大器SA1侧的两对位线和读出放大器SA0侧的未示出的两对位线。这两对位线通过上述列开关与两对公用输入/输出线I/O相连。
读出放大器SA1通过共享开关MOSFET Q3和Q4与存储矩阵MMAT1中的成对位线中的奇数线连接。存储矩阵MMAT1的偶数位线通过对应于上述共享开关Q1和Q2的共享开关MOSFET与存储矩阵MMAT1右侧上未示出的读出放大器SA2连接。利用此重复结构，通过将存储阵列分组而得的设置于存储矩阵(即上述存储单元阵列)之间的读出放大器顺序相连。例如，在选择存储矩阵MMAT0的子字线SWL时，读出放大器SA0右侧上的共享开关MOSFET和读出放大器SA1的左侧上的共享开关MOSFET皆导通。然而，在设置于存储阵列端部的读出放大器SA0中，只提供有上述右侧共享开关MOSFET。信号SHL表示左侧共享选择信号，信号SHR表示右侧共享选择信号。
图5是展示本发明动态RAM的外围部分的一般性框图，作为本发明的一个实施例。定时控制器TG接收行地址选通信号/RAS、列地址选通信号/CAS、写启动信号/WE、和输出启动信号/OE，并确定工作模式，根据所确定的工作模式形成内部电路工作所必需的各种定时信号。上述信号之前的斜线在这里及附图中皆表示这些信号为低电平有效信号。示于图5的外围电路在通过外部端子提供的电源电压VCC和地电位VSS下工作。
信号R1和R3是行系统内部定时信号，用于行系统选择操作。定时信号ΦXL用于俘获行系统地址，以保持俘获地址，并提供给行地址缓冲器RAB。即，行地址缓冲器RAB俘获利用上述定时信号ΦXL从地址端A0-Ai输入的地址，以把俘获的地址保持于锁存电路中。
定时信号ΦYL用于俘获列系统地址，以保持该地址，并提供给列地址缓冲器CAB。即，列地址缓冲器CAB俘获利用上述定时信号ΦYL从地址端输入的列地址信号，以把俘获的列地址信号保持于锁存电路中。
在刷新模式中产生信号ΦREF，并提供给设置于行地址缓冲器的输入区的多路转接器MXX，以控制MXX，以便转换由刷新地址计数器RFC在刷新模式中形成的用于刷新的地址信号。此刷新地址计数器RFC通过记录由定时控制器TG形成的用于刷新的增量脉冲ΦRC而产生刷新地址信号。在这个实施例中，提供有自动刷新模式和自刷新模式。
定时信号ΦX是字线选择定时信号，提供给译码器XIB，该译码器根据通过把最低两位的地址信号译码获得的信号形成四个字线选择定时信号XiB。定时信号ΦY是列选择定时信号，提供给列系统预译码器YPD，该预译码器输出列选择信号AYix，AYjx和AYkx。根据该列选择信号选择列选择线YS。
定时信号ΦX是指示写操作的控制信号。定时信号ΦR是指示读取操作的控制信号。定时信号ΦW和ΦR提供给输入/输出电路I/O，以在写操作中启动包括在输入/输出电路中的输入缓冲器，使输出缓冲器处于输出高阻抗状态。在读取操作中，这些信号启动输出缓冲器，使输入缓冲器处于输出高阻抗状态。
定时信号ΦMS是指示存储阵列选择操作的信号，但并非必须如此。该信号提供给行地址缓冲器RAB，与此同步地输出选择信号MSi。定时信号ΦSA是指示读出放大器工作的信号。根据该信号，如以下所述，形成读出放大器的启动脉冲SAE。
在该实施例中，典型地示出了行系统冗余电路X-RED。更具体地，该冗余电路X-RED包括存储失效地址的存储电路和地址比较器。所存储的失效地址与从行地址缓冲器RAB输出的内部地址信号BXi比较。如果发现失配，则信号XE置于高电平，信号XEB置于低电平，确认正常电路的工作。如果发现输入的内部地址信号BXi与失效地址匹配，则信号XE置于低电平，禁止选择正常电路中失效主字线的操作，信号XEB置于高电平，输出选择一个备用主字线的选择信号XRiB。
图6是本发明的动态RAM中的存储单元阵列的主要部分的电路图，作为本发明中的一个实施例。该图典型地示出了一条字线、一对位线BL和/BL、读出放大器和与之有关的预充电电路、及读取系统电路和写系统电路。
如上所述，动态存储单元由地址选择MOSFET Qm和信息存储电容Cs构成。地址选择MOSFET Qm的栅接字线WL。MOSFET Qm的一个源和一个漏接位线BL其它的源和其它的漏接信息存储电容Cs的存储节点。信息存储电容Cs的另一电极公用，板极电压VPL加到此电极上。如果使用由主字线和子字线构成的上述分组字线，则上述字线对应于子字线，但并非必须如此。在此实施例中，为了避免预备升压器，字线选择电平为高电平，如电源电压VCC。改善存储单元的信息保持特性，字线非选择电平为负电平，如衬底反馈偏压。
位线BL和/BL平行地排列，并适当地跨接，用于平衡所需的位线电容。成对的位线BL和/BL通过开关MOSFET Q1和Q2接读出放大器的输入/输出节点BL-SA和/BL-SA。构成读出放大器SA的单元电路由CMOS(互补金属氧化物半导体)锁存电路构成，该电路由栅和漏交叉连接的N沟道MOSFET Q5和Q6及P沟道MOSFET Q7和Q8构成。N沟道MOSFET Q5和Q6的源接公用源线CSN。MOSFET Q7和Q8的源接公用源线CSP。这些公用源线(CSP、CSN)一般接于类似于上述另一类似CMOS锁存电路中的那些P沟道MOSFET和N沟道MOSFET的源上，
公用源线CSP具有P沟道功率开关MOSFET Q22。接收读出放大器启动信号SAE的反相器IV1的输出信号提供给Q22的栅。Q22与高电平的定时信号SAE同步导通，由此降低电源电压VCC，以把所得内部电压Vary加到公用源线CSP上。对应于N沟道MOSFET Q5和Q6的公用源线CSN也具有N沟道功率MOSFET Q21。定时信号SAE提供给Q21的栅。Q21与高电平的定时信号SAE同步导通。由此，把电路地电位VSS加到公用源线CSN。
内部下降电压VaTy用作读出放大器的工作电压，其理由如下。如上所述，由于字线选择电平为电源电压VCC，如果读出放大器的工作电压设定为电源电压VCC，如电源电压VCC的高电平放大信号将加到位线，则将利用上述共享开关MOSFET或地址选择MOSFET的阈值电压写到存储单元信息存储电容Cs的电压仅为VCC-Vth(Vth代表这些MOSFET的阈值电压)。因此，利用内部下降电压Vary可以使对应于将存储在电容Cs中的信号电平的成对位线BL和/BL的电位变化较小，因此减小其中的电流耗散。
在该实施例中，为了加快读出放大器工作速度，在公用源线MOSFET Q22上加MOSFETQ22’，但并非必须如此。该MOSFETQ22’提供电源电压VCC作为读出放大器工作电压。更具体地，在定时信号SAE从低电平变到高电平时，MOSFET Q22’的栅上加有定时信号/SAE’，该定时信号暂时变低，以便暂时在内部下降电压Vary上加高工作电压，作为读出放大器的工作电压。即进行所谓的过驱动(over drive)。
读出放大器SA的输入/输出节点BL-SA和/BL-SA具有由短路MOSFEIQ11和开关MOSFETQ9-Q11构成的预充电电路，用于给成对位线提供半预充电电压Vsto(Vary/2)。这些MOSFET Q9-Q11的栅一般加预充电信号SC。读出放大器SA的公用源线CSP和CSN具有由用于短路公用源线CSP和CSN的MOSFET Q20和用于提供半预充电电压Vsto的开关MOSFET Q18和Q19构成的预充电电路。这些MOSFET的栅上一般加预充电信号CSPC。
读出放大器SA的输入/输出节点BL-SA和/BL-SA通过N沟道列开关MOSFET Q12和Q13接输入/输出线IO。列开关MOSFET Q12和Q13的栅上加列选择信号YS。输入/输出线IO也具有由MOSFET Q23-Q25构成的预充电电路。在预充电信号IOPC变为高电平时，MOSFET Q23-Q25导通，用于半预充电操作。此输入/输出线IO接主放大器(主Amp)的输入端。另外，此输入/输出线IO还接写缓冲器的输出端，此写缓冲器由用于形成低电平(VSS)的写信号的N沟道MOSFET Q26和Q27及用于形成高电平的写信号(Vary)的P沟道MOSFET Q28和Q29构成。
此写缓冲器的MOSFET Q26至Q29被由写启动信号WEB0和WEB1形成的反相信号及反相器IV2和IV3控制。在写启动信号WEB0为高电平且写启动信号WEB1为低电平时，MOSFET Q26和Q29导通，形成高电平/低电平写启动信号。在写启动信号WEB0为低电平且写启动信号WEB1为高电平时，MOSFET Q27和Q28导通，形成低电平/高电平写信号。在非写操作过程中，这些MOSFET Q26-Q29截止，进入输出高阻抗状态。
该实施例的读出放大器SA称作共享读出放大器，其中为输入/输出节点BL-SA和/BL-SA提供有两对位线。更具体地，此SA通过输入/输出节点BL-SA和/BL-SA的共享选择MOSFET Q1和Q2接左侧位线BL和/BL，通过共享选择MOSFET Q3和Q4接未示出的右侧位线。在该实施例中，选择信号SHL和SHR加到共享选择MOSFET Q1和Q2、Q3和Q4的栅上。这些选择信号SHL和SHR的选择电平变高，如象字线选择电平那样的电源电压VCC。因此，共享选择MOSFETQ1-Q4具有与动态存储单元的地址选择MOSFETQm的阈值电压一样的阈值电压。
在选择左侧存储块时，MOSFETQ1和Q2利用信号SHL保持导通，信号SHR变为低电平，断开右侧存储块的位线。在选择右侧存储块时，MOSFET Q3和Q4利用信号SHR保持导通，信号SHL变为低电平，断开左侧存储块的位线。在存储器存取结束的预充电周期中，信号SHL和SHR皆变为高电平，将两条位线预充电。对于高电平的信号SHL和SHR，可以不使用常规动态RAM的附加高电平，而用如字线WL那样的高电平电源电压VCC，所以不需要升压器。
图7是图6所示具体电路的工作情况的实例的时序图。与未示出的行地址选通信号/RAS同步，俘获一个地址信号。在进行行系统选择操作时，未选侧的共享选择信号SHR从如电源电压VCC那样的高电平变为如电路地电位那样的低电平。然后，字线WL从如负电压Vbb那样的低电平升高到如电源电压VCC那样的高电平。在字线升高时，位线BL和/BL中的一个变为对应于存储在选择的存储单元中的信息电荷的微小电压(minutevoltage)。
在未示出的定时信号SAE变为高电平时，N沟道MOSFET Q21导通，公用源线CSN变为低电平，如电路地电位。在定时信号SAE变为高电平时，反相器IV1的输出信号变为低电平，以导通P沟道MOSFET Q22，公用源线CSP变为内部下降电压Vary。此时，如果提供如图6所示的实施例6的过驱动MOSFET Q22’，则如同虚线所示，定时信号/SAE’与定时信号SAE到高电平的变化同步，暂时变为低电平，暂时导通MOSFET Q22。
因此，可以加速读出放大器的公用源线CSP的升高，相应地加速读出放大器输出到高电平的升高速度，由此加速此放大操作的速度。在定时信号/SAE’返回到高电平时，MOSFET Q22’截止，读出放大器利用内部电压Vary和电路地电位VSS进行放大操作。因此，读出放大器的输入/输出节点BL-SA和/BL-SA之间的压差变大，向内部下降电压Vary和电路地电位变化。这使得成对位线BL和/BL通过共享开关MOSFET Q1和Q2变为如内部电压Vary那样的高电平和如电路地电位VSS那样的低电平。
在列选择信号YS变为高电平时，输入/输出节点BL-SA和/BL-SA接输入/输出线IO，低电平的输入/输出节点BL-SA和/BL-SA暂时升高。对应于读出放大器的放大信号的电平差在输入/输出线IOT和IOB显现出来。关于输入/输出线IOT和IOB的读信号，如VCC那样的高电平读信号和如VSS那样的低电平读信号输出到数据公用总线CB，以便传输到未示出的输出电路。
尽管未示出，在写操作过程中，在定时信号SAE变为高电平时，读出放大器SA就象上述读操作一样开始放大。在列选择信号YS变为高电平时，输入/输出节点BL-SA和/BL-SA接输入/输出线IO，传输对应于Vary和VSS的写信号。在传输把存储于存储单元中的信息反相的写信号传输时，输入/输出节点BL-SA和/BL-SA的电平反相。读出放大器放大此反相的电平，形成将在位线上传输到选择的存储单元的电源电压Vary和VSS。
如果字线和共享开关MOSFET的选择电平设定为电源电压VCC，则不需要提供升压发生器。因此，不需要形成升压发生器中所用的高介电性MOSFET的工艺，还可以减小其它情况下升压发生器消耗的电流，因此节约了电力。而且，通过将字线的非选电平设定为负电压，如衬底反馈偏压，地址选择MOSFET的栅施加与源电位相反的偏压，由此减小了可引起信息存储电容中的变化丢失的漏电流。
如果字线的非选电平设定为负电压，例如以上所述的衬底反馈偏压，则不必增大地址选择MOSFET的阈值电压。即，可以不变化地使用在形成构成如读出放大器和地址译码器等外围电路的N沟道MOSFET的同一制造工艺期间形成的具有低阈值电压的MOSFET。使用这种低阈值电压(约0.6V)的MOSFET可以升高将提供给成对位线BL和/BL的高电平或将高电平设定为通过相对于电源电压VCC由上述阈值电压降低读出放大器工作电压Vary获得的较高电压。这可以增加信息电荷量。
图8A和8B是用于本发明动态RAM的字线选择器的电路图，作为本发明的一个实施例。在图8A中，典型地示出了译码器、主字驱动器和子字驱动器。图8B中，展示了用于其中的电平转换器。图8A和8B中的电路符号部分与前面附图相同，但应该理解，这些相同的电路符号各用于执行各自的电路功能。
图8A中，P沟道MOSFETQ1是预充电MOSFET，用于利用接收预充电信号PC的反相器N1的输出信号，将输出节点预充电到电压VCC。输出节点设置有构成放电通道即构成逻辑块的N沟道串联MOSFET Q3和Q4。该MOSFET Q4的源连接接收放电信号DC的反相器N4的输出端。即，在预充电期间，信号DC变为低电平，使反相器N4的输出信号变高电平，因此，信号PC为高电平的预充电期间，MOSFET Q1导通，这样，在输出节点预充电时，在串联的MOSFET Q3和Q4导通时未形成电流通道，从而从其两侧给串联通道预充电。
上述译码区按树形构成。即，反相器N4的输出端分支出如MOSFET Q4和Q6，MOSFET Q4的漏侧分支出如MOSFE TQ3和Q5，MOSFET Q3的漏接上述输出节点。给MOSFET Q3和Q5的栅提供预译码器PDEC2形成的预译码信号。在该图中，提供了两个MOSFET Q3和Q5，如果例如通过把2位地址信号译码形成四个预译码信号，则根据这四个预译码信号产生四个支路。
同样，也给MOSFET Q4和Q6的栅提供预译码器PDEC 1形成的预译码信号。此图中，提供两个MOSFET Q3和Q5。如果例如通过把2位地址信号译码形成四个预译码信号，则根据这四个预译码信号提供四个MOSFET。
在上述译码区，预译码器PDEC1和PDEC2的预译码信号中的一个设定为选择电平，只有构成上述树结构中的一个通道的MOSFET导通，由此形成放电通道。然后，在放电信号DC变为高电平时，电流沿如一个上所述选择的放电通道流动，从而把输出节点从高电平设定为低电平。
在此图中，反相器N2、N3和N4为在电源电压VCC和负电压Vbb下工作的CMOS反相器，但并非必须如此。给这些反相器N2至N4的输入提供信号幅度为如VCC-Vbb的预译码信号和放电信号。具有这种信号幅度的信号由图8B中示出的电平转换器形成。
如图8B所示，在电平转换器为输入端IN形成同相位的输出信号OUT时，输入信号IN由反相器N8反相。此反相器N8工作在类似于普通CMOS电路的电源电压VCC和VSS下。因此，CMOS反相电路N8的输出信号为CMOS电平信号；即高电平为电源电压VCC，低电平为电路地电位MSS。
为了将上述CMOS电平信号转换成由如VCC和Vbb那样的正电压和负电压构成的信号幅度，其源接上述负电压Vbb的一对N沟道MOSFET Q12和Q13彼此以处于锁存状态的栅和漏交叉连接。MOSFET Q12的漏和信号输入端之间，设置其栅接地电位VSS的P沟道MOSFET Q10。MOSFET Q13的漏和电源电压VCC之间，设置其栅提供上述信号输入端的P沟道MOSFET Q11。即，上述CMOS反相器N8的输出信号加到此信号输入端。
在上述结构中，在信号输入变为高电平时，MOSFET Q11截止，MOSFETQ10导通。在MOSFET Q10导通时，MOSFET Q13的栅上加上述信号输入的高电平。从而导通MOSFET Q13，设定输出端OUT为低电平，如负电压Vbb。此低电平使MOSFET Q12截止。在信号输入为低电平时，MOSFET Q11导通，MOSFET Q10截止。在MOSFET Q11导通时，输出端OUT变为高电平，这样MOSFET Q12导通。在MOSFET Q12导通时，MOSFET Q13截止，这样高电平的输出端OUT变为如电源电压VCC那样高。
由于信号幅度为如VCC和Vbb的输入信号提供给译码区，所以译码器区的工作电压为例如电源电压VCC和Vbb的电压。即，为了保持非选择输出节点处于高电平，输出节点设置有P沟道MOSFET Q2，接收输出节点的输出信号的反相器N5的输出信号加到此P沟道MOSFET Q2上。此MOSFET Q2由只补偿输出节点的漏电流的小电流供应能力的MOSFET构成。MOSFET Q2构成锁存电路，在输出节点变为高电平时，反相器N5的输出信号变为低电平，由此使MOSFET Q2导通。由于MOSFET Q2的电流供应能力小，所以在MOSFET Q3和Q4导通时，输出节点可以放电，由此形成低电平选择信号。
主字线选择信号通过反相器N5和N6形成。反相器N5和N6在电源电压VCC和负电压Vbb下工作，形成具有相应信号幅度的输出信号。反相器N5和N6构成字驱动器。即，为了使主字线高速工作，反相器N6由较大尺寸的CMOS反相电路构成。由于此CMOS反相电路的输入能力较大，所以可以设置反相器N5用于高速驱动CMOS反相电路。
子字线区形成选择一个子字线SWL的选择信号，同时形成主字线的子字线选择信号FX。即，在一个存储单元阵列(或存储矩阵)中，有四根偶数和奇数子字线分配给主字线，以便由上述信号FX选择四根子字线中的一根。即，主字线提供给由P沟道MOSFET Q7和Q8构成的CMOS反相器的输入端。子字线SWL接此CMOS反相器的输出。在此CMOS反相器的输出和负电压Vbb之间设置N沟道MOSFET Q9。关于此CMOS反相器的工作电压，使用高电平的上述信号FX。为了固定子字线SWL与主字线处于选择状态，使信号FX进入非选择状态到低电平，设置反相器N7，其输出信号提供给上述MOSFET Q9的栅。
例如，在主字线为低电平或处于选择电平时，上述P沟道MOSFET Q7导通，N沟道MOSFET Q8截止。此时，通过导通的P沟道MOSFET Q7把高电平的信号FX传输到子字线SWL，使之处于选择状态。如果信号FX为低电平，反相器N7的输出信号变为高电平，使N沟道MOSFET Q9导通，这样子字线便固定在低电平(Vbb)或选择电平。在主字线为高电平或非选电平时，P沟道MOSFET Q7截止，  N沟道MOSFET Q8导通。因此，不管信号FX为高电平还是低电平，子字线SWL皆固定于低电平或非选电平。
图9是用于本发明的动态RAM的字线选择器的电路图，作为本发明的另一实施例。在该图中，例如示出了译码区、主驱动器、及子字驱动器。在此实施例中，字线选择电路由工作于电源电压VCC和电路地电位VSS的普通CMOS电路构成，包括预译码器PDEC1和PDEC2，及译码区。用于形成主字线MWL的选择和非选择信号的反相器N6为具有上述电平转换能力的字驱动器。即，可以不作任何改变地使用图8B所示的电平转换器作字线驱动器N6。
在此结构中，只有主字线MWL和子字驱动器在VCC-Vbb下工作，由此减小了负电压发生器的负载。而且，形成预充电信号PC和放电信号DC的预译码器和电路不需要上述电平转换器，所以可以简化电路结构。此电平转换器可以只设置于子字驱动器中，然而，子驱动器的数量远大于主驱动器，所以，做为一个整体，附加此电平转换器会增加电路元件数。电平转换器最好只设置于主字驱动器上，用于节约电路元件数。
图10是展示本发明的动态RAM的电源系统的一般性框图，作为本发明的一个实施例。由外端提供的电源电压VCC和电路地电位VSS构成的电源电压提供给列系统选择器、字线选择器、主放大器和I/O系统，及DRAM控制系统。电源电压还提供给三种类型的内部电压发生器。负电压发生器Vbb-G是接收上述电源电压VCC和电路地电位VSS的已知衬底反馈偏压发生器，此发生器包括如环形振荡器等振荡器和充电激励电路，用于利用由此振荡器形成的振荡脉冲形成负电压。为了稳定此负电压，防止浪费的电流消耗，提供一个控制器，用于监视衬底电压，并间歇式进行充电激励操作，但并非必须如此。
内部电压发生器Vary-G是降压电路，用于形成由利用MOSFET的阈值电压对电源电压VCC进行电平移位所得的电压，基本上由N沟道MOSFET的源跟随器构成。电压发生器Vsto-G形成位线预充电电压Vsto和板极电压VPL。此电压发生器还形成利用MOSFET的阈值电压对电源电压VCC进行电平移位获得的电压，并把所得电压分成两部分。由于预充电电压Vsto和板极电压VPL相等，因此，可以使它们公用；但为了防止这些电压彼此影响，从各自的驱动器输出这些电压。
由负电压发生器Vbb-G形成的负电压Vbb不仅提供给上述字线选择器，还提供给其上形成存储阵列的P阱区，作为衬底反馈偏压。预充电电路PCC使用预充电电压Vsto，板极电压VPL传输到存储单元的电容。给出内部电压Vary作为读出放大器SA和写缓冲器WB的工作电压。
图11是说明本发明动态RAM的电源系统的特性的示图。水平轴表示外加电源电压，垂直轴表示内部工作电压。在外加电源电压VCC约为2V-4V的范围内时，内部电压发生器形成稳定的预定电压Vbb、Vsto和Vary。此实施例中假设工作在约3V的电源电压下。因此，通过将内部电压Vary设定为约2.2V，电源电压VCC的电压差Vgs变得大于MOSFET的阈值电压，由此能将根据内部电压Vary将位线的高电平写到存储单元的信息电容中，而且不用使字线升压。此外，负电压设定为约-0.8V，从而相应地将字线非选电平设定为-0.8V。如果选择动态存储单元的地址选择MOSFET的阈值电压设定为与外围电路MOSFET相同的低阈值电压，则可以得到所需的数据保持特性。在电源电压VCC变为超过4V时，内部电压相应升高。这样做可以有效地进行如老化等加速试验。
在图11中，(A)-(C)展示的是存储单元电位的实例。(A)表示的是高电平(“1”)写状态，此状态下，与字线相连的栅电压设为3.3V，把位线的高电平2.2V写到电容。(B)表示低电平(“0”)写状态，此状态下，与字线相连的栅电压设定为3.3V，把位线的低电平OV写到电容。(C)表示数据保持状态，此状态下，与字线相连的栅电压下为非选电平-0.8V，在此电压下位线设定为写/读状态下的高/低电平0V和2.2V和备用状态下的半预充电电压1.1V。由于电容的信息保持电压为0V或2.2V，地址选择MOSFET的栅设为上述负电压，所以如果位线或信息保持电压为0V，则施加如-0.8V的反向偏压，由此防止损失信息电荷的漏电流的流动。
图12A和12B是说明本发明的动态RAM的器件结构的剖面图。图12A展示了利用P-SUB的双阱结构的实例。图12B展示了利用P-SUB的三阱结构的实例。在图12A的P-SUB双阱结构中，半导体衬底是P型P-SUB。构成存储阵列和它的外围电路的N沟道MOSFET没直接形成于P型衬底上，而是形成于在P型衬底上形成的P阱区BP上。P沟道MOSFET形成于在P型衬底上形成的N阱区BN上。为了防止外围电路中产生的少数载流子到达其上形成有存储阵列的半导体区和存储单元的存储节点，损失信息电荷，提供一种吸收这些载流子的保护环。
在图12A的实施例中，衬底反馈偏压VBB(＝Vbb)提供给衬底P-SUB。即，在阱区有简化制造工艺的BN和BP双重结构时，负电压VBB作为反馈偏压提供给衬底P-SUB，这样读出放大器和外围电路的N沟道MOSFET的阈值电压升高，由此延迟了工作速度。
在图12B的实施例中，电路地电位VSS提供给衬底P-SUB。为了与衬底P-SUB隔离，其上形成有存储阵列、读出放大器、子字线译码器等等的衬底外围部分提供有深N阱区NWEL。电源电压VCC作为电隔离衬底P-SUB的偏压加到N阱区NWEL。提供此深N阱区NWEL，与P阱区BP和N阱区BN一起形成了三阱结构。
构成负电压VBB的衬底反馈偏压施加到其上形成存储阵列且自身形成于深N阱区NWEL中的P阱区BP。这样升高了地址选择MOSFET的阈值电压。另一方面，电路地电位MSS施加到其上形成有构成如读出放大器等外围电路的N沟道MOSFET的P阱区BP(未示出)。这在外围电路中提供了低阈值电压，由此提高了工作速度。同样，电源电压VCC作为偏压施加到其上形成有P沟道MOSFET的N阱区BN上。其上形成有构成如地址译码器、地址缓冲器和控制器等外围电路的N沟道MOSFET和P沟道MOSFET的阱区皆形成于在衬底P-SUB上形成的N阱区BN和P阱区BP上。
在上述三阱结构应用于图1的实施例中时，深N阱区NWEL一般可形成在上述四个存储块中。即，如果存储单元接于其上的字线的选择电平不用附加电压而用电源电压VCC，类似于深N阱区NWEL，电源电压VCC加到其上形成有构成字驱动器的P沟道MOSFET的N阱区BN。因此，深N阱区NWEL未由上述读出放大器系列隔离。此结构利用读出放大器系列避免了对提供形成深N阱区的空间需要，由此减小了存储块占据的面积。如果字线选择电平为比电源电压VCC高的附加电压，则其上形成有构成字驱动器的P沟道MOSFET的N阱区必须设定为附加电压电平，这样此N阱必须设于上述深N阱之外。因此，此N阱必须按分开的方式形成于一个存储块中。
图13A、13B和13C是本发明的动态RAM的主要部分的剖面图，用于说明动态RAM的制造工艺，作为本发明的一个实施例。在这些图中，例示性地示出了存储阵列区的N沟道MOSFET和外围电路区的N沟道MOSFET。图13A中，在除器件形成区之外的区域上形成场绝缘膜。利用场绝缘膜作掩模，进行设定沟道区杂质浓度的离子注入。在此实施例的半导体集成电路中，存储阵列区和外围电路区在同一工艺中进行离子注入。离子注入的结果是这些N沟道MOSFET具有约0.6V的低阈值电压。
在图13B中，形成了作为第一层的多晶硅层FG、FG帽盖层、侧壁。在图13C中，进行离子注入(NM注入)，形成使动态RAM具有高介电性的低浓度n源和漏。在此实施例中，构成另一电路块的N沟道MOSFET形成于其上形成有存储阵列区、外围电路区和动态RAM的同一半导体集成电路上，一般情况下该MOSFET也可以在上述的同一工艺过程中形成，所以简化了制造工艺。
图14A、14B、14C、14D和14E是本发明动态RAM的主要部分的剖面图，用于说明动态RAM的制造工艺，作为本发明的一个实施例。在这些图中，例示性地示出了存储阵列区的N沟道MOSFET和外围电路区的N沟道MOSFET。除某些部分外，图14A至图14C的工艺过程与上述工艺过程相同。即，图14A中，场绝缘膜形成于除器件形成区之外的区域。利用场绝缘膜作掩模，进行设定沟道区杂质浓度的离子注入。在此实施例的半导体集成电路中。存储阵列区和外围电路区在同一工艺中进行离子注入工艺。离子注入的结果是形成了具有约0.6V的低阈值电压的N沟道MOSFET。
在图14B中，形成了作为第一层的多晶硅层FG、和FG帽盖层。在图14C中，进行离子注入(NM注入)，形成使动态RAM具有高介电性的低浓度n-源和漏。在图14D中，在栅极上形成侧壁。在图14E中，利用这些侧壁作掩模，进行用于形成高浓度n+源和漏的离子注入(NH注入)，从而在上述栅侧面上形成源区和漏区。在此实施例中，构成另一电路块的N沟道MOSFET形成于其上有形成有存储阵列区、外围电路区和动态RAM的同一半导体集成电路上，一般情况下该MOSFET也可以在上述同一工艺过程中形成，所以简化了制造工艺。
以下是从上述实施例获得的优点。
(1)在具有动态存储单元排列于字线和一根位线的交叉处的存储单元阵列的动态RAM中，对应于电源电压的选择电平和对应于比电路地电位低的负电位的非选择电平提供给字线，由读出放大器读到成对位线的存储单元的信号被放大，所述读出放大器在电路地电位和通过把电源电压降低等于地址选择MOSFET的阈值电压的量而形成的内部电压下工作，负电压由接收电源电压和电路地电位的负电压发生器产生，负电压发生器由振荡器和用于接收由振荡器产生的振荡脉冲的充电激励电路构成，这种新结构不再需要提供降低功耗的电压升压器，同时各个由存储单元阵列、子字驱动器和按分组字线方式的读出放大器构成的存储块共享深N阱区，从而减小了版图面积。
(2)读出放大器由功率开关构成，用于给CMOS锁存电路提供工作电压和电路地电位，所述功率开关由P沟道MOSFET和N沟道MOSFET构成。利用用于提供上述内部电压的第一P沟道MOSFET和只在读出放大器开始时的一定时间内导通以便提供上述电源电压的第二沟道MOSFET，由于减小了位线信号幅度，所以可以减少功耗。
(3)读出放大器是一般设置于一对位线之间共享读出放大器，共享开关MOSFET设置于成对的位线和读出放大器的输入/输出节点之间。此新结构可以使共享开关MOSFET利用类似于字线的电源电压电平导通。
(4)通过把字线非选择电平设定为负电压，可以由形成构成外围电路的N沟道MOSFET的同一制造工艺形成地址选择MOSFET，此地址选择MOSFET用于对字线和成对位线进行地址选择，所述外围电路包括由N沟道MOSFET构成的地址选择器。
(5)在用于形成字线选择信号的字线选择器中，至少用于形成选择与存储单元相连的字线的选择信号的字驱动器在电源电压和负电压下工作，包括用于形成成对位线选择信号的列选择器的另一外围电路工作于电源电压和电路地电位下。此新结构可以减小负电压的负载。
(6)所形成的带有MOSFET的阱区、读出放大器、用于将成对位线预充电的预充电电路和用于选择成对位线的列选择开关形成于公用深N阱区中，所述MOSFET构成存储块，此存储块由带有矩阵形式的动态存储单元的存储单元阵列构成，这样所形成的带有N沟道MOSFET的P阱可以电隔离，给带有存储单元的P阱提供负电压，作为反馈偏压，给另一P阱提供电路地电位。此新结构还改善了数据保持特性，同时提高了外围电路的工作速度。
(7)所形成的带有MOSFET的阱区、读出放大器、用于将成对位线预充电的预充电电路和用于选择成对位线的列：选择开关形成于公用的P型半导体衬底中，所述MOSFET构成存储块，此存储块由带有矩阵形式的动态存储单元的存储单元阵列构成，所述半导体衬底上加负电压作为反馈偏压。此新结构可以利用双阱结构，所以简化了制造工艺。
(8)字线选择器利用由第一N沟道MOSFET和第二N沟道MOSFET、第一P沟道MOSFET和第二P沟道MOSFET构成的电平转换器，所述第二N沟道MOSFET的源加负电压，其栅和漏交叉连接，使第一N沟道MOSFET和第二N沟道MOSFET处于锁存状态，第一P沟道MOSFET的源漏通道接在第一N沟道MOSFET的漏和输入端之间，其栅加电路地电位，第二P沟道MOSFET的源漏通道接在电源电压和第二N沟道MOSFET的漏之间，其栅接输入端，输入端加由电源/地电位构成的字线选择/非选择信号，由此从第二N沟道MOSFET和第二P沟道MOSFET之间的漏连接点形成电源电压/负电压的输出信号。利用工作于上述电源电压和负电压下的CMOS电路可以形成字线选择和非选择信号。
(9)字线由主字线和一般分配给主字线的多根子字线构成。此字线设定为由至少在主字线中的电源电压和负电压构成的选择/非选择信号。此新结构可以使子字驱动器由CMOS电路构成，由此减少作为一个整体的电路元件数。
尽管已用特定术语说明了本发明的优选实施例，但这些说明只是说明性的，应该明白，在不脱离所附权利要求书的精神实质或范围的情况下，可以做出变化和改变。例如，为了提高加电程序时负电压的下降速度，衬底反馈偏压发生器可以设置有用于产生负电压的充电激励电路，充电激励电路的工作是规则的和间接的。利用这些电路之间的适当的开关转换，可以实现低功耗和负电压的快速下降。而且，可以加强控制能力，通过在监视器上输出负电压，存储器的存取被禁止，直到负电压达到令人满意的所需数据保持特性的电平为止。上述结构中，字线的负电压一般由衬底偏压发生器产生。字线的非选择电平与衬底的偏压分开形成。
字线选择器不限于由主字线和子字线构成的字线分组形式。所构成的字线选择器中，为每个存储块的每个字驱动器提供与存储单元相连的字线。本发明可以广泛地应用于动态RAM。
如上所述，根据本发明，一般可以获得以下有益效果。即，在具有存储单元阵列的动态RAM中，动态存储单元排列于字线与成对位线中的一根的交叉处，对应于电源电压的选择电平和对应于比电路地电位低的负电压的非选择电平提供给字线，由读出放大器读到成对位线的存储单元的信号被放大，所述读出放大器在电路地电位和通过使电源电压下降等于地址选择MOSFET的阈值电压那么大的量而形成的内部电压下工作，负电压由接收电源电压和电路地电位的负电压发生器产生，负电压发生器由振荡器和用于接收由振荡器产生的振荡脉冲的充电激励电路构成。此新结构可以不再需要提供降低功耗的电压升压器，同时各存储块共享深N阱区，以便减小版图面积，所述各存储块由存储单元、子字驱动器、和分组字线形式的读出放大器构成。此新结构不再需要提供降低功耗的附加电压的发生器。同时，按分组字线模式，深N阱区一般可以用于其上形成有存储单元、子字驱动器和读出放大器的各存储块。

Claims (16)

1·一种动态存储器，包括：
动态存储单元，包括地址选择MOSFET，其栅与字线连接，其源漏通道接在与所述字线交叉的一对位线之一和信息存储电容的存储节点之间；
字线选择器，用于给所述字线提供对应于外加电源电压的选择电平和对应于低于电路地电位的负电位的非选择电平；
预充电电路，用于将所述成对位线设定在预定电压；
读出放大器，利用通过使所述外加电源电压降低等于所述地址选择MOSFET的阈值电压而得的内部电压及所述电路地电位工作，接收读到所述成对位线中一根的信号电压与所述成对位线的另一根的预充电电压之间的电位差，并放大所述电位差，形成对应于所述内部电压和所述电路地电位的放大信号，所述预充电电压由所述成对位线中一根的预充电荷和所述动态存储单元的存储电荷的电荷分布形成；及
负电压发生器，包括振荡器和接收由所述振荡器产生振荡脉冲的预充电激励电路，用于产生所述负电压。
2·根据权利要求1的动态存储器，其中所述读出放大器包括：CMOS锁存电路，其中两个CMOS反相电路的输入和输出交叉连接，每个所述反相电路包括P沟道MOSFET和N沟道MOSFET；给所述CMOS锁存电路提供工作电压和电路地电位的第一功率开关电路和第二功率开关电路，提供所述工作电压的所述第一功率开关电路包括用于提供所述内部电压的第一MOSFET，和只在读出操作的开始时某一时间内导通以提供所述外加电源电压的第二MOSFET。
3·根据权利要求1或2的动态存储器，其中所述读出放大器是设置于各对位线之间的共享读出放大器，共享开关MOSFET设置于所述各对位线和所述读出放大器的输入/输出节点之间。
4·根据权利要求1、2或3的动态存储器，其中所述地址选择MOSFET由N沟道MOSFE构成，一般在用于形成构成外围电路的N沟道MOSFET的同一制造工艺中形成，所述外围电路包括用于选择所述字线和所述成对位线的地址的地址选择器。
5 根据权利要求4的动态存储器，其中用于形成所述字线的选择信号的所述字线选择器中，至少用于形成与存储单元连接的字线的选择信号的字驱动器使用所述外加电源电压和所述负电压作工作电压，形成选择所述各对位线的选择信号的列选择器在所述外加电源电压和所述电路地电位下工作。
6·根据权利要求1的动态存储器，其中所形成的带有MOSFET的阱区、所述读出放大器、所述预充电电路和选择所述成对位线的列开关形成于公用的N阱中，所述MOSFET构成存储块，此存储块包括带有矩阵形式的动态存储单元的存储单元阵列，这样所形成的带有N沟道MOSFET的P阱可以电隔离，给所形成的带有存储单元的P阱提供所述负电压，作为反馈偏压，给另一P阱提供所述电路地电位。
7·根据权利要求1的动态存储器，其中所形成的带有MOSFET的阱区、所述读出放大器、所述预充电电路和选择所述成对位线的列开关形成于公用的P型半导体衬底中，所述MOSFET构成存储块，此存储块包括带有矩阵形式的动态存储单元的存储单元阵列，所述半导体衬底上加所述负电压，作为反馈偏压。
8·根据权利要求1的动态存储器，其中所述字线选择器使用电平转换器，电平转换器包括其公用源加所述负电压、且其栅和漏交叉连接的第一N沟道MOSFET和第二N沟道MOSFET，其源漏通道接在所述第一N沟道MOSFE T的漏和输入端之间、且其栅施加电路地电位的第一P沟道MOSFET，和其源漏通道接在所述外加电源电压和所述第二N沟道MOSFET的漏之间、且其栅与所述输入端连接的第二P沟道MOSFET，所述输入端加对应于所述外加电源电压的高电平信号和对应于所述地电位的低电平信号中的一个，由此从所述第二N沟道MOSFET和所述第二P沟道MOSFET的漏连接点形成对应于所述外加电源电压的高电平信号和对应于所述负电压的低电平信号中的一个。
9·根据权利要求1的动态存储器，其中所述字线沿主字线分成多根字线，主字线选择器用于给所述主字线提供对应于所述外加电源电压的选择电平和设定为所述负电压的非选择电平。
10·一种动态存储器，包括：
多根字线；
与所述多根字线交叉的一对位线；
多个动态存储单元，每个具有信息存储电容和地址选择MOSFET；
接收电源电压的第一外加电源端；
接收地电位的第二外加电源端；
字线选择器，用于给所述多根字线中选择的字线提供对应于所述电源电压的电压，和给所述多根字线中非选择的字线提供低于所述地电位的负电压；
用于给所述成对位线提供预定预充电电压的预充电电路；及
与所述成对位线连接的读出放大器；
其中所述地址选择MOSFET的栅与所述多根字线之一连接，其源漏通道接在所述成对位线中一根和所述信息存储电容的存储节点之间；
其中所述读出放大器包括CMOS锁存电路，该电路具有一对P沟道MOSFET和一对N沟道MOSFET，给所述成对P沟道MOSFET的公用源提供工作电压的第一功率开关电路，和给所述成对N沟道MOSFET的公用源提供工作电压的所述第二功率开关电路，所述第一功率开关电路具有给所述成对P沟道MOSFET的公用源提供低于所述电源电压的内部电压的第一MOSFET，和给所述公用源提供所述电源电压的第二MOSFET；
其中所述读出放大器在读操作开始时接收所述电源电压和所述地电位，然后通过接收所述内部电压和所述地电位工作，放大出现于与动态存储单元连接的所述成对位线中一根上的电压和出现于所述成对位线的另一根上的所述预充电电压之间的电位差，由此在所述成对位线上提供所述内部电压和所述地电位。
11·根据权利要求10的动态存储器，还包括：
降压电路；
其中所述降压电路把电源电压降低等于N沟道MOSFET的阈值电压那么大的电压，由此形成所述内部电压，所述N沟道MOSFET构成所述地址选择MOSFET。
12·一种动态存储器，包括：
多根字线；
与所述多根字线交叉的多对位线；
多个动态存储单元，每个具有信息存储电容和N沟道MOSFET；
一对公用数据线；
设置于所述多对位线和所述成对公用数据线之间的多个列开关；
接收电源电压的第一外加电源端；
接收地电位的第二外加电源端；
给所述成对位线提供预定预充电电压的预充电电路；
字线选择器，用于给所述多根字线中选择的字线提供对应于所述电源电压的电压，和给所述多根字线中非选择的字线提供低于所述地电位的负电压；
列译码器，用于形成选择所述多个列开关的选择信号；及
与所述多对位线连接的读出放大器；
其中所述地址选择MOSFET的栅与所述多根字线之一连接，其源漏通道接在所述成对位线中一根和所述信息存储电容的存储节点之间；
其中，在所述多对位线中，所述多个读出放大器放大出现于与动态存储单元连接的所述成对位线中一根上的电压和出现于所述成对位线的另一根上的所述预充电电压之间的电位差，由此在所述成对位线上提供低于所述电源电压的所述内部电压和所述地电位；及
其中构成所述多个动态存储单元的每一个的所述N沟道MOSFET，和包括在所述列译码器中的N沟道MOSFET一般由同一制造工艺形成。
13·根据权利要求12的动态存储器，还包括：
降压电路；
其中所述降压电路把电源电压降低等于N沟道MOSFET的阈值电压那么大的电压，由此形成所述内部电压，所述N沟道MOSFET构成所述地址选择MOSFET。
14·一种动态存储器，包括：
多根字线；
与所述多根字线交叉的多对位线；
多个动态存储单元，每个具有信息存储电容和地址选择MOSFET；
接收电源电压的第一外加电源端；
接收地电位的第二外加电源端；
字线选择器，用于给所述多根字线中选择的字线提供对应于所述电源电压的电压，和给所述多根字线中非选择的字线提供低于所述地电位的负电压；
与所述多对位线连接的多个读出放大器；
其中所述地址选择MOSFET的栅与所述多根字线之一连接，其源漏通道接在所述成对位线中一根和所述信息存储电容的存储节点之间；
其中所述多个读出放大器皆包括CMOS锁存电路，该电路具有一对P沟道MOSFET和一对N沟道MOSFET，在所述多对位线的每根中，所述多个读出放大器放大出现于与动态存储单元连接的所述成对位线中一根上的电压和出现于所述成对位线的另一根上的所述预充电电压之间的电位差，由此在所述成对位线上提供低于所述电源电压的所述内部电压和所述地电位；及
其中第一P阱区和第二P阱区形成于公用的N阱区中，第一P阱区中形成有在每个所述动态存储单元中的N沟道MOSFET的源和漏，第二P阱区中形成有在多个读出放大器的每个中的N沟道MOSFET的源和漏，在所述字线选择器中的P沟道MOSFET的源和漏形成所述公用N阱区中，所述负电压提供给所述第一P阱区，所述地电位提供给所述第二P阱区，所述电源电压提供给所述公用N阱区。
15·一种动态存储器，包括：
存储块，包括多个矩阵形式排列的存储单元阵列、设置于X方向上相邻的两个存储单元之间的多个读出放大器区、和设置于Y方向上相邻的存储单元阵列之间的多根子字线驱动；
多根主字线，每根皆在在Y方向上的所述多个存储单元上延伸；
设置于所述存储块端部的主字线驱动器，用于给所述多根主字线提供信号；
接收电源电压的第一外加电源端；
接收地电位的第二外加电源端；
其中所述多个存储单元阵列的每个皆具有多根子字线、与所述多根子字线交叉的多对位线，所述多个动态存储单元每个皆具有信息存储电容和N沟道MOSFET，所述地址选择MOSFET的栅与所述多根子字线之一连接，其源漏通道接在所述成对位线中一根和所述信息存储电容的存储节点之间；
其中所述多个读出放大器区的每个皆具有与所述多对位线连接的多个读出放大器，每个所述读出放大器皆包括CMOS锁存电路，该电路具有一对P沟道MOSFET和一对N沟道MOSFET，在所述多对位线的每根中，放大出现于与动态存储单元连接的所述成对位线中一根上的电压和出现于所述成对位线的另一根上的所述预充电电压之间的电位差，由此在所述成对位线上提供低于所述电源电压的所述内部电压和所述地电位；及
其中所述多个子字线驱动器的每个皆具有子字线选择器，用于给所述多根子字线中将选择的子字线提供对应于所述电源电压的电压，和给所述多根子字线中非选择的字线提供低于所述地电位的负电压。
16·根据权利要求15的动态存储器，其中第一P阱区和第二P阱区形成于公用N阱区中，第一P阱区中形成有在每个所述动态存储单元中的N沟道MOSFET的源和漏，第二P阱区中形成有在多个读出放大器区的每个中的N沟道MOSFET的源和漏，在所述多根子字线驱动器的每个中的P沟道MOSFET的源和漏形成所述公用N阱区中，所述负电压提供给所述第一P阱区，所述地电压提供给所述第二P阱区，所述电源电压提供给所述公用N阱区。
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