KR19980041579A - 스트레스를 줄인 워드라인 구동관련회로를 구비한 반도체 메모리 장치 - Google Patents
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Abstract
본 발명은 워드라인 구동관련회로의 스트레스를 감소시키는 기술에 관한 것으로, 메모리 셀을 행방향으로 선택하는 워드라인이 글로벌 워드라인 및 서브워드라인 구조로 되어 있고, 서브 워드라인 드라이버 선택부 및 서브 워드라인 드라이버를 가지는 워드라인 구동관련회로를 구비한 반도체 메모리 장치에 있어서, 워드라인 인에이블 구간동안에만 고전압을 출력하는 부스팅 발생기를 구비하고 그 출력을 상기 서브 워드라인 드라이버 선택부에 인가하는 것에 의해 상기 워드라인 구동관련회로내의 트랜지스터에 대한 전압 스트레스를 줄임을 특징으로 한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 글로벌 워드라인 및 서브워드라인 구조를 가지는 반도체 메모리 장치에서의 워드라인 구동관련회로의 스트레스를 감소시키는 기술에 관한 것이다.
일반적으로, 다수의 메모리셀들을 매트릭스형태의 어레이로서 구비하고, 선택된 메모리 셀내의 데이타를 억세스 하는 다이나믹 랜덤 억세스 메모리 (DRAM)등과 같은 휘발성 반도체 메모리 장치는, 점차로 고집적화됨에 따라 메모리 셀의 면적이 보다 소형화되고 워드라인간의 피치도 작아지고 있다. 또한, 고집적화에 따라 하나의 워드라인에 연결되는 메모리 셀의 갯수도 증가하므로 이로 인한 워드라인의 기생용량도 증가된다. 기생용량이 증가함에 따라 워드라인 지연시간이 증가되면 리드 및 라이트의 억세스 타임이 느려진다. 따라서, 느려지는 억세스 타임의 고속화를 위해 동일한 로우 어드레스에 대응되는 워드라인을 보다 효율적으로 구동하는 서브 워드라인 드라이버를 채용한 구조가 본 분야에서 개시되었다.
도 1에는 통상적인 디램의 워드라인 구동관련회로의 블록도가 도시된다. 도 1은 상기한 바와 같은 서브 워드라인 배열 및 그에 따른 제어스킴을 나타낸 것으로서, 메모리 셀 어레이 42내에 다수개의 글로벌 워드라인 GWL0,GWL1,GWL2,...,GWLn과 다수의 서브 워드라인 SWL이 배치됨을 알 수 있다. 로우 디코더 10는 로우 어드레스를 수신하여 상기 다수의 글로벌 워드라인 GWL0,GWL1,GWL2,...,GWLn중 하나의 글로벌 워드라인을 인에이블시키기 위한 디코딩 신호를 인가한다. 상기 글로벌 워드라인마다 4개씩 연결된 서브워드라인 그룹중 하나의 서브워드라인 그룹을 인에이블 시키기 위한 워드라인 디코더 20는 로우 어드레스를 수신하여 각기 신호 1Xi(i는 자연수)를 출력한다. 서브 워드라인 드라이버 40은 상기 서브 워드라인을 구동하기 위해 상기 어레이 42내에서 서브 워드라인마다 연결되며, 서브 워드라인 드라이버 선택부 30는 상기 서브 워드라인 드라이버 40의 구동을 선택하기 위해 상기 워드라인 디코더 20의 출력신호를 수신하는 구조로 되어있다. 내부 전원전압보다 높은 고전압 VPP를 발생하는 승압회로 50은 상기 고전압을 상기 워드라인 디코더 20 및 상기 서브 워드라인 드라이버 선택부 30에 제공한다. 여기서, 상기 고전압 VPP를 제공하는 이유는 메모리 셀의 억세스 트랜지스터의 게이트에 연결된 서브 워드라인에 내부 전원전압과 상기 억세스 트랜지스터의 문턱전압을 합한 전압을 인가해주어 리드나 라이트시 메모리 셀 전압의 감소를 없애기 위함이다. 즉, 풀 전원전압으로 스토리지 캐패시터를 억세스하여 리드시 센스앰프의 동작마진을 좋게 하거나 라이트시 스토리지 캐패시터에 전원전압으로써 데이터를 충전하기 위해서이다. 여기서, 상기 승압회로 50은 메모리 셀의 리드동작 또는 라이트동작을 가리키는 액티브 상태나 억세스 동작이 실행되지 않는 대기상태에 무관하게 항상 일정한 고전압을 상기 상기 워드라인 디코더 20 및 상기 서브 워드라인 드라이버 선택부 30에 제공하는 구조로 되어 있어 상기 디코더 20 및 상기 드라이버 선택부 30내의 트랜지스터는 항상 스트레스를 받게 된다. 이러한 것은 이하의 설명에서 보다 명확히 설명된다.
도 2는 상기 도 1중 워드라인 디코더 20의 구체도이고, 도 3은 도 1중 서브 워드라인 드라이버 선택부 30의 구체도이며, 도 4는 도 1중 서브 워드라인 드라이버 40의 구체도이다. 또한, 도 5는 도 1에 따른 동작 타이밍도로서 도시된다.
도 2를 참조하면, 소오스로 공전압을 공통으로 수신하고 게이트가 서로의 드레인에 크로스 커플된 피모오스 트랜지스터 P1,P2와, 상기 드레인에 각기 드레인이 접속되고 소오스가 접지에 연결된 엔모오스 트랜지스터 N1,N2와, 로우 어드레스를 게이팅하는 낸드 게이트 NA1과, 상기 낸드 게이트의 출력을 반전하여 상기 엔모오스 트랜지스터 N2의 게이트에 인가하는 인버터 I1과, 상기 피모오스 트랜지스터 P2의 드레인에 연결된 출력용 인버터 I2로 구성된 워드라인 디코더 20가 나타난다. 여기서, 상기 피모오스 트랜지스터 P1,P2의 소오스에는 상기 고전압 VPP가 항상 인가 되며, 상기 인버터 I2의 출력단의 출력신호 1Xi는 상기 내드 게이트 NA1에 인가되는 로우 어드레스의 입력논리에 따라 도 5의 타이밍과 같이 로우 또는 하이로서 출력된다. 도 3을 참조하면, 두 개의 직렬연결된 인버터 I1, I2로 구성된 서브 워드라인 드라이버 선택부 30는 상기 도 5의 파형 1Xi을 받아 도 5의 파형 1XiD /1XiD을 출력단으로 출력한다. 여기서, 상기 인버터는 피모오스와 엔모오스 트랜지스터로 구성되며 구동전압으로서 상기 고전압 VPP를 항상 받게됨을 알 수 있다. 도 4에는 상기 글로벌 워드라인 GWL에 제공되는 전압과 상기 파형 1XiD /1XiD을 수신하여 서브 워드라인 SWL에 고전압을 제공하는 서브 워드라인 드라이버 40의 구체도가 나타나 있는데, 이는 4개의 엔모오스 트랜지스터 N1,N2,N3,N4로 구성된다. 상기 도2와 도 4에 부여된 캐릭터 IVC는 내부 전원전압을 의미한다.
따라서, 상기한 구성을 가지는 종래의 워드라인 구동관련회로는 칩의 동작상태에 관계없이 승압회로에서 제공되는 고전압을 항상 수신하므로 과도한 전압 스트레스를 받는다. 따라서, 트랜지스터의 동작특성이 시간이 지남에 따라 나쁘게 되는 문제점이 있다.
본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 승압회로에서 제공되는 고전압을 칩의 동작상태에 따라 워드라인 구동관련회로에 인가하여 과도한 전압 스트레스를 줄이는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 서브 워드라인이 구동될 경우에만 고전압을 수신하는 디램 장치의 워드라인 구동관련회로를 제공함에 있다.
도 1은 통상적인 디램의 워드라인 구동관련회로의 블럭도.
도 2는 도 1중 워드라인 디코더 20의 구체도.
도 3은 도 1중 서브 워드라인 드라이버 선택부 30의 구체도.
도 4는 도 1중 서브 워드라인 드라이버 40의 구체도.
도 5는 도 1에 따른 동작 타이밍도.
도 6은 본 발명의 일실시예에 따른 디램의 워드라인 구동관련회로의 블럭도.
도 7은 도 6중 워드라인 디코더 선택부 70의 구체도.
도 8은 도 6중 서브 워드라인 드라이버 선택부 90의 구체도.
도 9는 도 6중 서브 워드라인 드라이버 100의 구체도.
도 10은 도 6에 따른 동작 타이밍도.
상기한 목적을 달성하기 위한 본 발명에 따르면, 워드라인 구동관련회로를 가지는 반도체 메모리 장치에 있어서; 워드라인 전원전압보다 높은 부스팅 전압을 워드라인 인에이블 구간동안에만 받도록 하는 상기 워드라인 구동관련회로를 구비하여 상기 부스팅 전압에 기인한 스트레스를 줄이는 것을 특징으로 한다.
이하에서는 본 발명의 바람직한 일 실시예에 따른 반도체 메모리 장치의 워드라인 구동관련회로가 첨부된 도면과 함께 설명될 것이다. 다음의 설명에서, 그러한 구성에 대한 상세한 항목들이 본 발명의 보다 철저한 이해를 제공하기 위해 자세하게 설명된다. 그러나, 당해 기술분야에 숙련된 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 실시될 수 있다는 것이 명백할 것이다. 또한, 잘 알려진 반도체 기본 소자의 특징 및 기능들은 본 발명을 모호하지 않게 하기 위해 상세히 설명하지 않는다.
먼저, 본 발명에 따른 기술적 요지를 설명하면, 워드라인 전원전압보다 높은 부스팅 전압을 워드라인 인에이블 구간동안에만 받도록 하는 반도체 메모리 장치의 워드라인 구동관련회로를 구성하여 스트레스를 줄이는 것이다. 이에 따라 워드라인 구동관련회로의 신뢰성이 향상되며 칩의 워드라인 선택에 관한 오동작이 방지될 것이다.
도 6에는 본 발명의 일실시예에 따른 디램의 워드라인 구동관련회로의 블록도가 도시되어 있다. 도 7은 도 6중 워드라인 디코더 선택부 70의 구체도이고, 도 8은 도 6중 서브 워드라인 드라이버 선택부 90의 구체도이다. 또한, 도 9는 도 6중 서브 워드라인 드라이버 100의 구체도이며, 도 10은 도 6에 따른 동작 타이밍도이다.
도 6을 참조하면, 도 1과 유사하게 메모리 셀 어레이 110내에 다수개의 글로벌 워드라인 GWL0,GWL1,GWL2,...,GWLn과 다수의 서브 워드라인 SWL이 배치됨을 알 수 있다. 로우 디코더 60은 로우 어드레스를 수신하여 상기 다수의 글로벌 워드라인 GWL0,GWL1,GWL2,...,GWLn중 하나의 글로벌 워드라인을 인에이블시키기 위한 디코딩 신호를 인가한다. 상기 글로벌 워드라인마다 4개씩 연결된 서브워드라인 그룹중 하나의 서브워드라인 그룹을 인에이블 시키기 위한 워드라인 디코더 선택부(셀렉터) 70은 각기 출력신호 1X를 출력한다. 여기서, 상기 출력신호 1X는 도 10에 나타난 바와 같이 고전압이 아니라 내부전원전압의 레벨이다. 서브 워드라인 드라이버 100은 상기 서브 워드라인을 구동하기 위해 상기 어레이 110내에서 서브 워드라인마다 연결되며, 서브 워드라인 드라이버 선택부 90은 상기 서브 워드라인 드라이버 100의 구동을 선택하기 위해 상기 워드라인 디코더 셀렉터 70의 출력신호를 수신하는 구조로 되어있다. 로우 어드레스를 수신하여 내부 전원전압보다 높은 고전압 VPP를 발생하는 다수의 부스팅 발생기 80은 상기 고전압을 대응되는 상기 서브 워드라인 드라이버 선택부 90에 각기 제공한다.
도 7을 참조하면, 도 6중 워드라인 디코더 선택부 70는 내부 전원전압에 구동되며, 두 개의 직렬연결된 인버터 I1, I2로 구성됨을 알 수 있다. 상기 선택부 70은 출력신호로서 도 10의 파형 1X를 발생한다. 상기 파형 1X의 레벨은 내부전원전압에 상당하는 전압레벨이다.
도 8을 참조하면, 서브 워드라인 드라이버 선택부 90가, 내부 전원전압에 구동되며 두 개의 직렬연결된 인버터 I1, I2, 3개의 엔모오스 트랜지스터 N1,N2,N3로 구성됨을 알 수있다. 여기서, 상기 인버터 I1에는 상기 파형 1X이 인가되고, 상기 엔모오스 트랜지스터 N2의 드레인은 서브 워드라인 인에이블 구간동안만 상기 부스팅 발생기 80로부터 제공되는 부스팅 전압 즉, 고전압 VPP를 수신하게 된다. 이는 도 10의 파형에서 나타나 있다. 따라서, 트랜지스터 N2는 고전압 스트레스를 칩의 대기상태에서는 받지 않는 것이다. 이러한 이유는 상기 부스팅 발생기 80가 로우 어드레스 ROW ADD를 수신하는 경우(로우 어드레스 스트로브 신호가 레벨 로우로 인가되는 구간, 즉 /RAS=LOW)에만 부스팅 동작을 행하여 도 10의 파형 1XiD를 고전압의 레벨로서 출력하기 때문이다. 상기 서브 워드라인 드라이버 선택부 90의 출력은 상기 엔모오스 트랜지스터 N2의 소오스단 및 상기 인버터 I1의 출력에서 상보적으로 얻어지며, 이의 파형 레벨은 도 10의 파형 1XiDR,/1XiDR 이 된다.
도 9에는 상기 글로벌 워드라인 GWL에 제공되는 전압과 상기 파형 1XiDR,/1XiDR을 수신하여 서브 워드라인 SWL에 고전압을 제공하는 서브 워드라인 드라이버 100의 구체도가 나타나 있는데, 이의 구성은 도 4의 구성과 유사하게 4개의 엔모오스 트랜지스터 N1,N2,N3,N4로 이루어져 있다.
상기한 바와같이, 본 발명에서는 워드라인 인에이블 구간동안에만 고전압을 출력하는 부스팅 발생기를 구비하고 그 출력을 서브 워드라인 드라이버 선택부에 인가하는 것에 의해 워드라인 구동관련회로내의 트랜지스터에 대한 스트레스를 줄인다.
상술한 바와 같이 본 발명에 의하면 워드라인 구동관련회로가 워드라인 전원전압보다 높은 부스팅 전압을 워드라인 인에이블 구간동안에만 받으므로 상기 부스팅 전압에 기인한 스트레스를 줄이게 되는 효과가 있다. 이에 따라 워드라인 구동관련회로의 신뢰성이 향상되며 칩의 워드라인 선택에 관한 오동작이 방지된다.
상기한 본 발명은 도면을 중심으로 예를들어 설명되고 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다. 예를들어, 사안이 허용하는 한 상기 워드라인 구동관련회로의 구성을 달리할 수 있음은 물론 워드라인의 배치구조를 변경 또는 변화시킬 수 있음은 명백할 것이다.
Claims (3)
- 워드라인 구동관련회로를 가지는 반도체 메모리 장치에 있어서; 워드라인 전원전압보다 높은 부스팅 전압을 워드라인 인에이블 구간동안에만 받도록 하는 상기 워드라인 구동관련회로를 구비하여 상기 부스팅 전압에 기인한 스트레스를 줄이는 것을 특징으로 하는 장치.
- 메모리 셀을 행방향으로 선택하는 워드라인이 글로벌 워드라인 및 서브워드라인 구조로 되어 있고, 서브 워드라인 드라이버 선택부 및 서브 워드라인 드라이버를 가지는 워드라인 구동관련회로를 구비한 반도체 메모리 장치에 있어서; 워드라인 인에이블 구간동안에만 고전압을 출력하는 부스팅 발생기를 구비하고, 그 출력을 상기 서브 워드라인 드라이버 선택부에 인가하는 것에 의해 상기 워드라인 구동관련회로내의 트랜지스터에 대한 전압 스트레스를 줄임을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서, 상기 고전압을 출력하는 부스팅 발생기는 로우 어드레스를 수신하는 경우에만 부스팅된 고전압을 출력하는 다수의 고전압 발생기로 구성됨을 특징으로 하는 반도체 메모리 장치.
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