KR100499452B1 - 다이나믹형메모리 - Google Patents

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마사토시 하세가와
신이치 미야타케
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가즈히코 가지가야
세이지 나루이
요우스케 다나카
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가부시키가이샤 히타치초엘에스아이시스템즈
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Abstract

다이나믹형 RAM(랜덤 액세스 메모리)과 반도체 집적회로장치에 관한 것으로서, 고집적화, 고속동작화, 저소비전력화 및 제조프로세스의 간소화를 실현하기 위해서, 워드선과 상보비트선중의 한쪽과의 교점에 다이나믹형 메모리셀이 배치되어 이루어지는 메모리셀어레이를 구비한 다이나믹형 RAM에 있어서, 워드선에 대해서 전원전압에 대응한 선택레벨과 회로의 접지전위보다 낮은 부전위에 대응된 비선택 레벨이 공급되고, 다전원전압을 어드레스선택용 MOSFET의 임계값전압 상당분만큼 강압해서 형성된 내부전압과 회로의 접지전위에 의해 동작하는 센스앰프에 의해서 상보비트선에 리드된 메모리셀의 신호가 증폭되고, 다이나믹형 RAM은 전원전압과 회로의 접지전위를 받는 발진회로와 이 발진회로에 의해 형성된 발진펄스를 받아서 부전압을 발생시키는 차지펌프회로를 구비하는 구성으로 하였다.
이렇게 하는 것에 의해서, 승압전압 발생회로를 생략할 수 있으므로 저소비 전력화가 도모됨과 동시에, 분할워드선방식에서는 메모리셀어레이, 서브워드 드라이버 및 센스앰프의 여러개로 이루어지는 메모리블럭에 대해서 깊은 N형 웰영역을 공통으로 사용할 수 있어 레이아웃면적을 소형화할 수 있다는 효과가 얻어진다.

Description

다이나믹형 메모리
본 발명은 다이나믹형 RAM(랜덤 액세스 메모리)과 반도체 집적회로장치에 관한 것으로서, 다이나믹형 메모리셀에 대한 메모리액세스기술에 이용해서 유효한 기술에 관한 것이다.
기판에 공급되는 백바이어스전압과 워드선의 승압된 선택전압을 각각 내장된 차지펌프회로를 이용한 전압발생회로에 의해 형성하도록 한 다이나믹형 RAM이 공지이다.
또, 워드선의 선택전압을 외부전원전압으로 하는 것 또는 워드선의 비선택전압을 접지전위보다 강압하는 것에 대해서는 일본국 특허공개공보 평성2-5290, 평성5-89673, 평성6-215566, 평성6-215572, 평성5-12866호에 기재되어 있다.
다이나믹형 메모리셀은 어드레스선택용 MOSFET와 정보기억용 캐패시터로 이루어지고, 상기 캐패시터에 전하가 존재하는지 존재하지 않는지에 따라서 정보기억동작을 실행하는 것이다. 이와 같은 전하의 형태에서의 정보유지시간을 길게 하기 위해서, 어드레스선택용 MOSFET가 형성되는 기판게이트(채널부분)에는 부의 백바이어스전압을 공급하고, 그의 실효적인 임계값전압을 높게 할 필요가 있다. 상기 다이나믹형 메모리셀의 어드레스선택동작을 실행하는 주변회로나 센스앰프, 메인앰프와 같은 증폭회로를 구성하는 MOSFET에 있어서는 기판게이트에 부의 백바이어스전압이 공급되면, 그만큼 임계값 전압이 커지고 온상태에서의 컨덕턴스가 작아져 동작속도를 지연시켜 버린다. 그래서, 다이나믹형 메모리셀이 형성되는 메모리어레이부에만 상기와 같은 부의 백바이어스전압을 공급하는 방식이 제안되어 있다. 그러나, 상기 메모리어레이부가 형성되는 웰영역과 상기 주변회로가 형성되는 웰영역을 불리할 필요가 있어 제조프로세스가 복잡하게 되어 버린다.
상기 다이나믹형 메모리셀에 대한 하이레벨의 라이트동작은 어드레스선택용 MOSFET를 거쳐서 정보기억 캐패시터에 차지업을 실행하기 때문에, 이러한 어드레스선택용 MOSFET의 임계값전압 분만큼 차지업레벨이 저하해서 정보전하를 저감해 버린다. 이와 같은 레벨저하를 방지하기 위해서, 상기 어드레스선택용 MOSFET의 게이트가 접속된 워드선의 선택레벨은 비트선에 전달되는 하이레벨에 대해서 임계값전압만큼 승압된 전압으로 된다. 이와 같이, 종래의 다이나믹형 RAM에서는 워드선 선택동작을 위한 승압전압이 필요하고, 상기 기판백바이어스전압을 형성하기 위해서도 각각 차지펌프회로를 사용하는 것이므로 비교적 큰 점유면적과 소비전류를 소비하는 원인으로 되고 있다.
상기 승압회로를 사용한 경우에는 이러한 승압전압을 형성하는 소자를 고내압화하지 않으면 안된다는 문제 및 전원전압이상의 높은 전압을 형성하는 것이기 때문에 거기에서 소비되는 전류의 약 40%밖에 승압동작에 이용할 수 없어 효율이 매우 나쁘고 소비전류를 증대시킨다는 문제를 갖고 있으며, 게다가 다음과 같은 이유에 의해서 메모리셀어레이의 레이아웃면적을 증가시킨다는 문제를 갖는다는 것이 본원 발명자의 검토에 의해서 명확하게 되었다. 예를들면, 약64M비트와 같은 대기억용량의 다이나믹형 RAM에서는 1개의 메모리블럭이 메인워드선에 대해서 여러 개의 서브워드선을 배치하고 이러한 서브워드선에 메모리셀을 접속하는 것에 의해서 여러개의 메모리셀어레이로 분할되는 방식이 채용된다.
상기 서브워드선에 대응해서 마련되는 분할 메모리셀어레이는 상기 센스앰프와 서브워드 드라이버에 의해 구획되도록 배치된다. 상기와 같은 승압전압을 사용하고 있으면 서브워드 드라이버에서는 상기 승압전압을 출력하는 것이기 때문에, 이러한 서브워드 드라이버를 구성하는 P채널형 MOSFET가 형성되는 N형 웰영역에는 상기 승압전압을 바이어스전압으로서 공급하지 않으면 안된다. 이것에 대해서, 센스앰프를 구성하는 P채널형 MOSFET가 형성되는 N형 웰영역에는 상기 승압 전압을 공급하면 백바이어스가 걸리게 되고, 그의 임계값전압이 커져 동작속도를 대폭으로 지연시켜 버리게 된다. 이 때문에, 센스앰프의 P채널형 MOSFET가 형성되는 N형 웰영역으로 전원접압을 공급하고, 서브워드 드라이버의 P채널형 MOSFET가 형성되는 N형 웰영역으로는 승압전압을 공급하도록 해야 하며, 이러한 2종류의 N형 웰영역을 상기 메모리셀어레이가 형성되어 상기 기판백바이어스전압이 인가되는 P형 웰영역을 분리하기 위한 깊은 N형 웰영역상에 공통으로 형성할 수 없게 되어 상기 메모리블럭의 레이아웃면적을 증가시켜 버린다는 것이 본원 발명자의 검토에 의해서 명확하게 되었다.
본 발명의 목적은 고집적화와 고속동작화 및 저소비전력화를 실현한 다이나믹형 RAM을 제공하는 것이다. 본 발명의 다른 목적은 제조프로세스의 간소화를 도모하면서 고집적화와 고속동작화 및 저소비전력화를 실현한 다이나믹형 RAM을 제공하는 것이다. 본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로부터 명확하게 될 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다. 즉, 워드선과 상보비트선중의 한쪽과의 교점에 다이나믹형 메모리셀이 배치되어 이루어지는 메모리셀어레이를 구비한 다이나믹형 RAM에 있어서, 상기 워드선에 대해서 전원전압에 대응한 선택레벨과 회로의 접지전위보다 낮은 부전위에 대응된 비선택레벨을 공급하고, 상기 전원전압을 상기 어드레스선택용 MOSFET의 임계값전압 상당분만큼 강압해서 형성된 내부전압과 회로의 접지전위에 의해 동작하는 센스앰프에 의해서 상기 상보비트선에 리드된 메모리셀의 신호를 증폭하고, 상기 부전압을 상기 전원전압과 회로의 접지전위를 받고 발진회로와 이 발진회로에 의해 형성된 발진펄스를 받아서 상기 부전압을 발생시키는 차지펌프회로로 이루어지는 부전압 발생회로에 의해서 발생시킨다.
도 1에는 본 발명에 관한 다이나믹형 RAM의 1실시예의 개략적 레이아웃도가 도시되어 있다. 동일도면에 있어서는 다이나믹형 RAM을 구성하는 각 회로블럭중 본 발명에 관련된 부분을 파악할 수 있도록 도시되어 있고, 그것이 공지의 반도체 집적회로의 제조기술에 의해서 단결정실리콘과 같은 1개의 반도체기판상에 있어서 형성된다.
이 실시예의 다이나믹형 RAM은 특히 제한되지는 않지만, 약64M(메가)비트의 기억용량을 갖게 된다. 메모리어레이는 전체로서 4개로 분할된 메모리블럭으로 구성된다. 반도체칩의 긴쪽방향에 대해서 좌우로 2개씩의 메모리어레이가 분할되고, 중앙부분에 어레이 입력회로, 데이타 입출력회로 및 본딩패드열로 이루어지는 입출력 인터페이스회로 및 전원발생회로 등이 마련된다.
상술한 바와 같이 반도체칩의 긴쪽방향에 대해서 좌우에 2개, 상하에 2개씩으로 분할된 4개로 이루어지는 메모리블럭중 상하에 배치된 2개씩이 1조로 되고, 그의 중앙부측에 메인워드 드라이버MWD가 배치된다. 이 메인워드 드라이버MWD는 상기 1개의 메모리블럭을 관통하도록 연장되는 메인워드선의 선택신호를 형성한다. 1개의 메모리블럭은 상기 메인워드선방향에 4K비트, 그것과 직교하는 도시하지 않은 상보비트선(또는 데이타선이라고도 한다)방향에 4K비트의 기억용량을 구성하는 다이나믹형 메모리셀이 접속된다. 이와 같은 메모리블럭이 전체 4개 마련되므로, 4×4K×4K=64M비트와 같은 대기억용량을 갖게 된다.
상기 1개의 메모리블럭은 메인워드선방향에 대해서 8개의 메모리셀어레이로 분할된다. 이와 같은 분할된 메모리셀어레이마다 서브워드선 드라이버SWD가 마련된다. 서브워드선 드라이버SWD는 메인워드선에 대해 1/8길이로 분할되고, 그것과 평행하게 연장되는 서브워드선의 선택신호를 형성한다. 이 실시예에서는 메인워드선의 수를 저감하기 위해서 바꾸어말하면 메인워드선의 배선피치를 완화시키기위해서, 특히 제한되지는 않지만 1개의 메인워드선에 대해서 상보비트선방향에 4개로 이루어지는 서브워드선을 배치시킨다. 이와 같이 메인워드선방향으로는 8개로 분할되고 또 상보비트선방향에 대해서 4개씩이 할당된 서브워드선중에서 1개의 서브워드선을 선택하기 위해서, 후술하는 바와 같은 서브워드 선택선 드라이버가 배치된다. 이 서브워드 선택선 드라이버는 상기 서브워드 드라이버의 배열방향으로 연장되는 4개의 서브워드 선택선중에서 1개를 선택하는 선택신호를 형성한다.
동일도면에 있어서 반도체칩의 긴쪽방향과 평행하게 되도록 배치된 SA는 센스앰프이고, 칩중앙 부근에 마련된 COLUMN DEC는 컬럼디코더이다. 그리고, 상기 메모리블럭을 상하로 분할하도록 중앙부에 마련된 ACTRL은 어레이 제어회로로서, 어드레스 디코더나 동작에 필요한 타이밍신호를 공급한다.
상기와 같이, 1개의 메모리블럭은 상보비트선 방향에 대해서 4K비트의 기억 용량을 갖는다. 그러나, 1개의 상보비트선에 대해서 4K나 되는 메모리셀을 접속하면, 상보비트선의 기생용량이 증대하여 미세한 정보기억용 캐패시터와의 용량비에 의해 리드되는 신호레벨이 얻어지지 않게 되어 버리기 때문에, 상보비트선방향에 대해서도 16개의 메모리셀어레이로 분할된다. 즉, 상기 센스앰프SA에 의해 상보비트선이 16분할로 분할된다. 특히 제한되지는 않지만, 후술하는 바와 같이 센스앰프SA는 공유센스방식(shared sensing)에 의해서 구성되고, 메모리어레이의 양끝에 배치되는 센스앰프를 제외하고 센스앰프를 중심으로 하여 좌우에 상보비트선이 마련되며, 좌우 어느 1개의 상보비트선에 선택적으로 접속된다.
도 2에는 상기 메모리어레이의 메인워드선과 서브워드선의 관계를 설명하기 위한 주요부 블럭도가 도시되어 있다. 동일도면에 있어서는 대표로서 2개의 메인워드선MWL0과 MWL1이 도시되어 있다. 이들 메인워드선MWL0은 메인워드 드라이버MWD0에 의해서 선택된다. 메인워드선MWL1도 마찬가지의 메인워드 드라이버에 의해서 선택된다.
상기 1개의 메일워드선MWL0에는 그의 연장방향에 대해서 8조의 서브워드선이 마련된다. 동일도면에는 그중의 2조의 서브워드선이 대표로서 예시적으로 도시되어 있다. 서브워드선SWL은 우수0∼6과 기수1∼7의 합계 8개의 서브워드선이 1개의 메모리셀 어레이에 교대로 배치된다. 메인워드 드라이버에 인접하는 우수0∼6과 메인워드선의 원단측(워드드라이버의 반대측)에 배치되는 기수1∼7을 제외하고 메모리셀어레이 사이에 배치되는 서브워드 드라이버SWD는 그것을 중심으로 한 좌우의 메모리블럭의 서브워드선의 선택신호를 형성한다.
상기와 같이 메모리블럭에서는 메인워드선방향으로 8개 분할되지만, 상기와 같이 실질적으로 서브워드 드라이버SWD에 의해 2개의 메모리블럭에 대응한 서브워드선이 동시에 선택되므로 실질적으로는 4개로 분할되게 된다. 상기와 같이 서브워드선을 우수0∼6과 기수1∼7로 분할하고 각각 메모리블럭의 양측에 서브워드 드라이버SWD를 배치하는 구성에서는 메모리셀의 배치에 맞게 고밀도로 배치되는 서브워드선SWL의 실질적인 피치를 서브워드 드라이버SWD중에서 2배로 완화할 수 있으며, 서브워드 드라이버SWD와 서브워드선SWL0 등을 효율좋게 배치할 수가 있다.
상기 서브워드 드라이버SWD는 4개의 서브워드선0∼6(1∼7)에 대해서 공통으로 선택신호를 공급한다. 또, 인버터회로를 경유한 반전신호를 공급한다. 상기 4개의 서브워드선중에서 1개의 서브워드선을 선택하기 위한 서브워드 선택선FX가 마련된다. 서브워드 선택선FX는 FX0∼FX6이 상기 우수열의 서브워드 드라이버0∼6으로 공급되고, 그 중 기수 서브워드선택선 FX1∼FX7이 상기 기수열의 서브워드 드라이버1∼7로 공급된다. 특히 제한되지는 않지만, 서브워드선택선FX0∼FX7은 어레이 주변부에서는 제2층째의 금속배선층M2에 의해 형성되고, 마찬가지로 제2층째의 금속배선층M2에 의해 구성되는 메인워드선MWL0∼MWLn이 교차하는 부분에서는 제3층째의 금속배선층M3에 의해 구성된다.
도 3에는 상기 메인워드선과 센스앰프의 관계를 설명하기 위한 주요부 블럭도가 도시되어 있다. 동일도면에 있어서는 대표로서 1개의 메인워드선MWL이 도시되어 있다. 이 메인워드선MWL은 메인워드 드라이버MWD에 의해 선택된다. 상기 메인워드 드라이버에 인접해서 상기 우수 서브워드선에 대응한 서브워드 드라이버SWD가 마련된다.
동일도면에서는 생략되어 있지만, 상기 메인워드선MWL과 평행하게 배치되는 서브워드선과 직교하도록 상보비트선이 마련된다. 이 실시예에서는 특히 제한되지 않지만 상보비트선도 우수열과 기수열로 분할되고, 각각에 대응해서 메모리셀 어레이를 중심으로 해서 좌우에 센스앰프SA가 할당된다. 센스앰프SA는 상기와 같이 공유센스방식으로 되고, 끝부의 센스앰프SA에서는 실질적으로 한쪽에 한 상보 비트선이 마련되지 않지만 후술하는 바와 같은 공유스위치 MOSFET를 거쳐서 상보 비트선에 접속된다.
상기와 같이 메모리블럭의 양측에 센스앰프SA를 분산해서 배치하는 구성에서는 기수열과 우수열에 상보비트선이 할당되기 때문에, 센스앰프열의 피치를 완화시킬 수가 있다. 거꾸로 말하면, 고밀도로 상보비트선을 배치하면서 센스앰프SA를 형성하는 소자영역을 확보할 수 있게 된다. 상기 센스앰프SA의 배열을 따라서 공통데이타선CDL이 배치된다. 이 공통데이타선CDL은 컬럼스위치를 거쳐서 상기 상보비트선에 접속된다. 컬럼스위치는 스위치MOSFET로 구성된다. 이 스위치MOSFET의 게이트는 컬럼디코더의 선택신호가 전달되는 컬럼선택선YS에 접속된다.
도 4에는 본 발명에 관한 다이나믹형 RAM의 센스앰프부의 1실시예의 주요부 회로도가 도시되어 있다. 동일도면에 있어서는 메모리셀어레이MMAT0과 MMAT1 사이에 배치된 센스앰프SA1 및 그것에 관련된 회로가 예시적으로 도시되어 있다. 메모리셀어레이(메모리매트)MMAT1은 블랙박스로 표시되고, 끝부에 마련되는 센스앰프SA0도 블랙박스로 표시되어 있다.
다이나믹형 메모리셀은 메모리매트MMAT0에 마련된 서브워드선SWL에 대응해서 4개가 대표로서 예시적으로 도시되어 있다. 다이나믹형 메모리셀은 어드레스선택용 MOSFET Qm과 정보기억용 캐패시터Cs로 구성된다. 어드레스선택용 MOSFET Qm의 게이트는 서브워드선SWL에 접속되고, 이 MOSFET Qm의 드레인이 비트선에 접속되며, 소스에 정보기억용 캐패시터Cs가 접속된다. 정보기억용 캐패시터Cs의 다른쪽의 전극은 공통화되어 플레이트전압이 인가된다.
1쌍의 상보비트선은 동일도면에 도시한 바와 같이 평행하게 배치되고, 비트선의 용량균형 등을 취하기 위해 필요에 따라서 적절하게 교차된다. 이러한 상보 비트선은 공유스위치 MOSFET Q1과 Q2에 의해 센스앰프의 단위회로의 입출력노드에 접속된다. 센스앰프SA1의 단위회로는 게이트와 드레인이 교차접속되어 래치 형태로 된 N채널형 MOSFET Q5, Q6 및 P채널형 MOSFET Q7, Q8로 구성된다. N채널형 MOSFET Q5와 Q6의 소스는 공통소스선CSN에 접속된다. P채널형 MOSFET Q7과 Q8의 소스는 공통소스선CSP에 접속된다. 상기 공통소스선CSN과 CSP에는 N채널형 MOSFET와 P채널형 MOSFET의 파워스위치MOSFET가 각각 마련되고, 센스앰프의 활성화신호에 의해 상기 파워스위치MOSFET가 온상태로 되어 센스앰프의 동작에 필요한 전압공급을 실행하게 된다.
상기 센스앰프의 단위회로의 입출력노드에는 상보비트선을 단락시키는 MOSFET Q11 및 상보비트선에 하프프리차지전압HVC를 공급하는 스위치MOSFET Q9, Q10으로 이루어지는 프리차지회로가 마련된다. 이들 MOSFET Q9∼Q11의 게이트에는 공통으로 프리차지신호PC가 공급된다.
MOSFET Q12와 Q13은 컬럼선택신호YS에 의해 스위치제어되는 컬럼스위치를 구성한다. 이 실시예에서는 1개의 컬럼선택신호YS에 의해서 4쌍의 비트선을 선택할 수 있게 된다. 즉, 블랙박스로 표시된 센스앰프SA0에 있어서도 마찬가지의 컬럼스위치가 마련되어 있다. 이와 같이, 메모리매트MMAT0을 사이에 두고 2개의 센스앰프SA0과 SA1에 의해서 상보비트선중 우수열의 비트선과 기수열의 비트선으로 나누어 상기 센스앰프SA0과 SA1을 대응시키는 것이다. 그 때문에, 상기 컬럼선택신호YS는 센스앰프SA1측에서 예시적으로 도시되어 있는 2쌍의 비트선과 센스앰프SA0측에 마련되는 도시하지 않은 나머지 2쌍의 비트선에 대응한 합계 4쌍의 상보비트선을 선택할 수 있게 된다. 이들 2쌍씩의 상보비트선쌍은 상기 컬럼 스위치를 거쳐서 2쌍씩의 공통입출력선I/O에 접속된다.
센스앰프SA1은 공유스위치 MOSFET Q3과 Q4를 거쳐서 메모리매트MMAT1의 마찬가지 기수열의 상보비트선에 접속된다. 메모리매트MMAT1의 우수열의 상보비트선은 메모리매트MMAT1의 우측에 배치되는 도시하지 않은 센스앰프SA2에 상기 공유스위치MOSFET Q1과 Q2에 대응한 공유스위치MOSFET를 거쳐서 접속된다. 이와 같은 반복패턴에 의해서 메모리어레이가 분할되어 이루어지는 메모리매트(상기 메모리매트어레이) 사이에 마련되는 센스앰프에 접속된다. 예를들면, 메모리매트MMAT0의 서브워드선SWL이 선택되었을 때에는 센스앰프SA0의 우측 공유스위치MOSFET와 센스앰프SA1의 좌측 공유스위치MOSFET가 온상태로 된다. 단, 상기 끝부의 센스앰프SA0에서는 상기 우측 공유스위치MOSFET만이 마련되는 것이다. 신호SHL은 좌측 공유선택신호이고, 신호SHR은 우측 공유선택신호이다.
도 5에는 본 발명에 관한 다이나믹형 RAM의 주변부분의 1실시예의 개략적 블럭도가 도시되어 있다. 타이밍제어회로TG는 외부단자에서 공급되는 로우어드레스 스트로브신호 /RAS, 컬럼어드레스 스트로브신호 /CAS, 라이트인에이블신호 /WE 및 출력인에이블신호 /OE를 받아서 동작모드의 판정, 그것에 대응해서 내부회로의 동작에 필요한 각종 타이밍신호를 형성한다. 본 명세서 및 도면에 있어서 /는 로우레벨이 액티브레벨인 것을 의미하는데 사용하고 있다. 도 5에 도시되는 주변회로는 외부단자에서 공급되는 전원전압VCC 및 접지전위VSS에 따라서 동작한다.
신호R1과 R3은 로우계의 내부타이밍신호로서, 로우계의 선택동작을 위해서 사용된다. 타이밍신호ΦXL은 로우계 어드레스를 페치해서 유지시키는 신호로서, 로우어드레스버퍼RAB에 공급된다. 즉, 로우어드레스 버퍼RAB는 상기 타이밍신호ΦXL에 의해 어드레스단자A0∼Ai에서 입력된 어드레스를 페치해서 래치회로에 유지시킨다.
타이밍신호ΦYL은 컬럼계 어드레스를 페치해서 유지시키는 신호로서, 컬럼 어드레스 버퍼CAB에 공급된다. 즉, 컬럼어드레스 버퍼CAB는 어드레스단자에서 입력된 컬럼어드레스신호를 상기 타이밍신호 ΦYL에 의해 페치해서 래치회로에 유지시킨다.
신호ΦREF는 리프레시모드일 때에 발생되는 신호로서, 로우어드레스버퍼의 입력부에 마련된 멀티플렉서MXX에 공급되고 리프레시모드시에 리프레시어드레스 카운터회로RFC에 의해 형성된 리프레시용 어드레스신호로 전환하도록 제어한다. 리프레시어드레스 카운터회로RFC는 타이밍제어회로TG에 의해 형성된 리프레시용의 증가펄스(increment pulse)ΦRC를 계수해서 리프레시어드레스신호를 생성한다. 이 실시예에서는 오토리프레시와 셀프리프레시를 갖게 된다.
타이밍신호ΦX는 워드선 선택타이밍신호로서, 디코더XIB로 공급되어 하위2비트의 어드레스신호의 해독된 신호에 따라 4종류의 워드선 선택타이밍신호XiB가 형성된다. 타이밍신호ΦY는 컬럼선택타이밍신호로서, 컬럼계 프리디코더YPD로 공급되어 컬럼선택신호AYix, AYjx, AYkx가 출력된다. 이 컬럼선택신호에 따라서 컬림선택선YS가 선택된다.
타이밍신호ΦW는 라이트동작을 지시하는 제어신호이고, 타이밍신호ΦR은 리드동작을 지시하는 제어신호이다. 이들 타이밍신호ΦW와 ΦR은 입출력회로I/O에 공급되어 라이트동작시에는 입출력회로I/O에 포함되는 입력버퍼를 활성화하고 출력버퍼를 출력임피던스상태로 한다. 이것에 대해서, 리드동작시에는 상기 출력버퍼를 활성화하고 입력버퍼를 출력임피던스 상태로 한다.
타이밍신호ΦMS는 특히 제한되지는 않지만, 메모리어레이 선택동작을 지시하는 신호로서, 로우어드레스버퍼RAB에 공급되며 이 타이밍과 동기해서 선택신호 MSi가 출력된다. 타이밍신호ΦSA는 센스앰프의 동작을 지시하는 신호이다. 이 타이밍신호ΦSA에 따라서 센스앰프의 후술하는 바와 같은 활성화펄스SAE가 형성된다.
이 실시예에서는 로우계의 용장회로X-RED가 대표로서 예시적으로 도시되어 있다. 즉, 상기 회로X-RED는 불량어드레스를 기억시키는 기억회로와 어드레스 비교회로를 포함하고 있다. 기억된 불량어드레스와 로우어드레스버퍼RAB에서 출력되는 내부어드레스신호BXi를 비교하고, 불일치시에는 신호XE를 하이레벨로 하고 신호XEB를 로우레벨로 해서 정규회로의 동작을 유효로 한다. 상기 입력된 내부 어드레스신호BXi와 기억된 불량어드레스가 일치하면, 신호XE를 로우레벨로 해서 정규회로의 불량 메인워드선의 선택동작을 금지시킴과 동시에 신호XEB를 하이레벨로 해서 1개의 예비 메인워드선을 선택하는 선택신호XRiB를 출력시킨다.
도 6에는 본 발명에 관한 다이나믹형 RAM에 있어서의 메모리셀 어레이부의 1실시예의 주요부 회로도가 도시되어 있다. 동일도면에 있어서는 대표로서 1개의 워드선, 1쌍의 상보비트선BL, /BL와 이들에 관련된 센스앰프. 프리차지회로, 리드계 회로 및 라이트계 회로 등이 대표로서 예시적으로 도시되어 있다.
다이나믹형 메모리셀은 상기와 마찬가지로 어드레스선택용 MOSFET Qm과 정보기억용 캐패시터Cs로 구성된다. 어드레스선택용 MOSFET Qm의 게이트는 워드선WL에 접속되고, 이 MOSFET Qm의 한쪽의 소스, 드레인이 비트선BL에 접속된다. 다른쪽의 소스, 드레인이 정보기억용 캐패시터Cs의 축적노드에 접속된다. 정보기억용 캐패시터Cs의 다른쪽의 전극은 공통화되어 플레이트전압VPL이 인가된다. 상기 워드선은 특히 제한되지 않지만, 상기 메인워드선과 서브워드선으로 이루어지는 분할워드선방식으로 될 때에는 상기 서브워드선에 대응되어 있다고 이해하기 바란다. 이 실시예에서는 승압회로를 삭제하기 위해서, 워드선의 선택레벨은 전원전압VCC와 같은 하이레벨로 된다. 그리고, 워드선의 비선택레벨은 메모리셀의 정보유지특성을 개선하기 위해서, 기판백바이어스전압과 같은 부전압으로 된다.
상기 비트선BL과 /BL는 동일도면에 도시한 바와 길이 평행하게 배치되고, 비트선의 용량균형 등을 취하기 위해서 필요에 따라 적절하게 교차된다. 이와 같은 상보비트선BL과 /BL는 스위치MOSFET Q1과 Q2에 의해 센스앰프의 입출력노드BL-SA, /BL-SA에 접속된다. 센스앰프SA를 구성하는 단위회로는 게이트와 드레인이 교차접속되어 래치형태로 된 N채널형 MOSFET Q5, Q6 및 P채널형 MOSFET Q7, Q8로 이루어지는 CMOS래치회로에 의해서 구성된다. N채널형 MOSFET Q5와 Q6의 소스는 공통소스선CSN에 접속된다. P채널형 MOSFET Q7과 Q8의 소스는 공통소스선CSP에 접속된다. 이들 공통소스선CSP와 CSN은 다른 마찬가지의 CMOS래치회로의 상기와 마찬가지 P채널형 MOSFET와 N채널형 MOSFET의 소스에 공통으로 접속된다.
상기 공통소스선CSP에는 P채널형 MOSFET의 파워스위치MOSFET Q22가 마련되어 그의 게이트에는 센스앰프의 활성신호SAE를 받는 인버터회로IV1의 출력신호가 공급되고, 상기 타이밍신호SAE의 하이레벨과 동기해서 온상태로 되며 전원 전압VCC를 강압해서 형성된 내부전압Vary를 상기 공통소스선CSP에 인가한다. N채널형 MOSFET Q5와 Q6에 대응한 공통소스선CSN에도 N채널형 파워스위치 MOSFET Q21이 마련되어 그의 게이트에는 상기 타이밍신호SAE가 공급되고, 상기 타이밍신호SAE의 하이레벨과 동기해서 온상태로 되어 회로의 접지전위VSS를 상기 공통소스선CSN에 인가한다.
상기와 같이, 센스앰프의 동작전압으로서 내부강압전압Vary를 사용하는 것은 상기와 같이 워드선의 선택레벨이 전원전압VCC이므로 센스앰프의 동작전압을 전원전압VCC로 해서 전원전압VCC와 같은 하이레벨의 증폭신호를 비트선에 인가해도, 상기 공유스위치 MOSFET 또는 어드레스선택용 MOSFET의 임계값 전압에 의해 메모리셀의 정보기억용 캐패시터Cs에 라이트되는 전압은 VCC-Vth(Vth는 이들 MOSFET의 임계값전압)로밖에 되지 않기 때문에, 상기와 같이 내부강압전압Vary를 사용하는 것에 의해서 상보비트선BL, /BL에서의 전위변화를 상기 캐패시터Cs에 기억되는 신호레벨에 대응해서 작게 하여 그곳에서의 소비전류를 작게 하는 것이다.
이 실시예에서는 상기 센스앰프의 증폭동작의 고속화를 도모하기 위해서, 특히 제한되지는 않지만 상기 공통소스선 MOSFET Q22에는 MOSFET Q22' 가 추가된다. 이 MOSFET Q22' 는 상기 센스앰프의 동작전압으로서 전원전압VCC를 인가하는 것이다. 즉, 상기 타이밍신호SAE가 로우레벨에서 하이레벨로 변화할 때에 이와 같은 MOSFET Q22' 의 게이트에는 상기 센스앰프의 동작전압으로서 상기 내부강압전압Vary에 대해 높은 동작전압을 일시적으로 인가하도록, 소위 오버드라이브를 실시하도록 일시적으로 로우레벨로 되는 타이밍신호 /SAE' 가 공급된다.
상기 센스앰프SA의 입출력노드 BL-SA와 /BL-SA에는 단락 MOSFET Q11과 상보비트선에 하프프리차지전압Vsto(Vary/2)를 공급하는 스위치MOSFET Q9, Q10으로 이루어지는 프리차지회로가 마련된다. 이들 MOSFET Q9∼Q11의 게이트에는 공통으로 프리차지신호PC가 공급된다. 상기 센스앰프SA의 공통소스선 CSP와 CSN에도 이들 공통소스선CSP와 CSN을 단락시키는 MOSFET Q20 및 하프 프리차지전압Vsto를 공급하는 스위치MOSFET Q18, Q19로 이루어지는 프리차지회로가 마련된다. 이들 MOSFET Q18∼Q20의 게이트에는 공통으로 프리차지신호 CSPC가 공급된다.
상기 센스앰프SA의 입출력노드BL-SA와 /BL-SA는 N채널형 컬럼스위치 MOSFET Q12와 Q13을 거쳐서 입출력선IO에 접속된다. 상기 컬럼스위치 MOSFET Q12와 Q13의 게이트에는 컬럼선택신호YS가 공급된다. 이와 같은 입출력선IO에도 MOSFET Q23∼Q25로 이루어지는 프리차지회로가 마련되고, 프리차지신호IOPC의 하이레벨에 의해 MOSFET Q23∼Q25가 온상태로 되어 하프프리차지 동작이 실행된다. 이 입출력선IO는 메인앰프의 입력단자에 접속된다. 또, 상기 입출력선IO는 로우레벨(VSS)의 라이트신호를 형성하는 N채널형 MOSFET Q26과 Q27 및 하이레벨(Vary)의 라이트신호를 형성하는 P채널형 MOSFET Q28과 Q29로 이루어지는 라이트버퍼의 출력단자에 접속된다.
라이트버퍼의 MOSFET Q26∼Q29는 라이트신호WBE0과 WBE1 및 인버터회로IV2와 IV3에 의해 형성된 반전신호에 의해서 제어되고, 라이트신호WBE0이 하이레벨이고 WBE1이 로우레벨이면 MOSFET Q26과 Q29를 온상태로 해서 하이레벨/로우레벨의 라이트신호를 형성하고, 라이트신호WBE0이 로우레벨이고 WBE1이 하이레벨이면 MOSFET Q27과 Q28을 온상태로 해서 로우레벨/하이레벨의 라이트신호를 형성한다. 라이트동작 이외일 때에는 이들 MOSFET Q26∼Q29가 오프상태로 되어 출력임피던스상태로 된다.
이 실시예의 센스앰프SA는 상기 입출력노드BL-SA와 /BL-SA에 대해서 좌우에 2쌍의 상보비트선이 마련된다는 소위 공유센스앰프로 된다. 즉, 상기 입출력노드BL-SA와 /BL-SA에 대해서 공유 선택MOSFET Q1과 Q2를 거쳐서 좌측의 비트선BL과 /BL에 접속되고, 공유 선택MOSFET Q3과 Q4를 거쳐서 도시하지 않은 우측의 비트선에 접속된다. 이 실시예에서는 이와 같은 공유 선택MOSFET Q1과 Q2 및 Q3과 Q4의 게이트에는 선택신호 SHL과 SHR이 인가되며, 이와 같은 선택신호SHL과 SHR의 선택레벨을 워드선의 선택레벨과 동일하게 전원전압VCC와 같은 하이레벨로 한다. 이 때문에, 상기 공유 선택MOSFET Q1∼Q4는 다이나믹형 메모리셀의 어드레스선택 MOSFET Qm과 동일한 임계값 전압을 갖게 된다.
좌측의 메모리매트가 선택되었을 때에는 신호SHL에 의해 MOSFET Q1과 Q2가 온상태를 유지하고, 신호SHR이 로우레벨로 되어 우측의 메모리매트의 비트선의 분리가 실행된다. 우측의 메모리매트가 선택되었을 때는 신호SHR에 의해 MOSFET Q3과 Q4가 온상태를 유지하고, 신호SHL이 로우레벨로 되어 좌측의 메모리매트의 비트선의 분리가 실행된다. 메모리액세스가 종료한 프리차지기간에서는 상기 신호SHL과 SHR이 모두 하이레벨로 되어 양쪽의 비트선의 프리차지가 실행된다. 상기 신호SHL과 SHR의 하이레벨은 종래의 다이나믹형 RAM과 같은 승압된 하이레벨이 아니라 상기 워드선WL과 마찬가지로 상기 전원전압VCC와 같은 하이레벨을 사용할 수 있어 승압회로가 불필요하게 된다.
도 7에는 상기 도 6의 실시예의 회로 동작의 1예를 설명하기 위한 타이밍도가 도시되어 있다. 도시하지 않은 로우어드레스 스트로브신호 /RAS의 하강과 동기해서 어드레스신호의 페치가 실행된다. 상기 로우계의 선택동작에 의해 비선택측의 공유 선택신호SHR이 전원전압VCC와 같은 하이레벨에서 회로의 접지전위와 같은 로우레벨로 변화한다. 그리고, 워드선WL이 부전압Vbb와 같은 로우레벨에서 전원전압VCC와 같은 하이레벨로 상승한다. 이 워드선의 상승에 의해 비트선 BL과 /BL의 한쪽은 선택된 메모리셀의 정보전하에 대응한 미소전압으로 변화된다.
도시하지 않은 타이밍신호SAE의 하이레벨에 의해 N채널형 MOSFET Q21이 온상태로 되고, 공통소스선CSN은 회로의 접지전위와 같은 로우레벨로 변화한다. 상기 타이밍신호SAE의 하이레벨로의 변화에 의해 인버터회로IV1의 출력신호가 로우레벨로 변화해서 P채널형 MOSFET Q22가 온상태로 되고, 공통소스선CSP는 내부강압전압Vary로 변화한다. 이 때, 도 6의 실시예와 같이 오버드라이브용 MOSFET Q22' 가 마련되어 있는 경우에는 상기 타이밍신호SAE의 하이레벨로의 변화와 동기해서 동일도면에 점선으로 나타낸 바와 같이 타이밍신호 /SAE' 가 로우레벨로 일시적으로 변화하여 상기 MOSFET Q22를 일시적으로 온상태로 한다.
이것에 의해, 센스앰프의 공통소스선CSP의 상승이 빨라지고 센스앰프의 증폭출력의 하이레벨의 상승이 빨라져, 결과로서 증폭동작을 고속으로 한다. 상기 타이밍신호 /SAE' 가 하이레벨로 되돌아가면, 상기 MOSFET Q22' 는 오프상태로 되어 센스앰프가 내부전압Vary와 회로의 접지전위VSS에서 증폭동작을 실행하므로, 센스앰프의 입출력노드BL-SA와 /BL-SA의 전압차가 확대되어 내부강압전압Vary와 회로의 접지전위를 향해 변화하며, 상기 공유 스위치MOSFET Q1과 Q2를 거쳐서 상보비트선 BL, /BL를 내부전압Vary와 같은 하이레벨 및 회로의 접지전위VSS와 같은 로우레벨로 한다.
컬럼선택신호YS의 하이레벨에 의해 상기 입출력노드BL-SA 및 /BL-SA와 입출력선IO가 접속되면, 일시적으로 로우레벨 입출력노드BL-SA와 /BL-SA의 로우레벨이 상승한다. 입출력선IOT와 IOB에 상기 센스앰프의 증폭신호에 대응한 레벨차가 나타난다. 이와 같은 입출력선IOT와 IOB의 리드신호는 메인앰프MA의 증폭동작에 의해 데이타 공통버스CB에는 VCC와 VSS와 같은 하이레벨 및 로우레벨의 리드신호가 출력되어 도시하지 않은 출력회로로 전달된다.
도시하지는 않지만, 라이트동작에 있어서는 상기 리드동작과 마찬가지로 타이밍신호SAE의 하이레벨에 의해 센스앰프SA의 증폭동작이 개시된다. 컬럼선택신호YS의 하이레벨에 의해 상기 입출력노드BL-SA 및 /BL-SA와 입출력선IO가 접속되어 상기 Vary와 VSS에 대응한 라이트신호가 전달된다. 상기 메모리셀의 기억정보를 반전시키는 라이트신호가 전달되면, 상기 입출력노드BL-SA와 /BL-SA의 레벨이 역전되고, 센스앰프는 그것을 증폭해서 전원전압Vary와 VSS를 형성하여 비트선을 통해 선택된 메모리셀에 전달하는 것이다.
상기와 같은 워드선 및 공유 스위치MOSFET의 선택레벨을 전원전압VCC와 같이 한 경우에는 승압전압 발생회로를 생략할 수가 있다. 이것에 의해, 예를들면 승압전압 발생회로에 사용되는 고내압화한 MOSFET를 형성하기 위한 프로세스의 증가도 없고 승압전압 발생회로에 있어서 소비되는 전류도 삭감할 수 있으므로 저소비전력화를 도모할 수가 있다. 그리고, 워드선의 비선택레벨을 기판백바이어스전압과 같은 부전압으로 하는 것에 의해서, 어드레스선택용 MOSFET의 게이트에는 소스전위에 대해 역바이어스전압이 인가되고 있어 정보기억용 캐패시터의 기억전하를 소실시키는 누설전류를 작게 할 수가 있다. 이것에 의해, 원하는 정보유지특성을 얻을 수가 있다.
상기와 같이 워드선의 비선택레벨을 기판백바이어스전압과 같은 부전압으로 한 경우, 어드레스선택용 MOSFET의 임계값전압을 크게 할 필요는 없다. 즉, 센스앰프나 어드레스디코더 등의 주변회로를 구성하는 N채널형 MOSFET와 동일한 제조프로세스에 의해 형성된 저임계값 전압의 것을 그대로 이용할 수가 있다. 이와 같은 저임계값 전압(약 0.6V정도)의 것을 사용하는 것에 의해서, 상기 비트선 BL, /BL에 인가되는 하이레벨 바꾸어말하면 센스앰프의 동작전압Vary를 전원전압 VCC에 대해서 상기 임계값 전압만큼 낮게 한 비교적 높은 전압으로 할 수가 있다. 이것에 의해, 정보전하량을 많게 할 수가 있다.
도 8a 및 도 8b에는 본 발명에 관한 다이나믹형 RAM에 사용되는 워드선 선택회로의 1실시예의 회로도가 도시되어 있다. 도 8a에는 디코드부와 메인워드 드라이버 및 서브워드 드라이버가 예시적으로 도시되고, 도 8b에는 그것에 사용되는 레벨변환부가 예시적으로 도시되어 있다. 도 8a 및 도 8b의 회로기호에 부가된 기호는 상기 도면의 것과 일부 중복되어 있지만, 각각은 별개의 회로기능을 실현하는 것이라고 이해하기 바란다.
도 8a에 있어서 P채널형 MOSFET Q1은 프리차지 MOSFET이고, 프리차지 신호PC를 받는 인버터회로N1의 출력신호에 의해서 출력노드를 전압VCC로 프리차지한다. 상기 출력노드에는 논리블럭을 구성하는 디스차지경로를 구성하는 N채널형의 직렬MOSFET Q3과 Q4가 마련된다. 이 MOSFET Q4의 소스에는 디스차지신호DC를 받는 인버터회로N4의 출력단자가 접속된다. 즉, 프리차지기간에 있어서는 상기 신호DC가 로우레벨로 되어 상기 인버터회로N4의 출력신호를 하이레벨로 한다. 이것에 의해, 상기 신호PC가 하이레벨의 프리차지기간에 있어서 MOSFET Q1이 온상태로 되어 출력노드의 프리차지를 실행하는 경우에는 상기 직렬MOSFET Q3과 Q4가 온상태일 때에도 전류경로가 형성되지 않아 직렬경로에 양 끝측부터 프리차지가 실행된다.
상기 디코드부는 나무(tree)상태로 구성되어 있다. 즉, 상기 인버터회로N4의 출력단자를 기점으로 해서 예시적으로 도시된 MOSFET Q4 및 Q6과 같이 분기하고, 상기 MOSFET Q4의 드레인측은 예시적으로 도시된 MOSFET Q3 및 Q5와 같이 분기되며, 이와 같은 MOSFET Q3의 드레인이 상기 출력노드에 접속되는 것이다. 상기 MOSFET Q3과 Q5의 게이트에는 프리디코드회로PDEC2에 의해 형성된 프리디코드신호가 공급된다. 동일도면에서는 2개의 MOSFET Q3과 Q5가 마련되어 있지만, 예를들면 2비트의 어드레스신호를 해독해서 4종류의 프리디코드신호가 형성되면 이와 같은 4종류의 선택신호에 대응한 4종류의 분기로 된다.
마찬가지로, 상기 MOSFET Q4와 Q6의 게이트에도 프리디코드회로PDEC1에 의해 형성된 프리디코드신호가 공급된다. 동일도면에서는 2개의 MOSFET Q3과 Q5가 마련되어 있지만, 예를들면 2비트의 어드레스신호를 해독해서 4종류의 프리디코드신호가 형성되면, 이와 같은 4종류의 선택신호에 대응한 4종류의 분리로 되며, 그것에 대응해서 4개의 MOSFET가 마련된다.
상기 디코드부에서는 프리디코드회로PDEC1과 PDEC2에 의해 형성된 각각 여러 종류의 프리디코드신호중의 1개가 선택레벨로 되고, 상기 나무상태의 1개의 경로를 구성하는 MOSFET만이 온상태로 되어 디스차지경로를 구성한다. 그리고, 디스차지신호DC의 하이레벨에 의해 상기 선택된 1개의 디스차지경로에 전류가 흘러 상기 출력노드를 하이레벨에서 로우레벨의 선택레벨로 한다.
특히 제한되지는 않지만, 동일도면에 있어서 인버터회로N2, N3 및 N4는 전원전압VCC와 부전압Vbb에서 동작하는 CMOS인버터회로이다. 이들 CMOS인버터회로 N2∼N4의 입력에는 VCC-Vbb와 같은 신호진폭의 프리디코드신호 및 디스차지신호가 공급된다. 이와 같은 신호진폭의 신호를 형성하는 것이 도 8b에 도시된 레벨변환부이다.
도 8b에 도시한 바와 같이 레벨변환부는 입력단자IN에 대해서 동상(同相)의 출력신호OUT를 형성하는 경우, 입력신호IN이 인버터회로N8에 의해 반전된다. 이 인버터회로N8은 통상의 CMOS회로와 같이 전원전압VCC와 VSS에서 동작되는 것이다. 그 때문에, CMOS인버터회로N8의 출력신호는 하이레벨을 전원전압VCC로 하고, 로우레벨을 회로의 접지전위VSS로 하는 CMOS레벨의 신호로 된다.
상기와 같은 CMOS레벨의 신호를 상기 VCC 및 Vbb와 같은 정전압과 부전압으로 이루어지는 신호진폭으로 변환하기 위해서, 상기 부전압Vbb에 소스가 접속된 1쌍의 N채널형 MOSFET Q12와 Q13은 게이트와 드레인이 교차접속되어 래치형태로 된다. 상기 한쪽의 MOSFET Q12의 드레인과 신호입력단자 사이에는 게이트에 접지전위VSS가 접속된 P채널형 MOSFET Q10이 마련된다. 상기 다른쪽의 MOSFET Q13의 드레인과 전원전압VCC 사이에는 P채널형 MOSFET Q11이 마련되고, 그의 게이트에는 상기 신호입력단자가 마련된다. 즉, 이 신호입력단자에는 상기 CMOS인버터회로 N8의 출력신호가 전달된다.
이 구성에서는 신호입력이 하이레벨일 때, MOSFET Q11은 오프상태로 되고 MOSFET Q10은 온상태로 된다. MOSFET Q10의 온상태에 의해 MOSFET Q13의 게이트에는 상기 신호입력의 하이레벨이 공급된다. 이것에 의해, MOSFET Q13이 온상태로 되어 출력단자OUT를 부전압Vbb와 같은 로우레벨로 한다. 이 로우레벨에 의해 MOSFET Q12는 오프상태로 된다. 신호입력이 로우레벨일 때, MOSFET Q11은 온상태로 되고 MOSFET Q10은 오프상태로 된다. 상기 MOSFET Q11의 온상태에 의해 출력단자OUT를 하이레벨로 하므로, MOSFET Q12를 온상태로 한다. 이 MOSFET Q12의 온상태에 의해 MOSFET Q13을 오프상태로 하므로, 출력단자OUT의 하이레벨은 전원전압VCC와 같은 하이레벨로 된다.
상기와 같이, VCC 및 Vbb와 같은 신호진폭의 입력신호가 디코드부로 공급되므로, 디코드부의 동작전압은 상기 전원전압VCC 및 Vbb와 같은 전압으로 된다. 즉, 비선택의 출력노드를 하이레벨로 유지하기 위해서, 출력노드에는 그의 출력신호를 받는 인버터회로N5의 출력신호가 공급되는 P채널형 MOSFET Q2가 마련된다. 이 MOSFET Q2는 상기 출력노드의 누설전류를 보충할 정도의 작은 MOSFET로 구성되어 있고, 출력노드의 하이레벨에 의해 인버터회로N5의 출력신호가 로우레벨로 되어 상기 MOSFET Q2를 온상태로 하는 래치회로를 구성한다. 상기 MOSFET Q2는 상기와 같이 전류공급능력이 작으므로, 상기 MOSFET Q3, Q4가 온상태로 되면 출력노드를 디스차지시킬 수 있어 로우레벨의 선택신호를 형성하는 것이다.
상기 인버터회로N5와 N6을 통해서 메인워드선의 선택신호가 형성된다. 상기 인버터회로N5와 N6은 상기 전원전압VCC와 부전압Vbb에서 동작하는 것이고, 그것에 대응한 신호진폭의 출력신호를 형성하는 것이다. 상기 인버터회로N5와 N6은 워드드라이버를 구성하는 것이다. 즉, 메인워드선을 고속으로 동작시키기 위해서, 인버터회로N6은 비교적 큰 사이즈의 CMOS인버터회로로 구성되고, 이와 같은 CMOS인버터회로의 입력용량이 비교적 크기 때문에 각각을 고속으로 구동하기 위해서 상기 인버터회로N5가 마련된다.
서브워드부는 상기 메인워드선의 서브워드선 선택신호FX와 함께 1개의 서브워드선SWL의 선택신호를 형성한다. 즉, 상기와 같이 1개의 메모리셀어레이(메모리매트)에 있어서는 상기 메인워드선에 대응해서 기수와 우수로 분류된 4개씩의 서브워드선이 할당되어 있으므로, 상기 4개의 서브워드선중의 어느 1개가 상기 신호FX에 의해 선택된다. 즉, 상기 메인워드선은 P채널형 MOSFET Q7과 Q8로 이루어지는 CMOS인버터회로의 입력단자로 공급된다. 이 CMOS인버터회로의 출력에 서브워드선SWL이 접속된다. 상기 CMOS인버터회로의 출력과 상기 부전압 Vbb 사이에는 N채널형 MOSFET Q9가 마련된다. 상기 CMOS인버터회로의 동작전압으로서 상기 신호FX의 하이레벨이 이용된다. 메인워드선이 선택상태이고 상기 신호FX가 비선택상태일 때의 서브워드선SWL을 로우레벨의 비선택레벨로 고정시키기 위해서 인버터회로N7이 마련되며, 이와 같은 인버터회로N7의 출력신호가 상기 MOSFET Q9의 게이트로 공급된다.
예를들면, 메인워드선이 로우레벨의 선택레벨일 때, 상기 P채널형 MOSFET Q7이 온상태로 되고 N채널형 MOSFET Q8이 오프상태로 된다. 이 때, 상기 온상태의 P채널형 MOSFET Q7을 통해서 상기 신호FX의 하이레벨이 서브워드선SWL으로 전달되어 선택상태로 된다. 상기 신호FX가 로우레벨이면 상기 인버터회로N7의 출력신호가 하이레벨로 되어 N채널형 MOSFET Q9를 온상태로 하므로, 서브워드선SWL이 로우레벨(Vbb)의 비선택레벨로 고정된다. 상기 메인워드선이 하이레벨의 비선택레벨일 때, 상기 P채널형 MOSFET Q7이 오프상태로 되고 N채널형 MOSFET Q8이 온상태로 된다. 이것에 의해, 신호FX의 하이레벨/로우레벨과 관계없이 서브워드선SWL은 로우레벨의 비선택레벨로 고정된다.
도 9에는 본 발명에 관한 다이나믹형 RAM에 사용되는 워드선 선택회로의 다른 1실시예의 회로도가 도시되어 있다. 동일도면에 있어서는 디코드부와 메인워드 드라이버 및 서브워드 드라이버가 예시적으로 도시되어 있다. 이 실시예에서는 프리디코더회로PDEC1, PDEC2 및 디코드부를 포함해서 전원전압VCC와 VSS에서 동작하는 통상의 CMOS회로에 의해 구성된다. 메인워드선MWL의 선택/비선택신호를 형성하는 인버터회로N6이 상기와 같은 레벨변환기능을 갖는 워드드라이버로 된다. 즉, 상기 도 8b에 도시한 레벨변환회로가 그대로 워드드라이버N6으로서 이용된다.
이 구성에서는 메인워드선MWL과 서브워드 드라이버만이 VCC-Vbb에서 동작하는 것으로 되어 부전압발생회로의 부하를 가볍게 할 수가 있다. 또, 프리디코드회로나 프리차지신호PC 및 디스차지신호DC를 형성하는 회로에 있어서 상기 레벨변환회로가 불필요하게 되므로, 회로의 간소화를 가능하게 하는 것이다. 이 레벨변환회로를 서브워드 드라이버에만 마련하는 구성으로 해도 좋지만, 메인워드 드라이버에 비해 서브워드 드라이버의 수가 압도적으로 많아 전체로서의 소자수를 증대시키므로, 이 실시예와 같이 메인워드 드라이버에 적용하는 것이 소자수의 점에서 유리하게 된다.
도 10에는 본 발명에 관한 다이나믹형 RAM의 전원계의 1실시예의 개략적인 블럭도가 도시되어 있다. 외부단자에서 공급된 전원전압VCC와 회로의 접지전위 VSS로 이루어지는 전원전압은 컬럼계 선택회로, 워드선 선택회로, 메인앰프 및 I/O계와 DRAM제어계로 공급된다. 또, 3종류의 내부전압 발생회로로 공급된다. 부전압 발생회로Vbb-G는 공지의 기판백바이어스전압이며, 상기 전원전압VCC와 회로의 접지전위VSS를 받아서 링오실레이터 등의 발진회로와 이와 같은 발진회로에 의해 부전압을 형성하는 차지펌프회로로 구성된다. 특히 제한되지는 않지만, 상기 부전압의 안정화와 불필요한 전류소비를 억제하기 위해서, 기판전압을 모니터하여 차지펌프동작을 간헐적으로 실행하는 제어회로가 마련된다.
내부전압 발생회로Vary-G는 전원전압VCC를 MOSFET의 임계값전압만큼 레벨시프트한 전압을 형성하는 강압회로로서, 기본적으로는 N채널형 MOSFET의 소스폴로워회로로 구성할 수 있는 것이다. 전압발생회로Vsto-G는 비트선의 프리차지전압Vsto와 플레이트전압VPL을 형성한다. 이 전압발생회로는 상기와 마찬가지로 전원전압VCC를 MOSFET의 임계값전압만큼 레벨시프트한 전압을 형성하고, 그것을 1/2로 분압한 전압을 발생시킨다. 상기 프리차지전압Vsto와 플레이트전압 VPL은 동일한 전압으로 좋으므로 공통화해도 좋지만, 서로 영향을 받지 않도록 각각이 다른 드라이버를 거쳐서 출력된다.
상기 부전압 발생회로Vbb-G에 의해 형성된 부전압Vbb는 상기 워드선 선택회로로 공급되는 것 이외에, 메모리셀 어레이가 형성되는 P형 웰영역에 기판백바이어스전압으로서 인가된다. 상기 프리차지전압Vsto는 프리차지회로PCC에 사용되고, 플레이트전압VPL은 메모리셀의 캐패시터에 전달된다. 내부전압Vary는 센스앰프SA와 라이트버퍼WB의 동작전압으로서 인가된다.
도 11에는 본 발명에 관한 다이나믹형 RAM에 있어서의 전원계의 특성도가 도시되어 있다. 동일도면의 횡축에는 외부전원전압이 도시되고, 종축에는 내부동작전압이 도시되어 있다. 외부전원전압VCC가 약2V정도∼4V정도의 범위에 있는 경우, 상기 내부전압 발생회로에 있어서는 소정의 전압Vbb, Vsto 및 Vary를 안정적으로 형성한다. 이 실시예에서는 전원전압VCC가 약3V정도에서 동작되는 것을 전제로 하고 있으므로, 내부전압Vary를 약2.2V정도로 하는 것에 의해서 전원전압VCC와의 전압차Vgs가 MOSFET의 임계값전압보다 커지므로, 워드선을 승압하는 일없이 상기 내부전압Vary에 따른 비트선의 하이레벨을 메모리셀의 정보캐패시터에 라이트할 수가 있다. 또, 부전압Vbb를 약 -0.8V정도로 하고 있으므로 워드선의 비선택레벨도 이것에 대응해서 -0.8V로 되고, 다이나믹형 메모리셀의 어드레스선택용 MOSFET의 임계값 전압을 주변회로의 MOSFET와 동일한 저임계값 전압으로 해도 원하는 데이타유지특성을 확보할 수가 있다. 전원전압VCC가 4V를 초과해서 높아지면, 그것에 따라서 내부전압이 높아진다. 이것은 번인(burn-in) 등의 가속시험을 효율좋게 실행하도록 하는 것이다.
동일도면에 있어서 (A)∼(C)에는 메모리셀의 전위가 예시적으로 도시되어 있다. (A)에서는 하이레벨("1")와 라이트상태를 나타내고 있고, 워드선에 접속되는 게이트전압은 3. 3V로 되고 비트선의 하이레벨2. 2V가 캐패시터에 라이트된다. (B)는 로우레벨("0")의 라이트상태를 나타내고 있고, 워드선에 접속되는 게이트전압은 3. 3V로 되고 비트선의 로우레벨0V가 캐패시터에 라이트된다. (C)는 데이타 유지상태를 나타내고 있으며, 워드선에 접속되는 게이트전압은 비선택레벨의 -0.8V로 되고, 이 때 비트선은 상기 라이트/리드상태에서는 0V, 2. 2V의 하이레벨/로우레벨로 되며 대기상태에서는 하프프리차지전압1. 1V이다. 캐패시터의 유지전압은 0V 또는 2. 2V이며, 상기 어드레스선택용 MOSFET의 게이트는 상기와 같은 부전압이므로 비트선 또는 상기 유지전압이 0V일 때라도 상기와 같이 -0.8V와 같이 역바이어스전압이 인가되고 있기 때문에 정보전하를 소실시키는 누설전류가 흐르지 않는다.
도 12a 및 도 12b에는 본 발명에 관한 다이나믹형 RAM을 설명하기 위한 소자구조 단면도가 도시되어 있다. 도 12a에는 P-SUB를 사용하고 2중 웰구조인 예가 도시되며, 도 12b에는 P-SUB를 사용하고 3중 웰구조인 예가 도시되어 있다. 도 12a의 P-SUB 2중 웰구조에서는 반도체기판이 P형 기판P-SUB로 되고, 메모리 어레이 및 그 주변회로를 구성하는 N채널형 MOSFET는 상기 P형 기판상에 직접 형성되는 것이 아니라 이와 같은 P형 기판상에 형성된 P형 웰영역BP에 형성된다. P채널형 MOSFET는 상기 P형 기판상에 형성된 N형 웰영역BN에 형성된다. 주변회로에 있어서 발생한 소수캐리어가 메모리어레이가 형성되는 반도체영역에 도달하고 메모리셀의 축적노드에 도달해서 정보전하를 소실시켜 버리는 일이 없도록, 이와 같은 소수캐리어를 흡수하기 위한 가드링이 마련된다.
도 12a의 실시예에서는 상기와 같이 기판P-SUB에는 기판백바이어스전압 VBB(=Vbb)가 공급된다. 즉, 웰영역이 BN 및 BP와 같이 2중구조로 되어 제조프로세스를 간소화할 수 있는 반면 기판P-SUB에 부전압VBB가 백바이어스전압으로서 공급되기 때문에, 센스앰프나 주변회로의 N채널형 MOSFET의 임계값전압이 높아져 그만큼 동작속도가 느려지게 되는 것이다.
도 12b의 실시예에서는 상기와 같이 기판P-SUB에는 회로의 접지전위VSS가 인가되고, 이와 같은 기판P-SUB와의 분리를 위해서 메모리어레이와 센스앰프나 상기 서브워드 디코더 등이 형성되는 주변부에는 깊은 N형 웰영역 NWEL이 마련된다. 이 N형 웰영역NWEL에는 전원전압VCC가 바이어스전압으로서 인가되는 것에 의해서, 기판P-SUB와의 전기적인 분리가 실행된다. 상기 깊은 N형 웰영역NWEL이 부가되는 것에 의해서, 상기 소자가 형성되는 P형 웰영역BP 및 N형 웰영역BN을 합쳐서 소위 3중 웰구조라고 부른다.
상기 깊은 N형 웰영역NWEL상에 형성되고 메모리어레이가 형성되는 P형 웰영역BP에는 상기 부전압VBB로 이루어지는 기판백바이어스전압이 인가된다. 이것에 의해, 어드레스선택용 MOSFET의 임계값전압이 높아진다. 이것에 대해서, 센스앰프 등의 주변회로를 구성하는 N채널형 MOSFET가 형성되는 P형 웰영역BP에는 상기 회로의 접지전위VSS가 인가된다(도시하지 않음). 이것에 의해, 주변회로에서는 저임계값 전압으로 되어 동작속도가 빨라진다. P채널형 MOSFET가 형성되는 N형 웰영역BP에는 상기와 마찬가지로 전원전압VCC가 바이어스전압으로서 인가된다. 어드레스디코더나 어드레스버퍼 및 제어회로 등의 주변회로를 구성하는 N채널형 MOSFET 및 P채널형 MOSFET가 형성되는 웰영역은 상기 기판P-SUB상에 형성되는 N형 웰영역BN, P형 웰영역BP에 형성된다.
상기와 같은 3중 웰구조를 도 1에 적용하는 경우, 상기 4개로 분할된 메모리 블럭마다 상기 깊은 N형 웰영역NWEL을 공통으로 형성할 수가 있다. 즉, 메모리셀이 접속된 워드선의 선택레벨을 승압전압이 아니라 상기 전원전압VCC를 사용하도록 한 경우, 이와 같은 워드드라이버를 구성하는 P채널형 MOSFET가 형성되는 N형 웰영역BN에는 상기 깊은 N형 웰영역NWEL과 마찬가지로 전원전압VCC가 인가되기 때문에, 상기 센스앰프열에 의해 깊은 N형 웰영역NWEL이 분리되는 일이 없다. 이것에 의해, 상기 센스앰프열에 의해 상기 깊은 N형 웰영역을 형성하기 위해서 여분의 공간을 마련할 필요가 없으므로, 상기 메모리블럭의 점유면적을 작게 할 수가 있다. 만약, 워드선의 선택레벨이 전원전압VCC보다 큰 승압전압이면, 워드드라이버를 구성하는 P채널형 MOSFET가 형성되는 N형 웰을 승압전압레벨로 하지 않으면 안되므로, 이 N형 웰을 상기 깊은 N형 웰의 외측에 배치해야만 한다. 따라서, 상기 깊은 N형 웰을 1개의 메모리블럭내에서 분할하여 형성해야 한다.
도 13a, 도 13b 및 도 13c에는 본 발명에 관한 다이나믹형 RAM의 1실시예의 제조공정을 설명하기 위한 주요부 단면도가 도시되어 있다. 동일도면에 있어서는 상기 메모리어레이부의 N채널형 MOSFET와 주변회로부의 N채널형 MOSFET가 대표로서 예시적으로 도시되어 있다. 도 13a에서는 소자형성영역을 제외하고 필드절연막이 형성되며, 그것을 마스크로 해서 채널영역의 불순물농도를 설정하기 위한 이온주입이 실행된다. 이 실시예의 반도체 집적회로에서는 메모리어레이부와 주변회로부의 이온주입이 동일한 공정에서 실시된다. 이들 N채널형 MOSFET는 상기 이온주입에 의해 상기와 같이 0.6V정도의 저임계값 전압을 갖게된다.
도 13b에서는 제1층째의 폴리실리콘층FG, FG캡, 측벽의 형성이 실행된다. 도 13c에서는 고내압화 등을 위해 저농도 n-의 소스, 드레인을 형성하기 위한 이온주입(NM주입)이 실시된다. 이 실시예에서는 상기와 같이 메모리어레이부와 주변회로부 및 다이나믹형RAM과 동일한 반도체집적회로에 형성되는 다른 회로블럭을 구성하는 N채널형 MOSFET도 상기와 마찬가지 공정에 의해 형성할 수 있으므로, 제조프로세스의 간소화가 가능하게 된다.
도 14a∼도 14e에는 본 발명에 관한 다이나믹형 RAM의 다른 1실시예의 제조공정을 설명하기 위한 주요부 단면도가 도시되어 있다. 동일도면에 있어서도 상기와 마찬가지로 메모리어레이부의 N채널형 MOSFET와 주변회로부의 N채널형 MOSFET가 대표로서 예시적으로 도시되어 있다. 도 14a, 도 14b 및 도 14c의 공정은 일부분을 제외하고는 상기와 마찬가지이다. 즉, 도 14a에서는 소자형성영역을 제외하고 필드절연막이 형성되며, 그것을 마스크로 해서 채널영역의 불순물농도를 설정하기 위한 이온주입이 실행된다. 이 실시예의 반도체 집적회로에서는 메모리어레이부와 주변회로부의 이온주입이 동일한 공정에서 실시된다. 이들 N채널형 MOSFET는 상기 이온주입에 의해 상기와 같이 0.6V정도의 저임계값 전압을 갖게 된다.
도 14b에서는 제1층째의 폴리실리콘층FG와 FG캡의 형성이 실행된다. 도 14c에서는 고내압화 등을 위해 저농도 n-의 소스, 드레인을 형성하기 위한 이온주입(NM주입)이 실시된다. 도 14d에서는 게이트전극부에 측벽이 형성된다. 도 14e에서는 상기 게이트측에서 상기 측벽을 마스크로 해서 소스, 드레인영역을 형성하기 위한 고농도의 n+ 소스, 드레인을 형성하기 위한 이온주입(NH주입)이 실시된다. 이 실시예에서는 상기와 같이 메모리어레이부와 주변회로부 및 다이나믹형 RAM과 동일한 반도체 집적회로에 형성되는 다른 회로블럭을 구성하는 N채널형 MOSFET도 상기와 마찬가지 공정에 의해서 형성할 수 있으므로, 상기와 마찬가지로 제조프로세스의 간소화가 가능하게 된다.
상기 실시예에서 얻어지는 작용효과는 다음과 같다. 즉,
[1] 워드선과 상보비트선중의 한쪽과의 교점에 다이나믹형 메모리셀이 배치되는 메모리어레이를 구비한 다이나믹형 RAM에 있어서, 상기 워드선에 대해 전원 전압에 대응한 선택레벨과 회로의 접지전위보다 낮은 부전위에 대응된 비선택레벨을 공급하고, 상기 전원전압을 상기 어드레스선택용 MOSFET의 임계값전압 상당분만큼 강압해서 형성된 내부전압과 회로의 접지전위에 의해 동작하는 센스앰프에 의해서 상기 상보비트선에 리드되는 메모리셀의 신호를 증폭하고, 상기 부전압을 상기 전원전압과 회로의 접지전위를 받고 발진회로와 이 발진회로에 의해 형성된 발진펄스를 받아서 상기 부전압을 발생시키는 차지펌프회로로 이루어지는 부전압 발생회로에 의해서 발생시킨다. 이러한 구성에 의해, 승압전압 발생회로를 생략할 수 있으므로 저소비전력화가 도모됨과 동시에, 분할워드선방식에서는 메모리셀어레이, 서브워드 드라이버 및 센스앰프의 여러개로 이루어지는 메모리블럭에 대해서 깊은 N형 웰영역을 공통으로 사용할 수 있어 레이아웃면적의 소형화가 가능하다는 효과가 얻어진다.
[2] 상기 센스앰프로서 CMOS래치회로에 동작전압과 회로의 접지전위를 각각 인가하는 P채널형 MOSFET와 N채널형 MOSFET로 이루어지는 파워스위치로 구성하고, 상기 내부전압을 공급하는 제1 P채널형 MOSFET와 센스동작개시시의 일정기간만 온상태로 되어 상기 전원전압을 인가하는 제2 P채널형 MOSFET를 사용하는 것에 의해서, 동작의 고속화와 비트선의 신호진폭을 작게 하는 것에 의한 저소비전력화를 도모할 수 있다는 효과가 얻어진다.
[3] 상기 센스앰프는 그것을 중심으로 해서 좌우에 배치되는 1쌍의 상보비트선에 대해 공통으로 마련되는 공용센스앰프로 하고, 상기 1쌍의 상보비트선과 상기 센스앰프의 입출력노드 사이에 공용스위치MOSFET를 마련하는 구성에서는 워드선과 마찬가지로 공용선택스위치 MOSFET도 전원전압레벨에 의해 온상태로 할 수 있다는 효과가 얻어진다.
[4] 상기와 같이 워드선의 비선택레벨을 부전압으로 하는 것에 의해서, 어드레스선택용 MOSFET는 N채널형 MOSFET로 이루어지고 상기 워드선이나 상보비 어드레스선택을 실행하는 어드레스선택회로를 포함한 주변회로를 구성하는 4채널형 MOSFET와 동일한 제조프로세스에 의해 형성할 수 있다는 효과가 얻어진다.
[5] 상기 워드선의 선택신호를 형성하는 워드선 선택신호중 적어도 메모리셀이 접속된 워드선의 선택신호를 형성하는 워드드라이버는 상기 전원전압과 상기 부전압을 동작전압으로 하고, 상보비트선의 선택신호를 형성하는 컬럼선택신호를 포함한 다른 주변회로는 상기 센스앰프를 제외하고 상기 전원전압과 회로의 접지전위에 의해 동작시키는 것에 의해서 부전압의 부하를 작게 할 수 있다는 효과가 얻어진다.
[6] 상기 다이나믹형 메모리셀이 매트릭스배치되어 이루어지는 메모리셀어레이, 센스앰프, 상기 상보비트선의 프리차지를 실행하는 프리차지회로, 상기 상보비트선의 선택을 실행하는 컬럼스위치로 이루어지는 메모리블럭을 구성하는 MOSFET가 형성되는 웰영역은 공통의 깊은 N형 웰상에 형성하고 N채널형 MOSFET가 형성되는 P형 웰영역을 전기적으로 분리하는 것에 의해서, 상기 메모리셀이 형성되는 P형 웰영역에는 상기 부전압을 백바이어전압으로서 공급하고 다른 P형 웰영역에는 회로의 접지전위를 공급하는 것에 의해서 데이타유지특성을 한층더 개선하면서 주변회로의 동작을 고속으로 할 수 있다는 효과가 얻어진다.
[7] 상기 다이나믹형 메모리셀이 매트릭스배치되어 이루어지는 메모리셀어레이, 센스앰프, 상기 상보비트선의 프리차지를 실행하는 프리차지회로, 상기 상보비트선의 선택을 실행하는 컬럼스위치로 이루어지는 메모리블럭을 구성하는 MOSFET가 형성되는 웰영역은 공통의 P형 반도체기판상에 형성하고, 이와 같은 공통의 P형 반도체기판에는 상기 부전압을 백바이어스전압으로서 공급하는 것에 의해서 2중웰구조를 채용할 수 있어 제조프로세스의 간소화가 가능하다는 효과가 얻어진다.
[8] 상기 워드선의 선택회로는 상기 부전압이 소스에 공급되고 게이트와 드레인이 교차접속되어 래치형태로 된 제1과 제2 N채널형 MOSFET 상기 제1 N채널형 MOSFET의 드레인과 입력단자 사이에 소스-드레인경로가 접속되고 그의 게이트에회로의 접지전위가 인가된 제1 P채널형 MOSFET 및 상기 전원전압과 상기 제2 N채널형 MOSFET의 드레인 사이에 소스-드레인경로가 접속되고 그의 게이트가 상기 입력단자에 접속된 제2 P채널형 MOSFET로 이루어지며, 상기 입력단자에는 전원전압/접지전위로 이루어지는 워드선의 비선택/선택신호가 공급되고, 상기 제2 N채널형 MOSFET와 P채널형 MOSFET의 드레인접속점에서 상기 전원전압/부전압으로 이루어지는 워드선의 선택/비선택신호를 형성하는 레벨변환회로를 사용하는 것에 의해서, 상기 전원전압과 부전압에서 동작하는 CMOS회로를 사용하여 워드선의 선택/비선택신호를 형성할 수 있다는 효과가 얻어진다.
[9] 상기 워드선은 메인워드선, 이와 같은 메인워드선에 대해 공통으로 할당되어 이루어지는 여러개의 서브워드선으로 이루어지고, 적어도 상기 메인워드선에 있어서 상기 전원전압과 부전압으로 이루어지는 선택/비선택신호를 설정하는 것에 의해서, 서브워드 드라이버를 CMOS회로로 구성할 수 있으므로 전체로서의 회로소자수를 적게 할 수 있다는 효과가 얻어진다.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명했지만, 본원 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다. 예를들면, 기판백바이어스 발생회로는 전원투입시의 부전압의 하강을 고속으로 하기 위해서, 강력하게 부전압을 발생하는 차지펌프회로 및 정상적으로 또한 간헐적으로 동작하는 차지펌프회로를 마련하며, 그것을 적절하게 사용하는 것에 의해서 저소비전력과 부전압의 하강의 고속화를 실현하는 것이어도 좋다. 상기 부전압의 모니터출력에 의해서, 부전압이 원하는 데이타유지특성을 만족하는 전압에 도달할 때까지의 동안 메모리액세스를 금지하는 제어기능을 마련하는 것이어도 좋다. 상기 워드선의 부전압은 상기 기판바이어스전압 발생회로와 공통화하는 것 이외에, 기판바이어스전압과는 별도로 워드선의 비선택레벨을 전용으로 형성하는 것이어도 좋다.
워드선의 선택회로는 상기와 같이 메인워드선과 서브워드선으로 이루어지는 워드선 분할방식에 한정되는 것은 아니고, 메모리블럭마다 메모리셀이 접속된 워드선과 워드드라이버가 1대 1로 대응해서 마련되는 구성이어도 좋다. 본 발명은 다이나믹형 RAM에 널리 이용할 수 있는 것이다.
본원에 있어서 개시되는 발명중 대표적인 것에 의해서 얻어지는 효과를 간단하게 설명하면 다음과 같다. 즉, 워드선과 상보비트선중의 한쪽과의 교점에 다이나믹형 메모리셀이 배치되어 이루어지는 메모리셀어레이를 구비한 다이나믹형 RAM에 있어서, 상기 워드선에 대해 전원전압에 대응한 선택레벨과 회로의 접지전위보다 낮은 부전위에 대응된 비선택레벨을 공급하고, 상기 전원전압을 상기 어드레스선택용 MOSFET의 임계값전압 상당분만큼 강압해서 형성된 내부전압과 회로의 접지전위에 의해 동작하는 센스앰프에 의해서 상기 상보비트선에 리드되는 메모리셀의 신호를 증폭하고, 상기 부전압을 상기 전원전압과 회로의 접지전위를 받고 발진회로와 이 발진회로에 의해 형성된 발진펄스를 받아서 상기 부전압을 발생시키는 차지펌프 회로로 이루어지는 부전압 발생회로에 의해서 발생시킨다. 이러한 구성에 의해, 승압전압 발생회로를 생략할 수 있으므로 저소비전력화가 도모됨과 동시에, 분할워드선방식에서는 메모리셀어레이, 서브워드 드라이버 및 센스앰프의 여러개로 이루어지는 메모리블럭에 대해서 깊은 N형 웰영역을 공통으로 사용할 수 있어 레이아웃면적을 소형화할 수 있다.
도 1은 본 발명에 관한 다이나믹형 RAM의 1실시예를 도시한 개략적 레이아웃도,
도 2는 도 1의 메모리어레이의 메인워드선과 서브워드선의 관계를 설명하기 위한 주요부 블럭도,
도 3은 도 1의 메인워드선과 센스앰프의 관계를 설명하기 위한 주요부 블럭도,
도 4는 본 발명에 관한 다이나믹형 RAM의 센스앰프부의 1실시예를 도시한 주요부 회로도,
도 5는 본 발명에 관한 다이나믹형 RAM의 주변부분의 1실시예를 도시한 개략적 블럭도,
도 6은 본 발명에 관한 다이나믹형 RAM에 있어서의 메모리셀 어레이부의 1 실시예를 도시한 주요부 회로도,
도 7은 도 6의 실시예의 회로 동작의 1예를 설명하기 위한 타이밍도,
도 8a 및 도 8b는 본 발명에 관한 다이나믹형 RAM에 사용되는 워드선 선택회로의 1실시예를 도시한 회로도,
도 9는 본 발명에 관한 다이나믹형 RAM에 사용되는 워드선 선택회로의 다른 1실시예를 도시한 회로도,
도 10은 본 발명에 관한 다이나믹형 RAM의 전원계의 1실시예를 도시한 개략적 블럭도,
도 11은 본 발명에 관한 다이나믹형 RAM에 있어서의 전원계의 특성도,
도 12a 및 도 12b는 본 발명에 관한 다이나믹형 RAM을 설명하기 위한 소자 구조 단면도,
도 13a, 도 13b 및 도 13c는 본 발명에 관한 다이나믹형 RAM의 1실시예의 제조공정을 설명하기 위한 주요부 단면도,
도 14a∼도 14e는 본 발명에 관한 다이나믹형 RAM의 다른 1실시예의 제조공정을 설명하기 위한 주요부 단면도.

Claims (16)

  1. 게이트가 워드선에 접속되고 소스-드레인경로가 상기 워드선과 교차하는 상보비트선의 한쪽과 정보기억용 캐패시터의 축적노드 사이에 접속되어 이루어지는 어드레스선택 MOSFET를 포함하는 다이나믹형 메모리셀,
    상기 워드선에 대해 외부 전원전압에 대응한 선택레벨과 회로의 접지전위보다 낮은 부전위에 대응된 비선택레벨을 공급하는 워드선 선택회로,
    상기 상보비트선을 소정의 전압으로 프리차지하는 프리차지회로,
    상기 외부 전원전압을 상기 어드레스선택용 MOSFET의 임계값전압 상당분만큼 강압해서 형성된 내부전압과 회로의 접지전위에 의해 동작하고, 상기 한쪽의 비트선 프리차지전하와 다이나믹형 메모리셀의 기억전하와의 전하분산에 의해 형성된 상기 한쪽의 비트선에 리드된 신호전압과 다른쪽의 비트선의 프리차지전압과의 전위차를 받고, 그것을 증폭해서 상기 내부전압과 회로의 접지전위에 대응한 증폭신호를 형성하는 센스앰프 및
    발진회로와 이 발진회로에 의해 형성된 발진펄스를 받아서 부전압을 발생시키는 차지펌프회로로 이루어지는 부전압 발생회로를 구비해서 이루어지는 것을 특징으로 하는 다이나믹형 메모리.
  2. 제1항에 있어서,
    상기 센스앰프는 P채녈형 MOSFET와 N채널형 MOSFET로 이루어지는 2개의 CMOS인버터회로의 입력과 출력이 교차접속되어 이루어지는 CMOS래치회로 및 상기 CMOS래치회로에 동작전압과 회로의 접지전위를 각각 인가하는 제1, 제2 파워스위치회로로 이루어지고,
    상기 동작전압을 공급하는 제1 파워 스위치회로는 상기 내부전압을 공급하는 제1 MOSFET 및 센스동작 개시시의 일정기간만 온상태로 되어 상기 외부 전원전압을 인가하는 제2 MOSFET로 이루어지는 것인 것을 특징으로 하는 다이나믹형 메모리.
  3. 제1항 또는 제2항에 있어서,
    상기 센스앰프는 그것을 중심으로 해서 좌우에 각각 배치되는 상보비트선쌍에 대해서 공통으로 마련되는 공용 센스앰프이고,
    상기 상보 비트선쌍과 상기 센스앰프의 입출력노드 사이에는 각각 공용스위치 MOSFET가 마련되는 것인 것을 특징으로 하는 다이나믹형 메모리.
  4. 제1항에 있어서,
    상기 어드레스 선택용 MOSFET는 N채널형 MOSFET로 이루어지고, 상기 워드선이나 상보비트선에 대한 어드레스선택을 실행하는 어드레스 선택회로를 포함한 주변회로를 구성하는 N채널형 MOSFET와 동일한 제조프로세스에 의해 형성되는 것인 것을 특징으로 하는 다이나믹형 메모리.
  5. 제4항에 있어서,
    상기 워드선의 선택신호를 형성하는 워드선 선택회로중 적어도 메모리셀이 접속된 워드선의 선택신호를 형성하는 워드 드라이버는 상기 외부 전원전압과 상기 부전압을 동작전압으로 하는 것이고,
    상보비트선에 대한 선택신호를 형성하는 컬럼 선택회로는 상기 외부 전원전압과 회로의 접지전위에 의해 동작하는 것인 것을 특징으로 하는 다이나믹형 메모리.
  6. 제1항에 있어서,
    상기 다이나믹형 메모리셀이 매트릭스 배치되어 이루어지는 메모리셀 어레이, 센스앰프, 상기 상보비트선의 프리차지를 실행하는 프리차지회로, 상기 상보비트선의 선택을 실행하는 컬럼스위치로 이루어지는 메모리블럭을 구성하는 MOSFET가 형성되는 웰영역은 공통의 N형 웰영역상에 형성되는 것에 의해서 N채널형 MOSFET가 형성되는 P형 웰영역이 전기적으로 분리되는 것이고, 상기 메모리셀이 형성되는 P형 웰영역에는 상기 부전압이 백바이어스 전압으로서 공급되고 다른 P형 웰영역에는 회로의 접지전위가 인가되는 것인 것을 특징으로 하는 다이나믹형 메모리.
  7. 제1항에 있어서,
    상기 다이나믹형 메모리셀이 매트릭스 배치되어 이루어지는 메모리셀어레이, 센스앰프, 상기 상보비트선의 프리차지를 실행하는 프리차지회로, 상기 상보비트선의 선택을 실행하는 컬럼스위치로 이루어지는 메모리블럭을 구성하는 MOSFET가 형성되는 웰영역은 공통의 P형 반도체기판상에 형성되는 것이고, 이 공통의 P형 반도체 기판에는 상기 부전압이 백바이어스전압으로서 공급되는 것인 것을 특징으로 하는 다이나믹형 메모리.
  8. 제1항에 있어서,
    상기 워드선의 선택회로는 상기 부전압이 공통소스로 공급되고 게이트와 드레인이 교차접속된 제1 및 제2 N채널형 MOSFET, 상기 제1 N채널형 MOSFET의 드레인과 입력단자 사이에 소스-드레인경로가 접속되고 그의 게이트에 회로의 접지 전위가 인가된 제1 P채널형 MOSFET 및 상기 외부 전원전압과 상기 제2 N채널형 MOSFET의 드레인 사이에 소스-드레인경로가 접속되고 그의 게이트가 상기 입력 단자에 접속된 제2 P채널형 MOSFET로 이루어지며, 상기 입력단자에는 상기 외부 전원전압에 대응하는 하이레벨과 접지전위에 대응하는 로우레벨중의 한쪽이 공급되며, 상기 제2 N채널형 MOSFET와 P채널형 MOSFET의 드레인접속점에서 상기 외부 전원전압에 대응하는 하이레벨과 상기 부전압에 대응하는 로우레벨중의 한쪽을 형성하는 레벨변환회로를 사용해서 이루어지는 것을 특징으로 하는 다이나믹형 메모리.
  9. 제1항에 있어서,
    상기 워드선은 메인 워드선을 따라서 여러개로 분할되어 이루어지고, 상기 메인워드선에 대해 상기 외부 전원전압에 대응한 선택레벨과 상기 부전압으로 된 비선택레벨을 공급하는 메인 워드선 선택회로를 구비한 것을 특징으로 하는 다이나믹형 메모리.
  10. 여러개의 워드선,
    상기 여러개의 워드선과 교차하는 비트선쌍,
    정보기억용 캐패시터와 어드레스 선택 MOSFET를 각각 갖는 여러개의 다이나믹형 메모리셀,
    전원전압을 받는 제1 외부 전원단자,
    접지전위를 받는 제2 외부 전원단자,
    상기 여러개의 워드선의 선택 워드선에 대해 상기 전원전압에 대응한 전압을 공급하고 상기 여러개의 워드선의 비선택 워드선에 대해 상기 접지전위보다 낮은 부전압을 공급하는 워드선 선택회로,
    상기 비트선쌍으로 소정의 프리차지전압을 공급하는 프리차지회로 및
    상기 비트선쌍에 접속된 센스앰프를 포함하고,
    상기 어드레스 선택 MOSFET는 상기 여러개의 워드선중의 1개에 접속되는 게이트 및 상보비트선쌍의 한쪽과 상기 정보기억용 캐패시터의 축적노드 사이에 마련되는 소스-드레인경로를 갖고,
    상기 센스앰프는 1쌍의 P채널형 MOSFET와 1쌍의 N채널형 MOSFET를 구비하는 CMOS 래치회로, 상기 1쌍의 P채널형 MOSFET의 공통소스에 동작전압을 인가하는 제1 파워 스위치회로, 상기 1쌍의 N채널형 MOSFET의 공통소스에 동작전압을 인가하는 제2 파워 스위치회로를 구비하며, 상기 제1 파워 스위치회로는 상기 1쌍의 P채널형 MOSFET의 공통소스에 상기 전원전압보다 낮은 내부전압을 공급하는 제1 MOSFET와 상기 전원전압을 공급하는 제2 MOSFET를 구비하며,
    상기 센스앰프는 센스동작 개시시에 상기 전원전압과 상기 접지전위를 받고, 그 후 상기 내부전압과 상기 접지전위를 받아서 동작하며, 상기 비트선쌍중의 선택된 다이나믹형 메모리셀에 접속된 한쪽의 비트선에 발생하는 전압과 다른쪽의 비트선의 상기 프리차지전압과의 전위차를 증폭해서 상기 비트선쌍에 상기 내부전압과 상기 접지전위를 얻는 것을 특징으로 하는 다이나믹형 메모리.
  11. 제10항에 있어서,
    상기 다이나믹형 메모리는 강압회로를 더 포함하고,
    상기 강압회로는 상기 어드레스 선택 MOSFET를 구성하는 N채널형 MOSFET의 임계값전압에 상당하는 전압을 상기 전원전압에서 강압하여 상기 내부 전압을 형성하는 것을 특징으로 하는 다이나믹형 메모리.
  12. 여러개의 워드선,
    상기 여러개의 워드선과 교차하는 여러개의 비트선쌍,
    정보기억용 캐패시터와 N채널형 MOSFET를 각각 포함하는 여러개의 다이나믹형 메모리셀,
    공통 데이타선쌍,
    상기 여러개의 비트선쌍과 상기 공통 데이타선쌍 사이에 마련되는 여러개의 컬럼스위치,
    전원전압을 받는 제1 외부 전원단자,
    접지전위를 받는 제2 외부 전원단자,
    상기 비트선쌍으로 소정의 프리차지전압을 공급하는 프리차지회로,
    상기 여러개의 워드선중의 선택 워드선에 대해 상기 전원전압에 대응한 전압을 공급하고 상기 여러개의 워드선중의 비선택 워드선에 대해 상기 접지전위보다 낮은 부전압을 공급하는 워드선 선택회로,
    상기 여러개의 컬럼 스위치에 대한 선택신호를 형성하는 컬럼 디코더 및
    상기 여러개의 비트선쌍에 접속된 여러개의 센스앰프를 포함하고,
    상기 어드레스 선택 MOSFET는 상기 여러개의 워드선중의 1개에 접속되는 게이트 및 상보비트선쌍의 한쪽과 상기 정보기억용 캐패시터의 축적노드 사이에 마련되는 소스-드레인경로를 갖고,
    상기 여러개의 센스앰프는 상기 여러개의 비트선쌍의 각각에 있어서 선택된 다이나믹형 메모리셀에 접속된 한쪽의 비트선에 발생하는 전압과 다른쪽의 비트선의 상기 프리차지전압과의 전위차를 증폭해서 상기 비트선쌍에 상기 전원전압보다 낮은 내부전압과 상기 접지전위를 얻고,
    상기 다이나믹형 메모리셀을 구성하는 N채널형 MOSFET와 상기 컬럼 디코더에 포함되는 N채널형 MOSFET는 동일한 제조프로세스에 의해서 형성되는 것을 특징으로 하는 다이나믹형 메모리.
  13. 제12항에 있어서,
    상기 다이나믹형 메모리는 강압회로를 더 포함하고,
    상기 강압회로는 상기 어드레스 선택 MOSFET를 구성하는 N채널형 MOSFET의 임계값전압에 상당하는 전압을 상기 전원전압에서 강압하여 상기 내부전압을 형성하는 것을 특징으로 하는 다이나믹형 메모리.
  14. 여러개의 워드선,
    상기 여러개의 워드선과 교차하는 여러개의 비트선쌍,
    정보기억용 캐패시터와 N채널형 MOSFET를 각각 포함하는 여러개의 다이나믹형 메모리셀,
    전원전압을 받는 제1 외부 전원단자,
    접지전위를 받는 제2 외부 전원단자,
    상기 여러개의 워드선의 선택 워드선에 대해 상기 전원전압에 대응한 전압을 공급하고 상기 여러개의 워드선의 비선택 워드선에 대해 상기 접지전위보다 낮은 부전압을 공급하는 워드선 선택회로 및
    상기 여러개의 비트선쌍에 접속된 여러개의 센스앰프를 포함하고,
    상기 어드레스 선택 MOSFET는 상기 여러개의 워드선중의 1개에 접속되는 게이트 및 상보비트선쌍의 한쪽과 상기 정보기억용 캐패시터의 축적노드 사이에 마련되는 소스-드레인경로를 갖고,
    상기 여러개의 센스앰프는 각각 1쌍의 P채널형 MOSFET와 1쌍의 N채널형 MOSFET를 갖는 CMOS 래치회로를 구비하고, 상기 여러개의 센스앰프는 상기 여러개의 비트선쌍의 각각에 있어서 선택된 다이나믹형 메모리셀에 접속된 한쪽의 비트선에 발생하는 전압과 다른쪽의 비트선의 상기 프리차지전압과의 전위차를 증폭해서 상기 비트선쌍에 상기 전원전압보다 낮은 내부전압과 상기 접지전위를 얻고,
    상기 다이나믹형 메모리셀내의 N채널형 MOSFET의 소스 및 드레인이 형성되는 제1의 P형 웰영역과 상기 센스앰프회로내의 N채널형 MOSFET의 소스 및 드레인이 형성되는 제2의 P형 웰영역은 공통의 N형 웰영역내에 형성되고, 상기 워드선 선택회로내의 P채널형 MOSFET의 소스 및 드레인은 상기 공통의 N형 웰영역에 형성되고, 상기 제1의 P형 웰영역에는 상기 부전압이 공급되고, 상기 제2의 P형 웰영역에는 상기 접지전위가 공급되며, 상기 공통의 N형 웰영역에는 상기 전원전압이 공급되는 것을 특징으로 하는 다이나믹형 메모리.
  15. 매트릭스형상으로 배치된 여러개의 메모리셀 어레이, X방향으로 서로 인접하는 메모리셀 어레이 사이에 배치된 여러개의 센스앰프부 및 Y방향으로 서로 인접하는 메모리셀 어레이 사이에 배치된 여러개의 서브워드선 구동부를 포함하는 메모리 블럭,
    각각이 여러개의 메모리셀 어레이상을 Y방향으로 연장하는 여러개의 메인 워드선,
    상기 메모리블럭의 끝부에 배치되어 상기 여러개의 메인 워드선으로 신호를 공급하는 메인 워드선 구동부,
    전원전압을 받는 제1 외부 전원단자 및
    접지전위를 받는 제2 외부 전원단자를 포함하고,
    상기 여러개의 메모리셀 어레이는 각각 여러개의 서브 워드선, 상기 여러개의 서브 워드선과 교차하는 여러개의 비트선쌍, 정보기억용 캐패시터 및 N채널형 MOSFET를 각각 포함하는 여러개의 다이나믹형 메모리셀을 갖고, 상기 어드레스 선택 MOSFET는 상기 여러개의 서브 워드선중의 1개에 접속되는 게이트 및 상보비트선쌍의 한쪽과 상기 정보기억용 캐패시터의 축적노드 사이에 마련되는 소스-드레인경로를 포함하고,
    상기 여러개의 센스앰프부는 각각 상기 여러개의 비트선쌍에 접속된 여러개의 센스앰프를 구비하고, 상기 여러개의 센스앰프는 각각 1쌍의 P채널형 MOSFET와 1쌍의 N채널형 MOSFET를 갖는 CMOS 래치회로를 구비하고, 상기 여러개의 비트선쌍의 각각에 있어서 선택된 다이나믹형 메모리셀에 접속된 한쪽의 비트선에 발생하는 전압과 다른쪽의 비트선의 상기 프리차지전압과의 전위차를 증폭해서 상기 비트선쌍에 상기 내부전압과 상기 접지전위를 얻고,
    상기 여러개의 서브 워드선 구동부는 각각 상기 여러개의 서브 워드선중의 선택되는 서브 워드선에 대해서 상기 전원전압에 대응한 전압을 공급하고, 상기 여러개의 서브 워드선중의 비선택 워드선에 대해서 상기 접지전위보다 낮은 부전압을 공급하는 서브 워드선 선택회로를 구비하는 것을 특징으로 하는 다이나믹형 메모리.
  16. 제15항에 있어서,
    상기 여러개의 메모리셀내의 N채널형 MOSFET의 소스 및 드레인이 형성되는 제1의 P형 웰영역과 상기 여러개의 센스앰프부내의 N채널형 MOSFET의 소스 및 드레인이 형성되는 제2의 P형 웰영역은 공통의 N형 웰영역내에 형성되고, 상기 여러개의 서브 워드선 구동부내의 P채널형 MOSFET의 소스 및 드레인은 상기 공통의 N형 웰영역에 형성되고, 상기 제1의 P형 웰영역에는 상기 부전압이 공급되고, 상기 제2의 P형 웰영역에는 상기 접지전위가 공급되고, 상기 공통의 N형 웰영역에는 상기 전원전압이 공급되는 것을 특징으로 하는 다이나믹형 메모리.
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