JP3345449B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、高集積化されたダイナ
ミック半導記憶体記憶装置（ＤＲＡＭ）に関する。
ミック半導記憶体記憶装置（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】最近、ＤＲＡＭのワード線電位・ビット
線電位制御方式に関して、非選択時のワード線電位ＶwL
をメモリセルのストレージ・ノードに書き込まれる”
０”書き込み電位ＶbitLより低く設定する方式が試みら
れている。この方式では、非選択ワード線につながるメ
モリセルにおいて、セルトランジスタのソース電位がゲ
ート電位よりも高い状態になるわけだから、これによっ
て非選択時のセルトランジスタの電流遮断特性が改善さ
れる。そして電流遮断特性が改善されれば、セルトラン
ジスタのしきい値を従来より低くしたり、Ｓファクター
を大きく設定することができる。しきい値を低く設定す
れば、トランスファーゲートのゲート酸化膜の信頼性を
悪化させることなく、”０”書き込み電位ＶbitLと”
１”書き込み電位ＶbitHの電位差を大きくすることがで
き、安定なセンスアンプ動作が保証される。また、Ｓフ
ァクターを大きくできることはセルトランジスタの設計
範囲を大きくできるということで、良好なＳファクター
を得るためにデバイス構造が複雑になることを抑えるこ
とができる。例えば、”０”書き込み電位ＶbitLを外部
電源電位Ｖssに設定し非選択ワード線電位ＶwLをＶssよ
り低く設定する方式もその一例である。
線電位制御方式に関して、非選択時のワード線電位ＶwL
をメモリセルのストレージ・ノードに書き込まれる”
０”書き込み電位ＶbitLより低く設定する方式が試みら
れている。この方式では、非選択ワード線につながるメ
モリセルにおいて、セルトランジスタのソース電位がゲ
ート電位よりも高い状態になるわけだから、これによっ
て非選択時のセルトランジスタの電流遮断特性が改善さ
れる。そして電流遮断特性が改善されれば、セルトラン
ジスタのしきい値を従来より低くしたり、Ｓファクター
を大きく設定することができる。しきい値を低く設定す
れば、トランスファーゲートのゲート酸化膜の信頼性を
悪化させることなく、”０”書き込み電位ＶbitLと”
１”書き込み電位ＶbitHの電位差を大きくすることがで
き、安定なセンスアンプ動作が保証される。また、Ｓフ
ァクターを大きくできることはセルトランジスタの設計
範囲を大きくできるということで、良好なＳファクター
を得るためにデバイス構造が複雑になることを抑えるこ
とができる。例えば、”０”書き込み電位ＶbitLを外部
電源電位Ｖssに設定し非選択ワード線電位ＶwLをＶssよ
り低く設定する方式もその一例である。
【０００３】以下この方式について、より具体的に説明
する。現在、ＤＲＡＭの設計においてセル・トランスフ
ァーゲートのゲート酸化膜にかかる電界による経時破壊
ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅ
ｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）が大きな問題となっ
ている。ＤＲＡＭの世代が進むとスケーリングによりゲ
ート酸化膜厚ｔoxがますます薄膜化しそれはゲート酸化
膜にかかる最大電界Ｅoxm を大きくする方向に働くので
ゲート酸化膜の信頼性を悪化させないためには、選択時
のワード線電位ＶwHをゲート酸化膜厚ｔoxの減少にとも
ない低くしていくことが必要となる。セルに書き込まれ
る”１”書き込み電位ＶbitHは選択時のワード線電位Ｖ
wHに対してセル・トランスファーゲートのしきい値Ｖt
分低い値となるので、今後、ＶwHが低くなっていく
と、”０”書き込み電位ＶbitLと”１”書き込み電位Ｖ
bitHの電位差が小さくなり、ＤＲＡＭを安定動作させる
ことが困難になる。
する。現在、ＤＲＡＭの設計においてセル・トランスフ
ァーゲートのゲート酸化膜にかかる電界による経時破壊
ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅ
ｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）が大きな問題となっ
ている。ＤＲＡＭの世代が進むとスケーリングによりゲ
ート酸化膜厚ｔoxがますます薄膜化しそれはゲート酸化
膜にかかる最大電界Ｅoxm を大きくする方向に働くので
ゲート酸化膜の信頼性を悪化させないためには、選択時
のワード線電位ＶwHをゲート酸化膜厚ｔoxの減少にとも
ない低くしていくことが必要となる。セルに書き込まれ
る”１”書き込み電位ＶbitHは選択時のワード線電位Ｖ
wHに対してセル・トランスファーゲートのしきい値Ｖt
分低い値となるので、今後、ＶwHが低くなっていく
と、”０”書き込み電位ＶbitLと”１”書き込み電位Ｖ
bitHの電位差が小さくなり、ＤＲＡＭを安定動作させる
ことが困難になる。
【０００４】また、セル・トランスファーゲートのしき
い値Ｖt には下限が存在するが、これは非選択セルのト
ランスファーゲートを介してのリーク電流をある値以下
にするためである。今、ストレージ・ノードに”０”書
き込み電位（Ｖss）が書き込まれているとする。しきい
値電圧Ｖt をドレイン電流１０-6Ａが得られる時のゲー
トとソース間の電位差であると定義し、許容リーク電流
１０-15 、室温におけるサブスレッショルド・スイング
Ｓ＝８０ｍＶ／decadeという典型値を用いると、 −ｌｏｇ１０-15 −ｌｏｇ１０-6＝９ ９×８０［ｍＶ］＝０．７２ となるので、従来の非選択ワード線電位ＶwLを外部電源
電位Ｖssとする方式ではしきい値Ｖt の下限はおよそ
０．７Ｖとなる。
い値Ｖt には下限が存在するが、これは非選択セルのト
ランスファーゲートを介してのリーク電流をある値以下
にするためである。今、ストレージ・ノードに”０”書
き込み電位（Ｖss）が書き込まれているとする。しきい
値電圧Ｖt をドレイン電流１０-6Ａが得られる時のゲー
トとソース間の電位差であると定義し、許容リーク電流
１０-15 、室温におけるサブスレッショルド・スイング
Ｓ＝８０ｍＶ／decadeという典型値を用いると、 −ｌｏｇ１０-15 −ｌｏｇ１０-6＝９ ９×８０［ｍＶ］＝０．７２ となるので、従来の非選択ワード線電位ＶwLを外部電源
電位Ｖssとする方式ではしきい値Ｖt の下限はおよそ
０．７Ｖとなる。
【０００５】一方、非選択ワード線電位ＶwLを”０”書
き込み電位（Ｖss）より低く設定する方式では、ＶwLが
低くなった分しきい値Ｖt を低くすることができるの
で、例えばＶwLを−０．３Ｖとすればしきい値Ｖt の下
限はおよそ０．３Ｖと従来方式よりも低くすることがで
きる。また、しきい値Ｖt を低くできるということは、
チャネル不純物濃度も下げることができるということで
ある。ストレージ・ノードに書き込むことができる”
１”書き込み電位ＶbitHの上限は、 ＶwH−（Ｖt −ΔＶt ） ΔＶt ：バックバイアス
効果と表される。チャネル不純物濃度が下げられればΔ
Ｖt も小さくできる。非選択ワード線電位ＶwLを”０”
書き込み電位（Ｖss）より低く設定する方式と従来のＶ
wLが”０”書き込み電位（Ｖss）に等しい方式とを、選
択時のワード線電位ＶwHと”０”書き込み電位ＶbitLの
電位差が等しいというトランスファーゲートのゲート酸
化膜の信頼性が一定の条件のもとで比較してみると、Ｖ
wLを”０”書き込み電位ＶbitLより低く設定する方式で
は、しきい値Ｖt を低くした分にバックバイアス効果Δ
Ｖt の減少分を足した分だけ”０”書き込み電位ＶbitL
と”１”書き込み電位ＶbitHの電位差を大きくすること
ができることがわかる。
き込み電位（Ｖss）より低く設定する方式では、ＶwLが
低くなった分しきい値Ｖt を低くすることができるの
で、例えばＶwLを−０．３Ｖとすればしきい値Ｖt の下
限はおよそ０．３Ｖと従来方式よりも低くすることがで
きる。また、しきい値Ｖt を低くできるということは、
チャネル不純物濃度も下げることができるということで
ある。ストレージ・ノードに書き込むことができる”
１”書き込み電位ＶbitHの上限は、 ＶwH−（Ｖt −ΔＶt ） ΔＶt ：バックバイアス
効果と表される。チャネル不純物濃度が下げられればΔ
Ｖt も小さくできる。非選択ワード線電位ＶwLを”０”
書き込み電位（Ｖss）より低く設定する方式と従来のＶ
wLが”０”書き込み電位（Ｖss）に等しい方式とを、選
択時のワード線電位ＶwHと”０”書き込み電位ＶbitLの
電位差が等しいというトランスファーゲートのゲート酸
化膜の信頼性が一定の条件のもとで比較してみると、Ｖ
wLを”０”書き込み電位ＶbitLより低く設定する方式で
は、しきい値Ｖt を低くした分にバックバイアス効果Δ
Ｖt の減少分を足した分だけ”０”書き込み電位ＶbitL
と”１”書き込み電位ＶbitHの電位差を大きくすること
ができることがわかる。
【０００６】また、従来０．６Ｖ以上にしなければなら
なかったセル・トランスファーゲートのしきい値を、非
選択ワード線電位ＶwLを適当に設定することにより０．
６Ｖより小さい任意の値に設定することができることは
セル・トランスファーゲートのデバイス、トランジスタ
構造等の選択の幅が広がることを意味する。例えば、ゲ
ート材料としてさまざまな仕事関数を持つ材料を使うこ
とが容易となる。
なかったセル・トランスファーゲートのしきい値を、非
選択ワード線電位ＶwLを適当に設定することにより０．
６Ｖより小さい任意の値に設定することができることは
セル・トランスファーゲートのデバイス、トランジスタ
構造等の選択の幅が広がることを意味する。例えば、ゲ
ート材料としてさまざまな仕事関数を持つ材料を使うこ
とが容易となる。
【０００７】さらに非選択ワード線電位ＶwLを”０”書
き込み電位ＶbitLより次第に低くしていくと選択時のワ
ード線電位ＶwHと”１”書き込み電位ＶbitHを等しくす
ることも可能となり、従来必要であったワード線昇圧回
路がいらなくなるとか、ＶwLを外部電源電位Ｖssと分離
することで非選択時にＶssに混入する雑音によってメモ
リセルのデータが破壊されることが妨げる等のメリット
もある。
き込み電位ＶbitLより次第に低くしていくと選択時のワ
ード線電位ＶwHと”１”書き込み電位ＶbitHを等しくす
ることも可能となり、従来必要であったワード線昇圧回
路がいらなくなるとか、ＶwLを外部電源電位Ｖssと分離
することで非選択時にＶssに混入する雑音によってメモ
リセルのデータが破壊されることが妨げる等のメリット
もある。
【０００８】また、しきい値を低くする代わりにセルト
ランジスタのＳファクターを大きくすることでセルトラ
ンジスタの設計の自由度を拡大することができる。上記
のようにしきい値の下限はＳファクターできまり、”
０”書き込み電位と”１”書き込み電位の電位差ができ
るだけ小さくならないようにするためには、しきい値が
大きくならないようにすると同時に良好なＳファクター
を持つトランジスタを設計することが必要である。セル
トランジスタの微細化が進むと良好なＳファクターを持
つトランジスタを作るためにデバイス構造をますます複
雑にしなければならなくなってきている。セルトランジ
ンスタとしてＳファクターの大きいトランジスタを使う
ことを容認することは、セルトランジスタの設計の自由
度を拡大しデバイス構造の複雑化を防ぐことができる。
ランジスタのＳファクターを大きくすることでセルトラ
ンジスタの設計の自由度を拡大することができる。上記
のようにしきい値の下限はＳファクターできまり、”
０”書き込み電位と”１”書き込み電位の電位差ができ
るだけ小さくならないようにするためには、しきい値が
大きくならないようにすると同時に良好なＳファクター
を持つトランジスタを設計することが必要である。セル
トランジスタの微細化が進むと良好なＳファクターを持
つトランジスタを作るためにデバイス構造をますます複
雑にしなければならなくなってきている。セルトランジ
ンスタとしてＳファクターの大きいトランジスタを使う
ことを容認することは、セルトランジスタの設計の自由
度を拡大しデバイス構造の複雑化を防ぐことができる。
【０００９】ところがこの方式において、電源投入後の
短いイニシャライズ時間の間にすべてのワード線の電位
を外部電源電位Ｖssより低い非選択ワード線電位ＶwLに
することは非常に困難である。外部電線電位以下の電位
はチャージポンプ回路によってつくるが、これを実現す
るチャージポンプ回路は従来の基板バイアス発生回路用
のものやワード線昇圧回路用のポンプ回路より強力なも
のでなければならず、イニシャライズ時のポンプ回路の
消費電流も非常に大きなものになってしまう。例えば４
ＧビットＤＲＡＭにおいて、ワード線１本当たりの容量
を１０ｐＦ程度とし２18本のワード線全てを２００μｓ
のイニシャライズ時間の間に−１Ｖとするためには、 １０×１０-12 ×２18×１／２００×１０-6〜１０×１
０-3 となり１０ｍＡものポンプ能力のチャージポンプ回路が
必要になってしまう。これは現在の基板バイアス発生回
路用のチャージポンプ回路よりはるかに強力なものでな
ければならず、面積も大きなものとなってしまう。
短いイニシャライズ時間の間にすべてのワード線の電位
を外部電源電位Ｖssより低い非選択ワード線電位ＶwLに
することは非常に困難である。外部電線電位以下の電位
はチャージポンプ回路によってつくるが、これを実現す
るチャージポンプ回路は従来の基板バイアス発生回路用
のものやワード線昇圧回路用のポンプ回路より強力なも
のでなければならず、イニシャライズ時のポンプ回路の
消費電流も非常に大きなものになってしまう。例えば４
ＧビットＤＲＡＭにおいて、ワード線１本当たりの容量
を１０ｐＦ程度とし２18本のワード線全てを２００μｓ
のイニシャライズ時間の間に−１Ｖとするためには、 １０×１０-12 ×２18×１／２００×１０-6〜１０×１
０-3 となり１０ｍＡものポンプ能力のチャージポンプ回路が
必要になってしまう。これは現在の基板バイアス発生回
路用のチャージポンプ回路よりはるかに強力なものでな
ければならず、面積も大きなものとなってしまう。
【００１０】
【発明が解決しようとする課題】以上のように非選択ワ
ード線電位ＶwLを外部電源電位と異なる電位にする方式
において、電源投入後のイニシャライズ時間の間にすべ
てのワード線の電位をＶwLにすることは、非選択ワード
線の総容量が非常に大きいために困難である。特に、非
選択ワード線電位ＶwLを”０”書き込み電位（Ｖss）よ
り低くする方式においては、強力なチャージポンプ回路
が必要であり、これを実現するポンプ回路は複雑かつ面
積の大きなものとなってしまう。さらにイニシャライズ
時の消費電流は大きくなってしまうという問題点があっ
た。
ード線電位ＶwLを外部電源電位と異なる電位にする方式
において、電源投入後のイニシャライズ時間の間にすべ
てのワード線の電位をＶwLにすることは、非選択ワード
線の総容量が非常に大きいために困難である。特に、非
選択ワード線電位ＶwLを”０”書き込み電位（Ｖss）よ
り低くする方式においては、強力なチャージポンプ回路
が必要であり、これを実現するポンプ回路は複雑かつ面
積の大きなものとなってしまう。さらにイニシャライズ
時の消費電流は大きくなってしまうという問題点があっ
た。
【００１１】本発明は、上記の点に鑑みなされたもの
で、従来と同程度のチップ面積及び消費電流で完全動作
する非選択ワード線電位ＶwLを外部電源電位と異なる電
位にする方式のＤＲＡＭを実現することを目的とする。
で、従来と同程度のチップ面積及び消費電流で完全動作
する非選択ワード線電位ＶwLを外部電源電位と異なる電
位にする方式のＤＲＡＭを実現することを目的とする。
【００１２】
【課題を解決するための手段】本発明のダイナミック型
半導体記憶装置は、互いに交差して配置されたビット線
とワード線、及びこれらの交差部に配置形成されたＭＯ
Ｓトランジスタとキャパシタからなるダイナミック型メ
モリセルを有するメモリセルアレイと、前記ワード線を
選択するためのデコーダと、前記デコーダにより選択さ
れたワード線に選択ワード線電位を与え、非選択のワー
ド線に非選択ワード線電位を与えるワード線駆動回路
と、前記非選択ワード線電位とするための、外部電源電
位と異なる第１の電源電位を発生する内部電位発生回路
と、ワード線がはじめて選択されたことを感知する機能
回路を備え、選択されたワード線から順番に、非選択ワ
ード線を前記第１の電源電位と接続することを特徴とす
る。
半導体記憶装置は、互いに交差して配置されたビット線
とワード線、及びこれらの交差部に配置形成されたＭＯ
Ｓトランジスタとキャパシタからなるダイナミック型メ
モリセルを有するメモリセルアレイと、前記ワード線を
選択するためのデコーダと、前記デコーダにより選択さ
れたワード線に選択ワード線電位を与え、非選択のワー
ド線に非選択ワード線電位を与えるワード線駆動回路
と、前記非選択ワード線電位とするための、外部電源電
位と異なる第１の電源電位を発生する内部電位発生回路
と、ワード線がはじめて選択されたことを感知する機能
回路を備え、選択されたワード線から順番に、非選択ワ
ード線を前記第１の電源電位と接続することを特徴とす
る。
【００１３】
【作用】本発明によるＤＲＡＭでは、電源投入後全ての
非選択ワード線を一度にＶwLにするのではなく、書き込
みの終わったセルに接続するワード線を含む複数のワー
ド線から順番にＶwLにする。今後集積度が進み非選択ワ
ード線の総容量が次第に大きくなることを考えると、電
源投入後のイニシャライズ時間中に全ての非選択ワード
線をＶwLにすることは困難となる。特に非選択ワード線
電位ＶwLが外部電源電位Ｖssと異なりＤＲＡＭ内部の発
生回路でつくる電位である場合には発生回路の能力には
限界があることからより困難である。例えば、セルトラ
ンジスタの酸化膜の信頼性を悪化させることなく”０”
書き込み電位と”１”書き込み電位の電位差を大きくし
たりセルトランジスタの設計の自由度を拡大するために
非選択ワード線電位ＶwLを外部電源電位Ｖssより低く設
定する場合には、ＶwLを発生するチャージポンプ回路に
よる面積増を抑えることができ、加えて電源投入後初期
の消費電流を抑えることができる。
非選択ワード線を一度にＶwLにするのではなく、書き込
みの終わったセルに接続するワード線を含む複数のワー
ド線から順番にＶwLにする。今後集積度が進み非選択ワ
ード線の総容量が次第に大きくなることを考えると、電
源投入後のイニシャライズ時間中に全ての非選択ワード
線をＶwLにすることは困難となる。特に非選択ワード線
電位ＶwLが外部電源電位Ｖssと異なりＤＲＡＭ内部の発
生回路でつくる電位である場合には発生回路の能力には
限界があることからより困難である。例えば、セルトラ
ンジスタの酸化膜の信頼性を悪化させることなく”０”
書き込み電位と”１”書き込み電位の電位差を大きくし
たりセルトランジスタの設計の自由度を拡大するために
非選択ワード線電位ＶwLを外部電源電位Ｖssより低く設
定する場合には、ＶwLを発生するチャージポンプ回路に
よる面積増を抑えることができ、加えて電源投入後初期
の消費電流を抑えることができる。
【００１４】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１５】図１は、ＤＲＡＭのセルアレイ１を模式的
に表わしたものである。従来のＤＲＡＭでは全てのワー
ド線を電源投入後のイニシャライズ時間中に非選択ワー
ド線電位ＶｗＬにする。本発明のＤＲＡＭでは例えばセ
ルアレイ１をｊ＝０から３の４つのブロック２に分割す
る。（ここでｊは例えば、アドレス信号ＸＢｊの添え字
に対応しているとする。）そしてイニシャライズの時間
後、ＸＢｊが”Ｈ”となり、あるワード線が選択され対
応する特定のメモリセルに書き込みが行われるとそのワ
ード線を含むブロックｊ中の非選択ワード線の電位は所
定のＶｗＬとなる。このように選択されたワード線を含
むブロック中の非選択ワード線から順番に所定の非選択
ワード線電位ＶｗＬとなるので、今後ＤＲＡＭの世代が
進んでワード線の総容量が増加し全てのワード線を一度
にＶｗＬにすることが困難となる場合でも安定した動作
が保証される。図1ではセルアレイを４分割したが分割
数はいくつでもよくその時は複数のアドレス信号線を組
み合わせて、ブロック分割数を増やすことが出来る。こ
のように分割数はいくらでも増やせるので非選択ワード
線をＶｗＬにする際の上記のような問題を回避すること
が可能となる。
に表わしたものである。従来のＤＲＡＭでは全てのワー
ド線を電源投入後のイニシャライズ時間中に非選択ワー
ド線電位ＶｗＬにする。本発明のＤＲＡＭでは例えばセ
ルアレイ１をｊ＝０から３の４つのブロック２に分割す
る。（ここでｊは例えば、アドレス信号ＸＢｊの添え字
に対応しているとする。）そしてイニシャライズの時間
後、ＸＢｊが”Ｈ”となり、あるワード線が選択され対
応する特定のメモリセルに書き込みが行われるとそのワ
ード線を含むブロックｊ中の非選択ワード線の電位は所
定のＶｗＬとなる。このように選択されたワード線を含
むブロック中の非選択ワード線から順番に所定の非選択
ワード線電位ＶｗＬとなるので、今後ＤＲＡＭの世代が
進んでワード線の総容量が増加し全てのワード線を一度
にＶｗＬにすることが困難となる場合でも安定した動作
が保証される。図1ではセルアレイを４分割したが分割
数はいくつでもよくその時は複数のアドレス信号線を組
み合わせて、ブロック分割数を増やすことが出来る。こ
のように分割数はいくらでも増やせるので非選択ワード
線をＶｗＬにする際の上記のような問題を回避すること
が可能となる。
【００１６】以下では、図２に示すような非選択ワード
線電位ＶwLをＶssより低い電位とする方式のＤＲＡＭに
関して本発明を説明する。Ｖssより低い非選択ワード線
電位ＶwLは通常チャージポンプ回路で発生させることに
なるが、今後ＤＲＡＭの世代が進むと外部電源が低下す
るのでチャージポンプ回路のチャージポンプ能力は低下
する傾向にある。従って今後ワード線の総容量が増加傾
向にあることを併せて考えると、全てのワード線を一度
にＶwLにすることを可能とするようなチャージポンプ回
路は、その回路面積が大きいものとなるばかりでなく、
一度にＶwLにする際の消費電流が非常に大きいものとな
ってしまう。従ってこの方式のＤＲＡＭにおいて本発明
の方式を採用することはたいへん有用であることがわか
る。
線電位ＶwLをＶssより低い電位とする方式のＤＲＡＭに
関して本発明を説明する。Ｖssより低い非選択ワード線
電位ＶwLは通常チャージポンプ回路で発生させることに
なるが、今後ＤＲＡＭの世代が進むと外部電源が低下す
るのでチャージポンプ回路のチャージポンプ能力は低下
する傾向にある。従って今後ワード線の総容量が増加傾
向にあることを併せて考えると、全てのワード線を一度
にＶwLにすることを可能とするようなチャージポンプ回
路は、その回路面積が大きいものとなるばかりでなく、
一度にＶwLにする際の消費電流が非常に大きいものとな
ってしまう。従ってこの方式のＤＲＡＭにおいて本発明
の方式を採用することはたいへん有用であることがわか
る。
【００１７】図３は、各セルアレイブロックのソース電
位Ｖｓｊを決めるための回路で、各セルアレイブロック
ごとにこの回路が置かれる。このソース電位Ｖｓｊは各
ブロックのロウデコーダ及びワード線ドライバに供給さ
れることによって、各ブロックの非選択ワード線の電位
をこのソース電位Ｖｓｊにする。この回路により各ブロ
ックの非選択ワード線の電位は、ブロック中のいずれか
のワード線がはじめて選択されるまではＶｓｓであり選
択された後はＶｓｓより低いＶｗＬとなる。ここで各ブ
ロック中のワード線がはじめて選択されるまでは非選択
ワード線の電位はＶｓｓとしたがＶｓｓに限定されるも
のではない。アドレス信号ＸＢｊが”Ｈ”となり、はじ
めてワード線が選択されそのワード線に接続されている
特定のメモリセルに最初の書き込みが行われそのワード
線が非選択電位となるまでの短い時間の間に、同じアド
レス信号ＸＢｊが”Ｈ”となる時に選択される他の非選
択ワード線の電位がＶｗＬにならなければならないこと
を考えると初めの非選択ワード線の電位はなるべくＶｗ
Ｌに近い方が難しくなく、そういった意味で初めの非選
択ワード線の電位をＶｓｓにすることにはメリットがあ
る。図３において信号ＳＡＢＳｊはアドレス信号ＸＢｊ
がはじめて”Ｈ”となりセルアレイブロックｊの中のあ
るワード線が選択されるのを受けて”Ｌ”から”Ｈ”と
なる信号である。この回路及び以下にでてくる回路に
は、特に指定しない限り内部電源電位としてＶｃｃが供
給されている。図３中のＶｃｃ*は、トランジスタＴＮ
０、ＴＮ１、ＴＮ２のゲート・ソース間にかかる最大電
圧（Ｖｃｃ*−ＶｗＬ）がトランジスタの信頼性を保証
するために制限される。そのような問題が生じない範囲
では内部電源電位Ｖｃｃであっても構わない。以下の説
明図中にＶｃｃ*は、トランジスタの信頼性を保証する
ために内部電源電位Ｖｃｃ以下の電位であると考える。
図４は各セルアレイブロック中のワード線がはじめて選
択されたことを感知しその感知信号ＳＡＢＳｊを発生さ
せる回路である。信号ＲＥＡＤＹはイニシャライズが終
わって全てアドレス反転信号/ＸＢｊが”Ｈ”（Ｖｃ
ｃ）となってから”Ｈ”となる信号である。
位Ｖｓｊを決めるための回路で、各セルアレイブロック
ごとにこの回路が置かれる。このソース電位Ｖｓｊは各
ブロックのロウデコーダ及びワード線ドライバに供給さ
れることによって、各ブロックの非選択ワード線の電位
をこのソース電位Ｖｓｊにする。この回路により各ブロ
ックの非選択ワード線の電位は、ブロック中のいずれか
のワード線がはじめて選択されるまではＶｓｓであり選
択された後はＶｓｓより低いＶｗＬとなる。ここで各ブ
ロック中のワード線がはじめて選択されるまでは非選択
ワード線の電位はＶｓｓとしたがＶｓｓに限定されるも
のではない。アドレス信号ＸＢｊが”Ｈ”となり、はじ
めてワード線が選択されそのワード線に接続されている
特定のメモリセルに最初の書き込みが行われそのワード
線が非選択電位となるまでの短い時間の間に、同じアド
レス信号ＸＢｊが”Ｈ”となる時に選択される他の非選
択ワード線の電位がＶｗＬにならなければならないこと
を考えると初めの非選択ワード線の電位はなるべくＶｗ
Ｌに近い方が難しくなく、そういった意味で初めの非選
択ワード線の電位をＶｓｓにすることにはメリットがあ
る。図３において信号ＳＡＢＳｊはアドレス信号ＸＢｊ
がはじめて”Ｈ”となりセルアレイブロックｊの中のあ
るワード線が選択されるのを受けて”Ｌ”から”Ｈ”と
なる信号である。この回路及び以下にでてくる回路に
は、特に指定しない限り内部電源電位としてＶｃｃが供
給されている。図３中のＶｃｃ*は、トランジスタＴＮ
０、ＴＮ１、ＴＮ２のゲート・ソース間にかかる最大電
圧（Ｖｃｃ*−ＶｗＬ）がトランジスタの信頼性を保証
するために制限される。そのような問題が生じない範囲
では内部電源電位Ｖｃｃであっても構わない。以下の説
明図中にＶｃｃ*は、トランジスタの信頼性を保証する
ために内部電源電位Ｖｃｃ以下の電位であると考える。
図４は各セルアレイブロック中のワード線がはじめて選
択されたことを感知しその感知信号ＳＡＢＳｊを発生さ
せる回路である。信号ＲＥＡＤＹはイニシャライズが終
わって全てアドレス反転信号/ＸＢｊが”Ｈ”（Ｖｃ
ｃ）となってから”Ｈ”となる信号である。
【００１８】図５は本発明のＤＲＡＭにおけるロウデコ
ーダＡとワード線ドライバＢを表している。一つのロウ
デコーダＡに対して一つ以上のワード線ドライバＢが並
列に接続される。また以下、選択ワード線電位ＶwHは内
部電源電位Ｖccよりも高いと仮定する。ワード線駆動信
号ＸＡij* はＶsjとＶwHの間で変化する。閉じこめトラ
ンジスタＴＮ３が機能するためにはＴＮ３のしきい値を
Ｖt として（Ｖcc−Ｖt ）よりもＶcc* が高いことが必
要である。またＴＮ４には最大（Ｖcc−Ｖt −ＶwL）の
電圧がかかるがこれがトランジスタの許容最大電圧を越
えないことも必要である。
ーダＡとワード線ドライバＢを表している。一つのロウ
デコーダＡに対して一つ以上のワード線ドライバＢが並
列に接続される。また以下、選択ワード線電位ＶwHは内
部電源電位Ｖccよりも高いと仮定する。ワード線駆動信
号ＸＡij* はＶsjとＶwHの間で変化する。閉じこめトラ
ンジスタＴＮ３が機能するためにはＴＮ３のしきい値を
Ｖt として（Ｖcc−Ｖt ）よりもＶcc* が高いことが必
要である。またＴＮ４には最大（Ｖcc−Ｖt −ＶwL）の
電圧がかかるがこれがトランジスタの許容最大電圧を越
えないことも必要である。
【００１９】図６はＶssとＶccの間で変化するアドレス
信号ＸＡi を受けてＶsjとＶwHの間で変化する図５のワ
ード線駆動信号ＸＡij* を発生させる回路で各ブロック
ごとに置かれる。
信号ＸＡi を受けてＶsjとＶwHの間で変化する図５のワ
ード線駆動信号ＸＡij* を発生させる回路で各ブロック
ごとに置かれる。
【００２０】図７はあるブロック中のワード線がはじめ
て選択されて書き込みが行われる際のワード線の電位の
変化を表している。ａは選択されたワード線の電位変化
で、選択前にＶssであったものが選択後にはＶwLとな
る。ｂは選択されたワード線と同じブロック中の他の非
選択ワード線の電位変化であり、そのワード線が選択さ
れている間にＶwLとなる。ｃは他のブロックのワード線
の電位変化でそのブロック中のワード線はまだ一度も選
択されていないのでＶssのままである。
て選択されて書き込みが行われる際のワード線の電位の
変化を表している。ａは選択されたワード線の電位変化
で、選択前にＶssであったものが選択後にはＶwLとな
る。ｂは選択されたワード線と同じブロック中の他の非
選択ワード線の電位変化であり、そのワード線が選択さ
れている間にＶwLとなる。ｃは他のブロックのワード線
の電位変化でそのブロック中のワード線はまだ一度も選
択されていないのでＶssのままである。
【００２１】図８は他のロウデコーダＡとワード線ドラ
イバＢの実施例である。ワード線駆動信号はＶss〜ＶwH
で変化させてもＶsj〜ＶwH、ＶwL〜ＶwHで変化させても
構わない。ワード線駆動反転信号／ＸＡij* はワード線
駆動信号が”Ｈ”の時にはＶsj（もしくはＶwL）であ
り”Ｌ”の時にはＶcc* となる。
イバＢの実施例である。ワード線駆動信号はＶss〜ＶwH
で変化させてもＶsj〜ＶwH、ＶwL〜ＶwHで変化させても
構わない。ワード線駆動反転信号／ＸＡij* はワード線
駆動信号が”Ｈ”の時にはＶsj（もしくはＶwL）であ
り”Ｌ”の時にはＶcc* となる。
【００２２】図９は図８のＶss〜ＶwHで変化するワード
線駆動信号ＸＡj*とＶsj〜Ｖcc* で変化するワード線駆
動反転信号／ＸＡij* を発生させる回路であり各ブロッ
クごとに置かれるものである。
線駆動信号ＸＡj*とＶsj〜Ｖcc* で変化するワード線駆
動反転信号／ＸＡij* を発生させる回路であり各ブロッ
クごとに置かれるものである。
【００２３】以上の実施例では選択ワード線の電位ＶwH
が内部電源電位Ｖccよりも高い場合を想定していたが以
下ではＶwHがＶccに等しい場合について述べる。非選択
ワード線の電位ＶwLをＶssより低く設定した場合には、
前にも述べたようにセルトランジスタのしきい値を低く
することが可能となり、しきい値を負に設定することで
選択ワード線電位ＶwH（＝Ｖcc）に等しい”１”書き込
み電位ＶbitHを書き込むことも可能である。図１０はそ
のような実施例の動作波形図である。またしきい値がそ
れほど低くない場合でも”１”書き込み電位ＶbitHをＶ
ccより低く設定すればＶbitHをセルに充分書き込むこと
ができる。ロウデコーダ及びワード線ドライバは図５と
同じ回路であっても構わなく、ワード線駆動信号の”
Ｈ”レベルをＶccとすれば良い。
が内部電源電位Ｖccよりも高い場合を想定していたが以
下ではＶwHがＶccに等しい場合について述べる。非選択
ワード線の電位ＶwLをＶssより低く設定した場合には、
前にも述べたようにセルトランジスタのしきい値を低く
することが可能となり、しきい値を負に設定することで
選択ワード線電位ＶwH（＝Ｖcc）に等しい”１”書き込
み電位ＶbitHを書き込むことも可能である。図１０はそ
のような実施例の動作波形図である。またしきい値がそ
れほど低くない場合でも”１”書き込み電位ＶbitHをＶ
ccより低く設定すればＶbitHをセルに充分書き込むこと
ができる。ロウデコーダ及びワード線ドライバは図５と
同じ回路であっても構わなく、ワード線駆動信号の”
Ｈ”レベルをＶccとすれば良い。
【００２４】図１１は他のロウデコーダＡ及びワード線
ドライバＢの実施例である。この回路で注意しなければ
ならないのは、トランジスタＴＮ５〜７のゲート・ソー
ス間には最大（Ｖcc−ＶwL）の電圧がかかるのでそれが
トランジスタの信頼性を保証する許容最大電圧を越えな
いことが必要である。もしトランジスタに（Ｖcc−Ｖw
L）の電圧をかけられない場合には図１２のようなロウ
デコーダＡ及びワード線ドライバＢにすれば良い。この
ロウデコーダにはアドレスに関係なく、ロウデコーダＮ
ＡＮＤ部でアドレスが確定した後ワード線の立ち上がり
のタイミングに合わせて”Ｈ”から”Ｌ”に落ちるクロ
ック信号／ＷＬＵＰが印加される。これによりトランジ
スタＴＮ８を充分カットオフすることができる。図１３
及び図１４はそれぞれ他のロウデコーダＡ及びワード線
ドライバＢの実施例である。
ドライバＢの実施例である。この回路で注意しなければ
ならないのは、トランジスタＴＮ５〜７のゲート・ソー
ス間には最大（Ｖcc−ＶwL）の電圧がかかるのでそれが
トランジスタの信頼性を保証する許容最大電圧を越えな
いことが必要である。もしトランジスタに（Ｖcc−Ｖw
L）の電圧をかけられない場合には図１２のようなロウ
デコーダＡ及びワード線ドライバＢにすれば良い。この
ロウデコーダにはアドレスに関係なく、ロウデコーダＮ
ＡＮＤ部でアドレスが確定した後ワード線の立ち上がり
のタイミングに合わせて”Ｈ”から”Ｌ”に落ちるクロ
ック信号／ＷＬＵＰが印加される。これによりトランジ
スタＴＮ８を充分カットオフすることができる。図１３
及び図１４はそれぞれ他のロウデコーダＡ及びワード線
ドライバＢの実施例である。
【００２５】選択ワード線電位が内部電源電位より高く
かつトランジスタのゲート・ソース間に（ＶwH−ＶwL）
をかけても構わない場合のロウデコーダＡ及びワード線
ドライバＢの実施例が図１５である。
かつトランジスタのゲート・ソース間に（ＶwH−ＶwL）
をかけても構わない場合のロウデコーダＡ及びワード線
ドライバＢの実施例が図１５である。
【００２６】以上の実施例ではアドレス信号ＸＢｊがは
じめて”Ｈ”となりＸＢｊに対応する非選択ワード線の
電位がＶwLになる際のアドレス信号ＸＢｊが上位のアド
レスで図２のようにセルアレイ中の物理的な位置に対応
すると考えてきたが、ＸＢｊの代わりに例えばより下位
のアドレス（例えばＸＣk ）を使って同時にＶwLに落ち
るワード線群を決定しても構わない。上位のアドレス信
号ＸＢｊを用いると同じセルアレイブロック（ＸＢｊ
が”Ｈ”の時に選択されるワード線群を含むブロック）
に接続するロウデコーダ群に入力されるソース線Ｖsjは
１種類で良いという特徴がある。ただそのブロック中の
メモリセルに最初の書き込みが行われる際、選択される
ワード線に隣接するワード線群が一度にＶwLに落ちるの
で、それらワード線から書き込みを行うビット線にのる
ノイズの影響を受けないようにするためには書き込み時
間を長くとらなければならない可能性がある。下位のア
ドレス信号を使うことでそういった問題は解決できる。
じめて”Ｈ”となりＸＢｊに対応する非選択ワード線の
電位がＶwLになる際のアドレス信号ＸＢｊが上位のアド
レスで図２のようにセルアレイ中の物理的な位置に対応
すると考えてきたが、ＸＢｊの代わりに例えばより下位
のアドレス（例えばＸＣk ）を使って同時にＶwLに落ち
るワード線群を決定しても構わない。上位のアドレス信
号ＸＢｊを用いると同じセルアレイブロック（ＸＢｊ
が”Ｈ”の時に選択されるワード線群を含むブロック）
に接続するロウデコーダ群に入力されるソース線Ｖsjは
１種類で良いという特徴がある。ただそのブロック中の
メモリセルに最初の書き込みが行われる際、選択される
ワード線に隣接するワード線群が一度にＶwLに落ちるの
で、それらワード線から書き込みを行うビット線にのる
ノイズの影響を受けないようにするためには書き込み時
間を長くとらなければならない可能性がある。下位のア
ドレス信号を使うことでそういった問題は解決できる。
【００２７】
【発明の効果】本発明によれば書き込みの終わったセル
に接続するワード線を含む複数のワード線から順番に所
定の非選択ワード線電位ＶwLにするのでＤＲＡＭの世代
が進み外部電源電位が低下したりワード線の総容量が増
えた場合にも安定動作するＤＲＡＭを供給することがで
きる。さらに非選択ワード線電位発生回路の面積を増加
させたり電源投入後初期の消費電流を増加させたりする
ことなく非選択ワード線電位をＶssより低くすることが
できるので、セルトランジスタの酸化膜の信頼性を悪化
させることなく”０”書き込み電位と”１”書き込み電
位の電位差を大きくしたりセルトランジスタの設計の自
由度を拡大することが可能となる。
に接続するワード線を含む複数のワード線から順番に所
定の非選択ワード線電位ＶwLにするのでＤＲＡＭの世代
が進み外部電源電位が低下したりワード線の総容量が増
えた場合にも安定動作するＤＲＡＭを供給することがで
きる。さらに非選択ワード線電位発生回路の面積を増加
させたり電源投入後初期の消費電流を増加させたりする
ことなく非選択ワード線電位をＶssより低くすることが
できるので、セルトランジスタの酸化膜の信頼性を悪化
させることなく”０”書き込み電位と”１”書き込み電
位の電位差を大きくしたりセルトランジスタの設計の自
由度を拡大することが可能となる。
【図１】本発明のＤＲＡＭのセルアレイの模式図。
【図２】本発明のＤＲＡＭの１実施例の動作波形を表す
図。
図。
【図３】図２の各セルアレイブロックにソース電位を供
給する回路図。
給する回路図。
【図４】各セルアレイブロック中のワード線がはじめて
選択されたことを感知して、その感知信号を出力する回
路図。
選択されたことを感知して、その感知信号を出力する回
路図。
【図５】本発明のＤＲＡＭのロウデコーダとワード線ド
ライバの第１の実施例を示す回路図。
ライバの第１の実施例を示す回路図。
【図６】図５のワード線ドライバに供給されるワード線
駆動信号を発生させる回路図。
駆動信号を発生させる回路図。
【図７】電源投入後最初に書き込みが行われる際のワー
ド線電位の変化を表す波形図。
ド線電位の変化を表す波形図。
【図８】本発明のＤＲＡＭのロウデコーダとワード線ド
ライバの第２の実施例を示す回路図。
ライバの第２の実施例を示す回路図。
【図９】図８のワード線ドライバに供給されるワード線
駆動信号を発生させる回路図。
駆動信号を発生させる回路図。
【図１０】選択ワード線電位ＶwHが内部電源電位Ｖccに
等しい場合の動作波形図。
等しい場合の動作波形図。
【図１１】本発明のＤＲＡＭのロウデコーダとワード線
ドライバの第３の実施例を示す回路図。
ドライバの第３の実施例を示す回路図。
【図１２】本発明のＤＲＡＭのロウデコーダとワード線
ドライバの第４の実施例を示す回路図。
ドライバの第４の実施例を示す回路図。
【図１３】本発明のＤＲＡＭのロウデコーダとワード線
ドライバの第５の実施例を示す回路図。
ドライバの第５の実施例を示す回路図。
【図１４】本発明のＤＲＡＭのロウデコーダとワード線
ドライバの第６の実施例を示す回路図。
ドライバの第６の実施例を示す回路図。
【図１５】本発明のＤＲＡＭのロウデコーダとワード線
ドライバの第７の実施例を示す回路図。
ドライバの第７の実施例を示す回路図。
１…ＤＲＡＭのセルアレイ ２…セルアレイブロック
Ａ…ロウデコーダ Ｂ…ワード線ドライバ
Ａ…ロウデコーダ Ｂ…ワード線ドライバ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−5290（ＪＰ，Ａ) 特開 平４−302896（ＪＰ，Ａ) 特開 平６−84355（ＪＰ，Ａ) 特開 平５−89673（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/409
Claims (6)
- 【請求項１】互いに交差して配置されたビット線とワー
ド線、及びこれらの交差部に配置形成されたＭＯＳトラ
ンジスタとキャパシタからなるダイナミック型メモリセ
ルを有するメモリセルアレイと、 前記ワード線を選択するためのデコーダと、 前記デコーダにより選択されたワード線に選択ワード線
電位を与え、非選択のワード線に非選択ワード線電位を
与えるワード線駆動回路と、 前記非選択ワード線電位とするための、外部電源電位と
異なる第１の電源電位を発生する内部電位発生回路と、 ワード線がはじめて選択されたことを感知する機能回路
を備え、 選択されたワード線から順番に、非選択ワード線を前記
第１の電源電位と接続することを特徴とするダイナミッ
ク型半導体記憶装置。 - 【請求項２】互いに交差して配置されたビット線とワー
ド線、及びこれらの交差部に配置形成されたＭＯＳトラ
ンジスタとキャパシタからなるダイナミック型メモリセ
ルを有するメモリセルアレイと、 前記ワード線を選択するためのデコーダと、 前記デコーダにより選択されたワード線に選択ワード線
電位を与え、非選択のワード線に非選択ワード線電位を
与えるワード線駆動回路と、 前記非選択ワード線電位とするための、外部電源電位と
異なる第１の電源電位を発生するチャージポンプ回路
と、 ワード線がはじめて選択されたことを感知する機能回路
を備え、 選択されたワード線から順番に、非選択ワード線を前記
第１の電源電位と接続することを特徴とするダイナミッ
ク型半導体記憶装置。 - 【請求項３】互いに交差して配置されたビット線とワー
ド線、及びこれらの交差部に配置形成されたＭＯＳトラ
ンジスタとキャパシタからなるダイナミック型メモリセ
ルを有するメモリセルアレイと、 前記ワード線を選択するためのデコーダと、 前記デコーダにより選択されたワード線に選択ワード線
電位を与え、非選択のワード線に非選択ワード線電位を
与えるワード線駆動回路と、 前記非選択ワード線電位とするための、外部電源電位Vs
sより低い第１の電源電位を発生するチャージポンプ回
路と、 ワード線がはじめて選択されたことを感知する機能回路
を備え、 選択されたワード線から順番に、非選択ワード線を前記
第１の電源電位と接続することを特徴とするダイナミッ
ク型半導体記憶装置。 - 【請求項４】互いに交差して配置されたビット線とワー
ド線、及びこれらの交差部に配置形成されたＭＯＳトラ
ンジスタとキャパシタからなるダイナミック型メモリセ
ルを有するメモリセルアレイと、 前記ワード線を選択するためのデコーダと、 前記デコーダにより選択されたワード線に選択ワード線
電位を与え、非選択のワード線に非選択ワード線電位を
与えるワード線駆動回路と、 前記非選択ワード線電位とするための、外部電源電位と
異なる第１の電源電位を発生する内部電位発生回路と、 複数のワード線を区別する為の信号を受けて、その信号
に対応するワード線群中のいずれかのワード線がはじめ
て選択されたことを感知する機能回路を備え、 選択されたワード線を含む前記ワード線群から順番に、
非選択ワード線を前記第１の電源電位と接続することを
特徴とするダイナミック型半導体記憶装置。 - 【請求項５】互いに交差して配置されたビット線とワー
ド線、及びこれらの交差部に配置形成されたＭＯＳトラ
ンジスタとキャパシタからなるダイナミック型メモリセ
ルを有するメモリセルアレイと、 前記ワード線を選択するためのデコーダと、 前記デコーダにより選択されたワード線に選択ワード線
電位を与え、非選択のワード線に非選択ワード線電位を
与えるワード線駆動回路と、 前記非選択ワード線電位とするための、外部電源電位と
異なる第１の電源電位を発生するチャージポンプ回路
と、 複数のワード線を区別する為の信号を受けて、その信号
に対応するワード線群中のいずれかのワード線がはじめ
て選択されたことを感知する機能回路を備え、 選択されたワード線を含む前記ワード線群から順番に、
非選択ワード線を前記第１の電源電位と接続することを
特徴とするダイナミック型半導体記憶装置。 - 【請求項６】互いに交差して配置されたビット線とワー
ド線、及びこれらの交差部に配置形成されたＭＯＳトラ
ンジスタとキャパシタからなるダイナミック型メモリセ
ルを有するメモリセルアレイと、 前記ワード線を選択するためのデコーダと、 前記デコーダにより選択されたワード線に選択ワード線
電位を与え、非選択のワード線に非選択ワード線電位を
与えるワード線駆動回路と、 前記非選択ワード線電位とするための、外部電源電位Vs
sより低い第１の電源電位を発生するチャージポンプ回
路と、 複数のワード線を区別する為の信号を受けて、その信号
に対応するワード線群中のいずれかのワード線がはじめ
て選択されたことを感知する機能回路を備え、 選択されたワード線を含む前記ワード線群から順番に、
非選択ワード線を前記第１の電源電位と接続することを
特徴とするダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00393293A JP3345449B2 (ja) | 1993-01-13 | 1993-01-13 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00393293A JP3345449B2 (ja) | 1993-01-13 | 1993-01-13 | ダイナミック型半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002205053A Division JP2003036675A (ja) | 2002-07-15 | 2002-07-15 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06215572A JPH06215572A (ja) | 1994-08-05 |
| JP3345449B2 true JP3345449B2 (ja) | 2002-11-18 |
Family
ID=11570917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00393293A Expired - Fee Related JP3345449B2 (ja) | 1993-01-13 | 1993-01-13 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3345449B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3712150B2 (ja) * | 1996-10-25 | 2005-11-02 | 株式会社日立製作所 | 半導体集積回路装置 |
| KR100481834B1 (ko) * | 1997-07-31 | 2005-06-16 | 삼성전자주식회사 | 워드라인구동회로를갖는불휘발성반도체메모리장치 |
| JP2011044220A (ja) * | 2009-08-20 | 2011-03-03 | Hynix Semiconductor Inc | 半導体メモリ装置及びその駆動方法 |
-
1993
- 1993-01-13 JP JP00393293A patent/JP3345449B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06215572A (ja) | 1994-08-05 |
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