JP3621250B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、主として高速動作のシンクロナスDRAM(ダイナミック型ランダム・アクセス・メモリ)におけるカラム選択回路に利用して有効な技術に関するものである。
【0002】
【従来の技術】
64Mビットや256Mビットのような大記憶容量化に図ったダイナミック型RAMに関しては、日経マグロウヒル社1995年7月31日発行「日経エレクトロニクス」No.641、pp.99−214 がある。
【0003】
【発明が解決しようとする課題】
ダイナミック型RAMにおいては、ワード線を選択状態にしておいてカラムアドレスの切り換えにより書き込みと読み出しを行うようにした高速動作モードがある。シンクロナスDRAMでは、外部端子から供給されるクロック信号に対応して内部でカラムアドレスを発生させて連続してカラムアドレスの切り換えを行うようにしたバーストモードがある。このような連続動作モードでは、カラムアドレスの切り換えにより書き込み動作と読み出し動作とを行うものであるが、アドレスの切り換えに際して、高速動作化のために共通入出力線においては前のサイクル情報をリセットさせるというプリチャージ動作が設けられる。
【0004】
従来は、書き込み動作とその後に行われるるプリチャージ動作と、読み出し動作とその後に行われるプリチャージ動作に格別な配慮がなされておらず、共に同じような時間割合で行うものであり、それぞれの動作時間を満足させるよう設定するものである。クロックサイクル時間が10ns以上と比較的長い場合には、時間的な余裕があるので上記のようにしても何ら問題が生じない。しかしながら、クロック周波数を100MHzを超えて160MHz程度まで高速化を図ろうとすると、上記バーストモードではわずか6nsのサイクル時間にしなければならず、大記憶容量化に伴う配線寄生容量の増大や、素子の微細化を考えると上記サイクル時間内にカラムアドレスの切り換えを行うようにすることは容易ではない。本願発明者においては、書き込み時と読み出し時とでは、上記それぞれの動作に必要とされる時間と共通入出力線に現れる信号振幅が大きく異なり、上記信号振幅に対応してプリチャージに要する時間も異なることに着目し、書き込み動作と読み出し動作とでカラム選択期間と、プリチャージ期間をそれぞれ最適設定にすることによりクロックサイクル時間を短くすることを考えた。
【0005】
この発明の目的は、簡単な構成によりクロックサイクル時間を短くした半導体記憶装置を提供することにある。この発明の他の目的は、高周波数のクロック信号でのメモリ動作を実現した半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0006】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数のワード線と複数の相補ビット線の交点に複数のメモリセルが設けられてなるメモリアレイと、上記複数の相補ビット線の中から選択信号により選択されたものを共通相補入出力線に接続させるカラムスイッチと、上記共通相補入出力線を所定の同じ電位に設定するプリチャージ回路とを備えた半導体記憶装置において、読み出し時にはカラムスイッチの選択期間を長くするとともにその分上記共通相補入出力線のプリチャージ期間を短くし、書き込み時にはカラムスイッチの選択期間を短くするとともにその分上記共通相補入出力線のプリチャージ期間を長くして上記読み出し時と書き込み時のメモリサイクル期間をほぼ同一にする。
【0007】
【発明の実施の形態】
図1には、この発明が適用されるダイナミック型RAMの一実施例の概略レイアウト図が示されている。同図においては、この発明が適用されるダイナミック型RAMを構成する各回路ブロックのうち、その主要部が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上において形成される。
【0008】
この実施例では、特に制限されないが、メモリアレイは、全体として4個に分けられる。半導体チップの長手方向に対して中央部分14にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び降圧回路を含む電源回路等が設けられる。これら中央部分14の両側のメモリアレイに接する部分には、カラムデコーダ領域13が配置される。
【0009】
上述のように半導体チップの長手方向に対して左右に2個、上下に2個ずつに分けられた4個からなる各メモリアレイにおいて、長手方向に対して上下中央部にメインロウデコーダ領域11が設けられる。このメインロウデコーダの上下には、メインワードドライバ領域12が形成されて、上記上下に分けられたメモリアレイのメインワード線をそれぞれが駆動するようにされる。
【0010】
上記メモリセルアレイ(サブアレイ)15は、その拡大図に示すように、メモリセルアレイ15を挟んでセンスアンプ領域16、サブワードドライバ領域17に囲まれて形成されるものである。上記センスアンプ領域と、上記サブワードドライバ領域の交差部は、交差領域(クロスエリア)18とされる。上記センスアンプ領域16に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【0011】
上述のように半導体チップの長手方向に対して左右に4個ずつに分けられたメモリアレイは、2個ずつ組となって配置される。このように2個ずつ組となって配置された2つのメモリアレイは、その中央部分に上記メインロウデコーダ領域11とメインワードドライバ12が配置される。メインワードドライバ12は、上記1つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。また、上記メインワードドライバ12にサブワード選択用のドライバも設けられ、後述するように上記メインワード線と平行に延長されてサブワード選択線信号を形成する。
【0012】
拡大図として示された1つのメモリセルアレイ(サブアレイ)15は、図示しないがサブワード線が256本と、それと直交する相補ビット線(又はデータ線)が256対とされる。上記1つのメモリアレイにおいて、上記メモリセルアレイ(サブアレイ)15がビット線方向に16個設けられるから、全体としての上記サブワード線は約4K分設けられ、ワード線方向に8個設けられるから、相補ビット線は全体として約2K分設けられる。このようなメモリアレイが全体で8個設けられるから、全体では8×2K×4K=64Mビットのような記憶容量を持つようにされる。
【0013】
上記1つのメモリアレイは、メインワード線方向に対して8個に分割される。かかる分割されたメモリセルアレイ15毎にサブワードドライバ(サブワード線駆動回路)17が設けられる。サブワードドライバ17は、メインワード線に対して1/8の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、1つのメインワード線に対して、相補ビット線方向に4本からなるサブワード線を配置させる。このようにメインワード線方向には8本に分割され、及び相補ビット線方向に対して4本ずつが割り当てられたサブワード線の中から1本のサブワード線を選択するために、サブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される4本のサブワード選択線の中から1つを選択する選択信号を形成する。
【0014】
上記1つのメモリアレイに着目すると、1本のメインワード線に割り当てられる8個のメモリセルアレイのすべての中から、1本ずつのサブワード線を選択する。上記のようにメインワード線方向に2K(2048)のメモリセルが設けられるので、1つのサブワード線には、2048/8=256個のメモリセルが接続されることとなる。
【0015】
上記のように1つのメモリアレイは、相補ビット線方向に対して4Kビットの記憶容量を持つ。しかしながら、1つの相補ビット線に対して4Kものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号レベルが得られなくなってしまうために、相補ビット線方向に対しても16分割される。つまり、太い黒線で示されたセンスアンプ16により 相補ビット線が16分割に分割される。特に制限されないが、センスアンプ16は、シェアードセンス方式により構成され、メモリアレイの両端に配置されるセンスアンプ16を除いて、センスアンプ16を中心にして左右に相補ビット線が設けられ、左右いずれかの相補ビット線に選択的に接続される。
【0016】
図2には、この発明が適用されるダイナミック型RAMを説明するための概略レイアウト図が示されている。同図には、メモリチップ全体の概略レイアウトと、8分割された1つのメモリアレイのレイアウトが示されている。同図は、図1の実施例を別の観点から図示したものである。つまり、図1と同様にメモリチップは、長手方向(ワード線方向)対して左右に4分割、上下に2分割される。メモリアレイ(Array)が8分割され、その長手方向における中央部分には複数からなるボンディングパッド及びアドレスバッファ、制御回路やプリデコーダ及びタイミング制御回路等のような間接周辺回路(Bonding Pad & peripheral Circuit) が設けられる。
【0017】
上記8個のメモリアレイは、それぞれが約8Mビットの記憶容量を持つようにされるものであり、そのうちの一つが拡大して示されているように、ワード線方向に8分割され、ビット線方向に16分割されたサブアレイが設けられる。上記サブアレイのビット線方向の両側には、上記ビット線方向に対してセンスアンプ(Sence Amplifier)が配置される。上記サブアレイのワード線方向の両側には、サブワードドライバ(Sub−Word Driver)が配置される。
【0018】
上記1つのアレイには、全体で4096本のワード線と2048対の相補ビット線が設けられる。これにより、全体で約8Mビットの記憶容量を持つようにされる。上記のように4096本のワード線が16個のサブアレイに分割して配置されるので、1つのサブアレイには256本のワード線(サブワード線)が設けられる。また、上記のように2048対の相補ビット線が8個のサブアレイに分割して配置されるので、1つのサブアレイには256対の相補ビット線が設けられる。
【0019】
上記2つのアレイの中央部には、メインロウデコーダ、アレイコントロール(Array control)回路及びメインワードドライバ(Main Word driver)が設けられる。上記アレイコントロール回路には、第1のサブワード選択線を駆動するドライバが含まれる。上記アレイには、上記8分割されたサブアレイを貫通するように延長されるメインワード線が配置される。上記メインワードドライバは、上記メインワード線を駆動する。上記メインワード線と同様に第1のサブワード選択線も上記8分割されたサブアレイを貫通するように延長される。上記アレイの上部には、Yデコーダ(YDecoder) 及びY選択線ドライバ(YSdriver) が設けられる。
【0020】
図3には、この発明に係るダイナミック型RAMにおけるサブアレイとその周辺回路の一実施例の概略レイアウト図が示されている。同図には、図2に示されたメモリアレイの中の斜線を付した位置に配置された4つのサブアレイSBARYが代表として示されている。図3においては、サブアレイSBARYが形成される領域には斜線を付すことによって、その周辺に設けられサブワードドライバ領域、センスアンプ領域及びクロスエリアとを区別するものである。
【0021】
サブアレイSBARYは、次のような4種類に分けられる。つまり、ワード線の延長方向を水平方向とすると、右下に配置される第1のサブアレイSBARYは、サブワード線SWLが256本配置され、相補ビット線対は256対から構成される。それ故、上記256本のサブワード線SWLに対応した256個のサブワードドライバSWDは、かかるサブアレイの左右に128個ずつに分割して配置される。上記256対の相補ビット線BLに対応して設けられる256個のセンスアンプSAは、前記のようなシェアードセンスアンプ方式に加えて、さらに交互配置とし、かかるサブアレイの上下において128個ずつに分割して配置される。
【0022】
右上配置される第2のサブアレイSBARYは、特に制限されないが、正規のサブワード線SWLが256本に加えて8本の予備(冗長)ワード線が設けられ、相補ビット線対は256対から構成される。それ故、上記256+8本のサブワード線SWLに対応した264個のサブワードドライバSWDは、かかるサブアレイの左右に132個ずつに分割して配置される。センスアンプは、上記同様に128個ずつが上下に配置される。すなわち、上記右側の上下に配置されるサブアレイSBARYに形成される256対のうちの128対の相補ビット線は、それに挟まれたセンスアンプSAに対してシェアードスイッチMOSFETを介して共通に接続される。
【0023】
左下配置される第3のサブアレイSBARYは、右隣接のサブアレイSBARYと同様にサブワード線SWLが256本により構成される。上記同様に128個のサブワードドライバが分割して配置される。上記下側左右に配置されたサブアレイSBARYの256本のうちの128本のサブワード線SWLは、それに挟まれた領域に形成された128個のサブワードドライバSWDに対して共通に接続される。上記のように左下配置されるサブアレイSBARYは、256対からなる正規の相補ビット線BLに加えて、4対の予備(冗長)ビット線4REDが設けられる。それ故、上記260対からなる相補ビット線BLに対応した260個のセンスアンプSAは、かかるサブアレイの上下に130個ずつに分割して配置される。
【0024】
左上配置される第4のサブアレイSBARYは、右隣接のサブアレイSBARYと同様に正規のサブワード線SWLが256本に予備サブワード線が8本設けられ、下隣接のサブアレイと同様に正規の相補ビット線対の256対に加えて、予備のビット線が4対設けられるので、サブワードドライバは、左右に132個ずつ分割して配置され、センスアンプSAは上下に130ずつが分割して配置される。
【0025】
メインワード線MWLは、その1つが代表として例示的に示されているように前記のような水平方向に延長される。また、カラム選択線YSは、その1つが代表として例示されるように縦方向に延長される。上記メインワード線MWLと平行にサブワード線SWLが配置され、上記カラム選択線YSと平行に相補ビット線BL(図示ぜす)が配置されるものである。この実施例では、特に制限されないが、上記4つのサブアレイを基本単位の1組として、図2のように8Mビット分のメモリアレイでは、ビット線方向には8組のサブアレイが形成され、ワード線方向には4組のサブアレイが構成される。1組のサブアレイが4個で構成されるから、上記8Mビットのメモリアレイでは、8×4×4=128個のサブアレイが設けられる。上記8Mビットのメモリアレイがチップ全体では8個設けられるから、メモリチップ全体では128×8=1024個ものサブアレイが形成されるものである。
【0026】
上記4個からなるサブアレイに対して、8本のサブワード選択線FX0B〜FX7Bが、メインワード線MWLと同様に4組(8個)のサブアレイを貫通するように延長される。そして、サブワード選択線FX0B〜FX3Bからなる4本と、FX4B〜FX7Bからなる4本とが上下のサブアレイ上に分けて延長させるようにする。このように2つのサブアレイに対して1組のサブワード選択線FX0B〜FX7Bを割り当て、かつ、それらをサブアレイ上を延長させるようにする理由は、メモリチップサイズの小型化を図るためである。
【0027】
つまり、各サブアレイに対して上記8本のサブワード選択線FX0B〜FX7Bを割り当て、しかもそれをセンスアンプエリア上の配線チャンネルに形成した場合、図1のメモリアレイのように短辺方向の32個ものセンスアンプで、8×32=256本分もの配線チャンネルが必要になるものである。これに対して、上記の実施例では、配線そのものが、上下2つのサブアレイに対して上記8本のサブワード選択線FX0B〜FX7Bを共通に割り当て、しかも、それをサブアレイ上をメインワード線と平行に互いに混在させるように配置させることにより、格別な配線専用領域を設けることなく形成することができる。
【0028】
そもそも、サブアレイ上には、8本のサブワード線に対して1本のメインワード線が設けられるものであり、その8本の中の1本のサブワード線を選択するためにサブワード選択線が必要になるものである。メモリセルのピッチに合わせて形成されるサブワード線SWLの8本分に1本の割り合いでメインワード線MWLが形成されるものであるために、メインワード線MWLの配線ピッチは緩やかになっている。したがって、メインワード線MWLと同じ配線層を利用して、上記サブワード選択線をメインワード線の間に形成することは配線ピッチの緩やかさを少し犠牲にするだけで比較的容易にできるものである。
【0029】
この実施例のサブワードドライバSWDは、上記サブワード選択線FX0B等を通して供給される選択信号と、それを反転させた選択信号とを用いて1つのサブワード線SWLを選択する構成を採る。そして、サブワードドライバSWDは、それを中心として左右に配置されるサブアレイのサブワード線SWLを同時に選択するような構成を採るものである。そのため、上記のようにFX0B等を共有する2つのサブアレイに対しては、128×2=256個ものサブワードドライバに対して、上記4本のサブワード選択線を割り振って供給する。つまり、サブワード選択線FX0Bに着目すると、2つのサブアレイに対して256÷4=64個ものサブワードドライバSWDに選択信号を供給する必要がある。
【0030】
上記メインワード線MWLと平行に延長されるものを第1のサブワード選択線FX0Bとすると、左上部のクロスエリアに設けられ,上記第1のサブワード選択線FX0Bからの選択信号を受けるサブワード選択線駆動回路FXDを介して、上記上下に配列される64個のサブワードドライバに選択信号を供給する第2のサブワード選択線FX0が設けられる。上記第1のサブワード選択線FX0Bは上記メインワード線MWL及びサブワード線SWLと平行に延長されるのに対して上記第2のサブワード選択線は、それと直交するカラム選択線YS及び相補ビット線BLと平行にサブワードドライバ領域上を延長される。上記8本の第1のサブワード選択線FX0B〜FX7Bと同様に、上記第2のサブワード選択線FX0〜FX7も、偶数FX0,2,4,6と、奇数FX1,3,5,7とに分割されてサブアレイSBARYの左右に設けられたサブワードドライバSWDに振り分けられて配置される。
【0031】
上記サブワード選択線駆動回路FXDは、同図において■で示したように、1つのクロスエリアの上下に2個ずつ分配して配置される。つまり、上記のように左上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第1のサブワード選択線FX0Bに対応され、左中間部のクロスエリアに設けられた2つのサブワード選択線駆動回路FXDが、第1のサブワード選択線FX2Bと、FX4Bに対応され、左下部のクロスエリアの上側に配置されたサブワード選択線駆動回路が上記第1のサブワード選択線FX6Bに対応される。
【0032】
中央上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第1のサブワード選択線FX1Bに対応され、中央中間部のクロスエリアに設けられた2つのサブワード選択線駆動回路FXDが、第1のサブワード選択線FX3Bと、FX5Bに対応され、中央下部のクロスエリアの上側に配置されたサブワード選択線駆動回路が上記第1のサブワード選択線FX7Bに対応される。そして、右上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第1のサブワード選択線FX0Bに対応され、右中間部のクロスエリアに設けられた2つのサブワード選択線駆動回路FXDが、第1のサブワード選択線FX2Bと、FX4Bに対応され、右下部のクロスエリアの上側に配置されたサブワード選択線駆動回路が上記第1のサブワード選択線FX6Bに対応される。このようにメモリアレイの端部に設けられたサブワードドライバでは、その右側にはサブアレイが存在しないから、左側だけのサブワード線SWLのみを駆動する。
【0033】
この実施例のようにサブアレイ上のメインワード線MWLのピッチの隙間にサブワード選択線FXBを配置する構成では、格別な配線チャンネルが不要にできるから、1つのサブアレイに8本のサブワード選択線を配置するようにしてもメモリチップが大きくなることはない。しかしながら、上記のようなサブワード選択線駆動回路FXDを形成するためにクロス領域の面積が増大し、高集積化を妨げることとなる。つまり、上記クロスエリアには、同図において点線で示したようなメイン入出力線MIOやローカル入出力線LIOに対応して設けられるスイッチ回路IOSWや、センスアンプを駆動するパワーMOSFET、シェアードスイッチMOSFETを駆動するための駆動回路、プリチャージMOSFETを駆動する駆動回路等の周辺回路が形成されるために面積的な余裕が無いからである。このため、図3の実施例では、上/下の2つのサブアレイでサブワード選択線駆動回路FXDを共用して面積増加を抑えている。
【0034】
上記クロスエリアのうち、偶数に対応した第2のサブワード選択線FX0〜FX6の延長方向Aに配置されたものには、後述するようにセンスアンプに対して定電圧化された内部電圧VDLを供給するNチャンネル型のパワーMOSFETQ16及びオーバードライブ用の電源電圧VDDを供給するNチャンネル型のパワーMOSFETQ15、及びセンスアンプに対して回路の接地電位VSSを供給するためのNチャンネル型のパワーMOSFETQ14が設けられる。
【0035】
上記クロスエリアのうち、奇数に対応した第2のサブワード選択線FX1〜FX7の延長方向Bに配置されたものには、ビット線のプリチャージ及びイコライズ用MOSFETをオフ状態にさせるインバータ回路と、特に制限されないが、センスアンプに対して回路の接地電位VSSを供給するためのNチャンネル型のパワーMOSFETが設けられる。このNチャンネル型のパワーMOSFETは、センスアンプ列の両側からセンスアンプを構成するNチャンネル型MOSFETの増幅MOSFETの共通ソース線(CSN)に接地電位を供給するものである。つまり、センスアンプエリアに設けられる128個又は130個のセンスアンプに対しては、上記A側のクロスエリアに設けられたNチャンネル型のパワーMOSFETと、上記B側のクロスエリアに設けられたNチャンネル型のパワーMOSFETの両方により接地電位が供給される。
【0036】
上記のようにサブワード線駆動回路SWDは、それを中心にして両側のサブアレイのサブワード線を選択する。これに対して、上記選択された2つのサブアレイのサブワード線に対応して左右2つのセンスアンプが活性化される。つまり、サブワード線を選択状態にすると、アドレス選択MOSFETがオン状態となり、記憶キャパシタの電荷がビット線電荷と合成されてしまうので、センスアンプを活性化させてもとの電荷の状態に戻すという再書き込み動作を行う必要があるからである。このため、上記端部のサブアレイに対応したものを除いて、上記パワーMOSFETは、それを挟んで両側のセンスアンプを活性化させるために用いられる。これに対して、サブアレイ群の端に設けられたサブアレイの右側又は左側に設けられたサブワード線駆動回路SWDでは、上記サブアレイのサブワード線しか選択しないから、上記パワーMOSFETは、上記サブアレイに対応した片側のセンスアンプ群のみを活性化するものである。
【0037】
上記センスアンプは、シェアードセンス方式とされ、それを挟んで両側に配置されるサブアレイのうち、上記サブワード線が非選択された側の相補ビット線に対応したシェアードスイッチMOSFETがオフ状態にされて切り離されることにより、上記選択されたサブワード線に対応した相補ビット線の読み出し信号を増幅し、メモリセルの記憶キャパシタをもとの電荷状態に戻すという再書き込み動作を行う。
【0038】
図4には、この発明に係るダイナミック型RAMのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例の回路図が示されている。同図においては、2つのサブアレイ15に上下から挟まれるようにされたセンスアンプ16と前記交差エリア18に設けられる回路が例示的に示され、他はブロック図として示されている。また、点線で示された回路ブロックは、前記符号によりそれぞれが示されている。
【0039】
ダイナミック型メモリセルは、上記1つのサブアレイ15に設けられたサブワード線SWLと、相補ビット線BL,BLBのうちの一方のビット線BLとの間に設けられた1つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択MOSFETQmと記憶キャパシタCsから構成される。アドレス選択MOSFETQmのゲートは、サブワード線SWLに接続され、このMOSFETQmのドレインがビット線BLに接続され、ソースに記憶キャパシタCsが接続される。記憶キャパシタCsの他方の電極は共通化されてプレート電圧VPLTが与えられる。上記MOSFETQmの基板(チャンネル)には負のバックバイアス電圧VBBが印加される。上記サブワード線SWLの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択MOSFETQmのしきい値電圧分だけ高くされた高電圧VPPとされる。
【0040】
センスアンプを内部降圧電圧VDLで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧VDLレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧VPPはVDL+Vth+αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線BLとBLBは、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線BLとBLBは、シェアードスイッチMOSFETQ1とQ2によりセンスアンプの単位回路の入出力ノードと接続される。
【0041】
センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたNチャンネル型の増幅MOSFETQ5,Q6及びPチャンネル型の増幅MOSFETMOSFETQ7,Q8から構成される。Nチャンネル型MOSFETQ5とQ6のソースは、共通ソース線CSNに接続される。Pチャンネル型MOSFETQ7とQ8のソースは、共通ソース線CSPに接続される。上記共通ソース線CSNとCSPには、それぞれパワースイッチMOSFETが接続される。特に制限されないが、Nチャンネル型の増幅MOSFETQ5とQ6のソースが接続された共通ソース線CSNには、上記クロスエリア18に設けられたNチャンネル型のパワースイッチMOSFETQ14により接地電位に対応した動作電圧が与えられる。
【0042】
特に制限されないが、上記Pチャンネル型の増幅MOSFETQ7とQ8のソースが接続された共通ソース線CSPには、上記クロスエリア18に設けられたオーバードライブ用のNチャンネル型のパワーMOSFETQ15と、上記内部電圧VDLを供給するNチャンネル型のパワーMOSFETQ16が設けられる。上記オーバードライブ用の電圧には、特に制限されないが、外部端子から供給される電源電圧VDDが用いられる。あるいはセンスアンプ動作速度の電源電圧VDD依存性を軽減するためにわずかに降圧してもよい。例えば、ゲートに昇圧電圧VPPが印加され、ドレインに電源電圧VDDが印加されたNチャンネル型MOSFETのソースから上記降圧電圧を得ることができる。
【0043】
上記Nチャンネル型のパワーMOSFETQ15のゲートに供給されるセンスアンプオーバードライブ用活性化信号SAP1は、上記Nチャンネル型MOSFETQ16のゲートに供給される活性化信号SAP2と同相の信号とされ、信号SAP1とSAP2は時系列的にハイレベルにされる。特に制限されないが、信号SAP1とSAP2は、昇圧電圧VPPに対応したハイレベルの信号とされる。つまり、昇圧電圧VPPは、約3.8Vであるので、上記Nチャンネル型MOSFETQ15,Q16を十分にオン状態にさせることができる。MOSFETQ15がオフ状態の後にMOSFETQ16がオン状態にされてソース側から内部電圧VDLに対応した電圧を出力させることができる。
【0044】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズMOSFETQ11と、相補ビット線にハーフプリチャージ電圧VBLRを供給するスイッチMOSFETQ9とQ10からなるプリチャージ(イコライズ)回路が設けられる。これらのMOSFETQ9〜Q11のゲートは、共通にプリチャージ信号PCBが供給される。このプリチャージ信号PCBを形成するドライバ回路は、図示しないが、上記クロスエリアにインバータ回路を設けて、その立ち下がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するMOSFETQ9〜Q11を高速に切り替えるようにするものである。
【0045】
上記クロスエリア18には、図4に示した回路以外にも、必要に応じて、センスアンプのコモンソース線CSPとCSNのハーフプリチャージ回路、ローカル入出力線LIOのハーフプリチャージ回路、シェアード選択信号線SHRとSHLの分散ドライバ回路等も設けられる。
【0046】
センスアンプの単位回路は、シェアードスイッチMOSFETQ3とQ4を介して図下側のサブアレイ15の同様な相補ビット線BL,BLBに接続される。スイッチMOSFETQ12とQ13は、カラムスイッチ回路を構成するものであり、上記選択信号YSが選択レベル(ハイレベル)にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線LIO1とLIO1B、LIO2,LIO2B等とを接続させる。例えば、上側のサブアレイのサブワード線SWLが選択されたときには、センスアンプの上側シェアードスイッチMOSFETQ1とQ2はオン状態のままで、下側シェアードスイッチMOSFETQ3とQ4とがオフ状態にされる。
【0047】
これにより、センスアンプの入出力ノードは、上記上側の相補ビット線BL,BLBに接続されて、選択されたサブワード線SWLに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路(Q12とQ13)を通してローカル入出力線LIO1,LIO1Bに伝える。上記ローカル入出力線LIO1,LIO1Bは、上記センスアンプ列に沿って、つまり、同図では横方向に延長される。上記ローカル入出力線LIO1,LIO1Bは、クロスエリア18に設けられたNチャンネル型MOSFETQ19とQ20からなるIOスイッチ回路を介してメインアンプ61の入力端子が接続されるメイン入出力線MIO,MIOBに接続される。なお、上記IOスイッチ回路は、選択信号IOSWによりスイッチ制御され、後述するように上記Nチャンネル型MOSFETQ19とQ20のそれぞれにPチャンネル型MOSFETを並列に接続したCMOSスイッチとされる。同図では、省略されているが、上記メインIO線MIO,MIOBには、書き込みアンプの出力端子も接続される。
【0048】
特に制限されないが、上記カラムスイッチ回路は、1つの選択信号YSにより二対の相補ビット線BL,BLBを二対のローカル入出力線LIO1,LIO1BとLIO2,LIO2Bと接続させる。それ故、1つのメインワード線の選択動作により選択されたサブアレイにおいて、その両側に設けられる一対のセンスアンプに対応して設けられる上記二対のカラムスイッチ回路により合計四対の相補ビット線が選択されることになるので、1本のYS線選択により4ビットの同時読み出し/書き込みができる。後述するようなバーストモードでは、上記カラム選択信号YSが切り換えられ、上記ローカル入出力線LIO1,LIO1Bとサブレイの相補ビット線BL,BLBとの接続が順次に切り換えられる。
【0049】
アドレス信号Aiは、アドレスバッファ51に供給される。このアドレスバッファは、時分割的に動作してXアドレス信号とYアドレス信号を取り込む。Xアドレス信号は、プリデコーダ52に供給され、メインローデコーダ11とメインワードドライバ12を介してメインワード線MWLの選択信号が形成される。上記アドレスバッファ51は、外部端子から供給されるアドレス信号Aiを受けるものであるので、外部端子から供給される電源電圧VDDにより動作させられ、上記プリデコーダは、降圧電圧VPERIにより動作させられ、上記メインワードドライバ12は、昇圧電圧VPPにより動作させられる。カラムデコーダ(ドライバ)53は、上記アドレスバフッァ51の時分割的な動作によって供給されるYアドレス信号を受けて、上記カラム選択信号YSを形成する。
【0050】
上記メインアンプ61は、降圧電圧VPERIにより動作させられ、外部端子から供給される電源電圧VDDで動作させられる出力バッファ62を通して外部端子Dout (又はDQ)から出力される。外部端子Din(又はDQ)から入力される書き込み信号は、入力バッファ63を通して取り込まれ、同図においてメインアンプ61に含まれる後述するようなライトアンプを通して上記メイン入出力線MIOとMIOBに書き込み信号を供給する。上記出力バッファの入力部には、レベルシフト回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
【0051】
特に制限されないが、上記外部端子から供給される電源電圧VDDは、3.3Vにされ、内部回路に供給される降圧電圧VPERIは2.5Vに設定され、上記センスアンプの動作電圧VDLは2.0Vとされる。そして、ワード線の選択信号(昇圧電圧)は、3.8Vにされる。ビット線のプリチャージ電圧VBLRは、VDL/2に対応した1.0Vにされ、プレート電圧VPLTも1.0Vにされる。そして、基板電圧VBBは−1.0Vにされる。
【0052】
図5には、この発明が適用されるダイナミック型RAMのIOスイッチ回路の一実施例の回路図が示されている。同図には、2対のローカル入出力線LIO1〜LIO1B、LIO2,LIO2Bと、一対のメイン入出力線MIO1,MIO1Bが示されている。他の1対のローカル入出力線とメイン入出力線とのIOスイッチは別の位置のクロスエリアに設けられる。
【0053】
IOスイッチ回路(MIO−LIOsw)は、上記一対のローカル入出力線LIO1,LIO1Bと、それに対応されたメイン入出力線MIO1,MIO1Bとを接続させる。IOスイッチ回路(MIO−LIOsw)は、前記図4に示したNチャンネル型MOSFETQ19とNチャンネル型MOSFETQ20と同様な2つのNチャンネル型MOSFETと、それぞれに並列に接続された2つのPチャンネル型MOSFETからなるCMOSスイッチ回路とされる。上記Nチャンネル型MOSFETのゲートには選択信号としてBLEQが供給され、Pチャンネル型MOSFETのゲートには選択信号としてBLEQBが供給される。同様なIOスイッチ回路が別の位置のクロスエリアに設けられ、他方のローカル入出力線LIO2とLIO2Bとそれに対応した図示しないメイン入出力線MIO2,MIO2Bとを接続させる。
【0054】
上記ローカル入出力線LIO1とLIO1Bとの間には、前記相補ビット線BLとBLBに設けられるプリチャージ(イコライズ)回路と同様な短絡MOSFETと、プリチャージ電圧VBLRを供給するスイッチMOSFETからなるローカル入出力線プリチャージ(イコライズ)回路LIOeqが設けられる。このローカル入出力線プリチャージ回路LIOeqと、相補ビット線に設けられる前記のビット線プリチャージ回路BLeqには、プリチャージ(イコライズ)信号BLEQを受けるインバータ回路N3で形成されたプリチャージ(イコライズ)信号BLEQBが供給される。
【0055】
メイン入出力線MIOとMIOBには、短絡用と内部電圧VDLを供給するPチャンネル型のMOSFETで構成されたメイン入出力線プリチャージ(イコライズ)回路MIOeqが設けられる。これらのPチャンネル型MOSFETのゲートには、プリチャージ(イコライズ)信号EQMIOBが供給される。前記のようなバーストモードでは、IOスイッチ回路(MIO−LIOsw)がオン状態のままで、選択YSによりカラムスイッチが切り換えられる。つまり、2回目以降のローカル入出力線LIOとLIOBに対するプリチャージ(イコライズ)動作は、サブアレイのサブワード線が選択状態にされたままであるのでビット線プリチャージ回路BLeqと同じプリチャージ信号で制御されるローカル入出力線プリチャージ(イコライズ)回路LIOeqを動作させることなく、YS選択の間メイン入出力線プリチャージ(イコライズ)回路MIOeqによってVDLレベルのプリチャージ動作が行われることとなる。
【0056】
したがって、上記のようなMOSFETからなるIOスイッチ回路(MIO−LIOsw)を通したローカル入出力線LIO1とLIO1Bに対するプリチャージ動作には、ローカル入出力線に接続される多数のカラムスイッチMOSFETにより比較的大きな寄生容量が付加されることとが相乗的に作用して比較的長い時間を費やすことが必要になるものである。
【0057】
図6には、上記メイン入出力線に接続されるライトアンプとメインアンプの一実施例の回路図が示されている。ライトアンプ(書き込みアンプ)WAは、メイン入出力線MIOに書き込み信号を内部電圧VDLのようなハイレベルを供給するPチャンネル型MOSFETQ31と、回路の接地電位を供給するNチャンネル型MOSFETQ30と、メイン入出力線MIOBに書き込み信号を内部電圧VDLのようなハイレベルを供給するPチャンネル型MOSFETQ33と、回路の接地電位を供給するNチャンネル型MOSFETQ32とから構成される。これらのMOSFETQ31〜34のゲートには、書き込み信号MIDDT〜MIPBBが供給される。
【0058】
メイン入出力線MIOとMIOBは、Pチャンネル型MOSFETの選択スイッチMOSFETQ34とQ33を介して読み出しアンプとしてのメインアンプの入力端子に接続される。このメインアンプの一対の入力端子には、前記と同様に3個のPチャンネル型MOSFETからなるVPERIレベルのプリチャージ回路が設けられる。メインアンプは、前記のようなセンスアンプと同様にPチャンネル型MOSFETQ36とQ37とNチャンネル型MOSFETQ38とQ39からなるCMOSラッチ回路が用いられ、メインアンプ制御信号MAEによりオン状態にされるNチャンネル型MOSFETQ40を介して動作電流が流れるようにされる。
【0059】
メイアンプMAの出力信号は、Pチャンネル型MOSFETQ41とNチャンネル型MOSFETQ42からなるCMOSインバータ回路に入力される。このCMOSインバータ回路は、上記制御信号MAEにより動作させられるNチャンネル型MOSFETQ43により動作させられる。そして、このCMOSインバータ回路の出力部には、CMOSインバータ回路N1とN2からなるCMOSラッチ回路が設けられ、図示しない出力バッファに伝えられる。
【0060】
図7には、この発明に係るダイナミック型RAMに設けられるタイミング発生回路の一実施例の論理回路図が示されている。外部端子から供給されたクロック信号により形成された内部クロック信号ICLKBは、一方において読み出し動作に必要とされるパルス幅に対応した遅延時間を持つようにされた遅延回路D1に供給され、その遅延信号と上記クロック信号ICLKBとをオアゲート回路G1に供給して上記遅延回路D1の遅延時間に対応した比較的長いパルス幅のパルス信号P1を形成する。上記クロック信号ICLKBは、他方において書き込み動作に必要とされるパルス幅に対応した遅延時間を持つようにされた遅延回路D2に供給され、その遅延信号と上記クロック信号ICLKBとをオアゲート回路G2に供給して上記遅延回路D2の遅延時間に対応した比較的短いパルス幅のパルス信号P2を形成する。
【0061】
上記パルスP1は、読み出し動作のときに発生させるために、読み出し制御信号BRDにより制御されるアンドゲート回路G3を通して出力される。上記パルスP2は、書き込み動作のときに発生させるために、書き込み制御信号BWTにより制御されるアンドゲート回路G4を通して出力される。上記ゲート回路G3とG4の出力信号は、オアゲート回路G5を通してパルス信号YSEとしてY選択回路に供給される。なお、上記ゲート回路G3の出力信号は、読み出し動作を行う前記メインアンプ制御信号を形成するためにも用いられ、上記ゲート回路G4の出力信号は、書き込み回路を制御するためにも用いられる。そして、YIOR,YIOWが前記メイン入力出力線MIO,MIOBに設けられるメイン入出力線プリチャージ回路MIOeqに供給される制御信号EQMIOBを形成するためにも用いられる。
【0062】
Y系のアドレス信号A0〜A7は、クロック信号ICLKAYにより動作させられるY系アドレスバッファを介して取り込まれ、プリデコーダによって3ビットずつの組み合わせによりAY00−07、AY30−37と、残り2ビットの組み合わせによりAY60−63のようなプリデコード信号が形成される。これらのプリデコード信号のうち、特に制限されないが、上記AY00−AY07に対応されたプリデコード信号と上記パルス信号YSEがアンドゲート回路G6により組み合わせされてカラムタイミング信号φY00−07が形成される。このタイミング信号φY00−07と、残りのプリデコード信号をナンドゲート回路G7に供給して1つの選択信号を形成し、ドライバとしてのインバータ回路N4を通してカラム選択信号YSを形成する。シンクロナスDRAMのバースト動作を実現するため、Y系アドレスバッファの次段にアドレスカウンタが置かれ、次のICLKAYの立ち上がりでは外部アドレス信号A0〜A7を取り込まず、カウンタ動作によりインクリメントされたアドレス信号がメモリチップ内で生成される。
【0063】
この構成では、読み出し動作のときには、上記選択信号YSは上記遅延時間D1に対応したパルス幅に対応した比較的長い時間選択レベルにされる。つまり、比較的長い時間にわたって相補ビット線BL,BLBとローカル入出力線LIO,LIOBとを接続させる。これにより、相補ビット線BL,BLBからローカル入出力線LIO,LIOBに読み出される信号レベルをメインアンプの安定した動作に要する100mVないし150mV程度に大きくできる。そして、そのイコライズには上記のような低振幅であるので比較的短い時間で終了させることができる。
【0064】
書き込み動作のときには、上記選択信号YSは上記遅延時間D2に対応したパルス幅に対応した比較的短い時間選択レベルにされる。つまり、比較的短い時間だけ相補ビット線BL,BLBとローカル入出力線LIO,LIOBとを接続させる。書き込み動作では、上記のようにメイン入出力線MIOとMIOBに設けられるライトアンプによって電圧VDLとVSSのような読み出し時に比べると大振幅の信号が伝えられる。選択信号YSのハイレベルにより、ビット線対が反転すれば、選択信号YSがロウレベルによりカラムスイッチがオフ状態の後もセンスアンプSAの増幅作用によりメモリセルへの書き込みが継続して行われるので、選択信号YSのハイレベルの選択時間は短くてよい。所定のクロックサイクル時間において、その分プリチャージ時間を長くすることができ、上記のような大振幅のメイン入出力線MIOとローカル入出力線LIOのレベルを確実にVDLレベルにプリチャージ(イコライズ)させることができる。
【0065】
図8には、この発明が適用されるシンクロナスDARM(ダイナミック型RAM)の一実施例の概略レイアウト図が示されている。メモリアレイとサブアレイの構成は、前記図1の実施例と基本的には同一である。ただし、いっそうの小面積化のためメモリチップの長手方向の中央部にメインロウデコーダ11とメインワードドライバ12をまとめて設けて、前記のような周辺回路領域14とにより、チップ全体を4分割してそれぞれをバンク0〜3を割り当てるようにするものである。
【0066】
1つのバンクにおいて、サブアレイはワード線方向に16個設けられる。2つのサブアレイに挟まれたサブワードドライバ領域に2対のメイン入出力線が延長される。それ故、1つのバンクでは2×8=16対のメイン入出力線が設けられる。それぞれのメイン入出力線には、上記メインアンプMAとライトアンプWAが設けられる。したがって、1つのバンクに対して16個のメインアンプと16個のライトアンプが設けられて、16ビットの単位でのメモリアクセスが行われる。そして、コマンドによって指示されるシンクロナスDRAMの主な動作モードは、次の通りである。
【0067】
(1)モードレジスタセットコマンド(Mo)
上記入力回路に含まれるモードレジスタをセットするためのコマンドであり、CSB,RASB,CASB,WEB=ロウレベルによって当該コマンド指定され、セットすべきデータ(レジスタセットデータ)はA0〜Aiを介して与えられる。ここで、CSBは、チップセレクト信号であり、RASBはロウアドレスストローブ信号であり、CASBはカラムアドレスストローブ信号であり、WEBはライトイネーブル信号であり、各信号名の末尾のBは、ロウレベルがアクティブレベルであることを表している。
【0068】
レジスタセットデータは、特に制限されないが、バーストレングス、CASレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、1,2,4,8,フルページとされ、設定可能なCASレイテンシイは1,2,3とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
【0069】
上記CASレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作においてCASBの立ち下がりから出力バッファの出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。例えば、周波数の高い内部クロック信号を用いる場合にはCASレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはCASレイテンシイを相対的に小さな値に設定する。
【0070】
(2)ロウアドレスストローブ・バンクアクティブコマンド(Ac)
これは、ロウアドレスストローブの指示とA12,A13によるメモリバンクの選択を有効にするコマンドであり、CSB,RASB=ロウレベル、CASB,WEB=ハイレベルによって指示され、このとき上位2ビットを除いたアドレスがロウアドレス信号として、上位2ビットのアドレス信号A12,A13がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。
【0071】
(3)カラムアドレス・リードコマンド(Re)
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、CSB,CASB=ロウレベル、RASB,WEB=ハイレベルによって指示され、このときに供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタに供給される。これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタから出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファからのデータ読出し開始は上記CASレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。
【0072】
(4)カラムアドレス・ライトコマンド(Wr)
ライト動作の態様としてモードレジスタにバーストライトが設定されているときは当該バーストライト動作を開始するために必要なコマンドとされ、ライト動作の態様としてモードレジスタにシングルライトが設定されているときは当該シングルライト動作を開始するために必要なコマンドとされる。更に当該コマンドは、シングルライト及びバーストライトにおけるカラムアドレスストローブの指示を与える。当該コマンドは、CSB,CASB,WEB=ロウレベル、RASB=ハイレベルによって指示され、このときに供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタに供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはCASレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルから開始される。
【0073】
(5)プリチャージコマンド(Pr)
これは、上位2ビットのアドレス信号によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、CSB,RASB,WEB=ロウレベル、CASB=ハイレベルによって指示される。
【0074】
(6)オートリフレッシュコマンド
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、CSB,RASB,CASB=ロウレベル、WEB,CKE(クロックイネーブル)=ハイレベルによって指示される。
【0075】
(7)バーストストップ・イン・フルページコマンド
フルページに対するバースト動作を全てのメモリバンクに対して停止させるために必要なコマンドであり、フルページ以外のバースト動作では無視される。このコマンドは、CSB,WEB=ロウレベル、RASB,CASB=ハイレベルによって指示される。
【0076】
(8)ノーオペレーションコマンド(Nop)
これは実質的な動作を行わないこと指示するコマンドであり、CSB=ロウレベル、RASB,CASB,WEBのハイレベルによって指示される。
【0077】
図9には、この発明が適用されたシンクロナスDRAMの動作を説明するための波形図が示されている。同図では、バースト長BL=2、CASレイテンシCL=2の場合を例にして示されている。上記BL=2、CL=2は、前記のようなモードレジスタに設定される。前記説明したように、BL=2とは2つの連続サイクルで2つのカラムスイッチから読みは出し/書き込みを行うことであり、CL=2とはリードコマンドから2サイクル後に出力端子DQから出力データを出力させることである。
【0078】
バンクアクティブコマンドにより、図示しないアドレス入力端子からロウ系のアドレス信号を取り込み、それをデコードすることによりサブワード線SWLがVPPのような選択レベルにされる。これにより、相補ビット線BL,BLBには、微小読み出し信号が現れる。センスアンプが動作タイミング信号により活性化されるのて上記相補ビット線BLとBLBの上記微小読み出し信号は、VDLのようなハイレベルとVSSのようなロウレベルに増幅され、サブワード線が選択されたメモリセルへの再書き込み(リフレッシュ)が行われる。
【0079】
アクティブコマンドの2サイクル後にライトコマンドが入力され、図示しないカラム系のアドレス信号が取り込まれ、カラム選択信号YS1を立ち上げる。これにより、この間カラムスイッチがオン状態なってメイン入出力線MIOとMIOBからVDL,VSSのような大きな信号振幅の書き込み信号をビット線対へ伝えるのて、短時間でビット線対を反転書き込みさせることができ、カラム選択信号YS1が非選択レベルにされるとともにメイン入出力線プリチャージ回路MIOeqが動作を開始してメイン入出力線MIO,MIOB及び図示しないローカル入出力線LIO,LIOBをVDLレベルにプリチャージ(イコライズ)させ、次のクロックサイクルではアドレスカウンタによりYアドレスがインクリメントされて、YS2が選択されて上記同様な書き込み動作とプリチャージ動作が行われる。
【0080】
例えばライトコマンドのさらに2サイクル後にリードコマンドが入力され、上記同様に図示しないカラム系のアドレス信号が取り込まれ、カラム選択信号YS3を立ち上げて、選択された相補ビット線BL,BLBの読み出し信号をローカル入出力線LIO,LIOB及びメイン入出力線MIO,MIOBを通して伝達させて100〜150mVの電圧差を得て、これを信号MAEにより活性化されるメインアンプにより増幅して出力信号MOを形成する。上記読み出し動作のときには、上記YS3の選択期間が長くされて上記100〜150mVの電圧差を得るようにしているので安定した読み出し動作を行うことができる。上記ようなMIO対,LIO対の比較的小さい電圧差をVDLにプリチャージさせるには短い時間でよい。次のクロックサイクルではYアドレスがインクリメントされて、YS4が選択されて上記同様な読み出し動作とプリチャージ動作が行われる。上記メインアンプの出力信号MOは、出力バッファの直前でタイミング信号MOEとDOCによる制御とレベル変換とが行われて出力信号DQが形成される。
【0081】
本願発明においては、書き込み時にはカラム選択信号YSのパルス幅を短く設定するので、書き込み後のプリチャージ時間をその分長くでき大振幅の入出力線MIOとLIOを次のサイクルの選択信号YSがハイレベルにされる前にVDLにプリチャージさせることができる。また、読み出し時には、上記カラム選択信号YSのパルス幅を長く設定するので、上記入出力線MIOに十分な電位差を持つ読み出し信号を得ることができ、メインアンプの安定かつ高速動作に寄与する。そして、読み出し時のMIO線対、LIO線対の小さな電位差のプリチャージは極短時間で終了させることができる。このような構成によって、例えば、120MHz程度を上限周波数とするシンクロナスDRAMに対して、上記のような書き込み時と読み出し時のカラム選択パルス幅を切り換えるという本願発明を適用することによって同一デバイス機能でも160MHz程度まで高速化させることが可能となる。
【0082】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
(1) 複数のワード線と複数の相補ビット線の交点に複数のメモリセルが設けられてなるメモリアレイと、上記複数の相補ビット線の中から選択信号により選択されたものを共通相補入出力線に接続させるカラムスイッチと、上記共通相補入出力線を所定の同じ電位に設定するプリチャージ回路とを備えた半導体記憶装置において、読み出し時にはカラムスイッチの選択期間を長くするとともにその分上記共通相補入出力線のプリチャージ期間を短くし、書き込み時にはカラムスイッチの選択期間を短くするとともにその分上記共通相補入出力線のプリチャージ期間を長くして上記読み出し時と書き込み時のメモリサイクル期間をほぼ同一の短いクロックサイクル時間にすることができるという効果が得られる。
【0083】
(2) 上記カラムスイッチに伝えられる選択信号を、外部端子から供給されるクロック信号と、読み出し制御信号と書き込み制御信号のそれぞれに対応して上記読み出し期間と書き込み期間に対応した2種類のパルス幅のパルス信号とY系のアドレスデコーダで形成された選択信号との論理により形成し、上記プリチャージ回路のプリチャージ信号を上記パルス信号に基づいて発生されることにより、外部端子から供給されるクロック信号に対応したメモリサイクル期間をほぼ同一の短いクロックサイクルにおさめることができるという効果が得らる。
【0084】
(3) 上記メモリセルとして、アドレス選択MOSFETと記憶キャパシタからなるダイナミック型メモリセルとすることにより、大記憶容量化を図りつつ外部端子から供給される高周波数のクロック信号に対応したメモリサイクルを実現できるという効果が得られる。
【0085】
(4) 上記ワード線をメインワード線と、上記メインワード線の延長方向に対して分割された長さとされ、かつ、上記メインワード線と交差するビット線方向に対して複数配置され、複数からなるダイナミック型メモリセルのアドレス選択端子が接続されてなるサブワード線からなる階層ワード線方式とし、上記相補ビット線を上記複数のサブワード線とそれと直交するように配置され、上記ダイナミック型メモリセルの入出力端子がその一方に接続された複数の相補ビット線対として上記サブワード線とともにサブアレイを構成し、上記共通相補入出力線を上記少数のサブアレイに対応して設けられるローカル入出力線と、ビット線方向に配列された多数のサブアレイに対応して設けられるメイン入出力線とし、上記ローカル入出力線及びメイン入出力線のそれぞれにプリチャージ回路が設けられるとともに、上記メイン入出力線に読み出しアンプの入力端子と、書き込みアンプの出力端子をそれぞれ接続することより、大記憶容量化を図りつつ、外部端子から供給される高周波数のクロック信号に対応したメモリサイクルを実現できるという効果が得られる。
【0086】
(5) 上記複数からなるサブワード線配列の両端側にサブワード線駆動回路を振り分けられて分割して配置し、上記複数からなる相補ビット線配列の両端側にセンスアンプが振り分けて分割して配置し、上記1つのサブアレイを上記複数のサブワード線駆動回路列と上記複数のセンスアンプ列とにより囲まれるように形成し、上記ローカル入出力線を上記センスアンプに沿って延長させることにより、大記憶容量化を図りつつ、上記ローカル入出力線を少数のサブアレイ群毎に分割して配置させることにより寄生容量を小さくし、外部端子から供給される高周波数のクロック信号に対応したメモリサイクルを実現できるという効果が得られる。
【0087】
(6) シェアードセンス方式としてセンスアンプを中心にして隣接するサブアレイのビット線対に対応して設け、上記カラムスイッチを上記センスアンプの入出力ノードと上記ローカル入出力線との間に設けることにより、少ない数のローカル入出力線より多数のメモリセルとの間でのデータを効率よく読み書きすることができるという効果が得られる。
【0088】
(7) シンクロナスDRAMに適用することにより、同一の回路を用いつつ、簡単な回路の付加によって動作周波数を大幅に高くすることができるという効果が得られる。
【0089】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記図1又は図8に示したダイナミック型RAMにおいてメモリアレイ、サブアレイ及びサブワードドライバの構成は、種々の実施形態を採ることができるし、サブワードドライバを用いないワードシャント方式でもよい。ダイナミック型RAMにおいては、前記のようなバーストモードの他に高速ページモードあるいはカラムスタティックモードを持つものであってもよい。上記のような半導体記憶装置は、1チップマイクロコンピュータ等のようなディジタル集積回路に内蔵されるものであってもよい。この発明は、半導体記憶装置に広く利用することができる。
【0090】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、複数のワード線と複数の相補ビット線の交点に複数のメモリセルが設けられてなるメモリアレイと、上記複数の相補ビット線の中から選択信号により選択されたものを共通相補入出力線に接続させるカラムスイッチと、上記共通相補入出力線を所定の同じ電位に設定するプリチャージ回路とを備えた半導体記憶装置において、読み出し時にはカラムスイッチの選択期間を長くするとともにその分上記共通相補入出力線のプリチャージ期間を短くし、書き込み時にはカラムスイッチの選択期間を短くするとともにその分上記共通相補入出力線のプリチャージ期間を長くすることにより上記読み出し時と書き込み時のメモリサイクル期間をほぼ同一の短いクロックサイクル時間にすることができる。
【図面の簡単な説明】
【図1】この発明が適用されるダイナミック型RAMの一実施例を示す概略レイアウト図である。
【図2】この発明が適用されるダイナミック型RAMを説明するための概略レイアウト図である。
【図3】この発明に係るダイナミック型RAMにおけるサブアレイとその周辺回路の一実施例を示す概略レイアウト図である。
【図4】この発明に係るダイナミック型RAMのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例を示す回路図である。
【図5】この発明が適用されるダイナミック型RAMのIOスイッチ回路の一実施例を示す回路図である。
【図6】図5のダイナミック型RAMにおけるメイン入出力線に接続されるライトアンプとメインアンプの一実施例を示す回路図である。
【図7】この発明に係るダイナミック型RAMに設けられるタイミング発生回路の一実施例を示す論理回路図である。
【図8】この発明が適用されるシンクロナスダイナミック型RAMの一実施例を示す概略レイアウト図である。
【図9】図8のシンクロナスダイナミック型RAMの動作の一例を説明するための波形図である。
【符号の説明】
10…メモリチップ、11…メインロウデコーダ領域、12…メインワードドライバ領域、13…カラムデコーダ領域、14…周辺回路、ポンディングパッド領域、15…メセリセルアレイ(サブアレイ)、16…センスアンプ領域、17…サブワードドライバ領域、18…交差領域(クロスエリア)、
51…アドレスバッファ、52…プリデコーダ、53…デコーダ、61…メインアンプ、62…出力バッファ、63…入力バッファ、
BLeq…ビット線プリチャージ回路、LIOeq…ローカル入出力線プリチャージ回路、MIOeq…メイン入出力線プリチャージ回路、MIO−LIOsw…IOスイッチ回路、MA…メインアンプ、WA…ライトアンプ、
D1,D2…遅延回路、G1〜G6…ゲート回路、N1〜N4…インバータ回路、Q1〜Q35…MOSFET。
Claims (4)
- 複数のワード線と複数の相補ビット線の交点に複数のメモリセルが設けられてなるメモリアレイと、
上記複数の相補ビット線の中から選択信号により選択されたものを共通相補入出力線に接続させるカラムスイッチと、
上記共通相補入出力線を所定の同じ電位に設定するプリチャージ回路と、
上記共通相補入出力線の読み出し信号を増幅する読み出しアンプと、
上記共通相補入出力線に書き込み信号を伝える書き込みアンプとを備え、
上記メモリセルは、対応するワード線にゲートが接続され、対応する相補ビット線の一方に一方のソース,ドレインが接続されたアドレス選択MOSFETと、上記アドレス選択MOSFETの他方のソース,ドレインに蓄積ノードが接続され、他方に所定の電圧が与えられた記憶キャパシタとからなるダイナミック型メモリセルであり、
読み出し時と書き込み時のメモリサイクル期間がほぼ同一であり、
上記読み出し時のカラムスイッチの選択期間は、上記書き込み時のカラムスイッチの選択期間よりも長く、
上記読み出し時の共通相補入出力線のプリチャージ期間は、上記書き込み時の共通相補入出力線のプリチャージ期間よりも短く、
上記カラムスイッチに伝えられる選択信号は、外部端子から供給されるクロック信号と、読み出し制御信号と書き込み制御信号のそれぞれに対応して上記読み出し期間と書き込み期間に対応した2種類のパルス幅のパルス信号を発生させるパルス発生回路の出力信号と、Y系のアドレスデコーダで形成された選択信号との論理により形成されるものであり、
上記プリチャージ回路のプリチャージ信号は、上記パルス発生回路の出力信号に基づいて発生され、
上記ワード線は、メインワード線と、上記メインワード線の延長方向に対して分割された長さとされ、かつ、上記メインワード線と交差するビット線方向に対して複数配置され、複数からなるダイナミック型メモリセルのアドレス選択端子が接続されてなるサブワード線からなり、
上記相補ビット線は、上記複数のサブワード線とそれと直交するように配置され、上記ダイナミック型メモリセルの入出力端子がその一方に接続された複数の相補ビット線対からなり、
上記複数のサブワード線及び上記複数の相補ビット線対及びこれらの交点に設けられた複数のダイナミック型メモリセルによりサブアレイを構成し、
上記共通相補入出力線は、上記サブアレイに対応して設けられてローカル入出力線と、ビット線方向に配列された複数からなるサブアレイに対応して設けられるメイン入出力線からなり、
上記ローカル入出力線及びメイン入出力線のそれぞれにプリチャージ回路が設けられるとともに、上記メイン入出力線に読み出しアンプの入力端子と、書き込みアンプの出力端子がそれぞれ接続されるものであることを特徴とする半導体記憶装置。 - 上記サブアレイは、上記複数からなるサブワード線配列の両端側にサブワード線駆動回路が振り分けられて分割して配置され、上記複数からなる相補ビット線配列の両端側にセンスアンプが振り分けられて分割して配置され、
上記1つのサブアレイは、上記複数のサブワード線駆動回路列と上記複数のセンスアンプ列とにより囲まれるように形成され、
上記ローカル入出力線は、上記センスアンプに沿って延長されるものであることを特徴とする請求項1の半導体記憶装置。 - 上記センスアンプは、シェアードセンス方式とされ、それを中心にして隣接するサブアレイのビット線に対応して設けられるものであり、
上記カラムスイッチは、センスアンプの入出力ノードと上記ローカル入出力線との間に設けられるものであることを特徴とする請求項2の半導体記憶装置。 - 上記半導体記憶装置は、シンクロナスDRAMを構成するものであることを特徴とする請求項1の半導体記憶装置。
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