KR20180049502A - 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 - Google Patents

반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 Download PDF

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Abstract

복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 구비하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 동작 방법에서는 메모리 컨트롤러로부터의 제1 커맨드에 응답하여 상기 복수의 워드라인들 중 액세스 어드레스에 의하여 선택된 제1 워드라인을 활성화시키고, 상기 제1 커맨드가 인가될 때의 제1 시점부터 시작되는 기준 구간 후에 상기 반도체 메모리 장치 내부적으로 또는 상기 메모리 컨트롤러로부터의 비활성화 커맨드에 기초하여 상기 제1 워드라인을 비활성화시킨다.

Description

반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법{Semiconductor memory devices and methods of operating semiconductor memory devices}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법에 관한 것이다.
DRAM(Dynamic random access memory) 등의 반도체 메모리 소자의 워드라인(word-Line; WL)에는 메모리 셀에 액세스하기 위한 트랜지스터를 인에이블(Enable)하기 위해 고전압이 인가된다. 이때 상기 고전압에 의해 발생하는 전기장(Field)은 인접 셀에 있는 액세스 트랜지스터의 문턱전압을 낮출 수 있다.
어느 하나의 DRAM 셀에 대한 액세스에 의해 나머지 각 셀들이 받는 영향의 정도를 디스터브(Disturb)라고 한다. DRAM 메모리 셀 어레이의 셀들 간 간격이 넓은 경우에는 액세스가 나머지 각 셀에 디스터브 영향을 주는 경향이 작다. 그러나 스케일링(Scaling)으로 메모리 셀들 간 간격이 좁아질 경우 인접한 셀 또는 인접하여 지나가는 라인들에 의한 간섭, 즉, 디스터브(Disturb)가 영향을 주는 경향이 크다.
이에 따라, 본 발명의 일 목적은 워드라인 디스터브 현상을 감소시킬 수 있는 반도체 메모리 장치의 동작 방법을 제공하는 것이다.
본 발명의 일 목적은 워드라인 디스터브 현상을 감소시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 구비하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 동작 방법에서는 메모리 컨트롤러로부터의 제1 커맨드에 응답하여 상기 복수의 워드라인들 중 액세스 어드레스에 의하여 선택된 제1 워드라인을 활성화시키고, 상기 제1 커맨드가 인가될 때의 제1 시점부터 시작되는 기준 구간 후에 상기 반도체 메모리 장치 내부적으로 또는 상기 메모리 컨트롤러로부터의 비활성화 커맨드에 기초하여 상기 제1 워드라인을 비활성화시킨다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 제어 로직 회로 및 타이밍 제어 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 구비한다. 상기 제어 로직 회로는 메모리 컨트롤러로부터의 커맨드 및 액세스 어드레스에 응답하여 상기 메모리 셀 어레이에 대한 액세스를 제어한다. 상기 타이밍 제어 회로는 상기 제어 로직 회로로부터의 동작 제어 신호들에 응답하여, 상기 워드라인들의 전압 레벨을 제어하는 제1 제어 신호들을 생성한다. 상기 타이밍 제어 회로는 상기 메모리 컨트롤러로부터의 제1 커맨드에 응답하여 상기 복수의 워드라인들 중 상기 액세스 어드레스에 의하여 선택된 제1 워드라인을 활성화시키고, 상기 제1 커맨드가 인가될 때의 제1 시점부터 시작되는 기준 구간 후에 내부적으로 또는 상기 메모리 컨트롤러로부터의 비활성화 커맨드에 기초하여 상기 제1 워드라인을 접지 전압보다 낮은 네거티브 전압으로 비활성화시킨다.
본 발명의 예시적인 실시예들에 따르면, 액티브 커맨드에 응답하여 선택된 워드라인을 활성화시킨 후에 기준 구간 내에 후속 커맨드가 수신되지 않으면, 반도체 메모리 장치 자체적으로 또는 메모리 컨트롤러로부터의 비활성화 커맨드에 응답하여 선택된 워드라인을 강제적으로 비활성화시킬 수 있다. 따라서 선택된 워드라인의 활성화로 인한 인접 워드라인에 미치는 디스터브 영향을 감소/방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4a 내지 도 4e는 도 3에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 6은 메모리 셀들 간의 디스터번스를 설명하기 위한 회로도이다.
도 7은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 타이밍 제어 회로의 구성을 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 하나의 뱅크 어레이의 배치를 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 9의 서브 어레이를 보다 상세히 나타내는 예이다.
도 11은 본 발명의 실시예들에 따른 도 10의 비트라인 감지 증폭기를 나타내는 회로도이다.
도 12는 도 11의 비트라인 감지 증폭기의 동작을 나타내는 타이밍도이다.
도 13은 도 11의 비트라인 감지 증폭기의 동작을 나타내는 또 다른 타이밍도이다.
도 14는 도 10의 제1 뱅크 어레이의 부분을 나타낸다.
도 15는 본 발명의 실시예들에 따른 도 14의 서브 워드라인 드라이버의 구성을 나타내는 회로도이다.
도 16은 도 14에서 워드라인의 천이를 나타내는 타이밍도이다.
도 17은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 18a는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 18b는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 19a는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 19b는 도 19a의 방법에서 워드라인을 비활성화시키는 일 예를 나타내는 흐름도이다.
도 19c는 도 19a의 방법에서 워드라인을 비활성화시키는 다른 예를 나타내는 흐름도이다.
도 20은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 21은 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 호스트(20) 및 메모리 시스템(30)을 포함할 수 있다. 메모리 시스템(30)은 메모리 컨트롤러(100) 및 복수의 반도체 메모리 장치들(200a~200k)을 포함할 수 있다.
호스트(20)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(30)과 통신할 수 있다. 또한 호스트(20)와 메모리 시스템(30)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 30)의 동작을 전반적으로 제어하며, 호스트(20)와 메모리 장치들(200a~200k) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(20)의 요청에 따라 반도체 메모리 장치들(200a~200k)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read). 또한, 메모리 컨트롤러(100)는 반도체 메모리 장치들(200a~200k)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 메모리 장치들(200a~200k)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치들(200a~200k) 각각은 저항성 메모리 셀들을 구비하는 PRAM(Phase change Random Access Memory)이나, RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory), 및 FRAM(Ferroelectric Random Access Memory) 일 수 있다. 다른 실시예에서, 반도체 메모리 장치들(200a~200k) 각각은 동적 메모리 셀들을 구비하는 DRAM(dynamic random access) 일 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 반도체 메모리 장치(200a)만을 예로 들어 설명한다.
도 2를 참조하면, 메모리 시스템(30)은 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)는 반도체 메모리 장치(200a)에 클럭 신호(CLK), 커맨드(CMD) 및 어드레스(ADDR)을 전송하여 반도체 메모리 장치(200a)를 제어할 수 있다. 또한 메모리 컨트롤러(100)는 반도체 메모리 장치(200a)에 데이터(DQ)를 전송하거나 반도체 메모리 장치(200a)로부터 데이터(DQ)를 수신할 수 있다.
실시예에 있어서, 메모리 컨트롤러(100)는 중앙 처리 유닛(central processing unit, CPU, 110), 커맨드 큐(120) 및 커맨드 생성기(130)를 포함할 수 있다. CPU(110)는 메모리 컨트롤러(100)의 전반적인 동작을 제어한다. 커맨드 큐(120)는 호스트(20)로부터의 호스트 커맨드가 순차적으로 저장된다. 커맨드 생성기(130)는 CPU(110)의 제어에 따라 반도체 메모리 장치(200a)로 인가될 커맨드(CMD)를 생성한다. CPU(110)의 커맨드 큐(120)의 상태를 모니터링하고, 액티브 커맨드가 인가된 후, 미리 정의된 시간 구간 내에 반도체 메모리 장치(200a)에 인가될 기입 커맨드가 커맨드 큐(120)가 없으면, 비활성화 커맨드(CMD)가 반도체 메모리 장치(200a)에 인가되도록 커맨드 생성기(130)를 제어할 수 있다. 반도체 메모리 장치(200a)는 비활성화 커맨드(CMD)에 응답하여 액티브 커맨드에 응답하여 활성화된 워드라인을 비활성화시킬 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(200a)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295), 리프레쉬 카운터(245), 에러 정정 회로(297) 및 타이밍 제어 회로(400)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BL)들 및 워드라인(WL)들과 비트라인(BL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다. 로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다. 컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다. 입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출될 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 에러 정정 회로(297)에 의하여 ECC 디코딩이 수행된 후에 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러(100)로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 ECC 엔진(470)에서 ECC 인코딩을 수행한 후 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(200a)는 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 동작 제어 신호들(ACT, PCH, WR, RD, DSE)을 생성할 수 있다. 제어 로직 회로(210)는 동작 제어 신호들(ACT, PCH, WR, RD, DSE)을 타이밍 제어 회로(400)에 제공할 수 있다. 동작 제어 신호들(ACT, PCH, WR, RD, DSE)은 액티브 신호(ACT), 프리차지 신호(PCH), 기입 신호(WR), 독출 신호(RD) 및/또는 비활성화 신호(DSE)를 포함할 수 있다.
타이밍 제어 회로(400)는 상기 동작 제어 신호들(ACT, PCH, WR, RD, DSE)에 응답하여 워드라인(WL)의 전압 레벨을 제어하는 제1 제어 신호들(CTL1)과 비트라인(BL)의 전압 레벨을 제어하는 제2 제어 신호들(CTL2)을 생성하고, 제1 제어 신호들(CTL1)과 제2 제어 신호들(CTL2)을 메모리 셀 어레이(300)에 제공할 수 있다. 특히 타이밍 제어 회로(400)는 메모리 컨트롤러(20)로부터의 제1 커맨드에 응답하여 상기 복수의 워드라인들 중 액세스 어드레스에 의하여 선택된 제1 워드라인을 활성화시키고, 상기 제1 커맨드가 인가될 때의 제1 시점부터 시작되는 비교 구간이 기준 구간과 실질적으로 동일해지는 제2 시점에 상기 제1 워드라인을 접지 전압보다 낮은 네거티브 전압으로 비활성화시켜서 워드라인 디스터브 현상을 감소시킬 수 있다. 또한 타이밍 제어 회로(400)는 제1 워드라인이 활성화된 후에 메모리 컨트롤러(100)로부터 인가되는 비활성화 커맨드에 기초한 비활성화 신호(DSE)에 응답하여 제1 워드라인을 접지 전압보다 낮은 네거티브 전압으로 비활성화시켜서 워드라인 디스터브 현상을 감소시킬 수 있다.
도 4a 내지 도 4e는 도 3에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 4a 내지 도 4d에서는 도 3의 메모리 셀(MC)이 저항성 메모리 셀로 구현된 경우를 나타내고, 도 4e는 도 3의 메모리 셀(MC)이 동적 메모리 셀로 구현된 경우를 나타낸다.
도 4a는 선택 소자가 없는 저항성 메모리 셀을 나타낸다. 도 4b 내지 도 4d는 선택 소자를 포함하는 저항성 메모리 셀을 나타낸다.
도 4a를 참조하면, 메모리 셀(MC)은 비트 라인(BTL) 및 워드 라인(WL)에 연결되는 저항성 소자(RE)를 포함한다. 도 4b를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 다이오드(D)를 포함한다. 저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 다이오드(D)는 워드 라인(WL) 및 비트 라인(BTL)의 바이어스에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 다이오드(D)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BTL)과 다이오드(D) 사이에 연결된다.
도 4c를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 양방향 다이오드(BD)를 포함한다. 저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 양방향 다이오드(BD)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BTL)과 양방향 다이오드(BD) 사이에 연결된다. 도 4d를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 트랜지스터(CT)를 포함한다. 트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 트랜지스터(CT)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(R)는 비트 라인(BTL)과 트랜지스터(CT) 사이에 연결된다.
도 4e를 참조하면, 메모리 셀(MC)은 셀 커패시터(CC)와 트랜지스터(CT)를 포함한다. 트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 셀 커패시터(CC)를 비트라인에 연결 또는 차단하는 선택 소자이다. 트랜지스터(CT)는 셀 커패시터(CC)와 워드라인(WL)과 비트라인(BTL) 사이에 연결되며, 셀 커패시터(CC)는 트랜지스터(CT)와 플레이트 전압(미도시) 사이에 연결된다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 5를 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL1~WLm, m은 2이상의 정수), 복수개의 비트라인들(BL1~BLn, n은 2이상의 정수), 그리고 워드라인들(WL1~WLm)과 비트라인들(BL1~BLn) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다.
도 6은 메모리 셀들 간의 디스터브를 설명하기 위한 회로도이다.
도 6에서는 메모리 셀들이 도 4e의 동적 메모리 셀들로 구성되는 경우를 가정한다.
도 6을 참조하면, 본 발명의 반도체 메모리 장치는 메모리 셀들(51, 52, 53)과 비트라인 감지 증폭기(60)를 포함한다.
메모리 셀들(51, 52, 53) 각각은 동일한 비트라인(BL)에 연결된 것으로 가정한다. 그리고 메모리 셀(51)은 워드라인(WL<q-1>)에, 메모리 셀(52)은 워드라인(WL<q>)에, 그리고 메모리 셀(53)은 워드라인(WL<q+1>)에 연결된다. 메모리 셀(51)은 액세스 트랜지스터(CT1)와 셀 커패시터(CC1)를 포함한다. 액세스 트랜지스터(CT1)의 게이트 단은 워드라인(WL<q-1>)에 연결되고, 일단은 비트라인(BL)에 연결된다. 메모리 셀(52)은 액세스 트랜지스터(CT2)와 셀 커패시터(CC2)를 포함한다. 액세스 트랜지스터(CT2)의 게이트 단은 워드라인(WL<q>)에, 일단은 비트라인(BL)에 연결된다. 그리고 메모리 셀(53)은 액세스 트랜지스터(CT3)와 셀 커패시터(CC3)를 포함한다. 액세스 트랜지스터(CT3)의 게이트 단은 워드라인(WL<q+1>)에 연결되고, 일단은 비트라인(BL)에 연결된다.
비트라인 감지 증폭기(60)는 비트라인들(BL, BLB) 중에 저전위 비트라인을 방전하는 N 감지 증폭기(NSA)와 비트라인들(BTL, BTLB) 중에 고전위 비트라인을 충전하는 P 감지 증폭기(PSA)를 포함할 수 있다.
기입 동작이나 독출 동작시 워드라인(WL<q>)에 승압 전압(예를 들면, VPP)이 제공될 것이다. 그러면, 용량성 커플링(Capacitive Coupling) 효과에 의해서 인접한 워드라인(WL<p-1>, WL<p+1>)의 전압은 선택 전압이 제공되지 않았음에도 상승하게 될 것이다. 이러한 용량성 커플링은 워드라인들 간의 기생성 용량(Ccl1, Ccl2)으로 도시하였다. 승압 전압(VPP)이 인가되는 시간이 증가함에 따라 워드라인(WL<q-1>, WL<q+1>)에 연결된 메모리 셀들(51, 53)의 셀 커패시터들(CC1, CC3)에 저장된 전하는 점점 누설될수 있다. 이 경우, 셀 커패시터(CC1)에 저장된 논리 '0'과 셀 커패시터(CC3)에 저장된 논리 '1'의 신뢰성은 보장되기 어렵다. 따라서, 적절한 시점에 워드라인(WL<q>)을 비활성화시키는 것이 필요하다.
본 발명의 실시 예에 따르면, 워드라인(WL<q>)에 대한 액티브 커맨드 이후 기준 구간 동안, 후속 커맨드가 인가되지 않거나 기준 구간 이후에 메모리 컨트롤러(100)로부터 비활성화 커맨드가 인가되면 반도체 메모리 장치(200a)는 적절한 시점에 워드라인(WL<q>)을 비활성화시켜서 디스터브를 감소/방지할 수 있다.
도 7은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 타이밍 제어 회로의 구성을 나타내는 블록도이다.
도 7을 참조하면, 타이밍 제어 회로(400)는 타이머 로직(410), 워드라인 제어 신호 생성기(430), 비트라인 제어 신호 생성기(450) 및 레귤레이터(470)를 포함할 수 있다.
타이머 로직(410)은 커맨드(CMD)들에 상응하는 동작 제어 신호들(ACT, WR, RD, DSE)을 수신할 수 있다. 타이머 로직(410)은 제1 커맨드(예를 들어 액티브 커맨드)에 상응하는 액티브 신호(ACT)가 인가되는 제1 시점부터 시작되는 비교 구간을 기준 구간과 비교하고, 상기 기준 구간 내에 메모리 컨트롤러(20)로부터 제2 커맨드가 수신되지 않으면, 펄스 형태의 판정 신호(DS)를 활성화시킨다. 타이머 로직(410)은 상기 제1 시점부터 클럭 신호(CLK)의 토글링 회수를 카운팅하고, 상기 카운팅된 토글링 횟수가 기준 구간의 토글링 횟수와 동일해지는 제2 시점에 상기 판정 신호(DS)를 활성화시킬 수 있다. 다른 실시예에서, 타이머 로직(410)은 비활성화 커맨드에 기초한 비활성화 신호(DSE)가 인가되면 판정 신호(DS)를 활성화시킬 수 있다.
워드라인 제어 신호 생성기(430)는 디코딩된 로우 어드레스(DRA)에 기초하여 워드라인을 제어하는 제1 및 제2 워드라인 제어 신호들(PXi, PXiB)를 포함하는 제1 제어 신호들(CTL1)을 생성할 수 있다. 특히 워드라인 제어 신호 생성기(430)는 판정 신호(DS)의 천이에 응답하여 선택된 워드라인에 네거티브 전압을 제공하는 제2 워드라인 제어 신호(PXiB)를 천이시켜 선택된 워드라인을 비활성화시킬 수 있다.
비트라인 제어 신호 생성기(450)는 동작 제어 신호들(ACT, PCH) 및 디코딩된 컬럼 어드레스(DCA)에 응답하여 선택된 메모리 셀의 비트라인 쌍의 전압 레벨을 제어하는 제2 제어 신호들(LANG, PBSG, LAPG, CSL)을 생성하여 비트라인 감지 증폭기(도 10의 650)에 제공할 수 있다. 레귤레이터(470)는 부스티드 센스 접지 전압(VBSG)을 생성할 수 있다.
도 8은 본 발명의 실시예들에 따른 도 7의 타이밍 제어 회로에서 타이머 로직을 나타내는 블록도이다.
도 8을 참조하면, 타이머 로직(410)은 타이머(411), 구간 비교기(413) 및 레지스터(415)를 저장할 수 있다. 레지스터(415)는 기준 구간(RINT)에 해당하는 시간 또는 기준 구간(RINT) 내의 클럭 신호(CLK)의 토글링 횟수를 저장할 수 있다.
타이머(410)는 제어 로직 회로(210)로부터 동작 제어 신호들(ACT, WR, RD)을 수신하고, 동작 제어 신호들(ACT, WR, RD)이 인가될 때마다 서로 다른 펄스 폭을 가지는 구간 신호(INS)를 생성하여 구간 신호(INS)를 구간 비교기(413)에 제공할 수 있다. 타이머(410)는 액티브 신호(ACT)가 인가되는 시점에 펄스 형태의 구간 신호(INS)를 구간 비교기(413)에 제공할 수 있다. 구간 비교기(413)는 액티브 신호(ACT)에 상응하는 구간 신호(INS)가 인가되는 시점으로부터 클럭 신호(CLK)의 카운팅 동작을 시작하여, 카운팅된 클럭 신호(CLK)의 토글링 횟수가 기준 구간(RINT) 내의 클럭 신호(CLK)의 토글링 횟수와 실질적으로 동일해지는 시점에, 펄스 형태의 판정 신호(DS)를 활성화시킬 수 있다. 구간 비교기(413)는 판정 신호(DS)를 도 7의 워드라인 제어 신호 생성기(430)에 제공할 수 있다. 구간 비교기(413)는 또한 액티브 신호(ACT)에 상응하는 구간 신호(INS)가 인가된 후의 기준 구간(RINT) 내에 기입 신호(WR)나 독출 신호(RD)에 의한 구간 신호(INS)가 인가되는 경우에는 리셋 신호(RST)를 타이머(411)에 인가하여 타이머(411)를 리셋시킬 수 있다. 다른 실시예에서, 구간 비교기(413)는 비활성화 신호(DSE)가 인가되면 판정 신호(DS)를 활성화시킬 수 있다.
도 9는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 하나의 뱅크 어레이의 배치를 나타낸다.
도 9를 참조하면, 뱅크 어레이(310)에는 제1 방향(D1)으로 I개, 제1 방향(D1)과 직교하는 제2 방향(D2)으로 J개의 서브 어레이 블록(SCB)들이 배치될 수 있다. 서브 어레이 블록(SCB)들 각각에는 복수의 비트라인과, 복수의 워드라인과, 비트라인과 워드라인이 교차하는 지점에 위치하는 메모리 셀들이 배치될 수 있다.
제1 방향(D1)으로 상기 서브 어레이 블록(SCB)들 사이에 I+1개의 서브 워드라인 드라이버 영역(SWD)들이 배치될 수 있다. 서브 워드라인 드라이버 영역(SWD)에는, 서브 워드라인 드라이버들이 배치될 수 있다. 제2 방향(D2)으로 상기 서브 어레이 블록(SCB)들 사이에 J+1개의 비트라인 감지 증폭기 영역(BLSAB)이 배치될 수 있다. 상기 비트라인 감지 증폭기 영역(BLSAB)에는 복수의 비트라인 감지 증폭기들이 배치될 수 있다.
도 10은 본 발명의 실시예들에 따른 도 9의 서브 어레이(390)를 보다 상세히 나타내는 일예이다.
도 9 및 도 10을 참조하면, 뱅크 어레이(310)의 부분(390)에는 서브 어레이 블록(SCB), 비트라인 감지 증폭기 영역들(BLSA) 서브 워드라인 드라이버 영역들(SWB) 및 컨졍션(conjunction) 영역들(CONJ)이 배치될 수 있다.
서브 어레이 블록(SCB)은 행 방향으로 연장되는 복수의 워드라인들(WL1~WL4) 및 열 방향으로 연장되는 복수의 비트라인 쌍들(BL1~BL2, BLB1~BLB2)을 포함한다. 서브 어레이 블록(SCB)은 복수의 워드라인들(WL1~WL4)과 복수의 비트라인 쌍들(BL1~BL2, BLB1~BLB2)이 교차하는 지점에 배치되는 메모리 셀들(MC)을 포함한다. 서브 워드라인 드라이버 영역(SWB)들은 워드라인들(WL1~WL4)을 각각 구동하기 위한 서브 워드라인 드라이버들(550, 560, 570, 580)을 포함한다. 도 10에 도시된 바와 같이, 서브 워드라인 드라이버(550, 560, 570, 580)들은 교대로 서브 어레이 블록(SCB)의 좌측과 우측에 배치될 수 있다.
비트라인 감지 증폭기 영역(BLSA)은 비트라인 쌍들(BL1~BL2, BLB1~BLB2)에 연결되는 비트라인 감지 증폭기(650)들을 포함한다. 비트라인 감지 증폭기(650)는 비트라인 쌍(BL, BLB)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬입출력 라인 쌍에 제공할 수 있다. 도 10에 도시된 바와 같이, 비트라인 감지 증폭기(650)들은 교대로 서브 어레이 블록(SCB)의 위쪽과 아래쪽에 배치될 수 있다. 비트라인 감지 증폭기 영역(BLSA)들, 서브 워드라인 드라이버 영역(SWB)들 및 서브 어레이 블록(SCB)에 인접하여 컨졍션 영역(CONJ)들이 배치된다. 컨졍션 영역(CONJ)들에는 전압 생성기들(610)이 배치될 수 있다. 전압 생성기들(610)은 서브 워드라인 드라이버들(550, 560, 570, 580)에 승압 전압과 네거티브 전압을 제공할 수 있다.
도 11은 본 발명의 실시예들에 따른 도 10의 비트라인 감지 증폭기를 나타내는 회로도이다.
도 11을 참조하면, 메모리 셀 어레이(300)에 포함되는 메모리 셀들(660, 670) 각각의 비트라인(BL, BLB)에는 비트라인 감지 증폭기(650)가 연결된다. 비트라인 감지 증폭기(650)는 N 감지 증폭기(651), P 감지 증폭기(652), 프리차지 회로(653), 열 선택 스위치(654a, 654b), NSA 드라이버(655) 및 PSA 드라이버(656)를 포함한다.
N 감지 증폭기(651)는 센싱 동작시 비트라인들(BL, BLB) 중에서 저전위 비트라인을 방전시킨다. N 감지 증폭기(651)는 엔모스 트랜지스터들(NM1, NM2)을 포함할 수 있다. 엔모스 트랜지스터(NM1)의 게이트는 비트라인(BLB)에 연결되고, 엔모스 트랜지스터(NM1)의 드레인은 비트라인(BL)에, 그리고 엔모스 트랜지스터(NM1)의 소스는 센스 인에이블 라인(LAB)에 연결된다. 엔모스 트랜지스터(NM2)의 게이트는 비트라인(BL)에 연결되고, 엔모스 트랜지스터(NM2)의 드레인은 비트라인(BLB)에, 그리고 엔모스 트랜지스터(NM2)의 소스는 센스 인에이블 라인(LAB)에 연결된다. N 감지 증폭기(651)는 센스 인에이블 라인(LAB)으로 제공되는 접지 전압(VSS) 또는 부스티드 센스 그라운드 전압(Vbsg)으로 저전위 비트라인을 방전시킨다. 저전위 비트라인은 메모리 셀(660, 670)에 저장된 데이터에 따라 비트라인들(BL, BLB) 중에서 어느 하나가 될 것이다.
논리 '1'이 저장된 메모리 셀(650)에 저장된 데이터를 센싱하는 경우를 예로 들어 이러한 동작을 설명하기로 하자. 먼저, 비트라인들(BL, BLB)은 프리차지 회로(653)에 의해서 하프 전압(VDD/2)으로 프리차지 및 등화(Equalizing) 된다. 이어서, 메모리 셀(660)을 선택하기 위해 워드라인(WL1) 전압이 증가하게 되고, 셀 트랜지스터(CT11)가 턴온되면, 셀 커패시터(CC11)에 충전된 전하는 비트라인(BL)에 셰어링된다. 전하 셰어링에 의해서 비트라인(BL)의 전압은 하프 전압(VDD/2)보다 높아지고, 비트라인(BLB)은 하프 전압(VDD/2)을 유지하게 될 것이다. 이때, 센스 인에이블 라인(LAB)으로 NSA 드라이버(655)에서 제공되는 부스티드 센스 그라운드 전압(VBSG)이 제공된다. 그러면, 전하 셰어링에 의해서 전압이 상승하는 비트라인(BL)에 게이트가 연결된 트랜지스터(NM2)는 턴온된다. 반면, 트랜지스터(NM2)에 의해서 부스티드 센스 그라운드 전압(VBSG) 레벨로 방전되는 비트라인(BLB)에 게이트가 연결되는 트랜지스터(NM1)는 턴오프된다.
N 감지 증폭기(651)는 안정적인 부스티드 센스 그라운드 전압(VBSG)을 제공받을 수 있다.
P 감지 증폭기(652)는 센싱 동작시 비트라인들(BL, BLB) 중에서 고전위 비트라인을 전원 전압(VDD) 또는 내부 전압(VINTA) 레벨로 충전시킨다. P 감지 증폭기(652)는 피모스 트랜지스터들(PM1, PM2)을 포함할 수 있다. 피모스 트랜지스터(PM1)의 게이트는 비트라인(BLB)에 연결되고, 피모스 트랜지스터(PM1)의 소스는 비트라인(BL)에, 그리고 피모스 트랜지스터(PM1)의 드레인은 센스 인에이블 라인(LA)에 연결된다. 피모스 트랜지스터(PM2)의 게이트는 비트라인(BL)에 연결되고, 피모스 트랜지스터(PM2)의 소스는 비트라인(BLB)에, 그리고 피모스 트랜지스터(PM2)의 드레인은 센스 인에이블 라인(LA)에 연결된다. P 감지 증폭기(652)는 센스 인에이블 라인(LA)으로 제공되는 전원 전압(VDD)으로 비트라인들(BL, BLB) 중에서 고전위 비트라인을 충전시킨다. 논리 '1'이 저장된 메모리 셀(660)에 저장된 데이터를 센싱하는 경우, 먼저 비트라인들(BL, BLB)은 프리차지 회로(653)에 의해서 하프 전압(VDD/2)으로 프리차지 및 등화된다. 이어서, 메모리 셀(660)을 선택하기 위해 워드라인(WLL) 전압이 증가하고, 셀 트랜지스터(CT11)가 턴온되면, 셀 커패시터(CC11)에 충전된 전하는 비트라인(BL)에 셰어링된다. 전하 셰어링에 의해서 비트라인(BL)의 전압은 하프 전압(VDD/2)보다 높아지고, 비트라인(BLB)의 전압은 하프 전압(VDD/2)을 유지하게 될 것이다.
이때, 센스 인에이블 라인(LA)으로 PSA 드라이버(656)에서 제공되는 충전 전압(VDD 또는 VINTA)이 제공된다. 그러면, 전하 셰어링에 의해서 전압이 상승하는 비트라인(BL)에 게이트가 연결된 트랜지스터(PM2)는 턴오프된다. 반면, 부스티드 센스 그라운드 전압(VBSG)을 제공받는 비트라인(BLB)에 게이트가 연결되는 트랜지스터(PM1)는 턴온될 것이다. 그러면, 센스 인에이블 라인(LA)으로 제공되는 전원 전압(VDD) 레벨로 비트라인(BL)의 전압은상승하게 된다.
프리차지 회로(653)는 센싱 동작시에 제어 신호(PEQ)에 응답하여 비트라인들(BL, BLB)의 레벨을 하프 전압(VDD/2) 레벨로 프리차지한다. 제어 신호(PEQ)가 활성화되면, 센싱 동작을 위해서 프리차지 회로(653)는 비트라인 프리차지 전압(VBL)을 비트라인들(BL, BLB)에 공급한다. 비트라인 프리차지 전압(VBL)은 하프 전압(VDD/2)으로 제공될 수 있다. 그리고 비트라인들(BL, BLB) 각각의 전압이 등전위가 되도록 연결된다. 프리차지레벨(VBL)로 비트라인들(BL, BLB)이 충전되면, 제어 신호(PEQ)는 비활성화된다. 프리차지 회로(653)는 엔모스 트랜지스터들(N3, N4, N5)를 포함할 수 있다. 열 선택 스위치들(654a, 654b)는 N 감지 증폭기(651)와 P 감지 증폭기(652)에 의해서 센싱된 데이터를 입출력 라인들(LIO, LIOB)에 연결한다. 예를 들면, 독출 동작시 N 감지 증폭기(651)와 P 감지 증폭기(652)의 센싱 레벨이 안정화되면, 열 선택 신호(CSL)가 활성화된다. 그러면, 열 선택 스위치들(654a, 654b)이 턴온되고, 센싱된 데이터는 입출력 라인들(LIO, LOIB)로 전달된다. 이때, 입출력 라인들(LIO, LOIB)과 전하가 셰어링되는 시간에 따라 비트라인들(BL, BLB)의 전압이 변동될 수 있다. 열 선택 스위치들(654a, 654b)은 엔모스 트랜지스터들(N6, N7)을 포함할 수 있다.
NSA 드라이버(655)는 N 감지 증폭기(651)의 센스 인에이블 라인(LAB)으로 구동 신호를 제공한다. NSA 드라이버(655)는 비트라인 제어 신호 생성기(450)로부터 제어 신호(LANG, PBSG)를 제공받는다. NSA 드라이버(655)는 제어 신호(LANG, PBSG)에 응답하여 센스 인에이블 라인(LAB)을 접지시키거나, 부스티드 센스 그라운드전압(VBSG)을 공급한다. NSA 드라이버(655)는 센스 인에이블 라인(LAB)의 전압을 제어하기 위하여 접지 트랜지스터(N1)와 부스팅 트랜지스터(N2)를 포함한다.
PSA 드라이버(656)는 P 감지 증폭기(652)의 센스 인에이블 라인(LA)으로 충전 전압(VDD)을 제공한다. PSA 드라이버(656)는 피모스 트랜지스터(P1)를 포함할 수 있다. PSA 드라이버(656)는 비트라인 제어 신호 생성기(450)로부터 제어 신호(LAPG)에 의해서 제어된다. 제어 신호(LAPG)와 제어 신호(LANG)는 상보적인 관계로 제공될 수 있다.
도 12는 도 11의 비트라인 감지 증폭기의 동작을 나타내는 타이밍도이다.
도 11 및 도 12를 참조하면, T0 시점에서, 선택된 메모리 셀을 액세스하기 위하여 선택된 워드라인(WL1)이 활성화된다. T11 시점까지, 비트라인(BL)의 전압은 전하 셰어링에 의해서 다소 상승하게 되고, 비트라인(BLB)의 전압은 하프 전압(VDD/2)을 유지한다. T11 시점부터 T17 시점까지 제어 신호(LANG)는 하이 레벨로 유지되고, 제어 신호(PBSG)는 로우 레벨로 유지된다. 또한 제어 신호(PBSG)는 T0 시점부터 로우 레벨로 유지된다. 따라서 비트라인(BL)은 T12 시점부터 T14 시점까지 충전 전압(VDD)으로 유지되고, 비트라인(BLB)은 접지 전압(VSS)로 유지된다.
T12 내지 T13 시점에서 센싱된 데이터의 출력을 위해 열 선택 신호(CSL)가 활성화될 수 있다. T14 내지 T15 시점에는 액티브 신호(ACT)에 의해서 활성화된 동일한 뱅크에 대한 기입 명령이 인가된 경우를 보여 준다. 기입 명령에 따라서, 열 선택 신호(CSL)가 활성화되어 입력된 데이터가 데이터 입출력 라인(LIO, LIOB)으로부터 비트라인(BL, BLB)으로 전달된다. 이때, 데이터의 기입을 위해 비트라인의 고전위와 저전위는 반전될 수 있다. 그리고 입력된 데이터는 N 감지 증폭기(651)와 P 감지 증폭기(652)에 의해서 선택된 메모리 셀에 저장된다. T16 시점에서, 프리차지 커맨드(Precharge CMD)의 제공에 따라 프리차지 신호(PCH)가 활성화된다. 그러면, 비트라인들의 프리차지 동작이 수행된다. 서로 다른 전위로 디벨럽(Develop)된 비트라인들이 T17 시점에서 하프 전압 레벨(VDD/2)로 프리차지된다.
도 13은 도 11의 비트라인 감지 증폭기의 동작을 나타내는 또 다른 타이밍도이다.
도 13에서 T21 시점 내지 T27 시점에서의 감지 증폭기(650)의 동작은 도 12에서 감지 증폭기(650)의 동작과 실질적으로 유사하다. 따라서 도 13에서는 도 12와 다른 부분에 대하여만 중점적으로 설명한다.
도 13에서는 열 선택 신호(CSL)의 스위칭에 의한 비트라인과 데이터 입출력 라인간의 전하 셰어링 시에도 안정적으로 부스티드 센스 그라운드 전압(VBSG)을 제공할 수 있다. 액티브 신호(ACT) 또는 프리차지 신호(PCH)가 제공되면, 선택된 비트라인들은 하프 전압(VDD/2)으로 프리차지된다.
T21 시점에서, 비트라인 제어 신호 생성기(450)에 의해서 제어 신호(LANG)는 펄스 폭(W1)을 가지는 제1 펄스(SP1)로 제공된다. 그리고 P 감지 증폭기(152)를 프리차지하기 위한 제어 신호(LAPG)는 로우 레벨로 활성화된다. 제1 펄스(SP1)의 펄스 폭(W1)에 의해서 저전위 비트라인(BL)이 부스티드 센스 그라운드 전압(VBSG)에 도달하는 최적의 접지 시간이 정의될 수 있다. T22 시점에서, 제1 펄스(SP1)가 종료된다. 제1 펄스(SP1)의 종료와 동시에 제어 신호(PBSG)가 활성화된다. 제어 신호(PBSG)의 활성화에 따라 부스티드 센스 그라운드 전압(VBSG)이 N 감지 증폭기(651)에 공급된다. 때에는 전압 레귤레이터(470)에서 생성된 부스티드 센스 그라운드 전압(VBSG)이 N 감지 증폭기(651)로 제공된다. 그러면, 비트라인들(BL, BLB) 중에서 저전위 비트라인(BL)의 전압이 부스티드 센스 그라운드전압(VBSG)으로 안정화된다.
T22 내지 T23 시점에서 센싱된 데이터의 출력을 위해 열 선택 신호(CSL)가 활성화될 수 있다. 물론, 열선택 신호(CSL)의 활성화 시점은 제1 펄스(SP1)의 종료 시점과는 관련이 없다. 비트라인들(BL, BLB)의 전압 레벨이 데이터 출력에 문제가 없는 임의의 시점에 열 선택 신호(CSL)가 활성화될 것이다. 이때, 프리차지된 입출력 라인(LIO, LIOB)의 전하가 비트라인들(BL, BLB)과 셰어링될 것이다. 따라서, 부스티드 센스 그라운드 전압(VBSG)으로 셋업된 저전위 비트라인(BL)으로 전하가 유입될 수 있다. 이 경우, 부스티드 센스 그라운드 전압(VBSG)으로 안정화된 저전위 비트라인(BL)의 전압에는 오버슈트(Over-shoot) 또는 언더슈트(Under-shoot)가 발생할 수 있다. 하지만, 오버슈트가 발생하더라도, 부스티드 센스 그라운드 전압(VBSG)이 전압 레귤레이터(470)로부터 지속적으로 공급되는 상황이기 때문에, 저전위 비트라인(BL)의 전압은 신속히 정상 상태(즉, VBSG 레벨)로 복귀할 것이다.
T26 시점에서 프리차지 신호(PCH)에 응답하여 비트라인 제어 신호 생성기(450)는 제어 신호(LANG)를 제2 펄스(SP2)로 제공한다. 그러면, 제 2 펄스(SP2)의 펄스 폭(W2)에 대응하는 구간 동안, 저전위 비트라인은 접지 측으로 방전될 수 있다. T27 시점에서, 선택된 비트라인들의 프리차지 동작이 수행된다. 저전위 비트라인의 접지에 따라 비트라인들의 프리차지 전압은 하프 전압(VDD/2)으로 정확하게 수렴될 수 있다.
도 14는 도 10의 제1 뱅크 어레이의 부분을 나타낸다.
도 14를 참조하면, 승압 전압 생성기(620)는 승압 전압(VPP)를 생성하여 서브 워드라인 드라이버(550)에 제공하고, 네거티브 전압 생성기(630)는 네거티브 전압(VBB2)을 생성하여 서브 워드라인 드라이버(550)에 제공한다. 승압 전압 생성기(620)와 네거티브 전압 생성기(630)는 도 10의 전압 생성기(610)에 포함될 수 있다. 서브 워드라인 드라이버(550)는 제1 및 제2 워드라인 제어 신호들(PXi, PXiB) 및 워드라인 인에이블 신호(NEWiB)에 응답하여 메모리 셀 블록(650)에 연결되는 워드라인(WLi)을 승압 전압(VPP)으로 활성화시키거나 네거티브 전압(VBB2)으로 비활성화시킬 수 있다.
도 15는 본 발명의 실시예들에 따른 도 14의 서브 워드라인 드라이버의 구성을 나타내는 회로도이다.
도 15를 참조하면, 서브 워드라인 드라이버(550)는 인버터(551), 피모스 트랜지스터들(552, 553) 및 엔모스 트랜지스터들(554, 555)을 포함할 수 있다.
피모스 트랜지스터(552)는 승압 단자(VPN)에 연결되는 소스, 인버터(551)의 출력을 인가받는 게이트 및 승압 노드(NO1)에 연결되는 드레인을 구비할 수 있다. 피모스 트랜지스터(553)는 승압 노드(NO1)에 연결되는 소스, 워드라인 인에이블 신호(NEWiB)를 인가받는 게이트 및 인에이블 노드(NO2)에 연결되는 드레인을 구비한다. 엔모스 트랜지스터(554)는 인에이블 노드(NO2)에 연결되는 드레인, 워드라인 인에이블 신호(NEWiB)를 인가받는 게이트 및 네거티브 전압 단자(VBN)에 연결되는 소스를 구비한다. 엔모스 트랜지스터(555)는 인에이블 노드(NO2)에 연결되는 드레인, 제2 워드라인 제어 신호(PXiB)를 인가받는 게이트 및 네거티브 전압 단자(VBN)에 연결되는 소스를 구비한다. 승압 단자(VPN)에는 승압 전압(VPP) 제공되고, 네거티브 단자(VBN)에는 네거티브 전압(VBB2)가 제공될 수 있다.
피모스 트랜지스터(552)는 승압 단자(VPN)에 인가되는 승압 전압(VPP)을 제1 워드라인 제어 신호(PXi)에 응답하여 승압 노드(NO1)에 전달한다. 피모스 트랜지스터(553)는 워드라인 인에이블 신호(NEWiB)에 응답하여 인에이블 노드(NO2)에 연결되는 해당 워드라인(WLi)을 승압 전압 레벨로 인에이블시킨다. 엔모스 트랜지스터(554)는 워드라인 인에이블 신호(NEWiB)에 응답하여 네거티브 전압 단자(VBN)에 인가되는 네거티브 전압(VBB2)을 인에이블 노드(NO2)에 전달하고, 엔모스 트랜지스터(555)는 제2 워드라인 제어신호(PXiB)에 응답하여 인에이블 노드(NO2)에 연결되는 해당 워드라인(WLi)을 네거티브 전압 레벨로 디스에이블시킨다.
도 16은 도 14에서 워드라인의 천이를 나타내는 타이밍도이다.
도 14 내지 도 16을 참조하면, 제1 워드라인 제어 신호(PXi)는 초기에 로우 레벨을 유지하였다가 액세스 어드레스에 의하여 해당 워드라인(WLi)을 인에이블하고자 하는 경우에 시점(T31, T33)에 하이 레벨(VCC)로 천이되고, 다른 워드라인을 활성화하게 되면 시점(T32, T34)에 로우 레벨(VSS)로 천이된다. 승압 노드 전압 신호(PXiD)는 초기에 로우 레벨을 유지하다가 제1 워드라인 제어 신호(PXi)가 시점(T31, T33)에서 하이 레벨, 시점(T32, T34)에 로우 레벨로 천이되면, 각각 승압 전압(VPP) 레벨 및 접지 전압 레벨(VSS)로 천이된다.
워드라인 인에이블 신호(NEWiB)는 초기에 하이 레벨(VCC)을 유지하여 해?? 워드라인(WLi)을 네거티브 전압 레벨(VBB2)로 디스에이블시킨 후에 해당 워드라인(WLi)을 활성화하고자 하는 경우에 시점(T31, T33)에서 지연된 시점에서 로우 레벨로 천이되고, 다른 워드라인을 활성화하고자 하는 경우에 시점(T32, T34)에서 지연된 시점에 하이 레벨(VCC)로 천이된다.
제2 워드라인 제어 신호(PXiB)는 초기에 하이 레벨을 유지하여 해당 워드라인(WLi)을 네거티브 전압 레벨로 디스에이블시킨 후에 해당 워드라인(WLi)을 활성화하고자 하는 경우에 시점(T31, T33)에 로우 레벨(VSS)로 천이되고, 해당 워드라인(WLi)을 비활성화하고자 하는 경우에, 시점(T32, T34)에 하이 레벨(VCC)로 천이된다.
해당 워드라인(WLi)은 초기에 제2 워드라인 인에이블 신호(PXiB)에 응답하여 네거티브 레벨로 유지되었다가 시점(T11, T13)에 워드라인 인에이블 신호(NEWiB)가 로우 레벨(VSS)로 천이되면, 승압 노드 전압 신호(PXiD)가 일정 시간 지연되어 전달되고, 시점(T12, T14)에서 워드라인 인에이블 신호(NEWiB)가 하이 레벨(VCC)로 천이되면, 제2 워드라인 제어 신호(PXiB)에 응답하여 네거티브 레벨(VBB2)로 비활성화된다. 제2 워드라인 제어 신호(PXiB)에 의하여 워드라인(WLi)의 비활성화 시점을 조절할 수 있다. 즉, 워드라인 제어신호 생성기(430)는 판정 신호(DS)의 천이(활성화)에 응답하여 제2 워드라인 제어 신호(PXiB)를 천이(활성화)시켜 워드라인(WLi)을 네거티브 전압 레벨(VBB2)로 비활성화시킬 수 있다.
도 17은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 2 내지 도 17을 참조하면, T0 시점에 메모리 컨트롤러(20)로부터 액티브 커맨드(ACT)가 인가되면, 타이머(411)는 펄스 형태의 구간 신호(INS)를 활성화시키고, 구간 비교기(413)는 T0 시점으로부터 클럭 신호(CLK)의 토글링을 카운팅한다. 구간 비교기(413)는 T0 시점으로부터 클럭 신호(CLK)의 토글링 횟수를 기준 구간(RINT)와 비교하고, 카운팅된 클럭 신호(CLK)의 토글링 횟수가 기준 구간(RINT)가 동일해지는 T43 시점에 펄스 형태의 판정 신호(DS)를 활성화시킨다. 여기서 T0 시점으로부터 T43 시점까지의 기준 구간(RINT)은 반도체 메모리 장치(200a)의 로우 액티브 시간(tRAS)에 일정한 시간(α)을 더한 값에 해당할 수 있다. 여기서 반도체 메모리 장치(200a)의 로우 액티브 시간(tRAS)은 액티브 커맨드(층)가 인가된 이후부터, 로우 어드레스가 인가되어 비트라인 감지 증폭기가 센싱 동작을 완료할 때까지의 시간에 독출 동작 또는 기입 동작을 수행하는 동작을 합한 시간으로 규정될 수 있다.
기준 구간(RINT) 내에 메모리 컨트롤러(20)로부터 후속 커맨드가 인가되지 않았기 때문에, 워드라인 제어 신호 생성기(430)는 판정 신호(DS)의 활성화에 응답하여 제2 워드라인 제어 신호(PXiB)를 로우 레벨로 천이시키고, 서브 워드라인 드라이버(550)는 제2 워드라인 제어 신호(PXiB)의 천이에 응답하여 워드라인(WLi)을 네거티브 전압 레벨(VBB2)로 비활성화시킨다.
T41 시점에 서브 워드라인 드라이버(550)는 액티브 커맨드(ACT)에 응답하여 워드라인(WLi)을 승압 전압 레벨(VPP)로 활성화시키고, T42 시점에 비트라인 감지 증폭기(650)는 비트라인 쌍(BL/BLB) 중 하나의 비트라인을 전원 전압(VDD)으로 충전시키고, 비트라인 쌍(BL/BLB) 중 다른 하나의 비트라인을 접지 전압(VSS)으로 방전시킨다. T44 시점에 메모리 컨트롤러(30)로부터 독출 커맨드(RD, 또는 독출 신호)가 인가되면, 독출 레이턴시 후에, T45 시점으로부터 데이터 비트들(D0~D7)이 독출된다.
T46 시점에 메모리 컨트롤러(20)로부터 프리차지 커맨드(PRC, 또는 프리차지 신호)가 인가되면, T47 시점에 비트라인 쌍(BL/BLB)은 하프 전압(VDD/2)로 프리차지된다.
T44 시점에 메모리 컨트롤러(30)로부터 인가된 커맨드가 독출 커맨드이므로, 비트라인 감지 증폭기(650)는 T44 시점 이후에 비트라인 쌍(BL/BLB)은 독출 동작에 대비하여 센싱 상태, 즉, 비트라인 쌍(BL/BLB) 중 하나의 비트라인을 전원 전압(VDD)으로 충전시킨 상태 및 비트라인 쌍(BL/BLB) 중 다른 하나의 비트라인을 접지 전압(VSS)으로 방전시킨 상태를 유지한다.
도 18a는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 2 내지 도 16 및 도 18a를 참조하면, T0 시점에 메모리 컨트롤러(20)로부터 액티브 커맨드(ACT)가 인가되면, 타이머(411)는 펄스 형태의 구간 신호(INS)를 활성화시키고, 구간 비교기(413)는 T0 시점으로부터 클럭 신호(CLK)의 토글링을 카운팅한다. 구간 비교기(413)는 T0 시점으로부터 클럭 신호(CLK)의 토글링 횟수를 기준 구간(RINT)과 비교하고, 카운팅된 클럭 신호(CLK)의 토글링 횟수가 기준 구간(RINT) 내의 클럭 신호(CLK)의 토글링 횟수와 동일해지는 T53 시점에 펄스 형태의 판정 신호(DS)를 활성화시킨다.
기준 구간(RINT) 내에 메모리 컨트롤러(20)로부터 후속 커맨드가 인가되지 않았기 때문에, 워드라인 제어 신호 생성기(430)는 판정 신호(DS)의 활성화에 응답하여 제2 워드라인 제어 신호(PXiB)를 로우 레벨로 천이시키고, 서브 워드라인 드라이버(550)는 T53 시점에 제2 워드라인 제어 신호(PXiB)의 천이에 응답하여 워드라인(WLi)을 네거티브 전압 레벨(VBB2)로 비활성화시킨다.
T51 시점에 서브 워드라인 드라이버(550)는 액티브 커맨드(ACT)에 응답하여 워드라인(WLi)을 승압 전압 레벨(VPP)로 활성화시키고, T52 시점에 비트라인 감지 증폭기(650)는 비트라인 쌍(BL/BLB) 중 하나의 비트라인을 전원 전압(VDD)으로 충전시키고, 비트라인 쌍(BL/BLB) 중 다른 하나의 비트라인을 접지 전압(VSS)으로 방전시킨다. T54 시점에 메모리 컨트롤러(30)로부터 기입 커맨드(WR, 또는 기입 신호)가 인가되고 T55 시점으로부터 데이터 비트들(D0~D7)이 입력된다. 서브 워드라인 드라이버(550)는 기입 신호(WR)에 응답하여 T56 시점으로부터 T57 시점까지 워드라인(WLi)을 승압 전압(VPP)로 활성화시키고, T57 시점 이후에 워드라인(WLi)을 다시 네거티브 전압(VBB2)으로 비활성화시킨다.
비트라인 감지 증폭기(650)는 T57 시점에 데이터 비트들(D0~D7)의 기입을 위하여 비트라인 쌍(BL/BLB)의 전압 레벨을 반전시킨다. 워드라인(WLi)이 비활성화되는 동안인 T53 시점부터 T56 시점까지, 비트라인 감지 증폭기(650)는 비트라인 쌍(BL/BLB)중 다른 하나의 비트라인을 접지 전압(VSS)으로 방전시키거나, 부스티드 센스 그라운드 전압(VBSG)으로 유지시킬 수 있다.
도 18b는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 18b의 타이밍도는 도 18a의 타이밍도와 시점들(T53', T54')에서만 차이가 있으므로 이에 대하여만 상세히 설명한다.
도 2 내지 도 16 및 도 18b를 참조하면, 액티브 커맨드(ACT)가 인가되고, 기준 구간(RINT) 동안에 메모리 컨트롤러(20)는 기입 커맨드를 인가하지 않았으므로, 메모리 컨트롤러(100)는 T53' 시점에 비활성화 커맨드(DSE)를 인가하고, 비활성화 커맨드(DSE)에 응답하여 구간 비교기(413)는 펄스 형태의 판정 신호(DS)를 활성화시킨다. 워드라인 제어 신호 생성기(430)는 판정 신호(DS)의 활성화에 응답하여 제2 워드라인 제어 신호(PXiB)를 로우 레벨로 천이시키고, 서브 워드라인 드라이버(550)는 T53' 시점에 제2 워드라인 제어 신호(PXiB)의 천이에 응답하여 워드라인(WLi)을 네거티브 전압 레벨(VBB2)로 비활성화시킨다. T54' 시점에 메모리 컨트롤러(100)로부터 기입 커맨드(WR)가 인가된다.
도 19a는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 2 내지 도 19a를 참조하면, 복수의 워드라인(WL)들과 복수의 비트라인(BL)들에 연결되는 복수의 메모리 셀들을 구비하는 메모리 셀 어레이(300)를 포함하는 반도체 메모리 장치(200a)의 동작 방법에서는, 메모리 컨트롤러로(20)부터의 제1 커맨드(액티브 커맨드)에 응답하여 상기 복수의 워드라인들 중 액세스 어드레스(RA)에 의하여 선택된 제1 워드라인을 활성화시킨다(S110). 제1 커맨드가 인가될 때의 제1 시점(T1)부터 시작되는 기준 구간 후에 내부적으로 또는 메모리 컨트롤러(100)로부터의 비활성화 커맨드에 응답하여 제1 워드라인을 비활성화시킨다(S115). 여기서 기준 구간(RINT)은 상기 반도체 메모리 장치(200a)의 로우 액티브 시간(tRAS) 이상의 구간에 해당할 수 있다. 타이머 로직(410)을 이용하여, 상기 제1 커맨드가 인가될 때의 제1 시점(T0)부터 시작되는 비교 구간을 기준 구간(RINT)과 비교한다(S120). 상기 기준 구간(RINT)은 상기 반도체 메모리 장치(200a)의 로우 액티브 시간(tRAS) 이상일 수 있다.
상기 비교 구간 동안에 상기 메모리 컨트롤러(20)로부터 커맨드가 수신되지 않으면서, 상기 비교 구간이 상기 기준 구간(RINT)과 실질적으로 동일해지는 제2 시점(T43 또는 T53)에 상기 제1 워드라인을 비활성화시킨다(S130).
제1 워드라인이 비활성화 상태인 동안에, 메모리 컨트롤러(20)로부터 제2 커맨드를 수신한다(S140). 반도체 메모리 장치(200a)는 제2 커맨드에 해당하는 메모리 동작을 수행한다(S150). 상기 제2 커맨드가 독출 커맨드인 경우에, 타이밍 제어 회로(400)는 제1 워드라인을 다시 활성화시키지 않고, 제1 워드라인에 연결된 메모리 셀들로부터 데이터 비트들을 독출할 수 있다. 상기 제2 커맨드가 기입 커맨드인 경우에, 타이밍 제어 회로(400)는 제1 워드라인을 다시 활성화시킨 후에 제1 워드라인에 연결된 메모리 셀들에 데이터 비트들을 기입할 수 있다.
도 19b는 본 발명의 실시예들에 따른 도 19a의 방법에서 제1 워드라인을 비활성화시키는 단계를 나타내는 흐름도이다.
도 2 내지 도 19b를 참조하면, 제1 워드라인을 내부적으로 비활성화시키는 경우, 제1 워드라인을 비활성화시키기 위하여(S115a), 타이머 로직(410)을 이용하여, 제1 시점(T0)부터 시작되는 비교 구간을 기준 구간(RINT)과 비교한다(S120). 상기 비교 구간 동안에 상기 메모리 컨트롤러(100)로부터 커맨드가 수신되지 않으면서, 상기 비교 구간이 상기 기준 구간(RINT)과 실질적으로 동일해지는 제2 시점(T43 또는 T53)에 상기 제1 워드라인을 비활성화시킨다(S125).
도 19c는 본 발명의 실시예들에 따른 도 19a의 방법에서 제1 워드라인을 비활성화시키는 단계를 나타내는 흐름도이다.
도 2 내지 도 19a 및 도 19c를 참조하면, 비활성화 커맨드에 응답하여 제1 워드라인을 비활성화시키는 경우, 제1 워드라인을 비활성화시키기 위하여(S115b), 기준 구간(RINT)후의 제2 시점(T53')에서 메모리 컨트롤러(100)로부터 비활성화 커맨드를 수신한다(S130). 메모리 컨트롤러(100)의 CPU(110)는 액티브 커맨드가 발행된 시점으로부터 미리 정해진 시간 동안에 반도체 메모리 장치(200a)에 인가될 기입 커맨드가 커맨드 큐(120)에 없는 경우, 커맨드 생성기(130)를 제어하여 비활성화 커맨드가 반도체 메모리 장치(200a)에 인가되도록 한다. 타이머 로직(410)은 비활성화 커맨드에 기초한 비활성화 신호(DES)에 응답하여 판정 신호(DS)를 활성화시키고, 워드라인 제어 신호 생성기(430)는 제2 워드라인 제어 신호(PXiB)를 천이시켜 제1 워드라인을 네거티브 전압(VBB2)로 비활성화시킨다(S135).상술한 바와 같이 본 발명의 실시예들에 따른 반도체 메모리 장치 및 이의 동작 방법에서는 액티브 커맨드에 응답하여 선택된 워드라인을 활성화시킨 후에 기준 구간 내에 후속 커맨드가 수신되지 않으면, 반도체 메모리 장치 자체적으로 또는 메모리 컨트롤러가 비활성화 커맨드를 인가하여 선택된 워드라인을 강제적으로 비활성화시킬 수 있다. 따라서 선택된 워드라인의 활성화로 인한 인접 워드라인에 미치는 디스터브 영향을 감소/방지할 수 있다.
도 20은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 20에 도시된 바와 같이, 반도체 메모리 장치(800)는 다수의 반도체 레이어들(LA1 내지 LAp, p는 2 이상의 정수)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAp)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAp)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(810)와 슬레이브 칩으로서 제p 반도체 레이어(820)를 중심으로 하여 반도체 장치(800)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(810)는 슬레이브 칩들에 구비되는 메모리 영역(821)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(810)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 8101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 8102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(8103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(8104)와, 외부로부터 어드레스를 입력받아 페일 셀의 어드레스를 매핑하는 어드레스 제어 회로(8105) 등을 구비할 수 있다.
또한 제1 반도체 레이어(810)는 제어 로직 회로(8107)을 더 포함할 수 있다. 제어 로직 회로(8107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(821)에 대한 액세스를 제어할 수 있다. 한편, 제p 반도체 레이어(820)는, 메모리 영역(821), 메모리 영역(821)의 메모리 셀들이 연결되는 워드라인들 및 비트라인들의 전압 레벨을 제어할 수 있는 타이밍 제어 회로(822) 및 메모리 영역(821)의 데이터의 독출/기입을 위한 기타 주변 회로들, 예컨데 로우 디코더, 칼럼 디코더, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역을 구비할 수 있다. 타이밍 제어 회로(822)는 도 7의 타이밍 제어 회로(400)를 채용할 수 있다.
따라서, 도 3 내지 도 19c를 참조하여 설명한 바와 같이, 반도체 메모리 장치(800)는 액티브 커맨드에 응답하여 선택된 워드라인을 활성화시킨 후에 기준 구간 내에 후속 커맨드가 수신되지 않으면, 반도체 메모리 장치 자체적으로 또는 메모리 컨트롤러로부터의 비활성화 커맨드에 응답하여 선택된 워드라인을 강제적으로 비활성화시킬 수 있다. 따라서 선택된 워드라인의 활성화로 인한 인접 워드라인에 미치는 디스터브 영향을 감소/방지할 수 있다.
또한 반도체 메모리 장치(800)에는 3차원 메모리 어레이가 제공될 수 있다. 상기 3차원 메모리 어레이는 실리콘 기판 상에 배치된 액티브 이ㅕ역을 구비하는 하나 이상의 물리적 레벨의 메모리 셀 어레이들 및 상기 메모리 셀들의 동작과 관련된 회로들이 모놀리딕(monolithic) 방식으로 형성될 수 있다. 여기서 'monolithic'이라는 용어는 복수의 레이어들로 구성된 어레이의 각 레벨이 하위 레이어 위에 직접적으로 적층되는 것을 의미한다. 본 발명에 참조로서 포함되는 다음의 특허 문헌들은 상기 3차원 메모리 어레이 대한 적절한 구성들을 기술한다. 상기 3차원 메모리 어레이에서 워드라인들 및/또는 비트라인들이 레벨들 사이에서 공유된다. 상기 특허문헌들은 다음과 같다: 미국 등록 특허 7,679,133; 8,553,466; 8,654,587; 8,559,235; 및 미국 공개 특허 2011/0233648.
도 21은 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 21을 참조하면, 모바일 시스템(900)은 어플리케이션 프로세서(910), 통신(Connectivity)부(920), 사용자 인터페이스(930), 비휘발성 메모리 장치(940), 휘발성 메모리 장치(950) 및 파워 서플라이(960)를 포함한다. 어플리케이션 프로세서(910)는 메모리 컨트롤러(911)를 포함할 수 있다.
어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 어플리케이션 프로세서(910)는 휘발성 메모리 장치(950)를 제어하는 메모리 컨트롤러를 포함할 수 있다. 통신부(920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 휘발성 메모리 장치(950)는 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 휘발성 메모리 장치(950)는 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 휘발성 메모리 장치(950)는 메모리 셀들을 구비하는 메모리 셀 어레이(951) 및 타이밍 제어 회로(953)를 포함할 수 있다.
비휘발성 메모리 장치(940)는 모바일 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(920)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(960)는 모바일 시스템(900)의 동작 전압을 공급할 수 있다.
모바일 시스템(900) 또는 모바일 시스템(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있다.
상술한 바와 같이, 휘발성 메모리 장치(950)는 액티브 커맨드에 응답하여 선택된 워드라인을 활성화시킨 후에 기준 구간 내에 후속 커맨드가 수신되지 않으면, 반도체 메모리 장치 자체적으로 또는 메모리 컨트롤러로부터의 커맨드에 응답하여 선택된 워드라인을 강제적으로 비활성화시킬 수 있다. 따라서 선택된 워드라인의 활성화로 인한 인접 워드라인에 미치는 디스터브 영향을 감소/방지할 수 있다.
본 발명은 반도체 메모리 장치들을 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP) 등에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100: 메모리 컨트롤러
200a: 반도체 메모리 장치
300: 메모리 셀 어레이
400: 타이밍 제어 회로
550: 서브 워드라인 드라이버

Claims (10)

  1. 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 구비하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 동작 방법으로서,
    메모리 컨트롤러로부터의 제1 커맨드에 응답하여 상기 복수의 워드라인들 중 액세스 어드레스에 의하여 선택된 제1 워드라인을 활성화시키는 단계; 및
    상기 제1 커맨드가 인가될 때의 제1 시점부터 시작되는 기준 구간 후에 상기 반도체 메모리 장치 내부적으로 또는 상기 메모리 컨트롤러로부터의 비활성화 커맨드에 기초하여 상기 제1 워드라인을 비활성화시키는 단계를 포함하고,
    상기 기준 구간은 상기 반도체 메모리 장치의 로우 액티브 시간(tRAS) 이상의 구간에 해당하는 반도체 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제1 커맨드는 액티브 커맨드이고, 상기 반도체 메모리 장치 내부적으로 상기 제1 워드라인을 비활성화시키는 경우, 상기 제1 워드라인을 비활성화시키는 단계는,
    타이머 로직을 이용하여, 상기 제1 시점부터 시작되는 비교 구간을 상기 기준 구간과 비교하는 단계; 및
    상기 비교 구간 동안에 상기 메모리 컨트롤러로부터 커맨드가 수신되지 않으면서, 상기 비교 구간이 상기 기준 구간과 실질적으로 동일해지는 제2 시점에 상기 제1 워드라인을 비활성화시키는 단계를 포함하고,
    상기 타이머 로직은 상기 비교 구간에서 상기 메모리 컨트롤러로부터 수신되는 클럭 신호의 토글링 횟수를 카운팅하여 상기 비교 구간을 상기 기준 구간과 비교하고,
    상기 제1 워드라인에 연결되는 서브 워드라인 드라이버는 상기 제2 시점부터 상기 제1 워드라인을 접지 전압보다 낮은 네거티브 전압으로 비활성화시키는 반도체 메모리 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 제1 커맨드는 액티브 커맨드이고, 상기 비활성화 커맨드에 기초하여 상기 제1 워드라인을 비활성화시키는 경우, 상기 제1 워드라인을 비활성화시키는 단계는,
    상기 기준 구간 후의 제2 시점에서 상기 메모리 컨트롤러로부터 상기 비활성화 커맨드를 수신하는 단계; 및
    상기 비활성화 커맨드에 응답하여 상기 제1 워드라인을 접지 전압보다 낮은 네거티브 전압으로 비활성화시키는 단계를 포함하고,
    상기 메모리 컨트롤러는 상기 반도체 메모리 장치에 상기 제1 커맨드를 인가한 후, 상기 반도체 메모리 장치에 인가될 커맨드가 순차적으로 저장되는 커맨드 큐에 미리 정해진 시간 동안에 인가될 기입 커맨드가 없는 경우에 상기 비활성화 커맨드를 상기 반도체 메모리 장치에 인가하고, 상기 미리 정해진 시간은 상기 반도체 메모리 장치의 상기 로우 액티브 시간 이상의 시간에 해당하는 반도체 메모리 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 제1 워드라인이 활성화되는 활성화 구간에서, 상기 제1 워드라인에 연결되는 적어도 하나의 메모리 셀에 연결되는 비트라인 쌍 중 하나의 비트라인은 내부 전압으로 충전되고, 상기 비트라인 쌍 중 다른 하나는 접지 전압으로 방전되고, 상기 제1 워드라인이 비활성화되는 비활성화 구간 동안 상기 비트라인 쌍은 전압 레벨은 상기 내부 전압과 상기 접지 전압으로 유지되는 반도체 메모리 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 제1 워드라인이 비활성화되는 비활성화 구간 동안에, 상기 메모리 컨트롤러로부터 제2 커맨드를 수신하는 단계; 및
    상기 메모리 셀 어레이에 상기 제2 커맨드에 따른 메모리 동작을 수행하는 단계를 더 포함하고,
    상기 제2 커맨드가 상기 메모리 셀 어레이에 대한 기입 동작을 지시하는 기입 커맨드인 경우,
    상기 기입 커맨드에 응답하여 상기 제1 워드라인을 승압 전압 레벨로 다시 활성화시키고, 상기 메모리 컨트롤러로부터의 기입 데이터를 제1 워드라인에 연결되는 메모리 셀들에 기입하고,
    상기 비활성화 구간에서 상기 제1 워드라인에 연결되는 적어도 하나의 메모리 셀에 연결되는 비트라인 쌍 중 하나의 비트라인은 내부 전압으로 충전되고 상기 비트라인 쌍 중 다른 하나의 비트라인은 접지 전압보다 높은 부스티드 센스 접지 전압으로 유지되고,
    상기 제1 워드라인이 상기 승압 전압 레벨로 다시 활성화되는 활성화 구간에서, 상기 하나의 비트라인은 상기 내부 전압으로 유지되고, 상기 다른 하나의 비트라인은 상기 접지 전압으로 방전되는 반도체 메모리 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 제1 워드라인이 비활성화되는 비활성화 구간 동안에, 상기 메모리 컨트롤러로부터 제2 커맨드를 수신하는 단계; 및
    상기 메모리 셀 어레이에 상기 제2 커맨드에 따른 메모리 동작을 수행하는 단계를 더 포함하고,
    상기 제2 커맨드가 상기 메모리 셀 어레이에 대한 독출 동작을 지시하는 독출 커맨드인 경우,
    상기 독출 커맨드에 응답하여 상기 제1 워드라인에 연결된 메모리 셀들로부터 데이터를 독출하는 반도체 메모리 장치의 동작 방법.
  7. 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 구비하는 메모리 셀 어레이;
    메모리 컨트롤러로부터의 커맨드 및 어드레스에 응답하여 상기 메모리 셀 어레이에 대한 액세스를 제어하는 제어 로직 회로; 및
    상기 제어 로직 회로로부터의 동작 제어 신호들에 응답하여, 상기 워드라인들의 전압 레벨을 제어하는 제1 제어 신호들을 생성하는 타이밍 제어 회로를 포함하고,
    상기 타이밍 제어 회로는 메모리 컨트롤러로부터의 제1 커맨드에 응답하여 상기 복수의 워드라인들 중 액세스 어드레스에 의하여 선택된 제1 워드라인을 활성화시키고, 상기 제1 커맨드가 인가될 때의 제1 시점부터 시작되는 기준 구간 후에 내부적으로 또는 상기 메모리 컨트롤러로부터의 비활성화 커맨드에 기초하여 상기 제1 워드라인을 접지 전압보다 낮은 네거티브 전압으로 비활성화시키고,
    상기 기준 구간은 상기 반도체 메모리 장치의 로우 액티브 시간(tRAS) 이상의 구간에 해당하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 커맨드는 액티브 커맨드이고, 상기 반도체 메모리 장치 내부적으로 상기 제1 워드라인을 비활성화시키는 경우,
    상기 타이밍 제어 회로는 상기 제1 시점부터 시작되는 비교 구간이 상기 기준 기준과 실질적으로 동일해지는 제2 시점에 상기 제1 워드라인을 비활성화시키고, 상기 메모리 컨트롤러로부터 수신되는 클럭 신호의 토글링 횟수를 카운팅하여 상기 비교 구간을 상기 기준 구간과 비교하고,
    상기 복수의 메모리 셀들 각각은 동적 메모리 셀 또는 저항성 메모리 셀인 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 타이밍 제어 회로는 상기 동작 제어 신호들에 응답하여 상기 제1 워드라인에 연결되는 적어도 하나의 메모리 셀에 연결되는 비트라인 쌍의 전압 레벨을 제어하는 제2 제어 신호들을 더 생성하고,
    상기 타이밍 제어 회로는
    상기 동작 제어 신호들을 수신하고, 상기 메모리 컨트롤러로부터의 클럭 신호에 기초하여 상기 제1 커맨드에 상응하는 제1 동작 제어 신호의 인가 이후의 지속 구간을 상기 기준 구간과 비교하고, 상기 지속 구간이 상기 기준 구간과 실질적으로 동일한 시점에 활성화되거나 상기 비활성화 커맨드가 인가될 때 활성화되는 판정 신호를 생성하는 타이머 로직; 및
    상기 액세스 어드레스가 디코딩된 디코딩 어드레스와 상기 판정 신호에 응답하여 상기 제1 워드라인의 전압 레벨을 제어하는 제1 워드라인 제어 신호와 제2 워드라인 제어 신호를 생성하는 워드라인 제어 신호 생성기를 포함하고,
  10. 제9항에 있어서,
    상기 제1 워드라인에 연결되는 서브 워드라인 드라이버를 더 포함하고,
    상기 서브 워드라인 드라이버는 상기 제2 워드라인 제어 신호의 천이에 응답하여 상기 제2 워드라인에 상기 네거티브 전압을 제공하고,
    상기 워드라인 제어 신호 생성기는 상기 판정 신호의 천이에 응답하여 상기 제2 워드라인 제어 신호를 천이시키고,
    상기 제1 워드라인이 비활성화되는 비활성화 구간 동안에, 상기 메모리 컨트롤러로부터 수신한 제2 커맨드가 상기 메모리 셀 어레이에 대한 기입 동작을 지시하는 기입 커맨드인 경우,
    상기 제어 로직 회로는 상기 타이밍 제어 회로를 제어하여, 상기 제1 워드라인을 승압 전압 레벨로 다시 활성화시키고, 상기 메모리 컨트롤러로부터의 데이터를 제1 워드라인에 연결되는 메모리 셀들에 기입하고,
    상기 타이밍 제어 회로는
    상기 제1 워드라인이 비활성화되는 비활성화 구간에서 상기 제1 워드라인에 연결되는 적어도 하나의 메모리 셀에 연결되는 비트라인 쌍 중 하나의 비트라인은 내부 전압으로 충전시키고 상기 비트라인 쌍 중 다른 하나의 비트라인은 상기 접지 전압보다 높은 부스티드 센스 접지 전압으로 유지시키고,
    상기 제1 워드라인이 상기 승압 전압 레벨로 다시 활성화되는 활성화 구간에서, 상기 하나의 비트라인은 상기 내부 전압으로 유지시키고, 상기 다른 하나의 비트라인은 상기 접지 전압으로 방전시키고,
    상기 메모리 셀 어레이는 3차원 메모리 셀 어레이인 반도체 메모리 장치.
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