TWI785578B - 包括位元線感測放大器之記憶體元件以及其操作方法 - Google Patents

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Abstract

本發明揭露一種記憶體元件以及其操作方法。記憶體元件包含：位元線感測放大器，連接至位元線及互補位元線，位元線及互補位元線連接至記憶胞；以及感測放大器驅動電路。位元線感測放大器藉由產生位元線的電壓及互補位元線的電壓來感測及放大電壓差。感測放大器驅動電路包含：上拉電路，回應於第一上拉脈衝而將由位元線感測放大器產生的位元線低位準電壓的位準調整為高於接地電壓；以及下拉電路，回應於下拉脈衝而將由上拉電路調整的位元線低位準的位準調整為等於接地電壓。脈衝產生器基於自主機接收到的命令而產生第一上拉脈衝及下拉脈衝。

Description

包括位元線感測放大器之記憶體元件以及其操作方法 相關申請案的交叉參考
本申請案主張2020年7月17日在韓國智慧財產局申請的韓國專利申請案第10-2020-0088720號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
本文中描述的本發明概念的實施例是關於一種記憶體元件以及其操作方法，且更特定言之，是關於一種包含位元線感測放大器的記憶體元件以及其操作方法。
實施為動態隨機存取記憶體(dynamic random access memory；DRAM)的記憶體元件中所包含的記憶胞陣列可經由位元線及互補位元線連接至位元線感測放大器。位元線感測放大器可感測位元線與互補位元線之間的電壓差且可放大所感測的電壓差。可基於位元線感測放大器的感測及放大操作讀取儲存於記憶胞陣列中的資料。
當位元線感測放大器感測位元線與互補位元線之間的電壓差時，在未針對用於感測的記憶胞處可能出現雜訊。此雜訊可導致儲存於未針對用於感測的記憶胞中的資料的錯誤。因此，DRAM的可靠性可能降低。
本發明概念的實施例提供一種包含位元線感測放大器的記憶體元件以及其操作方法。
根據例示性實施例，一種記憶體元件可包含：位元線感測放大器，所述位元線感測放大器連接至位元線及互補位元線，所述位元線及所述互補位元線連接至記憶胞，且所述位元線感測放大器感測及放大位元線的電壓與互補位元線的電壓之間的差；以及感測放大器驅動電路。感測放大器驅動電路可回應於自主機接收到的命令而調整位元線感測放大器的位元線低位準電壓的位準以使所述位準高於接地電壓的位準。
根據例示性實施例，一種記憶體元件可包含：位元線感測放大器，所述位元線感測放大器連接至位元線及互補位元線，所述位元線及所述互補位元線連接至記憶胞，且所述位元線感測放大器感測及放大儲存於記憶胞中的資料；以及感測放大器驅動電路。感測放大器驅動電路可基於自主機接收到的命令產生第一上拉脈衝及下拉脈衝，且可回應於第一上拉脈衝及下拉脈衝而調整待由位元線感測放大器產生的位元線低電壓的位準。當對記憶胞執行讀取操作時，位元線低電壓的位準可比接地電壓高出多達角接電壓，且當對記憶胞執行寫入操作時，位元線低電壓的位準可等於接地電壓。
根據例示性實施例，一種記憶體元件的操作方法，所述記憶體元件包含連接至位元線及互補位元線的位元線感測放大器。位元線及互補位元線連接至多個記憶胞。方法可包含：感測及放大儲存於多個記憶胞中的目標記憶胞中的資料，將位元線感測放大器的第一節點的電壓施加至位元線及互補位元線的一者，恢復儲存於目標記憶胞中的資料，且接著自接地電壓增大位元線感測放大器的第一節點的電壓位準，或將第一資料寫入目標記憶胞，且接著自接地電壓增大位元線感測放大器的第一節點的電壓位準，以及將位元線感測放大器的第一節點的電壓位準減小至接地電壓。多個記憶胞中的每一者可包含浮體結構的電晶體。
在下文中，可詳細且清楚地描述本發明概念的實施例至所屬領域中具有通常知識者容易實施本發明概念的程度。
在下文中，將參考隨附圖式詳細地描述本發明概念的一些實例實施例。關於本發明概念的描述，為了使整體理解較容易，相似組件在圖式中將由相似參考記號/標號標記，且因此將省略額外描述以避免冗餘。
圖1說明根據本發明概念的實施例的記憶體元件的方塊圖。參考圖1，記憶體元件10可包含控制邏輯11、記憶胞陣列12、列解碼器13、行解碼器14、輸入/輸出緩衝器15、電壓產生器16以及感測放大器單元100。在一實施例中，記憶體元件10可實施為動態隨機存取記憶體（DRAM）。
控制邏輯11可自外部元件（稱為「主機」、「中央處理單元（central processing unit；CPU）、「記憶體控制器」或類似者）接收命令/位址CA及時脈CK。命令/位址CA可包含指示待由記憶體元件10執行的操作的命令、指示用於待由記憶體元件10執行的操作的靶向記憶胞（在下文中稱為「目標記憶胞）的列的列位址ADDR_R以及指示目標記憶胞的行的行位址ADDR_C。控制邏輯11可將列位址ADDR_R傳輸至列解碼器13且可將行位址ADDR_C傳輸至行解碼器14。
控制邏輯11可解碼接收到的命令/位址CA。舉例而言，控制邏輯11可包含解碼接收到的命令/位址CA的解碼器。控制邏輯11可自主機接收激活命令、讀取/寫入命令、預充電命令或類似者，且可解碼接收到的命令。控制邏輯11可基於解碼結果產生字元線激活訊號WLACT、寫入賦能訊號WREN或預充電訊號PRCG且可將所產生訊號傳輸至感測放大器單元100。舉例而言，可回應於激活命令產生字元線激活訊號WLACT，可回應於寫入命令產生寫入賦能訊號WREN，且可回應於預充電命令產生預充電訊號PRCG。
記憶胞陣列12可包含多個記憶胞（例如，圖2的MC1、MC2以及MC3）。舉例而言，記憶胞陣列12中所包含的記憶胞可配置在多個字元線WL與多個位元線BL相交的點處。記憶胞中的每一者可連接至多個字元線WL當中的對應字元線。記憶胞中的每一者可連接至多個位元線BL中的對應位元線及多個互補位元線BLB中的對應互補位元線。記憶胞可以矩陣的形式提供。在此情況下，多個字元線WL可連接至記憶胞的列，且多個位元線BL及多個互補位元線BLB可連接至記憶胞的行。將參考圖2更全面地描述記憶胞陣列12。
列解碼器13可自控制邏輯11接收列位址ADDR_R。列解碼器13可經由多個字元線WL連接至記憶胞陣列12。藉由解碼接收到的列位址ADDR_R，列解碼器13可選擇連接至記憶胞陣列12的多個字元線WL中的一個字元線。列解碼器13可藉由將電壓施加至選定字元線來激活選定字元線。
行解碼器14可自控制邏輯11接收行位址ADDR_C。行解碼器14可經由行選擇線CSL連接至感測放大器單元100。藉由解碼接收到的行位址ADDR_C，行解碼器14可自連接至記憶胞陣列12的多個位元線BL當中選擇與讀取單元相對應的位元線及互補位元線。行解碼器14可藉由將電壓施加至行選擇線CSL來選擇位元線及互補位元線。
當記憶體元件10回應於命令/位址CA而執行寫入操作時，輸入/輸出緩衝器15可自外部元件接收資料DQ。輸入/輸出緩衝器15可臨時儲存接收到的資料DQ。輸入/輸出緩衝器15可將儲存的資料DQ傳輸至感測放大器單元100。
當記憶體元件10回應於命令/位址CA而執行讀取操作時，輸入/輸出緩衝器15可在由感測放大器單元100感測之後自記憶胞陣列12接收資料且可臨時儲存接收到的資料。當資料儲存於記憶胞陣列12中時，臨時儲存於輸入/輸出緩衝器15中的資料可回應於外部元件的請求而輸出至外部元件。
電壓產生器16可產生能夠用於記憶體元件10的各種電壓。舉例而言，電壓產生器16可自記憶體元件10的外部（亦即，外部元件）接收外部電壓VEXT。電壓產生器16可基於外部電壓VEXT產生內部電壓VINTA及上拉參考電壓VREF_PU。舉例而言，可將內部電壓VINTA施加至記憶胞陣列12。
感測放大器單元100可感測儲存於記憶胞陣列12中的資料，可放大與所感測的資料相對應的電壓，且可回應於外部元件的請求而將與放大電壓相對應的資料輸出至外部元件。舉例而言，感測放大器單元100可基於自控制邏輯11接收到的訊號WLACT、訊號WREN及訊號PRCG以及自電壓產生器16接收到的電壓VINTA及電壓VREF_PU來感測儲存於目標記憶胞中的資料。稍後將更全面地描述感測放大器單元100的操作。
圖2為詳細說明根據實例實施例的圖1的記憶體元件的一部分的圖式。參考圖1及圖2，記憶體元件10可包含其中配置有多個記憶胞的記憶胞陣列12、連接至記憶胞陣列12的感測放大器單元100、連接至行選擇線CSL的多個電晶體CST以及輸入/輸出緩衝器15。圖2中說明記憶體元件10的一些組件，且記憶體元件10中所包含的組件不限於圖2的實例。
記憶胞陣列12中所包含的記憶胞中的每一者可包含電晶體及電容器。舉例而言，第一記憶胞MC1可包含電晶體TR1，所述電晶體TR1具有連接至字元線WL0的閘極、連接至位元線BL的第一端以及連接至電容器CS1的第二端。第一記憶胞MC1可包含電容器CS1，所述電容器CS1具有連接至電晶體TR1的第二端的第一端及連接至接地電壓（例如，圖3的電壓VSS或圖5的電壓GND）或連接至屏壓Vp（例如，1/2 VINTA或某一（或預設）電壓）的第二端。如在上述描述中，第二記憶胞MC2可包含連接至字元線WL1及位元線BL的電晶體TR2及電容器CS2，且第三記憶胞MC3可包含連接至字元線WL2及位元線BL的電晶體TR3及電容器CS3。
連接至互補位元線BLB的記憶胞可具有與連接至位元線BL的記憶胞相同的結構。為防止圖式不必要地複雜，位元線BL的記憶胞及互補位元線BLB的記憶胞經說明為彼此相鄰安置。然而，位元線BL可安置在第一陣列中，且互補位元線BLB可安置在第二陣列中。感測放大器單元100可插入於第一陣列與第二陣列之間。位元線BL可朝向第一陣列延伸且可連接至記憶胞，且互補位元線BLB可朝向第二陣列延伸且可連接至記憶胞。
基於自外部元件接收到的命令/位址CA，自外部元件輸入的資料DQ可儲存於多個記憶胞中的每一者中。舉例而言，在外部元件意欲將資料「1」寫入第一記憶胞MC1的情況下，外部元件可將包含指示第一記憶胞MC1及寫入命令的列位址ADDR_R及行位址ADDR_C的命令/位址CA以及包含資料「1」的資料DQ傳輸至記憶體元件10。記憶體元件10可回應於接收到的命令/位址CA及所接收資料DQ而對與第一記憶胞MC1中所包含的電容器CS1中的資料「1」相對應的電壓進行充電。
連接至互補位元線BLB的記憶胞可儲存與儲存於連接至位元線BL的記憶胞中的資料互補的資料。當資料「1」儲存於位元線BL的特定記憶胞中時，資料「0」可儲存於互補位元線BLB的對應記憶胞中。同樣，當資料「0」儲存於位元線BL的特定記憶胞中時，資料「1」可儲存於互補位元線BLB的對應記憶胞中。
在圖2中所說明的實施例中，藉助於實例說明一對位元線BL及互補位元線BLB。然而，多對位元線BL及互補位元線BLB可經提供且可連接至多個記憶胞。
在圖2中所說明的實施例中，記憶胞陣列12可更包含元件隔離層TRENCH。元件隔離層TRENCH可使記憶胞陣列12中所包含的多個記憶胞彼此隔離。舉例而言，第一記憶胞MC1可藉由元件隔離層TRENCH與第二記憶胞MC2電隔離。元件隔離層TRENCH可藉由隔離器實施。
在圖2中所說明的實施例中，多個記憶胞中的每一者中所包含的電晶體可具有浮體結構。舉例而言，第一記憶胞MC1中所包含的電晶體TR1的主體（替代地稱作「基板」或「塊體」）可不被偏置。舉例而言，電晶體TR1的主體可被電浮置。然而，本發明不限於圖2中所說明的實施例。不同於圖2中所說明的實施例，記憶胞中所包含的電晶體的主體可被偏置。
感測放大器單元100可包含位元線感測放大器驅動電路110、位元線感測放大器120以及電壓均衡電路130。在位元線感測放大器驅動電路110的控制下，位元線感測放大器120可感測及放大與儲存於多個記憶胞當中的目標記憶胞的電容器中的資料相對應的電壓。舉例而言，在位元線感測放大器驅動電路110的控制下，位元線感測放大器120可讀取儲存於記憶胞陣列12中的資料，可放大讀取的資料，且可臨時儲存放大的資料。稍後將更全面地描述位元線感測放大器120及位元線感測放大器驅動電路110的操作。
電壓均衡電路130可在位元線感測放大器120的感測操作之前使施加至一對位元線BL及互補位元線BLB的電壓均衡。舉例而言，當自外部元件接收到預充電命令時，電壓均衡電路130可將預充電電壓（例如，供應至記憶體元件10的驅動電壓的一半）轉移至位元線BL。因此，位元線BL可用預充電電壓進行預充電。
行選擇線CSL可連接至多個電晶體CST的閘極。當自外部元件接收命令/位址CA時，行選擇線CSL可接通與連接至目標記憶胞的行（或位元線）相對應的電晶體CST。因此，藉由位元線感測放大器120感測及放大的電壓（亦即，儲存於目標記憶胞中的資料）可經由接通的電晶體CST傳輸至輸入/輸出緩衝器15。
在一實施例中，在圖2中，當接收到命令/位址CA時，可激活字元線WL0，但可不激活字元線WL1及字元線WL2。舉例而言，可將足夠大以接通電晶體TR1的電壓供應至字元線WL0，且可將較小電壓（亦即，不足夠大以接通電晶體TR2及電晶體TR3的電壓）供應至字元線WL1及字元線WL2。因此，可接通連接至字元線WL0的電晶體TR1，但可不接通電晶體TR2及電晶體TR3。
在字元線WL0激活之後，可藉由感測放大器單元100產生位元線BL及互補位元線BLB。舉例而言，位元線BL及互補位元線BLB中的每一者的電壓可設定為電源電壓或接地電壓。在一實施例中，假設第二記憶胞MC2儲存資料「0」且第三記憶胞MC3儲存資料「1」，電容器CS2可用與資料「0」相對應的電壓進行充電（或可不進行充電），且電容器CS3可用與資料「1」相對應的電壓進行充電。
因為電晶體TR2及電晶體TR3未接通，所以電晶體TR2及電晶體TR3的通道可能未形成。在此情況下，電容器CS3可處於用與資料「1」相對應的電壓（例如電源電壓）進行充電的狀態下，且字元線WL2的電壓可小於電晶體TR3的臨限電壓。在上述偏置條件下可出現閘極誘發汲極洩漏（gate induced drain leakage；GIDL）。在此情況下，電洞可產生於電晶體TR3的汲極的表面或彎曲表面上且可注入至電晶體TR3的主體中。
在圖2中所說明的實施例中，電晶體TR2及電晶體TR3可具有浮體結構。因此，由GIDL產生的電洞可累積於電晶體TR3的浮體中。累積的電洞可使得電晶體TR3的主體的電位（或電壓）增大。在接地電壓施加至電晶體TR3的源極（例如，在圖2中所說明的實施例中，連接至位元線BL的電晶體TR3的一個端）的情況下，歸因於增大的主體電位，電晶體TR3的源極與汲極之間可出現正向偏置PN接面。
在與資料「1」相對應的電壓藉由電容器CS3施加至電晶體TR3的汲極且小於電晶體TR3的臨限電壓的電壓施加至電晶體TR3的閘極的情況下，在電晶體TR3的汲極與主體之間可出現反向偏置PN接面。寄生BJT條件可藉由電晶體TR3的源極與主體之間的正向偏置PN接面及電晶體TR3的汲極與主體之間的反向偏置PN接面來滿足。舉例而言，電晶體TR3的連接至電容器CS3的第一端可操作為射極，電晶體TR3的主體可操作為基極，且電晶體TR3的連接至位元線BL的第二端可操作為集極。因此，電晶體TR3可操作為NPN雙極接面電晶體（bipolar junction transistor；BJT）。在此情況下，在電晶體TR3中，電荷可經由基極自射極移動至集極。因此，當儲存於連接至電晶體TR3的源極的電容器CS3中的電荷洩漏時，可能丟失儲存於電容器CS3中的資料「1」。
根據本發明概念的實施例的記憶體元件可在位元線感測放大器工作時的給定時間期間使由位元線感測放大器產生的低位準的電壓大於接地電壓。由於記憶胞中所包含的電晶體的源極的電位維持為大於接地電壓，因此上述GIDL現象可變得更佳。此外，累積於具有浮體結構的電晶體的主體中的電洞的量可減少，且反向偏置PN接面可維持在電晶體的連接至位元線的一個端與主體之間。因此，記憶胞陣列12中的記憶胞的洩漏電流的量可減少，且可防止儲存於記憶胞陣列12中的記憶胞中的資料丟失。因此，可改良記憶體元件10的可靠性。
圖3說明根據實例實施例的圖1的感測放大器單元的方塊圖。參考圖1至圖3，感測放大器單元100可包含位元線感測放大器120及位元線感測放大器驅動電路110。為方便說明起見，將在圖3中省略參考圖2所描述的感測放大器單元100的剩餘組件（例如，電壓均衡電路130）及周邊組件（例如，行解碼器14）。
位元線感測放大器驅動電路110可包含調整器111、上拉電路112、下拉電路113以及脈衝產生器114。位元線感測放大器驅動電路110可連接至位元線感測放大器120的節點LAB。位元線感測放大器驅動電路110可基於內部電壓VINTA、上拉參考電壓VREF_PU、字元線激活訊號WLACT、寫入賦能訊號WREN以及預充電訊號PRCG將電壓VLAB提供至節點LAB。因此，節點LAB的電壓（亦即，VLAB）可等於接地電壓VSS或可大於接地電壓VSS。舉例而言，位元線感測放大器驅動電路110可將節點LAB的電壓VLAB上拉至大於接地電壓VSS，或可將節點LAB的電壓VLAB下拉至等於接地電壓VSS。
在圖3中所說明的實施例中，位元線感測放大器驅動電路110可包含下拉電路113。然而，本發明概念的另一實施例可不包含下拉電路113。在此情況下，位元線感測放大器驅動電路110可不下拉節點LAB的電壓VLAB。替代地，電壓VLAB可基於稍後將描述的電晶體MLAB1的操作下拉至接地電壓VSS。
位元線感測放大器120可包含電晶體MP、電晶體MN、電晶體MSP1、電晶體MSP2、電晶體MSN1、電晶體MSN2以及電晶體MLAB1。位元線感測放大器120可包含第一感測單元PSA及第二感測單元NSA。第一感測單元PSA可包含電晶體MSP1及電晶體MSP2。第二感測單元NSA可包含電晶體MSN1及電晶體MSN2。第一感測單元PSA的電晶體MSP1及電晶體MSP2可藉由PMOS電晶體實施。第二感測單元NSA的電晶體MSN1及電晶體MSN2可藉由NMOS電晶體實施。
電晶體MN可包含施加來自電壓產生器16的內部電壓VINTA的第一端（例如，汲極）、施加來自脈衝產生器114的位元線感測放大器賦能訊號BLSA_EN的閘極以及連接至節點LA的第二端（例如，源極）。在圖3中所說明的實施例中，電晶體MN可藉由NMOS電晶體實施。
電晶體MSP1可包含連接至節點LA的第一端（例如，源極）、連接至互補位元線BLB的閘極以及連接至位元線BL的第二端（例如，汲極）。電晶體MSP2可包含連接至節點LA的第一端（例如，源極）、連接至位元線BL的閘極以及連接至互補位元線BLB的第二端（例如，汲極）。電晶體MSN1可包含連接至位元線BL的第一端（例如，汲極）、連接至互補位元線BLB的閘極以及連接至節點LAB的第二端（例如，源極）。電晶體MSN2可包含連接至互補位元線BLB的第一端（例如，汲極）、連接至位元線BL的閘極以及連接至節點LAB的第二端（例如，源極）。
第一感測單元PSA及第二感測單元NSA可感測儲存於與一對位元線BL及位元線BLB連接的記憶胞中的資料。稍後將更全面地描述第一感測單元PSA及第二感測單元NSA的操作。
位元線BL的電壓位準可經由位元線BL與第一記憶胞MC1之間的電荷共用而自藉由電壓均衡電路130進行充電的預充電電壓改變。第一感測單元PSA及第二感測單元NSA可感測位元線BL的電壓位準的變化。
電晶體MP可包含施加來自電壓產生器16的內部電壓VINTA的第一端（例如，源極）、施加來自脈衝產生器114的產生訊號LAPG的閘極以及連接至節點LA的第二端（例如，汲極）。在圖3中所說明的實施例中，電晶體MP可藉由PMOS電晶體實施。
電晶體MLAB1可包含連接至位元線感測放大器120的節點LAB的第一端（例如，汲極）、施加來自脈衝產生器114的產生訊號LANG的閘極以及施加接地電壓VSS的第二端（例如，源極）。
位元線感測放大器驅動電路110的調節器111可基於內部電壓VINTA及上拉參考電壓VREF_PU調整待供應至上拉電路112的電壓（例如，圖4的上拉閘極電壓PU_N）的位準。上拉電路112可基於自調整器111供應的電壓及自脈衝產生器114施加的訊號來上拉電壓VLAB的位準。下拉電路113可基於自脈衝產生器114施加的訊號來將電壓VLAB的位準下拉至與接地電壓VSS相同的位準。脈衝產生器114可基於自控制邏輯11接收到的訊號WLACT、訊號WREN以及訊號PRCG來產生待用於感測放大器單元100中的各種訊號（例如，位元線感測放大器賦能訊號BLSA_EN以及產生訊號LAPG及產生訊號LANG）。稍後將更全面地描述調整器111、上拉電路112、下拉電路113以及脈衝產生器114的操作。
圖4說明根據實例實施例的圖3的位元線感測放大器驅動電路的電路圖。參考圖1至圖4，位元線感測放大器驅動電路110可包含調整器111、上拉電路112以及下拉電路113。為方便說明起見，省略脈衝產生器114。
調整器111可包含放大器AMPR及電晶體MREF。電晶體MREF可包含施加來自電壓產生器16的內部電壓VINTA的第一端（例如，源極）、放大器AMPR的輸出端子連接的閘極以及連接至上拉電路112的第二端（例如，汲極）。在圖4中所說明的實施例中，電晶體MREF可藉由PMOS電晶體實施。
放大器AMPR可包含施加來自電壓產生器16的上拉參考電壓VREF_PU的第一輸入端子、連接至上拉電路112的第二輸入端子以及連接至電晶體MREF的閘極的輸出端子。上拉參考電壓VREF_PU可為DC電壓。
不同於圖4中所說明的實施例，根據本發明概念的另一實施例，具有與內部電壓VINTA的位準不同的位準的電壓可自電壓產生器16施加至電晶體MREF的第一端。舉例而言，電壓產生器16可將接收到的外部電壓VEXT施加至電晶體MREF的第一端。
在一實施例中，可基於實施有記憶胞陣列12的晶粒（或晶片）的特性來判定上拉參考電壓VREF_PU的位準。舉例而言，可判定上拉參考電壓VREF_PU的位準，使得歸因於製程、電壓以及溫度變化而抵消實施記憶胞陣列12的一或多個晶粒的物理特性之間的差異。另舉例而言，可判定上拉參考電壓VREF_PU的位準以在一個晶粒中抵消發生在製造晶粒的製程期間的製程誤差，諸如基板的不規則表面或高度或類似者。
上拉電路112可包含反相器INV1及反相器INV2、上拉電晶體MPU1、上拉電晶體MPU2以及上拉電晶體MLAB2a以及角接電壓產生器112_1。反相器INV2可自脈衝產生器114接收上拉脈衝PU_PULSE。反相器INV2可回應於上拉脈衝PU_PULSE而將電壓輸出至反相器INV1。反相器INV1可回應於自反相器INV2接收到的電壓及自電晶體MREF的第二端接收到的電壓而將上拉閘極電壓PU_N輸出至電晶體MPU2的閘極。
上拉電晶體MPU1可包含施加來自電壓產生器16的內部電壓VINTA的第一端（例如，汲極）、施加上拉脈衝PLABUP的閘極以及連接至上拉電晶體MPU2的第一端（例如，汲極）的第二端（例如，源極）。在圖4中所說明的實施例中，上拉電晶體MPU1可藉由NMOS電晶體實施。
當上拉脈衝PLABUP未施加至上拉電晶體MPU1的閘極時，電流可不自上拉電晶體MPU1的第一端流動至第二端。因此，在並未自脈衝產生器114施加上拉脈衝PLABUP的時間間隔期間，可防止電流自上拉電晶體MPU1洩漏至上拉電晶體MPU2。因此，當不施加上拉脈衝PLABUP時，可防止基於內部電壓VINTA的電流經由上拉電晶體MPU1及上拉電晶體MPU2洩漏至位元線感測放大器120。
上拉電晶體MPU2可包含連接至上拉電晶體MPU1的第二端的第一端（例如，汲極）、施加上拉閘極電壓PU_N的閘極以及連接至上拉電晶體MLAB2a的第一端（例如，汲極）及節點LAB的第二端（例如，源極）。當上拉閘極電壓PU_N的量值大於上拉電晶體MPU2的臨限電壓的量值時，可接通上拉電晶體MPU2。在圖4中所說明的實施例中，上拉電晶體MPU2可藉由NMOS電晶體實施。
上拉電晶體MLAB2a可包含連接至上拉電晶體MPU2的第二端及節點LAB的第一端（例如，汲極）、施加上拉脈衝PLABUP的閘極以及連接至角接電壓產生器112_1的第二端（例如，源極）。
角接電壓產生器112_1可經由上拉電晶體MLAB2a將比接地電壓VSS高出多達角接電壓（例如，圖6A的dVLABa或圖6B的dVLABb）的電壓VLAB提供至節點LAB。因此，上拉電路112可藉由回應於上拉脈衝PU_PULSE及上拉脈衝PLABUP將由角接電壓產生器112_1產生的電壓供應至節點LAB而將節點LAB的電壓VLAB自接地電壓VSS上拉至大於接地電壓VSS的電壓。將參考圖6A及圖6B更全面地描述角接電壓產生器112_1的操作。
下拉電路113可包含下拉電晶體MPD。下拉電晶體MPD可包含連接至節點LAB的第一端（例如，汲極）、施加來自脈衝產生器114的下拉脈衝PLABDN的閘極以及連接至接地電壓VSS的第二端（例如，源極）。
圖5說明根據實例實施例的施加至位元線感測放大器驅動電路的訊號、位元線感測放大器驅動電路中使用的訊號、位元線的電壓以及互補位元線的電壓的波形的時序圖。將參考圖1至圖4描述圖5。
在第一階段Phase1中或在電荷共用操作模式中，控制邏輯11可回應於請求字元線（例如，WL0）激活的命令/位址CA而產生字元線激活訊號WLACT。在圖5中所說明的實施例中，可在時段tCgShr期間維持字元線激活訊號WLACT的高位準。在激活字元線激活訊號WLACT時，在位元線BL處進行預充電的電壓VBL可經由電荷共用過程而與在連接至字元線WL0及位元線BL的記憶胞（例如，MC1）的電容器（例如，CS1）中進行充電的電壓共用。
舉例而言，如圖2中所說明，記憶體元件10可自外部元件接收對連接至第一記憶胞MC1的字元線WL0的存取請求。在此情況下，記憶體元件10可接收包含第一記憶胞MC1的列位址ADDR_R及激活命令的命令/位址CA。在接收到命令/位址CA時，可將位準等於或高於記憶體元件10的驅動電壓與記憶胞中的電晶體的接通電壓的總和的電壓供應至字元線WL0。因此，可接通連接至字元線WL0的電晶體（例如，TR1）。
假設資料「1」儲存於第一記憶胞MC1中，當接通電晶體TR1時，儲存於電容器CS1中的（與資料「1」相對應的）電壓可經由電晶體TR1轉移至位元線BL。相反，假設資料「0」儲存於第一記憶胞MC1中（亦即，假設電容器CS1不進行充電），當接通電晶體TR1時，在位元線BL處進行充電的電壓可轉移至電容器CS1。換言之，當激活字元線WL0時，第一記憶胞MC1的電容器CS1的電荷可經由電荷共用過程而與位元線BL的電荷共用，位元線BL的所述電荷由電壓均衡電路130進行充電。
在第二階段Phase2中或在感測操作模式中，在自字元線激活訊號WLACT轉變為高位準的時間起經過時段tCgShr之後，位元線感測放大器賦能訊號BLSA_EN及產生訊號LANG可轉變為高位準，且產生訊號LAPG可轉變為低位準。
可回應於產生訊號LAPG的低位準而接通位元線感測放大器120的電晶體MP。舉例而言，如圖3中所說明，當產生訊號LAPG施加至電晶體MP的閘極時，內部電壓VINTA可經由電晶體MP供應至位元線感測放大器120的第一感測單元PSA。因此，位元線BL的電壓位準可增大。在此情況下，位元線BL的電壓位準可為與資料「1」相對應的電壓位準。舉例而言，位元線感測放大器120可回應於產生訊號LAPG而將位元線BL的電壓產生為與資料「1」相對應的電壓。
可回應於位元線感測放大器賦能訊號BLSA_EN的高位準來接通電晶體MN。舉例而言，如圖3中所說明，當位元線感測放大器賦能訊號BLSA_EN施加至電晶體MN的閘極時，內部電壓VINTA可經由電晶體MN供應至位元線感測放大器120。因此，可驅動位元線感測放大器120。
可回應於產生訊號LANG而接通電晶體MLAB1。因此，位元線BL的電壓VBL可增大，且互補位元線BLB的電壓VBLB可減小（對應於資料「1」）。
在第三階段Phase3中，上拉脈衝PLABUP及上拉脈衝PU_PULSE可自低位準轉變為高位準，且產生訊號LANG可自高位準轉變為低位準。回應於上拉脈衝PU_PULSE，可將上拉閘極電壓PU_N施加至上拉電晶體MPU2。舉例而言，可在第三階段Phase3中執行讀取操作或寫入操作。
舉例而言，如圖4中所說明，當將上拉脈衝PLABUP施加至上拉電晶體MLAB2a時，可接通上拉電晶體MLAB2a。因此，藉由角接電壓產生器112_1產生的電壓VLAB可經由上拉電晶體MLAB2a提供至節點LAB。
在一實施例中，在自脈衝產生器114自控制邏輯11接收字元線激活訊號WLACT的時間起過去至少時間tRCD之後，上拉脈衝PLABUP及上拉脈衝PU_PULSE可轉變為高位準。時間tRCD可介於激活命令與讀取/寫入命令的發佈之間。時間tRCD可為感測放大器單元100感測及放大儲存於第一記憶胞MC1中的資料所必需的時間。可回應於激活命令ACT而將字元線激活訊號WLACT（例如，選定字元線WL0）轉換為高位準。因此，可充分確保時間tRCD。上拉脈衝PU_PULSE在時段tA期間可具有高位準。時段tA可為藉由可調整延遲電路DA（參考圖7）延遲的經調整延遲時間。
可回應於產生訊號LANG的低位準而斷開電晶體MLAB1。可回應於上拉脈衝PU_PULSE及上拉脈衝PLABUP以及上拉閘極電壓PU_N而接通上拉電晶體MPU1、上拉電晶體MPU2以及上拉電晶體MLAB2a。因此，互補位元線BLB的電壓VBLB可藉由角接電壓產生器112_1自接地電壓GND上拉多達角接電壓dVLAB。
當上拉脈衝PU_PULSE在時段tA過去之後再次轉變為低位準時，可減小上拉閘極電壓PU_N的量值。因此，可斷開上拉電晶體MPU2。當斷開上拉電晶體MPU2時，角接電壓dVLAB可不供應至位元線感測放大器120。因此，互補位元線BLB的電壓VBLB可在給定時間過去之後再次減小至接地電壓VSS。
在一實例實施例中，控制邏輯11可回應於命令/位址CA而產生寫入賦能訊號WREN以用於將資料寫入連接至由字元線激活訊號WLACT及位元線BL所激活的字元線（例如，WL0）的記憶胞（例如，MC1）。可回應於寫入賦能訊號WREN將寫入行選擇訊號WRITE_CSL施加至行選擇線CSL。感測放大器單元100可回應於寫入行選擇訊號WRITE_CSL而將新資料寫入目標記憶胞。舉例而言，感測放大器單元100可對與記憶胞（例如，MC1）的電容器（例如，CS1）中的新資料相對應的電壓進行充電，所述記憶胞連接至多個位元線當中的與寫入行選擇訊號WRITE_CSL相對應的位元線（例如，BL）。
替代地，感測放大器單元100可恢復儲存於連接至由各別記憶胞中的字元線激活訊號WLACT所激活的字元線（例如，WL0）的各別記憶胞中的資料。舉例而言，感測放大器單元100可再次分別對與記憶胞中的電容器中的由位元線感測放大器120所感測的資料相對應的電壓進行充電。
為了在寫入行選擇訊號WRITE_CSL轉變為高位準時對新資料執行寫入操作，可能需要在給定時間期間將位元線BL/互補位元線BLB的電壓VBL/VBLB的位準下拉至接地電壓VSS的位準。在圖5中所說明的實施例中，互補位元線BLB的電壓VBLB的位準可下拉至接地電壓VSS的位準。
在自寫入行選擇訊號WRITE_CSL轉變為高位準時的時間起經過時間tWRITE之後，上拉脈衝PU_PULSE在時段tB期間可具有高位準。時間tWRITE可為感測放大器單元100將新資料寫入目標記憶胞所必需的時間。時段tB可為藉由可調整延遲電路DA（參考圖7）延遲的經調整延遲時間。
回應於上拉脈衝PU_PULSE，可將上拉閘極電壓PU_N施加至上拉電晶體MPU2。可回應於上拉閘極電壓PU_N而再次接通上拉電晶體MPU2。因此，角接電壓dVLAB可藉由角接電壓產生器112_1供應至位元線感測放大器120，且因此互補位元線BLB的電壓VBLB可再次上拉多達角接電壓dVLAB。
在一實例實施例中，在第三階段Phase3中，記憶體元件10可回應於命令/位址CA而執行讀取操作。舉例而言，外部元件可傳輸包含指示第一記憶胞MC1的行位址ADDR_C及讀取命令的命令/位址CA。舉例而言，記憶體元件10可回應於命令/位址CA而執行讀取操作。在讀取操作中，感測放大器單元100可將位元線BL的電壓與互補位元線BLB的電壓之間的差的放大資料傳輸至輸入/輸出緩衝器15。
控制邏輯11可回應於請求預充電操作的命令/位址CA而將預充電訊號PRCG傳輸至感測放大器單元100。
在第四階段Phase4中，或在預充電操作模式中，上拉脈衝PLABUP可轉變為低位準，且產生訊號LANG及下拉脈衝PLABDN可轉變為高位準。可回應於產生訊號LANG的高位準而接通電晶體MLAB1。可回應於下拉脈衝PLABDN的高位準而接通電晶體MPD。舉例而言，當下拉脈衝PLABDN施加至下拉電晶體MPD時，可接通下拉電晶體MPD。因此，節點LAB的電壓VLAB可下拉至接地電壓GND。舉例而言，下拉電路113可回應於自脈衝產生器114接收到的下拉脈衝PLABDN而下拉電壓VLAB。當電晶體MLAB1及電晶體MPD接通時，互補位元線BLB的電壓VLAB可下拉至接地電壓VSS的位準。
在圖5中所說明的實施例中，產生訊號LANG及下拉脈衝PLABDN在時間tWR期間可具有高位準。因此，可充分確保記憶體元件10執行寫入恢復操作所必需的時間tWR。
在自產生訊號LANG及下拉脈衝PLABDN轉變為高位準時的時間起經過時間tWR之後，位元線感測放大器賦能訊號BLSA_EN、產生訊號LANG以及下拉脈衝PLABDN可轉變為低位準，且產生訊號LAPG可轉變為高位準。因此，內部電壓VINTA可不供應至位元線感測放大器120。舉例而言，可去激活位元線感測放大器120。電壓均衡電路130可回應於預充電訊號PRCG而使位元線BL及互補位元線BLB的電壓VBL及電壓VBLB與預充電電壓均衡。
圖6A詳細說明根據本發明概念的實施例的圖4的上拉電路。圖6B詳細說明根據本發明概念的另一實施例的圖4的上拉電路。參考圖1至圖4、圖6A以及圖6B，上拉電路112可包含角接電壓產生器112_1a及角接電壓產生器112_1b。
在圖6A中所說明的實施例中，角接電壓產生器112_1a可包含電晶體MLAB2n及電晶體MLAB2p以及放大器AMPn及放大器AMPp。在圖6A中所說明的實施例中，電晶體MLAB2n可藉由NMOS電晶體實施，且電晶體MLAB2p可藉由PMOS電晶體實施。在圖6A中所說明的實施例中，放大器AMPn及放大器AMPp可藉由AB類放大器或B類放大器實施。
電晶體MLAB2n可包含連接至上拉電晶體MLAB2a的第二端的第一端（例如，汲極）、連接至放大器AMPn的輸出端子的閘極以及連接至接地電壓VSS的第二端（例如，源極）。電晶體MLAB2p可包含連接至電壓VDD1的第一端（例如，源極）、連接至放大器AMPp的輸出端子的閘極以及連接至上拉電晶體MLAB2a的第二端的第二端（例如，汲極）。
放大器AMPn可包含施加參考電壓VREF_VLAB的第一輸入端子、連接至上拉電晶體MLAB2a的第二端的第二輸入端子以及連接至電晶體MLAB2n的閘極的輸出端子。放大器AMPp可包含施加參考電壓VREF_VLAB的第一輸入端子、連接至上拉電晶體MLAB2a的第二端的第二輸入端子以及連接至電晶體MLAB2p的閘極的輸出端子。
在圖6A中所說明的實施例中，參考電壓VREF_VLAB可藉由電壓產生器16產生且可供應至放大器AMPn及放大器AMPp。放大器AMPn及放大器AMPp可放大參考電壓VREF_VLAB且可輸出放大的電壓。當藉由放大器AMPn及放大器AMPp放大的電壓的位準足夠大以接通電晶體MLAB2n及電晶體MLAB2p時，可接通電晶體MLAB2n及電晶體MLAB2p。因此，可改變施加至上拉電晶體MLAB2a的第二端的圖4的角接電壓dVLAB的量值。舉例而言，可基於放大器AMPn及放大器AMPp的操作來調整角接電壓dVLAB的量值。調整的角接電壓dVLAB可回應於上拉脈衝PU_PULSE及上拉脈衝PLABUP而經由上拉電晶體MLAB2a供應至位元線感測放大器120的節點LAB。在圖6B中所說明的實施例中，角接電壓產生器112_1b可包含電晶體MLAB2b。電晶體MLAB2b可藉由NMOS電晶體實施。電晶體MLAB2b可包含連接至上拉電晶體MLAB2a的第二端的第一端（例如，汲極）、連接至上拉電晶體MLAB2a的第二端的閘極以及連接至接地電壓VSS的第二端（例如，源極）。在此情況下，電晶體MLAB2b可為二極體連接的。
在圖6B中所說明的實施例中，當回應於上拉脈衝PLABUP而接通上拉電晶體MPU1及上拉電晶體MLAB2a且回應於上拉脈衝PU_PULSE（亦即，上拉閘極電壓PU_N）而接通上拉電晶體MPU2時，基於內部電壓VINTA的電流可經由上拉電晶體MPU1、上拉電晶體MPU2以及上拉電晶體MLAB2a轉移至電晶體MLAB2b。在此情況下，施加至電晶體MLAB2b的閘極及第一端的角接電壓dVLABb可等於電晶體MLAB2b的臨限電壓。因此，比接地電壓VSS高出多達電晶體MLAB2b的臨限電壓的角接電壓dVLABb可回應於上拉脈衝PU_PULSE及上拉脈衝PLABPU而經由電晶體MLAB2a供應至位元線感測放大器120的節點LAB。
在圖6B中所說明的實施例中，上拉閘極電壓PU_N的位準可等於上拉參考電壓VREF_PU的位準。上拉參考電壓VREF_PU可小於內部電壓VINTA。上拉參考電壓VREF_PU及內部電壓VINTA的位準可藉由電壓產生器16調整。舉例而言，電壓產生器16可藉由調整傳輸至調整器111的上拉參考電壓VREF_PU及內部電壓VINTA的位準來調整待自調整器111供應至上拉電路112的上拉閘極電壓PU_N的位準。
當調整上拉閘極電壓PU_N的位準時，可調整待藉由上拉電路112上拉的電壓VLAB的量值。舉例而言，如圖4中所說明，電壓產生器16可藉由調整上拉參考電壓VREF_PU的位準來調整待自放大器AMPR輸出至電晶體MREF的閘極的電壓的位準。因此，可判定是否接通電晶體MREF。當接通電晶體MREF時，基於內部電壓VINTA及上拉參考電壓VREF_PU而判定的電壓可經由電晶體MREF供應至上拉電路112。自調整器111供應至上拉電路112的電壓可經由反相器INV2及反相器INV1施加至上拉電晶體MPU2的閘極。角接電壓產生器112_1的組態不限於圖6A及圖6B中所說明的實施例。因此，考慮到記憶體元件10的效能，可以與圖6A及圖6B中所說明的實施例的方式不同的方式將電壓VLAB上拉為適當位準的電壓。
圖7說明根據實例實施例的圖4的脈衝產生器的方塊圖。參考圖1至圖5以及圖7，脈衝產生器114可包含延遲電路D1至延遲電路D3、鎖存器SR1至鎖存器SR3、正反器DFF1、互斥或閘XOR1及互斥或閘XOR2以及可調整延遲電路DA。
在圖7中所說明的實施例中，鎖存器SR1至鎖存器SR3可藉由SR鎖存器實施。在圖7中所說明的實施例中，正反器DFF1可藉由D正反器實施。在一實施例中，延遲電路D1至延遲電路D3中的每一者可包含串聯連接的一或多個緩衝器。在此情況下，延遲電路D1至延遲電路D3中的每一者中所包含的緩衝器的數目可基於待由延遲電路D1至延遲電路D3中的每一者延遲的時間長度來判定。圖7中所說明的實施例為例示性的，且根據本發明概念的實施例的脈衝產生器114的組態不限於此。
延遲電路D1可自控制邏輯11接收字元線激活訊號WLACT。在自延遲電路D1接收字元線激活訊號WLACT的時間起經過時段tCgShr之後，延遲電路D1可將接收到的字元線激活訊號WLACT作為訊號BLSA_ST輸出至鎖存器SR1及延遲電路D3。在一實施例中，時段tCgShr可為在字元線被激活時，位元線BL與記憶胞（例如，圖2的MC1）中所包含的電容器（例如，圖2的CS1）之間的電荷共用所必需的時間，所述記憶胞連接至激活的字元線（例如，圖2的WL0）及位元線BL。
延遲電路D2可自控制邏輯11接收預充電訊號PRCG。在自延遲電路D2接收預充電訊號PRCG的時間起經過時間tWR之後，延遲電路D2可將接收到的預充電訊號PRCG作為訊號BLSA_END輸出至鎖存器SR1。在一實施例中，時間tWR可為寫入恢復時間。
延遲電路D3可自延遲電路D1接收訊號BLSA_ST。在自延遲電路D1接收字元線激活訊號WLACT的時間起經過至少tRCD之後，延遲電路D3可將接收到的訊號BLSA_ST作為訊號BLSA_STD輸出至鎖存器SR2及互斥或閘XOR2。在一實施例中，時間tRCD可為RAS至CAS延遲。
鎖存器SR1可自延遲電路D1接收訊號BLSA_ST。鎖存器SR1可自延遲電路D2接收訊號BLSA_END。鎖存器SR1可基於接收到的訊號BLSA_ST及訊號BLSA_END來輸出位元線感測放大器賦能訊號BLSA_EN及產生訊號LAPG。
在圖7中所說明的實施例中，鎖存器SR1可將訊號BLSA_ST用作設定訊號且可將訊號BLSA_END用作重設訊號。鎖存器SR1可鎖存接收到的訊號BLSA_ST及訊號BLSA_END，且可將位元線感測放大器賦能訊號BLSA_EN輸出至互斥或閘XOR1。鎖存器SR1可藉由將位元線感測放大器賦能訊號BLSA_EN反轉來輸出產生訊號LAPG。產生訊號LAPG可傳輸至位元線感測放大器120。
鎖存器SR2可自延遲電路D3接收訊號BLSA_STD。鎖存器SR2可自控制邏輯11接收預充電訊號PRCG。鎖存器SR2可基於接收到的訊號BLSA_STD及訊號PRCG來輸出上拉脈衝PLABUP。
在圖7中所說明的實施例中，鎖存器SR2可將訊號BLSA_STD用作設定訊號且可將預充電訊號PRCG用作重設訊號。鎖存器SR2可藉由鎖存接收到的訊號BLSA_STD及訊號PRCG來輸出上拉脈衝PLABUP。上拉脈衝PLABUP可傳輸至互斥或閘XOR1及上拉電路112。
互斥或閘XOR1可自鎖存器SR1接收位元線感測放大器賦能訊號BLSA_EN。互斥或閘XOR1可自鎖存器SR2接收上拉脈衝PLABUP。互斥或閘XOR1可基於位元線感測放大器賦能訊號BLSA_EN及上拉脈衝PLABUP來將產生訊號LANG輸出至位元線感測放大器120。
正反器DFF1可自鎖存器SR1接收位元線感測放大器賦能訊號BLSA_EN。正反器DFF1可自控制邏輯11接收寫入賦能訊號WREN。正反器DFF1可自可調整延遲電路DA接收訊號SNORD。在一實施例中，正反器DFF1可為負邊緣觸發的正反器。正反器DFF1可基於訊號BLSA_STD、訊號WREN以及訊號SNORD來將訊號WRENEDGE輸出至互斥或閘XOR2。
在圖7中所說明的實施例中，正反器DFF1可將訊號BLSA_EN用作資料輸入。正反器DFF1可將寫入賦能訊號WREN用作時鐘輸入。正反器DFF1可將訊號SNORD用作重設訊號。回應於寫入賦能訊號WREN的下降邊緣，正反器DFF1可基於訊號BLSA_EN及訊號SNORD來將訊號WRENEDGE輸出至互斥或閘XOR2。
互斥或閘XOR2可自延遲電路D3接收訊號BLSA_STD。互斥或閘XOR2可自正反器DFF1接收訊號WRENEDGE。互斥或閘XOR2可基於訊號BLSA_STD及訊號WRENEDGE來將訊號SNOR輸出至鎖存器SR3及可調整延遲電路DA。
可調整延遲電路DA可接收訊號SNOR。在自可調整延遲電路DA接收訊號SNOR的時間起經過經調整延遲時間之後，可調整延遲電路DA可將訊號SNOR作為訊號SNORD輸出至鎖存器SR3。在此情況下，電壓VLAB的位準可取決於經調整延遲時間的長度。
在一實施例中，可基於實施記憶胞陣列12的晶粒的特性來判定由可調整延遲電路DA延遲的經調整延遲時間。舉例而言，可以類似於上文所描述的用以判定上拉參考電壓VREF_PU的位準的方式的方式來判定經調整延遲時間。
在圖7中所說明的實施例中，可調整延遲電路DA可包含串聯連接的多個延遲電路「D」及多工器MUX。可調整延遲電路DA能夠被實施的方式不限於圖7中所說明的實施例。
可調整延遲電路DA中的延遲電路「D」中的每一者可在給定時間過去之後將接收到的訊號輸出至多工器MUX及連接至延遲電路「D」中的每一者的輸出端子的延遲電路「D」。舉例而言，延遲電路「D」當中的接收訊號SNOR的延遲電路「D」可在給定時間過去之後將接收到的訊號SNOR輸出至多工器MUX及連接至接收訊號SNOR的延遲電路「D」的輸出端子的延遲電路「D」。另舉例而言，延遲電路「D」當中的輸出端子不連接至延遲電路「D」的延遲電路「D」可在給定時間過去之後將接收到的訊號輸出至多工器MUX。
多工器MUX可自控制邏輯11接收選擇訊號SEL。多工器MUX可基於選擇訊號SEL而選擇自延遲電路「D」接收到的訊號中的一者。多工器MUX可將選定訊號作為訊號SNORD輸出至鎖存器SR3。在一實施例中，控制邏輯11可藉由使用選擇訊號SEL來調整由可調整延遲電路DA延遲的經調整延遲時間的長度。
鎖存器SR3可自互斥或閘XOR2接收訊號SNOR。鎖存器SR3可自可調整延遲電路DA接收訊號SNORD。鎖存器SR3可基於接收到的訊號SNOR及訊號SNORD來輸出上拉脈衝PU_PULSE。
在圖7中所說明的實施例中，鎖存器SR3可將訊號SNOR用作設定訊號且可將訊號SNORD用作重設訊號。鎖存器SR3可藉由鎖存訊號SNOR及訊號SNORD來將上拉脈衝PU_PULSE輸出至上拉電路112。
在一實施例中，脈衝產生器114可更包含產生下拉脈衝PLABDN的下拉脈衝產生電路（未說明）。下拉脈衝產生電路可自控制邏輯11接收預充電訊號PRCG。下拉脈衝產生電路可回應於接收到的預充電訊號PRCG而產生下拉脈衝PLABDN。在此情況下，自下拉脈衝產生電路接收預充電訊號PRCG的時間起經過多達時間tWR時，下拉脈衝PLABDN可產生為具有與邏輯「1」相對應的位準。下拉脈衝PLABDN可傳輸至下拉電路113。
圖8說明根據本發明概念的實施例的記憶體元件的操作方法的流程圖。參考圖1至圖4以及圖8，記憶體元件10可執行操作S100至操作S300。
在操作S100中，記憶體元件10可激活目標字元線。舉例而言，記憶體元件10可選擇與自外部元件接收到的命令/位址CA相對應的字元線，且可藉由能夠接通連接至選定字元線的電晶體的電壓供應選定字元線。
在操作S200中，記憶體元件10可恢復記憶胞陣列12的資料或可將資料寫入記憶胞陣列12，且可上拉位元線感測放大器120中的節點LAB的電壓。舉例而言，記憶體元件10可感測儲存於連接至在操作S100中所激活的目標字元線的記憶胞中的資料。當待儲存於連接至目標字元線的記憶胞的目標記憶胞中的資料並未輸入至記憶體元件10時，記憶體元件10可將資料恢復至連接至目標字元線的記憶胞。若並非如此（亦即，當新資料輸入至記憶體元件10）時，則記憶體元件10可將新資料寫入至目標記憶胞。在此情況下，可對連接至目標字元線的記憶胞中的除目標記憶胞以外的剩餘記憶胞執行資料恢復操作。記憶體元件10可回應於字元線激活訊號WLACT及寫入賦能訊號WREN而上拉節點LAB的電壓VLAB。
在操作S300中，記憶體元件10可回應於預充電訊號PRCG而將節點LAB的電壓VLAB下拉至接地電壓VSS。舉例而言，記憶體元件10可回應於預充電訊號PRCG而在給定時間期間將節點LAB的電壓VLAB下拉至接地電壓VSS。隨後，記憶體元件10可將位元線BL及互補位元線BLB的電壓設定為預充電電壓（例如，1/2 VINTA）。
圖9說明根據本發明概念的實施例的包含記憶體元件的系統的操作方法的流程圖。參考圖1至圖4以及圖7至圖9，記憶體元件10的外部元件可執行操作S1101、操作S1104以及操作S1106，且記憶體元件10可執行操作S1102、操作S1103、操作S1105、操作S1107以及操作S1108。
在操作S1101中，外部元件可將第一命令/位址CA1傳輸至記憶體元件10。舉例而言，第一命令/位址CA1可包含與用於激活的字元線目標（亦即，目標字元線）相對應的列位址ADDR_R及用於激活目標字元線的激活命令。
在操作S1102中，記憶體元件10可產生產生訊號LAPG及產生訊號LANG，且可激活位元線感測放大器120。舉例而言，記憶體元件10可回應於因此接收到的第一命令/位址CA1而激活目標字元線。記憶體元件10（亦即，記憶體元件10的位元線感測放大器120）可基於產生訊號LAPG及產生訊號LANG以及位元線感測放大器賦能訊號BLSA_EN而產生位元線BL的電壓VBL及互補位元線BLB的電壓VBLB。
在圖9中所說明的實施例中，記憶體元件10可在接收到第一命令/位址CA1的時間起經過時段tCgShr之後執行操作S1102。舉例而言，記憶體元件10可回應於第一命令/位址CA1而產生字元線激活訊號WLACT。在時段tCgShr過去之後，記憶體元件10可產生產生訊號LANG及產生訊號LAPG以及位元線感測放大器賦能訊號BLSA_EN。
在操作S1103中，記憶體元件10可產生第一上拉脈衝PU_PULSE1且可上拉節點LAB的電壓位準。在圖9中所說明的實施例中，記憶體元件10可在接收到第一命令/位址CA1的時間起經過時間tRCD之後執行操作S1103。舉例而言，在自產生字元線激活訊號WLACT的時間起經過時間tRCD之後，記憶體元件10可產生第一上拉脈衝PU_PULSE1。回應於第一上拉脈衝PU_PULSE1，記憶體元件10的位元線感測放大器驅動電路110可將節點LAB的電壓VLAB自接地電壓VSS上拉多達角接電壓dVLAB。在一實施例中，在圖7的第三階段Phase3中，第一上拉脈衝PU_PULSE1可與在時段tA期間具有高位準的上拉脈衝PU_PULSE相對應。
在操作S1104中，外部元件可將第二命令/位址CA2傳輸至記憶體元件10。舉例而言，第二命令/位址CA2可包含指示針對寫入操作的目標記憶胞的寫入命令及行位址ADDR_C。
在操作S1105中，記憶體元件10可產生第二上拉脈衝PU_PULSE2且可上拉節點LAB的電壓位準。舉例而言，記憶體元件10可回應於第二命令/位址CA2而將資料寫入目標記憶胞。接著，記憶體元件10可產生第二上拉脈衝PU_PULSE2。回應於第二上拉脈衝PU_PULSE2，位元線感測放大器驅動電路110可將節點LAB的電壓VLAB自接地電壓VSS上拉多達角接電壓dVLAB。在一實施例中，在圖7的第三階段Phase3中，第二上拉脈衝PU_PULSE2可與在時段tB期間具有高位準的上拉脈衝PU_PULSE相對應。
在操作S1106中，外部元件可將第三命令/位址CA3傳輸至記憶體元件10。舉例而言，第三命令/位址CA3可包含用於請求記憶體元件10對位元線BL及互補位元線BLB執行預充電操作的預充電命令。
在操作S1107中，記憶體元件10可產生下拉脈衝PLABDN，且可將節點LAB的電壓位準下拉至接地電壓GND。舉例而言，記憶體元件10可回應於因此接收到的第三命令/位址CA3而產生預充電訊號PRCG。記憶體元件10可基於預充電訊號PRCG而產生下拉脈衝PLABDN。回應於下拉脈衝PLABDN，位元線感測放大器驅動電路110可將節點LAB的電壓VLAB下拉至接地電壓VSS。
在操作S1108中，記憶體元件10可將位元線BL及互補位元線BLB設定為預充電電壓。在圖9中所說明的實施例中，記憶體元件10可在自產生預充電訊號PRCG的時間起經過時間tWR之後執行操作S1108。
根據本發明概念的實施例，待由位元線感測放大器產生的電壓的低位準可基於自外部元件接收到的命令而調整以使所述位準大於接地電壓或等於接地電壓。因此，歸因於位元線感測放大器的操作，記憶胞陣列的洩漏電流的量可減小。此外，可防止儲存於記憶胞陣列中的資料丟失。
雖然已參考本發明概念的例示性實施例描述本發明概念，但所屬領域中具有通常知識者將顯見的是，可在不脫離如所附申請專利範圍中所闡述的本發明概念的精神及範疇的情況下對其進行各種變化及修改。
10:記憶體元件 11:控制邏輯 12:記憶胞陣列 13:列解碼器 14:行解碼器 15:輸入/輸出緩衝器 16:電壓產生器 100:感測放大器單元 110:位元線感測放大器驅動電路 111:調整器 112:上拉電路 112_1、112_1a、112_1b:角接電壓產生器 113:下拉電路 114:脈衝產生器 120:位元線感測放大器 130:電壓均衡電路 ACT:激活命令 ADDR_C:行位址 ADDR_R:列位址 AMPn、AMPp、AMPR:放大器 BL:位元線 BLB:互補位元線 BLSA_EN:位元線感測放大器賦能訊號 BLSA_END、BLSA_ST、BLSA_STD、SNOR、SNORD、WRENEDGE:訊號 CA:命令/位址 CA1:第一命令/位址 CA2:第二命令/位址 CA3:第三命令/位址 CK:時脈 CS1、CS2、CS3:電容器 CSL:行選擇線 CST、MLAB1、MLAB2b、MLAB2n、MLAB2p、MN、MP、MREF、MSN1、MSN2、MSP1、MSP2、TR1、TR2、TR3:電晶體 D、D1、D2、D3:延遲電路 DA:可調整延遲電路 DFF1:正反器 DQ:資料 dVLAB、dVLABa、dVLABb:角接電壓 GND、VSS:接地電壓 INV1、INV2:反相器 LA、LAB:節點 LANG、LAPG:產生訊號 MC1:第一記憶胞 MC2:第二記憶胞 MC3:第三記憶胞 MPD:下拉電晶體 MPU1、MPU2、MLAB2a:上拉電晶體 MUX:多工器 NSA:第二感測單元 PLABDN:下拉脈衝 PLABUP、PU_PULSE:上拉脈衝 PRCG:預充電訊號 PSA:第一感測單元 PU_N:上拉閘極電壓 PU_PULSE1:第一上拉脈衝 PU_PULSE2:第二上拉脈衝 S100、S200、S300、S1101、S1102、S1103、S1104、S1105、S1106、S1107、S1108:操作 SEL:選擇訊號 SR1、SR2、SR3:鎖存器 tA、tB、tCgShr:時段 tRCD、tWR、tWRITE:時間 TRENCH:元件隔離層 VBL、VBLB、VDD1、VLAB、VSS:電壓 VEXT:外部電壓 VINTA:內部電壓 Vp:屏壓 VREF_PU:上拉參考電壓 VREF_VLAB:參考電壓 WL、WL0、WL1、WL2:字元線 WLACT:字元線激活訊號 WREN:寫入賦能訊號 WRITE_CSL:寫入行選擇訊號 XOR1、XOR2:互斥或閘
本發明概念的上述及其他目標及特徵將藉由參考隨附圖式詳細描述其例示性實施例而變得更顯而易見。 圖1說明根據本發明概念的實施例的記憶體元件的方塊圖。 圖2為詳細說明根據實例實施例的圖1的記憶體元件的一部分的圖式。 圖3說明根據實例實施例的圖1的感測放大器單元的方塊圖。 圖4說明根據實例實施例的圖3的位元線感測放大器驅動電路的電路圖。 圖5說明根據實例實施例的施加至位元線感測放大器驅動電路的訊號、位元線感測放大器驅動電路中使用的訊號、位元線的電壓以及互補位元線的電壓的波形的時序圖。 圖6A詳細說明根據本發明概念的實施例的圖4的上拉電路。 圖6B詳細說明根據本發明概念的另一實施例的圖4的上拉電路。 圖7說明根據實例實施例的圖4的脈衝產生器的方塊圖。 圖8說明根據本發明概念的實施例的記憶體元件的操作方法的流程圖。 圖9說明根據本發明概念的實施例的包含記憶體元件的系統的操作方法的流程圖。
10:記憶體元件
11:控制邏輯
12:記憶胞陣列
13:列解碼器
14:行解碼器
15:輸入/輸出緩衝器
16:電壓產生器
100:感測放大器單元
ADDR_C:行位址
ADDR_R:列位址
BL:位元線
BLB:互補位元線
CA:命令/位址
CK:時脈
CSL:行選擇線
DQ:資料
PRCG:預充電訊號
VEXT:外部電壓
VINTA:內部電壓
VREF_PU:上拉參考電壓
WL:字元線
WLACT:字元線激活訊號
WREN:寫入賦能訊號

Claims (6)

  1. 一種記憶體元件，包括：位元線感測放大器，連接至位元線及互補位元線，所述位元線及所述互補位元線連接至記憶胞，且所述位元線感測放大器經組態以感測及放大所述位元線的電壓與所述互補位元線的電壓之間的差；以及感測放大器驅動電路，經組態以回應於自主機接收到的命令而調整所述位元線感測放大器的位元線低位準電壓的位準以使所述位準高於接地電壓的位準，其中自所述主機接收到的所述命令包括激活命令、寫入命令、讀取命令或預充電命令，其中當在對所述記憶胞執行寫入操作之後執行讀取操作時，所述位元線低位準電壓的所述位準比所述接地電壓的所述位準高出多達角接電壓，其中所述感測放大器驅動電路包含上拉電路及脈衝產生器，所述脈衝產生器經組態以產生第一上拉脈衝及第二上拉脈衝，且其中所述上拉電路包含：角接電壓產生器，經組態以產生所述角接電壓；第一上拉電晶體，包含施加第一內部電壓的第一端、施加來自所述脈衝產生器的所述第二上拉脈衝的閘極以及第二端；第二上拉電晶體，包含連接至所述第一上拉電晶體的所述第二端的第一端、施加上拉閘極電壓的閘極以及施加所述位元線低位準電壓的第二端；第三上拉電晶體，包含施加所述位元線低位準電壓且連接所 述第二上拉電晶體的所述第二端的第一端、施加所述第二上拉脈衝的閘極以及連接至施加所述角接電壓的所述角接電壓產生器的第二端；以及第一反相器，經組態以基於所述第一上拉脈衝將所述上拉閘極電壓施加至所述第二上拉電晶體的所述閘極。
  2. 如請求項1所述的記憶體元件，其中所述記憶胞包含浮體結構的電晶體。
  3. 如請求項1所述的記憶體元件，其中所述角接電壓產生器包含第四上拉電晶體，所述第四上拉電晶體包含連接至所述第三上拉電晶體的所述第二端的第一端、連接至所述第三上拉電晶體的所述第二端的閘極以及連接至接地電壓的第二端。
  4. 如請求項1所述的記憶體元件，其中所述脈衝產生器包含：第一鎖存器，經組態以基於用於激活連接至所述記憶胞的字元線的激活訊號及用於對所述位元線進行預充電的預充電訊號，將感測放大器賦能訊號及與所述感測放大器賦能訊號的反相版本相對應的第一產生訊號輸出至所述位元線感測放大器，所述激活訊號及所述預充電訊號包含於基於所述激活命令產生的訊號中；第二鎖存器，經組態以基於所述激活訊號及所述預充電訊號輸出所述第二上拉脈衝；第一互斥或閘，經組態以接收所述感測放大器賦能訊號及所述第二上拉脈衝，且將第二產生訊號輸出至所述位元線感測放大器；第二互斥或閘，經組態以基於所述激活訊號及基於所述激活 命令產生的所述訊號中的寫入賦能訊號的下降邊緣輸出中間訊號；以及第三鎖存器，經組態以基於所述中間訊號輸出所述第一上拉脈衝。
  5. 一種記憶體元件，包括：位元線感測放大器，連接至位元線及互補位元線，所述位元線及所述互補位元線連接至記憶胞，且所述位元線感測放大器感測及放大儲存於所述記憶胞中的資料；以及感測放大器驅動電路，其中所述感測放大器驅動電路：基於自主機接收到的命令產生第一上拉脈衝及下拉脈衝；以及回應於所述第一上拉脈衝及所述下拉脈衝而調整待由所述位元線感測放大器產生的位元線低電壓的位準，其中當對所述記憶胞執行讀取操作時，所述位元線低電壓的所述位準比接地電壓的位準高出多達角接電壓，且當對所述記憶胞執行寫入操作時，所述位元線低電壓的所述位準等於所述接地電壓的所述位準，其中所述第一上拉脈衝在自基於自所述主機接收到的所述命令產生激活訊號的時間起經過第一延遲時間之後的第一調整時間期間具有高位準，且在自基於自所述主機接收到的所述命令產生寫入訊號的時間起經過第二延遲時間之後的第二調整時間期間具有所述高位準。
  6. 如請求項5所述的記憶體元件，其中所述記憶胞包含浮體結構的電晶體。
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