CN113948132A - 包括位线感测放大器的存储器装置及其操作方法 - Google Patents

包括位线感测放大器的存储器装置及其操作方法 Download PDF

Info

Publication number
CN113948132A
CN113948132A CN202110777272.2A CN202110777272A CN113948132A CN 113948132 A CN113948132 A CN 113948132A CN 202110777272 A CN202110777272 A CN 202110777272A CN 113948132 A CN113948132 A CN 113948132A
Authority
CN
China
Prior art keywords
bit line
voltage
pull
sense amplifier
pulse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110777272.2A
Other languages
English (en)
Inventor
文钟淏
张诚桓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020210028193A external-priority patent/KR20220010699A/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN113948132A publication Critical patent/CN113948132A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

公开了一种存储器装置及其操作方法。该存储器装置包括：位线感测放大器，其连接到与存储器单元连接的位线和互补位线；以及感测放大器驱动器电路。位线感测放大器通过发展位线的电压和互补位线的电压来感测并放大电压差。感测放大器驱动器电路包括：上拉电路，其响应于第一上拉脉冲将由位线感测放大器发展的位线低电平电压的电平调节为高于接地电压；以及下拉电路，其响应于下拉脉冲将由上拉电路调节的位线低电平的电平调节为等于接地电压。脉冲生成器基于从主机接收的命令来生成第一上拉脉冲和下拉脉冲。

Description

包括位线感测放大器的存储器装置及其操作方法
相关申请的交叉引用
本申请要求2020年7月17日提交于韩国知识产权局的韩国专利申请No.10-2020-0088720的优先权，其公开内容整体以引用方式并入本文中。
技术领域
本文所描述的发明构思的实施例涉及存储器装置及其操作方法，更具体地，涉及一种包括位线感测放大器的存储器装置及其操作方法。
背景技术
包括在被实现为动态随机存取存储器(DRAM)的存储器装置中的存储器单元阵列可通过位线和互补位线连接到位线感测放大器。位线感测放大器可感测位线和互补位线之间的电压差，并且可放大所感测的电压差。可基于位线感测放大器的感测和放大操作来读取存储在存储器单元阵列中的数据。
当位线感测放大器感测位线和互补位线之间的电压差时，在不是感测目标的存储器单元处可能出现噪声。该噪声可能导致不是感测目标的存储器单元中所存储的数据中的错误。如此，DRAM的可靠性会降低。
发明内容
本发明构思的实施例提供了一种包括位线感测放大器的存储器装置及其操作方法。
根据示例性实施例，一种存储器装置可包括：位线感测放大器，其连接到与存储器单元连接的位线和互补位线，并且感测并放大位线的电压和互补位线的电压之间的差；以及感测放大器驱动器电路。感测放大器驱动器电路可响应于从主机接收的命令而将位线感测放大器的位线低电平电压的电平调节为高于接地电压的电平。
根据示例性实施例，一种存储器装置可包括：位线感测放大器，其连接到与存储器单元连接的位线和互补位线，并且感测并放大存储在存储器单元中的数据；以及感测放大器驱动器电路。感测放大器驱动器电路可基于从主机接收的命令来生成第一上拉脉冲和下拉脉冲，并且可响应于第一上拉脉冲和下拉脉冲调节要由位线感测放大器发展的位线低电压的电平。当对存储器单元执行读操作时，位线低电压的电平可比接地电压高出增量电压那么多，并且当对存储器单元执行写操作时，位线低电压的电平可等于接地电压。
根据示例性实施例，一种包括连接到位线和互补位线的位线感测放大器的存储器装置的操作方法。位线和互补位线连接到多个存储器单元。该方法可包括：感测并放大存储在所述多个存储器单元中的目标存储器单元中的数据；将位线感测放大器的第一节点的电压施加到位线和互补位线之一；恢复存储在目标存储器单元中的数据，然后从接地电压增大位线感测放大器的第一节点的电压电平，或者将第一数据写入目标存储器单元中，然后从接地电压增大位线感测放大器的第一节点的电压电平；以及将位线感测放大器的第一节点的电压电平减小至接地电压。多个存储器单元中的每一个可包括浮置主体结构的晶体管。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其它目的和特征将变得显而易见。
图1示出根据本发明构思的实施例的存储器装置的框图。
图2是详细示出根据示例实施例的图1的存储器装置的一部分的图。
图3示出根据示例实施例的图1的感测放大器单元的框图。
图4示出根据示例实施例的图3的位线感测放大器驱动器电路的电路图。
图5示出根据示例实施例的施加到位线感测放大器驱动器电路的信号、位线感测放大器驱动器电路中使用的信号、位线的电压和互补位线的电压的波形的时序图。
图6A详细示出根据本发明构思的实施例的图4的上拉电路。
图6B详细示出根据本发明构思的另一实施例的图4的上拉电路。
图7示出根据示例实施例的图4的脉冲生成器的框图。
图8示出根据本发明构思的实施例的存储器装置的操作方法的流程图。
图9示出根据本发明构思的实施例的包括存储器装置的系统的操作方法的流程图。
具体实施例
下面，可以以使得本领域普通技术人员容易地实现本发明构思的程度来详细且清楚地描述本发明构思。
下文中，将参照附图详细描述本发明构思的一些示例实施例。关于本发明构思的描述，为了使整体理解容易，相似的部件将由附图中的相似的附图符号/标号来标记，因此，将省略附加描述以避免冗余。
图1示出根据本发明构思的实施例的存储器装置的框图。参照图1，存储器装置10可包括控制逻辑11、存储器单元阵列12、行解码器13、列解码器14、输入/输出(I/O)缓冲器15、电压生成器16和感测放大器单元100。在实施例中，存储器装置10可被实现为动态随机存取存储器(DRAM)。
控制逻辑11可从外部装置(称为“主机”、“中央处理单元(CPU)”、“存储器控制器”等)接收命令/地址CA和时钟CK。命令/地址CA可包括指示存储器装置10要执行的操作的命令、指示存储器装置10要执行的操作所针对的存储器单元(以下称为“目标存储器单元”)的行的行地址ADDR_R、以及指示目标存储器单元的列的列地址ADDR_C。控制逻辑11可将行地址ADDR_R发送到行解码器13并且可将列地址ADDR_C发送到列解码器14。
控制逻辑11可将所接收的命令/地址CA解码。例如，控制逻辑11可包括对所接收的命令/地址CA进行解码的解码器。控制逻辑11可从主机接收激活命令、读/写命令、预充电命令等，并且可将所接收的命令解码。控制逻辑11可基于解码结果来生成字线激活信号WLACT、写使能信号WREN或预充电信号PRCG，并且可将所生成的信号发送到感测放大器单元100。例如，可响应于激活命令而生成字线激活信号WLACT，可响应于写命令而生成写使能信号WREN，并且可响应于预充电命令而生成预充电信号PRCG。
存储器单元阵列12可包括多个存储器单元(例如，图2的MC1、MC2和MC3)。例如，包括在存储器单元阵列12中的存储器单元可布置在多条字线WL和多条位线BL交叉的点处。存储器单元中的每一个可连接到多条字线WL当中的对应字线。存储器单元中的每一个可连接到多条位线BL中的对应位线和多条互补位线BLB中的对应互补位线。存储器单元可按矩阵的形式设置。在这种情况下，多条字线WL可连接到存储器单元的行，并且多条位线BL和多条互补位线BLB可连接到存储器单元的列。将参照图2更充分地描述存储器单元阵列12。
行解码器13可从控制逻辑11接收行地址ADDR_R。行解码器13可通过多条字线WL连接到存储器单元阵列12。通过将所接收的行地址ADDR_R解码，行解码器13可选择连接到存储器单元阵列12的多条字线WL中的一条字线。行解码器13可通过将电压施加到所选字线来激活所选字线。
列解码器14可从控制逻辑11接收列地址ADDR_C。列解码器14可通过列选择线CSL连接到感测放大器单元100。通过将所接收的列地址ADDR_C解码，列解码器14可从连接到存储器单元阵列12的多条位线BL当中选择与读取单元对应的位线和互补位线。列解码器14可通过将电压施加到列选择线CSL来选择位线和互补位线。
当存储器装置10响应于命令/地址CA而执行写操作时，输入/输出缓冲器15可从外部装置接收数据DQ。输入/输出缓冲器15可暂时存储所接收的数据DQ。输入/输出缓冲器15可将所存储的数据DQ发送到感测放大器单元100。
当存储器装置10响应于命令/地址CA而执行读操作时，输入/输出缓冲器15可在通过感测放大器单元100感测之后从存储器单元阵列12接收数据，并且可暂时存储所接收的数据。作为存储在存储器单元阵列12中的数据，可响应于外部装置的请求将暂时存储在输入/输出缓冲器15中的数据输出到外部装置。
电压生成器16可生成能够用在存储器装置10中的各种电压。例如，电压生成器16可从存储器装置10的外部(即，外部装置)接收外部电压VEXT。电压生成器16可基于外部电压VEXT来生成内部电压VINTA和上拉参考电压VREF_PU。例如，内部电压VINTA可被施加到存储器单元阵列12。
感测放大器单元100可感测存储在存储器单元阵列12中的数据，可放大与所感测的数据对应的电压，并且可响应于外部装置的请求而将与经放大的电压对应的数据输出到外部装置。例如，感测放大器单元100可基于从控制逻辑11接收的信号WLACT、WREN和PRCG以及从电压生成器16接收的电压VINTA和VREF_PU来感测存储在目标存储器单元中的数据。稍后将更充分地描述感测放大器单元100的操作。
图2是详细示出根据示例实施例的图1的存储器装置的一部分的图。参照图1和图2，存储器装置10可包括：存储器单元阵列12，其中布置有多个存储器单元；感测放大器单元100，其连接到存储器单元阵列12；多个晶体管CST，其连接到列选择线CSL；以及输入/输出缓冲器15。图2中示出存储器装置10的一些部件，并且包括在存储器装置10中的部件不限于图2的示例。
包括在存储器单元阵列12中的存储器单元中的每一个可包括晶体管和电容器。例如，第一存储器单元MC1可包括晶体管TR1，其具有连接到字线WL0的栅极、连接到位线BL的第一端和连接到电容器CS1的第二端。第一存储器单元MC1可包括电容器CS1，其具有连接到晶体管TR1的第二端的第一端以及连接到接地电压(例如，图3的电压VSS或图5的电压GND)或连接到板电压Vp(例如，1/2VINTA或特定(或预设)电压)的第二端。如以上描述中一样，第二存储器单元MC2可包括连接到字线WL1和位线BL的晶体管TR2和电容器CS2，第三存储器单元MC3可包括连接到字线WL2和位线BL的晶体管TR3和电容器CS3。
连接到互补位线BLB的存储器单元可与连接到位线BL的存储器单元具有相同的结构。为了防止附图不必要地复杂，位线BL的存储器单元和互补位线BLB的存储器单元被示出为彼此相邻设置。然而，位线BL可设置成第一阵列，互补位线BLB可设置成第二阵列。感测放大器单元100可插置在第一阵列和第二阵列之间。位线BL可朝着第一阵列延伸并且可连接到存储器单元，互补位线BLB可朝着第二阵列延伸并且可连接到存储器单元。
基于从外部装置接收的命令/地址CA，从外部装置输入的数据DQ可被存储在多个存储器单元中的每一个中。例如，在外部装置旨在将数据“1”写入第一存储器单元MC1中的情况下，外部装置可将包括指示第一存储器单元MC1的行地址ADDR_R和列地址ADDR_C和写命令的命令/地址CA以及包括数据“1”的数据DQ发送到存储器装置10。响应于所接收的命令/地址CA和所接收的数据DQ，存储器装置10可将与数据“1”对应的电压充入第一存储器单元MC1中所包括的电容器CS1中。
连接到互补位线BLB的存储器单元可存储与存储在连接到位线BL的存储器单元中的数据互补的数据。当数据“1”存储在位线BL的特定存储器单元中时，数据“0”可存储在互补位线BLB的对应存储器单元中。同样，当数据“0”存储在位线BL的特定存储器单元中时，数据“1”可存储在互补位线BLB的对应存储器单元中。
在图2所示的实施例中，通过示例的方式示出一对位线BL和互补位线BLB。然而，可提供多对位线BL和互补位线BLB并且多对位线BL和互补位线BLB可连接到多个存储器单元。
在图2所示的实施例中，存储器单元阵列12还可包括器件隔离层TRENCH。器件隔离层TRENCH可将包括在存储器单元阵列12中的多个存储器单元彼此隔离。例如，第一存储器单元MC1可通过器件隔离层TRENCH与第二存储器单元MC2电隔离。器件隔离层TRENCH可利用隔离器实现。
在图2所示的实施例中，包括在多个存储器单元中的每一个中的晶体管可具有浮置主体结构。例如，包括在第一存储器单元MC1中的晶体管TR1的主体(另选地，称为“基板”或“本体”)可不偏置。例如，晶体管TR1的主体可被电浮置。然而，本发明不限于图2所示的实施例。与图2所示的实施例不同，包括在存储器单元中的晶体管的主体可偏置。
感测放大器单元100可包括位线感测放大器(BLSA)驱动器电路110、位线感测放大器120和电压均衡电路130。在位线感测放大器驱动器电路110的控制下，位线感测放大器120可感测并放大与存储在多个存储器单元当中的目标存储器单元的电容器中的数据对应的电压。例如，在位线感测放大器驱动器电路110的控制下，位线感测放大器120可读取存储在存储器单元阵列12中的数据，可放大读取的数据，并且可暂时存储经放大的数据。稍后将更充分地描述位线感测放大器120和位线感测放大器驱动器电路110的操作。
电压均衡电路130可在位线感测放大器120的感测操作之前均衡施加到一对位线BL和互补位线BLB的电压。例如，当从外部装置接收到预充电命令时，电压均衡电路130可将预充电电压(例如，供应给存储器装置10的驱动电压的一半)传送至位线BL。如此，位线BL可利用预充电电压预充电。
列选择线CSL可连接到多个晶体管CST的栅极。当从外部装置接收到命令/地址CA时，列选择线CSL可使与连接到目标存储器单元的列(或位线)对应的晶体管CST导通。如此，由位线感测放大器120感测并放大的电压(即，存储在目标存储器单元中的数据)可通过导通的晶体管CST发送到输入/输出缓冲器15。
在实施例中，在图2中，当接收到命令/地址CA时，字线WL0可被激活，并且字线WL1和WL2可不被激活。例如，足够大以使晶体管TR1导通的电压可被供应给字线WL0，较小的电压(即，不够大以使晶体管TR2和TR3导通的电压)可被供应给字线WL1和WL2。如此，连接到字线WL0的晶体管TR1可导通，并且晶体管TR2和TR3可不导通。
在字线WL0被激活之后，位线BL和互补位线BLB可通过感测放大器单元100发展(develop)。例如，位线BL和互补位线BLB中的每一个的电压可被设定为电源电压或接地电压。在实施例中，假设第二存储器单元MC2存储数据“0”并且第三存储器单元MC3存储数据“1”，则电容器CS2可充有与数据“0”对应的电压(或者可不充电)，并且电容器CS3可充有与数据“1”对应的电压。
由于晶体管TR2和TR3没有导通，所以可不形成晶体管TR2和TR3的沟道。在这种情况下，电容器CS3可处于充有与数据“1”对应的电压的状态，例如，电源电压和字线WL2的电压可小于晶体管TR3的阈值电压。在上述偏置条件下可能发生栅极诱导漏极泄漏(GIDL)。在这种情况下，空穴可生成在晶体管TR3的漏极的表面或曲面上，并且可注入到晶体管TR3的主体中。
在图2所示的实施例中，晶体管TR2和TR3可具有浮置主体结构。因此，通过GIDL生成的空穴可累积在晶体管TR3的浮置主体中。累积的空穴可导致晶体管TR3的主体的电位(或电压)增大。在接地电压被施加到晶体管TR3的源极(例如，在图2所示的实施例中，晶体管TR3的连接到位线BL的一端)的情况下，由于增大的体电位，在晶体管TR3的源极和漏极之间可能出现正向偏置PN结。
在与数据“1”对应的电压通过电容器CS3被施加到晶体管TR3的漏极并且小于晶体管TR3的阈值电压的电压被施加到晶体管TR3的栅极的情况下，在晶体管TR3的漏极与主体之间可能出现反向偏置PN结。寄生BJT条件可通过晶体管TR3的源极与主体之间的正向偏置PN结和晶体管TR3的漏极与主体之间的反向偏置PN结来满足。例如，晶体管TR3的连接到电容器CS3的第一端可作为发射极操作，晶体管TR3的主体可作为基极操作，晶体管TR3的连接到位线BL的第二端可作为集电极操作。如此，晶体管TR3可作为NPN双极结型晶体管(BJT)操作。在这种情况下，在晶体管TR3中，电荷可通过基极从发射极向集电极迁移。结果，随着存储在连接到晶体管TR3的源极的电容器CS3中的电荷泄漏，存储在电容器CS3中的数据“1”可能丢失。
根据本发明构思的实施例的存储器装置可在位线感测放大器操作时的给定时间期间使通过位线感测放大器发展的低电平的电压大于接地电压。由于包括在存储器单元中的晶体管的源极的电位维持为大于接地电压，所以以上GIDL现象可变好。另外，可减少累积在具有浮置主体结构的晶体管的主体中的空穴的量，并且在晶体管的连接到位线的一端与主体之间可维持反向偏置PN结。结果，可减小存储器单元阵列12中的存储器单元的泄漏电流的量，并且可防止存储在存储器单元阵列12中的存储器单元中的数据丢失。因此，可改进存储器装置10的可靠性。
图3示出根据示例实施例的图1的感测放大器单元的框图。参照图1至图3，感测放大器单元100可包括位线感测放大器120和位线感测放大器驱动器电路110。为了例示方便，图3中省略了参照图2描述的感测放大器单元100的剩余部件(例如，电压均衡电路130)和外围部件(例如，列解码器14)。
位线感测放大器驱动器电路110可包括调节器111、上拉电路112、下拉电路113和脉冲生成器114。位线感测放大器驱动器电路110可连接到位线感测放大器120的节点LAB。位线感测放大器驱动器电路110可基于内部电压VINTA、上拉参考电压VREF_PU、字线激活信号WLACT、写使能信号WREN和预充电信号PRCG向节点LAB提供电压VLAB。如此，节点LAB的电压(即，VLAB)可等于接地电压VSS，或者可大于接地电压VSS。例如，位线感测放大器驱动器电路110可将节点LAB的电压VLAB上拉为大于接地电压VSS，或者可将节点LAB的电压VLAB下拉为等于接地电压VSS。
在图3所示的实施例中，位线感测放大器驱动器电路110可包括下拉电路113。然而，本发明构思的另一实施例可不包括下拉电路113。在这种情况下，位线感测放大器驱动器电路110可不将节点LAB的电压VLAB下拉。另选地，可基于稍后要描述的晶体管MLAB1的操作将电压VLAB下拉至接地电压VSS。
位线感测放大器120可包括晶体管MP、MN、MSP1、MSP2、MSN1、MSN2和MLAB1。位线感测放大器120可包括第一感测单元PSA和第二感测单元NSA。第一感测单元PSA可包括晶体管MSP1和MSP2。第二感测单元NSA可包括晶体管MSN1和MSN2。第一感测单元PSA的晶体管MSP1和MSP2可利用PMOS晶体管实现。第二感测单元NSA的晶体管MSN1和MSN2可利用NMOS晶体管来实现。
晶体管MN可包括施加有来自电压生成器16的内部电压VINTA的第一端(例如，漏极)、施加有来自脉冲生成器114的位线感测放大器使能信号BLSA_EN的栅极以及连接到节点LA的第二端(例如，源极)。在图3所示的实施例中，晶体管MN可利用NMOS晶体管实现。
晶体管MSP1可包括连接到节点LA的第一端(例如，源极)、连接到互补位线BLB的栅极以及连接到位线BL的第二端(例如，漏极)。晶体管MSP2可包括连接到节点LA的第一端(例如，源极)、连接到位线BL的栅极以及连接到互补位线BLB的第二端(例如，漏极)。晶体管MSN1可包括连接到位线BL的第一端(例如，漏极)、连接到互补位线BLB的栅极以及连接到节点LAB的第二端(例如，源极)。晶体管MSN2可包括连接到互补位线BLB的第一端(例如，漏极)、连接到位线BL的栅极以及连接到节点LAB的第二端(例如，源极)。
第一感测单元PSA和第二感测单元NSA可感测存储在与位线对BL和BLB连接的存储器单元中的数据。稍后将更充分地描述第一感测单元PSA和第二感测单元NSA的操作。
位线BL的电压电平可通过位线BL与第一存储器单元MC1之间的电荷共享从由电压均衡电路130充电的预充电电压改变。第一感测单元PSA和第二感测单元NSA可感测位线BL的电压电平的改变。
晶体管MP可包括施加有来自电压生成器16的内部电压VINTA的第一端(例如，源极)、施加有来自脉冲生成器114的发展信号LAPG的栅极以及连接到节点LA的第二端(例如，漏极)。在图3所示的实施例中，晶体管MP可利用PMOS晶体管实现。
晶体管MLAB1可包括连接到位线感测放大器120的节点LAB的第一端(例如，漏极)、施加有来自脉冲生成器114的发展信号LANG的栅极以及施加有接地电压VSS的第二端(例如，源极)。
位线感测放大器驱动器电路110的调节器111可基于内部电压VINTA和上拉参考电压VREF_PU来调节要供应给上拉电路112的电压(例如，图4的上拉栅极电压PU_N)的电平。上拉电路112可基于从调节器111供应的电压和从脉冲生成器114供应的信号来上拉电压VLAB的电平。下拉电路113可基于从脉冲生成器114施加的信号将电压VLAB的电平下拉至与接地电压VSS相同的电平。脉冲生成器114可基于从控制逻辑11接收的信号WLACT、WREN和PRCG来生成感测放大器单元100中要使用的各种信号(例如，位线感测放大器使能信号BLSA_EN和发展信号LAPG和LANG)。稍后将更充分地描述调节器111、上拉电路112、下拉电路113和脉冲生成器114的操作。
图4示出根据示例实施例的图3的位线感测放大器驱动器电路的电路图。参照图1至图4，位线感测放大器驱动器电路110可包括调节器111、上拉电路112和下拉电路113。为了例示方便，省略脉冲生成器114。
调节器111可包括放大器AMPR和晶体管MREF。晶体管MREF可包括施加有来自电压生成器16的内部电压VINTA的第一端(例如，源极)、放大器AMPR的输出端子连接至的栅极以及连接到上拉电路112的第二端(例如，漏极)。在图4所示的实施例中，晶体管MREF可利用PMOS晶体管实现。
放大器AMPR可包括施加有来自电压生成器16的上拉参考电压VREF_PU的第一输入端子、连接到上拉电路112的第二输入端子以及连接到晶体管MREF的栅极的输出端子。上拉参考电压VREF_PU可以是DC电压。
与图4所示的实施例不同，根据本发明构思的另一实施例，具有与内部电压VINTA的电平不同的电平的电压可从电压生成器16施加到晶体管MREF的第一端。例如，电压生成器16可将所接收的外部电压VEXT施加到晶体管MREF的第一端。
在实施例中，可基于其中实现有存储器单元阵列12的管芯(或芯片)的特性来确定上拉参考电压VREF_PU的电平。例如，可确定上拉参考电压VREF_PU的电平，使得抵消由于工艺、电压和温度变化而导致的实现存储器单元阵列12的一个或多个管芯的物理特性之间的差异。对于另一示例，可确定上拉参考电压VREF_PU的电平以在一个管芯中抵消在制造管芯的工艺期间发生的工艺误差(诸如基板的不规则表面或高度等)。
上拉电路112可包括反相器INV1和INV2、上拉晶体管MPU1、MPU2和MLAB2a以及增量电压生成器112_1。反相器INV2可从脉冲生成器114接收上拉脉冲PU_PULSE。反相器INV2可响应于上拉脉冲PU_PULSE向反相器INV1输出电压。反相器INV1可响应于从反相器INV2接收的电压以及从晶体管MREF的第二端接收的电压而将上拉栅极电压PU_N输出到晶体管MPU2的栅极。
上拉晶体管MPU1可包括施加有来自电压生成器16的内部电压VINTA的第一端(例如，漏极)、施加有上拉脉冲PLABUP的栅极以及连接到上拉晶体管MPU2的第一端(例如，漏极)的第二端(例如，源极)。在图4所示的实施例中，上拉晶体管MPU1可利用NMOS晶体管实现。
当上拉脉冲PLABUP未施加到上拉晶体管MPU1的栅极时，电流可不从上拉晶体管MPU1的第一端流向第二端。因此，在未从脉冲生成器114施加上拉脉冲PLABUP的时间间隔期间，可防止从上拉晶体管MPU1向上拉晶体管MPU2泄漏电流。结果，当未施加上拉脉冲PLABUP时，可防止基于内部电压VINTA的电流通过上拉晶体管MPU1和MPU2泄漏到位线感测放大器120。
上拉晶体管MPU2可包括连接到上拉晶体管MPU1的第二端的第一端(例如，漏极)、施加有上拉栅极电压PU_N的栅极以及连接到上拉晶体管MLAB2a的第一端(例如，漏极)和节点LAB的第二端(例如，源极)。当上拉栅极电压PU_N的大小大于上拉晶体管MPU2的阈值电压的大小时，上拉晶体管MPU2可导通。在图4所示的实施例中，上拉晶体管MPU2可利用NMOS晶体管实现。
上拉晶体管MLAB2a可包括连接到上拉晶体管MPU2的第二端和节点LAB的第一端(例如，漏极)、施加有上拉脉冲PLABUP的栅极以及连接到增量电压生成器112_1的第二端(例如，源极)。
增量电压生成器112_1可通过上拉晶体管MLAB2a向节点LAB提供比接地电压VSS大增量电压(例如，图6A的dVLABa或图6B的dVLABb)那么多的电压VLAB。结果，上拉电路112可通过响应于上拉脉冲PU_PULSE和PLABUP将从增量电压生成器112_1生成的电压供应给节点LAB来将节点LAB的电压VLAB从接地电压VSS上拉至大于接地电压VSS的电压。将参照图6A和图6B更充分地描述增量电压生成器112_1的操作。
下拉电路113可包括下拉晶体管MPD。下拉晶体管MPD可包括连接到节点LAB的第一端(例如，漏极)、施加有来自脉冲生成器114的下拉脉冲PLABDN的栅极以及连接到接地电压VSS的第二端(例如，源极)。
图5示出根据示例实施例的施加到位线感测放大器驱动器电路的信号、位线感测放大器驱动器电路中使用的信号、位线的电压和互补位线的电压的波形的时序图。将参照图1至图4描述图5。
在第一阶段Phase1中或在电荷共享操作模式下，控制逻辑11可响应于请求激活字线(例如，WL0)的命令/地址CA而生成字线激活信号WLACT。在图5所示的实施例中，在时间段tCgShr期间可维持字线激活信号WLACT的高电平。随着字线激活信号WLACT被激活，位线BL处预充电的电压VBL可通过电荷共享过程与连接到字线WL0和位线BL的存储器单元(例如，MC1)的电容器(例如，CS1)中充入的电压共享。
例如，如图2所示，存储器装置10可从外部装置接收对连接到第一存储器单元MC1的字线WL0的访问请求。在这种情况下，存储器装置10可接收包括第一存储器单元MC1的行地址ADDR_R和激活命令的命令/地址CA。当接收到命令/地址CA时，电平等于或高于存储器装置10的驱动电压与存储器单元中的晶体管的导通电压之和的电压可被供应给字线WL0。如此，连接到字线WL0的晶体管(例如，TR1)可导通。
假设数据“1”存储在第一存储器单元MC1中，当晶体管TR1导通时，存储在电容器CS1中的电压(与数据“1”对应)可通过晶体管TR1传送至位线BL。相反，假设数据“0”存储在第一存储器单元MC1中(即，假设电容器CS1未充电)，当晶体管TR1导通时，位线BL处充入的电压可被传送至电容器CS1。换言之，当字线WL0被激活时，第一存储器单元MC1的电容器CS1的电荷可通过电荷共享过程与位线BL的电荷(由电压均衡电路130充入的电荷)共享。
在第二阶段Phase2中或在感测操作模式下，在从字线激活信号WLACT转变为高电平时的时间起的时间段tCgShr之后，位线感测放大器使能信号BLSA_EN和发展信号LANG可转变为高电平，并且发展信号LAPG可转变为低电平。
位线感测放大器120的晶体管MP可响应于发展信号LAPG的低电平而导通。例如，如图3所示，当发展信号LAPG被施加到晶体管MP的栅极时，内部电压VINTA可通过晶体管MP被供应给位线感测放大器120的第一感测单元PSA。如此，可增大位线BL的电压电平。在这种情况下，位线BL的电压电平可以是与数据“1”对应的电压电平。例如，位线感测放大器120可响应于发展信号LAPG而使位线BL的电压发展至与数据“1”对应的电压。
晶体管MN可响应于位线感测放大器使能信号BLSA_EN的高电平而导通。例如，如图3所示，当位线感测放大器使能信号BLSA_EN被施加到晶体管MN的栅极时，内部电压VINTA可通过晶体管MN被供应给位线感测放大器120。如此，可驱动位线感测放大器120。
晶体管MLAB1可响应于发展信号LANG而导通。如此，位线BL的电压VBL可增大，并且互补位线BLB的电压VBLB可减小(与数据“1”对应)。
在第三阶段Phase3中，上拉脉冲PLABUP和PU_PULSE可从低电平转变为高电平，并且发展信号LANG可从高电平转变为低电平。响应于上拉脉冲PU_PULSE，上拉栅极电压PU_N可被施加到上拉晶体管MPU2。例如，可在第三阶段Phase3中执行读操作或写操作。
例如，如图4所示，当上拉脉冲PLABUP被施加到上拉晶体管MLAB2a时，上拉晶体管MLAB2a可导通。如此，由增量电压生成器112_1生成的电压VLAB可通过上拉晶体管MLAB2a被提供给节点LAB。
在实施例中，上拉脉冲PLABUP和PU_PULSE可在从脉冲生成器114从控制逻辑11接收到字线激活信号WLACT时的时间起至少时间tRCD之后转变为高电平。时间tRCD可介于激活命令和读/写命令的发出之间。时间tRCD可以是感测放大器单元100感测并放大存储在第一存储器单元MC1中的数据所需的时间。字线激活信号WLACT(例如，所选字线WL0)可响应于激活命令ACT而转变为高电平。如此，可充分确保时间tRCD。在时间段tA期间，上拉脉冲PU_PULSE可具有高电平。时间段tA可以是由可调节延迟电路DA(参照图7)延迟的调节的延迟时间。
晶体管MLAB1可响应于发展信号LANG的低电平而截止。上拉晶体管MPU1、MPU2和MLAB2a可响应于上拉脉冲PU_PULSE和PLABUP和上拉栅极电压PU_N而导通。如此，可由增量电压生成器112_1将互补位线BLB的电压VBLB从接地电压GND上拉增量电压dVLAB那么多。
当在时间段tA过去之后上拉脉冲PU_PULSE再次转变为低电平时，可减小上拉栅极电压PU_N的大小。如此，上拉晶体管MPU2可截止。当上拉晶体管MPU2截止时，可不向位线感测放大器120供应增量电压dVLAB。如此，在给定时间过去之后，互补位线BLB的电压VBLB可再次减小至接地电压VSS。
在示例实施例中，响应于将数据写入连接到由字线激活信号WLACT激活的字线(例如，WL0)和位线BL的存储器单元(例如，MC1)中的命令/地址CA，控制逻辑11可生成写使能信号WREN。可响应于写使能信号WREN将写列选择信号WRITE_CSL施加到列选择线CSL。感测放大器单元100可响应于写列选择信号WRITE_CSL将新数据写入目标存储器单元中。例如，感测放大器单元100可将与新数据对应的电压充入连接到多条位线当中与写列选择信号WRITE_CSL对应的位线(例如，BL)的存储器单元(例如，MC1)的电容器(例如，CS1)中。
另选地，感测放大器单元100可在各个存储器单元中恢复存储在连接到由字线激活信号WLACT激活的字线(例如，WL0)的各个存储器单元中的数据。例如，感测放大器单元100可再次将与由位线感测放大器120所感测的数据对应的电压分别充入存储器单元中的电容器中。
为了在写列选择信号WRITE_CSL转变为高电平时对新数据执行写操作，可能需要在给定时间期间将位线BL/互补位线BLB的电压VBL/VBLB的电平下拉至接地电压VSS的电平。在图5所示的实施例中，互补位线BLB的电压VBLB的电平可被下拉至接地电压VSS的电平。
在从写列选择信号WRITE_CSL转变为高电平时的时间起过去时间tWRITE之后，上拉脉冲PU_PULSE可在时间段tB期间具有高电平。时间tWRITE可以是感测放大器单元100将新数据写入目标存储器单元中所需的时间。时间段tB可以是由可调节延迟电路DA(参照图7)延迟的调节的延迟时间。
响应于上拉脉冲PU_PULSE，上拉栅极电压PU_N可被施加到上拉晶体管MPU2。上拉晶体管MPU2可响应于上拉栅极电压PU_N而再次导通。如此，增量电压dVLAB可通过增量电压生成器112_1被供应给位线感测放大器120，因此，互补位线BLB的电压VBLB可再次被上拉增量电压dVLAB那么多。
在示例实施例中，在第三阶段Phase3中，存储器装置10可响应于命令/地址CA而执行读操作。例如，外部装置可发送包括指示第一存储器单元MC1的列地址ADDR_C和读命令的命令/地址CA。例如，存储器装置10可响应于命令/地址CA而执行读操作。在读操作中，感测放大器单元100可将位线BL的电压与互补位线BLB的电压之间的差的经放大的数据发送到输入/输出缓冲器15。
控制逻辑11可响应于请求预充电操作的命令/地址CA而向感测放大器单元100发送预充电信号PRCG。
在第四阶段Phase4中或在预充电操作模式下，上拉脉冲PLABUP可转变为低电平，并且发展信号LANG和下拉脉冲PLABDN可转变为高电平。晶体管MLAB1可响应于发展信号LANG的高电平而导通。晶体管MPD可响应于下拉脉冲PLABDN的高电平而导通。例如，当下拉脉冲PLABDN被施加到下拉晶体管MPD时，下拉晶体管MPD可导通。如此，节点LAB的电压VLAB可被下拉至接地电压GND。例如，下拉电路113可响应于从脉冲生成器114接收的下拉脉冲PLABDN而下拉电压VLAB。随着晶体管MLAB1和MPD导通，互补位线BLB的电压VLAB可被下拉至接地电压VSS的电平。
在图5所示的实施例中，发展信号LANG和下拉脉冲PLABDN可在时间tWR期间具有高电平。如此，可充分确保存储器装置10执行写恢复操作所需的时间tWR。
在从发展信号LANG和下拉脉冲PLABDN转变为高电平时的时间起过去时间tWR之后，位线感测放大器使能信号BLSA_EN、发展信号LANG和下拉脉冲PLABDN可转变为低电平，并且发展信号LAPG可转变为高电平。如此，可不向位线感测放大器120供应内部电压VINTA。例如，位线感测放大器120可被去激活。电压均衡电路130可响应于预充电信号PRCG而将位线BL和互补位线BLB的电压VBL和VBLB均衡至预充电电压。
图6A详细示出根据本发明构思的实施例的图4的上拉电路。图6B详细示出根据本发明构思的另一实施例的图4的上拉电路。参照图1至图4、图6A和图6B，上拉电路112可包括增量电压生成器112_1a和112_1b。
在图6A所示的实施例中，增量电压生成器112_1a可包括晶体管MLAB2n和MLAB2p以及放大器AMPn和AMPp。在图6A所示的实施例中，晶体管MLAB2n可利用NMOS晶体管实现，晶体管MLAB2p可利用PMOS晶体管实现。在图6A所示的实施例中，放大器AMPn和AMPp可利用AB类放大器或B类放大器实现。
晶体管MLAB2n可包括连接到上拉晶体管MLAB2a的第二端的第一端(例如，漏极)、连接到放大器AMPn的输出端子的栅极以及连接到接地电压VSS的第二端(例如，源极)。晶体管MLAB2p可包括连接到电压VDD1的第一端(例如，源极)、连接到放大器AMPp的输出端子的栅极以及连接到上拉晶体管MLAB2a的第二端的第二端(例如，漏极)。
放大器AMPn可包括施加有参考电压VREF_VLAB的第一输入端子、连接到上拉晶体管MLAB2a的第二端的第二输入端子以及连接到晶体管MLAB2n的栅极的输出端子。放大器AMPp可包括施加有参考电压VREF_VLAB的第一输入端子、连接到上拉晶体管MLAB2a的第二端的第二输入端子以及连接到晶体管MLAB2p的栅极的输出端子。
在图6A所示的实施例中，参考电压VREF_VLAB可由电压生成器16生成并且可被供应给放大器AMPn和AMPp。放大器AMPn和AMPp可放大参考电压VREF_VLAB并且可输出经放大的电压。当由放大器AMPn和AMPp放大的电压的电平足够大以使晶体管MLAB2n和MLAB2p导通时，晶体管MLAB2n和MLAB2p可导通。如此，施加到上拉晶体管MLAB2a的第二端的图4的增量电压dVLAB的大小可改变。例如，可基于放大器AMPn和AMPp的操作来调节增量电压dVLAB的大小。经调节的增量电压dVLAB可响应于上拉脉冲PU_PULSE和PLABUP而通过上拉晶体管MLAB2a被供应给位线感测放大器120的节点LAB。在图6B所示的实施例中，增量电压生成器112_1b可包括晶体管MLAB2b。晶体管MLAB2b可利用NMOS晶体管实现。晶体管MLAB2b可包括连接到上拉晶体管MLAB2a的第二端的第一端(例如，漏极)、连接到上拉晶体管MLAB2a的第二端的栅极以及连接到接地电压VSS的第二端(例如，源极)。在这种情况下，晶体管MLAB2b可二极管连接。
在图6B所示的实施例中，当上拉晶体管MPU1和MLAB2a响应于上拉脉冲PLABUP而导通并且上拉晶体管MPU2响应于上拉脉冲PU_PULSE(即，上拉栅极电压PU_N)而导通时，基于内部电压VINTA的电流可通过上拉晶体管MPU1、MPU2和MLAB2a传送至晶体管MLAB2b。在这种情况下，施加到晶体管MLAB2b的栅极和第一端的增量电压dVLABb可等于晶体管MLAB2b的阈值电压。结果，比接地电压VSS大晶体管MLAB2b的阈值电压那么多的增量电压dVLABb可响应于上拉脉冲PU_PULSE和PLABPU而通过晶体管MLAB2a被供应给位线感测放大器120的节点LAB。
在图6B所示的实施例中，上拉栅极电压PU_N的电平可等于上拉参考电压VREF_PU的电平。上拉参考电压VREF_PU可小于内部电压VINTA。上拉参考电压VREF_PU和内部电压VINTA的电平可由电压生成器16调节。例如，电压生成器16可通过调节发送到调节器111的上拉参考电压VREF_PU和内部电压VINTA的电平来调节要从调节器111供应给上拉电路112的上拉栅极电压PU_N的电平。
随着上拉栅极电压PU_N的电平被调节，可调节要由上拉电路112上拉的电压VLAB的大小。例如，如图4所示，电压生成器16可通过调节上拉参考电压VREF_PU的电平来调节要从放大器AMPR输出到晶体管MREF的栅极的电压的电平。如此，可确定是否使晶体管MREF导通。当晶体管MREF导通时，基于内部电压VINTA和上拉参考电压VREF_PU确定的电压可通过晶体管MREF被供应给上拉电路112。从调节器111供应给上拉电路112的电压可通过反相器INV2和INV1施加到上拉晶体管MPU2的栅极。增量电压生成器112_1的配置不限于图6A和图6B所示的实施例。因此，可考虑到存储器装置10的性能按照与图6A和图6B所示的实施例不同的方式将电压VLAB上拉至适当电平的电压。
图7示出根据示例实施例的图4的脉冲生成器的框图。参照图1至图5和图7，脉冲生成器114可包括延迟电路D1至D3、锁存器SR1至SR3、触发器DFF1、XOR门XOR1和XOR2以及可调节延迟电路DA。
在图7所示的实施例中，锁存器SR1至SR3可利用SR锁存器实现。在图7所示的实施例中，触发器DFF1可利用D触发器实现。在实施例中，延迟电路D1至D3中的每一个可包括串联连接的一个或多个缓冲器。在这种情况下，可基于要通过延迟电路D1至D3中的每一个延迟的时间长度来确定包括在延迟电路D1至D3中的每一个中的缓冲器的数量。图7所示的实施例是示例性的，根据本发明构思的实施例的脉冲生成器114的配置不限于此。
延迟电路D1可从控制逻辑11接收字线激活信号WLACT。在从延迟电路D1接收到字线激活信号WLACT时的时间起过去时间段tCgShr之后，延迟电路D1可将所接收的字线激活信号WLACT作为信号BLSA_ST输出到锁存器SR1和延迟电路D3。在实施例中，时间段tCgShr可以是当字线被激活时位线BL与连接到经激活的字线(例如，图2的WL0)和位线BL的存储器单元(例如，图2的MC1)中所包括的电容器(例如，图2的CS1)之间的电荷共享所需的时间。
延迟电路D2可从控制逻辑11接收预充电信号PRCG。在从延迟电路D2接收到预充电信号PRCG时的时间起过去时间tWR之后，延迟电路D2可将所接收的预充电信号PRCG作为信号BLSA_END输出到锁存器SR1。在实施例中，时间tWR可以是写恢复时间。
延迟电路D3可从延迟电路D1接收信号BLSA_ST。在从延迟电路D1接收到字线激活信号WLACT时的时间起至少过去tRCD之后，延迟电路D3可将所接收的信号BLSA_ST作为信号BLSA_STD输出到锁存器SR2和XOR门XOR2。在实施例中，时间tRCD可以是RAS至CAS延迟。
锁存器SR1可从延迟电路D1接收信号BLSA_ST。锁存器SR1可从延迟电路D2接收信号BLSA_END。锁存器SR1可基于所接收的信号BLSA_ST和BLSA_END来输出位线感测放大器使能信号BLSA_EN和发展信号LAPG。
在图7所示的实施例中，锁存器SR1可使用信号BLSA_ST作为设定信号并且可使用信号BLSA_END作为重置信号。锁存器SR1可锁存所接收的信号BLSA_ST和BLSA_END，并且可将位线感测放大器使能信号BLSA_EN输出到XOR门XOR1。锁存器SR1可通过将位线感测放大器使能信号BLSA_EN反相来输出发展信号LAPG。发展信号LAPG可被发送到位线感测放大器120。
锁存器SR2可从延迟电路D3接收信号BLSA_STD。锁存器SR2可从控制逻辑11接收预充电信号PRCG。锁存器SR2可基于所接收的信号BLSA_STD和PRCG来输出上拉脉冲PLABUP。
在图7所示的实施例中，锁存器SR2可使用信号BLSA_STD作为设定信号并且可使用预充电信号PRCG作为重置信号。锁存器SR2可通过锁存所接收的信号BLSA_STD和PRCG来输出上拉脉冲PLABUP。上拉脉冲PLABUP可被发送至XOR门XOR1和上拉电路112。
XOR门XOR1可从锁存器SR1接收位线感测放大器使能信号BLSA_EN。XOR门XOR1可从锁存器SR2接收上拉脉冲PLABUP。XOR门XOR1可基于位线感测放大器使能信号BLSA_EN和上拉脉冲PLABUP向位线感测放大器120输出发展信号LANG。
触发器DFF1可从锁存器SR1接收位线感测放大器使能信号BLSA_EN。触发器DFF1可从控制逻辑11接收写使能信号WREN。触发器DFF1可从可调节延迟电路DA接收信号SNORD。在实施例中，触发器DFF1可以是负沿触发触发器。触发器DFF1可基于信号BLSA_EN、WREN和SNORD向XOR门XOR2输出信号WRENEDGE。
在图7所示的实施例中，触发器DFF1可使用信号BLSA_EN作为数据输入。触发器DFF1可使用写使能信号WREN作为时钟输入。触发器DFF1可使用信号SNORD作为重置信号。响应于写使能信号WREN的下降沿，触发器DFF1可基于信号BLSA_EN和SNORD向XOR门XOR2输出信号WRENEDGE。
XOR门XOR2可从延迟电路D3接收信号BLSA_STD。XOR门XOR2可从触发器DFF1接收信号WRENEDGE。XOR门XOR2可基于信号BLSA_STD和WRENEDGE向锁存器SR3和可调节延迟电路DA输出信号SNOR。
可调节延迟电路DA可接收信号SNOR。在从可调节延迟电路DA接收到信号SNOR时的时间起调节的延迟时间之后，可调节延迟电路DA可将信号SNOR作为信号SNORD输出到锁存器SR3。在这种情况下，电压VLAB的电平可取决于调节的延迟时间的长度。
在实施例中，可基于实现了存储器单元阵列12的管芯的特性来确定由可调节延迟电路DA延迟的经调节的延迟时间。例如，经调节的延迟时间可按照与上述确定上拉参考电压VREF_PU的电平的方式相似的方式来确定。
在图7所示的实施例中，可调节延迟电路DA可包括串联连接的多个延迟电路“D”和复用器MUX。可调节延迟电路DA能够实现的方式不限于图7所示的实施例。
可调节延迟电路DA中的延迟电路“D”中的每一个可在给定时间过去之后将所接收的信号输出到连接到其每一个的输出端子的复用器MUX和延迟电路“D”。例如，延迟电路“D”当中接收到信号SNOR的延迟电路“D”可在给定时间过去之后将所接收的信号SNOR输出到与接收到信号SNOR的延迟电路“D”的输出端子连接的复用器MUX和延迟电路“D”。对于另一示例，延迟电路“D”当中输出端子未连接到延迟电路“D”的延迟电路“D”可在给定时间过去之后将所接收的信号输出到复用器MUX。
复用器MUX可从控制逻辑11接收选择信号SEL。复用器MUX可基于选择信号SEL来选择从延迟电路“D”接收的信号之一。复用器MUX可将所选信号作为信号SNORD输出到锁存器SR3。在实施例中，控制逻辑11可通过使用选择信号SEL来调节由可调节延迟电路DA延迟的调节的延迟时间的长度。
锁存器SR3可从XOR门XOR2接收信号SNOR。锁存器SR3可从可调节延迟电路DA接收信号SNORD。锁存器SR3可基于所接收的信号SNOR和SNORD来输出上拉脉冲PU_PULSE。
在图7所示的实施例中，锁存器SR3可使用信号SNOR作为设定信号并且可使用信号SNORD作为重置信号。锁存器SR3可通过锁存信号SNOR和SNORD来将上拉脉冲PU_PULSE输出到上拉电路112。
在实施例中，脉冲生成器114还可包括生成下拉脉冲PLABDN的下拉脉冲生成电路(未示出)。下拉脉冲生成电路可从控制逻辑11接收预充电信号PRCG。下拉脉冲生成电路可响应于所接收的预充电信号PRCG而生成下拉脉冲PLABDN。在这种情况下，下拉脉冲PLABDN可被生成为具有与逻辑“1”对应的电平，该电平与在从下拉脉冲生成电路接收到预充电信号PRCG时的时间起的时间tWR一样多。下拉脉冲PLABDN可被发送至下拉电路113。
图8示出根据本发明构思的实施例的存储器装置的操作方法的流程图。参照图1至图4和图8，存储器装置10可执行操作S100至操作S300。
在操作S100中，存储器装置10可激活目标字线。例如，存储器装置10可选择与从外部装置接收的命令/地址CA对应的字线，并且可向所选字线供应能够使连接到所选字线的晶体管导通的电压。
在操作S200中，存储器装置10可恢复存储器单元阵列12的数据或者可将数据写入存储器单元阵列12中，并且可上拉位线感测放大器120中的节点LAB的电压。例如，存储器装置10可感测存储在与操作S100中激活的目标字线连接的存储器单元中的数据。当连接到目标字线的存储器单元中的目标存储器单元中要存储的数据未输入到存储器装置10时，存储器装置10可将数据恢复到连接到目标字线的存储器单元。如果否(即，当新数据输入到存储器装置10时)，存储器装置10可将新数据写到目标存储器单元。在这种情况下，可对连接到目标字线的存储器单元中除了目标存储器单元之外的剩余存储器单元执行数据恢复操作。存储器装置10可响应于字线激活信号WLACT和写使能信号WREN而上拉节点LAB的电压VLAB。
在操作S300中，存储器装置10可响应于预充电信号PRCG将节点LAB的电压VLAB下拉至接地电压VSS。例如，存储器装置10可响应于预充电信号PRCG在给定时间期间将节点LAB的电压VLAB下拉至接地电压VSS。之后，存储器装置10可将位线BL和互补位线BLB的电压设定为预充电电压(例如，1/2VINTA)。
图9示出根据本发明构思的实施例的包括存储器装置的系统的操作方法的流程图。参照图1至图4和图7至图9，存储器装置10的外部装置可执行操作S1101、操作S1104和操作S1106，存储器装置10可执行操作S1102、操作S1103、操作S1105、操作S1107和操作S1108。
在操作S1101中，外部装置可向存储器装置10发送第一命令/地址CA1。例如，第一命令/地址CA1可包括与针对激活的字线(即，目标字线)对应的行地址ADDR_R和激活目标字线的激活命令。
在操作S1102中，存储器装置10可生成发展信号LAPG和LANG，并且可激活位线感测放大器120。例如，存储器装置10可响应于由此接收的第一命令/地址CA1而激活目标字线。存储器装置10(即，存储器装置10的位线感测放大器120)可基于发展信号LAPG和LANG以及位线感测放大器使能信号BLSA_EN来发展位线BL的电压VBL和互补位线BLB的电压VBLB。
在图9所示的实施例中，在从接收到第一命令/地址CA1时的时间起过去时间段tCgShr之后，存储器装置10可执行操作S1102。例如，存储器装置10可响应于第一命令/地址CA1而生成字线激活信号WLACT。在时间段tCgShr过去之后，存储器装置10可生成发展信号LANG和LAPG以及位线感测放大器使能信号BLSA_EN。
在操作S1103中，存储器装置10可生成第一上拉脉冲PU_PULSE1并且可上拉节点LAB的电压电平。在图9所示的实施例中，在从接收到第一命令/地址CA1时的时间起过去时间tRCD之后，存储器装置10可执行操作S1103。例如，在从生成字线激活信号WLACT时的时间起过去时间tRCD之后，存储器装置10可生成第一上拉脉冲PU_PULSE1。响应于第一上拉脉冲PU_PULSE1，存储器装置10的位线感测放大器驱动器电路110可将节点LAB的电压VLAB从接地电压VSS上拉增量电压dVLAB那么多。在实施例中，第一上拉脉冲PU_PULSE1可对应于在图7的第三阶段Phase3中在时间段tA期间具有高电平的上拉脉冲PU_PULSE。
在操作S1104中，外部装置可向存储器装置10发送第二命令/地址CA2。例如，第二命令/地址CA2可包括写命令以及指示针对写操作的目标存储器单元的列地址ADDR_C。
在操作S1105中，存储器装置10可生成第二上拉脉冲PU_PULSE2并且可上拉节点LAB的电压电平。例如，存储器装置10可响应于第二命令/地址CA2而将数据写入目标存储器单元中。接下来，存储器装置10可生成第二上拉脉冲PU_PULSE2。响应于第二上拉脉冲PU_PULSE2，位线感测放大器驱动器电路110可将节点LAB的电压VLAB从接地电压VSS上拉增量电压dVLAB那么多。在实施例中，第二上拉脉冲PU_PULSE2可对应于在图7的第三阶段Phase3中在时间段tB期间具有高电平的上拉脉冲PU_PULSE。
在操作S1106中，外部装置可向存储器装置10发送第三命令/地址CA3。例如，第三命令/地址CA3可包括用于请求存储器装置10对位线BL和互补位线BLB执行预充电操作的预充电命令。
在操作S1107中，存储器装置10可生成下拉脉冲PLABDN并且可将节点LAB的电压电平下拉至接地电压GND。例如，存储器装置10可响应于由此接收的第三命令/地址CA3而生成预充电信号PRCG。存储器装置10可基于预充电信号PRCG而生成下拉脉冲PLABDN。响应于下拉脉冲PLABDN，位线感测放大器驱动器电路110可将节点LAB的电压VLAB下拉至接地电压VSS。
在操作S1108中，存储器装置10可将位线BL和互补位线BLB设定为预充电电压。在图9所示的实施例中，在从生成预充电信号PRCG时的时间起过去时间tWR之后，存储器装置10可执行操作S1108。
根据本发明构思的实施例，可基于从外部装置接收的命令将要由位线感测放大器发展的电压的低电平调节为大于接地电压或等于接地电压。如此，可减少由于位线感测放大器的操作而导致的存储器单元阵列的泄漏电流的量。另外，可防止存储在存储器单元阵列中的数据丢失。
尽管参照本发明构思的示例性实施例描述了本发明构思，但是对于本领域普通技术人员而言将显而易见的是，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可对其进行各种改变和修改。

Claims (20)

1.一种存储器装置，包括：
位线感测放大器，其连接到与存储器单元连接的位线和互补位线，并且被配置为感测并放大所述位线的电压与所述互补位线的电压之间的差；以及
感测放大器驱动器电路，其被配置为响应于从主机接收的命令而将所述位线感测放大器的位线低电平电压的电平调节为高于接地电压的电平，
其中，从所述主机接收的命令包括激活命令、写命令、读命令或预充电命令。
2.根据权利要求1所述的存储器装置，其中，所述存储器单元包括浮置主体结构的晶体管。
3.根据权利要求1所述的存储器装置，其中，所述感测放大器驱动器电路包括上拉电路和脉冲生成器，所述脉冲生成器被配置为生成第一上拉脉冲和第二上拉脉冲，并且
其中，所述上拉电路包括：
增量电压生成器，其被配置为生成增量电压；
第一上拉晶体管，其包括施加有第一内部电压的第一端、施加有来自所述脉冲生成器的第二上拉脉冲的栅极以及第二端；
第二上拉晶体管，其包括连接到所述第一上拉晶体管的第二端的第一端、施加有上拉栅极电压的栅极以及施加有所述位线低电平电压的第二端；
第三上拉晶体管，其包括施加有所述位线低电平电压并连接到所述第二上拉晶体管的第二端的第一端、施加有所述第二上拉脉冲的栅极以及连接到施加所述增量电压的增量电压生成器的第二端；以及
第一反相器，其被配置为基于所述第一上拉脉冲将所述上拉栅极电压施加到所述第二上拉晶体管的栅极。
4.根据权利要求3所述的存储器装置，其中，所述上拉电路还包括：
第二反相器，其包括连接到所述第一反相器的输入端子的输出端子以及施加有所述第一上拉脉冲的输入端子，
其中，所述感测放大器驱动器电路还包括调节器电路，并且
其中，所述调节器电路包括：
第一晶体管，其包括施加有所述第一内部电压的第一端；以及
放大器，其包括施加有参考电压的第一输入端子、连接到所述第一晶体管的第二端的第二输入端子以及连接到所述第一晶体管的栅极的输出端子。
5.根据权利要求3所述的存储器装置，其中，所述增量电压生成器包括第四上拉晶体管，所述第四上拉晶体管包括连接到所述第三上拉晶体管的第二端的第一端、连接到所述第三上拉晶体管的第二端的栅极以及连接到所述接地电压的第二端。
6.根据权利要求3所述的存储器装置，其中，所述感测放大器驱动器电路还包括：
下拉电路，其被配置为响应于下拉脉冲而将由所述上拉电路调节的位线低电平电压的电平调节为等于所述接地电压的电平。
7.根据权利要求1所述的存储器装置，其中，所述感测放大器驱动器电路包括被配置为生成第一上拉脉冲和第二上拉脉冲的脉冲生成器，并且
其中，所述脉冲生成器包括：
第一锁存器，其被配置为基于用于激活连接到所述存储器单元的字线的激活信号以及用于对所述位线预充电的预充电信号，向所述位线感测放大器输出感测放大器使能信号以及与所述感测放大器使能信号的反相版本对应的第一发展信号，所述激活信号和所述预充电信号包括在基于所述激活命令生成的信号中；
第二锁存器，其被配置为基于所述激活信号和所述预充电信号输出所述第二上拉脉冲；
第一XOR门，其被配置为接收所述感测放大器使能信号和所述第二上拉脉冲，并且向所述位线感测放大器输出第二发展信号；
第二XOR门，其被配置为基于所述激活信号和基于所述激活命令生成的信号中的写使能信号的下降沿来输出中间信号；以及
第三锁存器，其被配置为基于所述中间信号而输出所述第一上拉脉冲。
8.根据权利要求7所述的存储器装置，其中，所述脉冲生成器还包括第一延迟电路、第二延迟电路和第三延迟电路，
其中，所述第一延迟电路被配置为接收所述激活信号，并在所述第一延迟时间之后将所述激活信号输出到所述第一锁存器和所述第三延迟电路，
其中，所述第二延迟电路被配置为接收所述预充电信号，并在第二延迟时间之后将所述预充电信号输出到所述第一锁存器，并且
其中，所述第三延迟电路被配置为从所述第一延迟电路接收所述激活信号，并在第三延迟时间之后将所述激活信号输出到所述第二XOR门。
9.根据权利要求7所述的存储器装置，其中，所述脉冲生成器还包括可调节延迟电路，所述可调节延迟电路包括一个或多个延迟电路和复用器，
其中，所述复用器被配置为接收从所述一个或多个延迟电路中的每一个输出的信号，
其中，所述一个或多个延迟电路被配置为基于选择信号将延迟的中间信号输出到所述第三锁存器，并且
其中，所述第三锁存器还基于所述延迟的中间信号输出所述第一上拉脉冲。
10.一种存储器装置，包括：
位线感测放大器，其连接到与存储器单元连接的位线和互补位线，并且感测并放大存储在所述存储器单元中的数据；以及
感测放大器驱动器电路，其中，所述感测放大器驱动器电路：
基于从主机接收的命令来生成第一上拉脉冲和下拉脉冲；并且
响应于所述第一上拉脉冲和所述下拉脉冲而调节要由所述位线感测放大器发展的位线低电压的电平，
其中，当对所述存储器单元执行读操作时，所述位线低电压的电平比接地电压的电平高出增量电压那么多，并且当对所述存储器单元执行写操作时，所述位线低电压的电平等于所述接地电压的电平。
11.根据权利要求10所述的存储器装置，其中，所述存储器单元包括浮置主体结构的晶体管。
12.根据权利要求10所述的存储器装置，其中，所述第一上拉脉冲在从基于从所述主机接收的命令生成激活信号时的时间起过去第一延迟时间之后的第一调节时间期间具有高电平，并且在从基于从所述主机接收的命令生成写信号时的时间起过去第二延迟时间之后的第二调节时间期间具有高电平。
13.根据权利要求12所述的存储器装置，其中，所述位线低电压的电平取决于所述第一调节时间的长度和所述第二调节时间的长度。
14.根据权利要求10所述的存储器装置，其中，所述感测放大器驱动器电路包括第一晶体管，并且
其中，所述增量电压是与所述第一晶体管的阈值电压对应的值。
15.根据权利要求10所述的存储器装置，其中，所述下拉脉冲在基于从所述主机接收的命令生成预充电信号之后的第三延迟时间期间具有高电平。
16.一种存储器装置的操作方法，所述存储器装置包括连接到位线和互补位线的位线感测放大器，所述位线和所述互补位线连接到多个存储器单元，所述方法包括：
感测并放大存储在所述多个存储器单元中的目标存储器单元中的数据；
恢复存储在所述目标存储器单元中的数据，然后从接地电压增大所述位线感测放大器的第一节点的电压电平，或者将第一数据写入所述目标存储器单元中，然后从所述接地电压增大所述位线感测放大器的第一节点的电压电平；以及
将所述位线感测放大器的第一节点的电压电平减小至所述接地电压,
其中，所述多个存储器单元中的每一个包括浮置主体结构的晶体管，并且
其中，所述位线的电压电平和所述互补位线的电压电平与所述第一节点的电压电平关联。
17.根据权利要求16所述的方法，其中，感测并放大存储在所述目标存储器单元中的数据包括：
基于第一命令/地址来生成激活信号；以及
在从生成所述激活信号时的时间起第一延迟时间之后，将第一内部电压供应给所述位线感测放大器的第一感测单元和第二感测单元中的每一个。
18.根据权利要求16所述的方法，还包括：
从外部装置接收第一命令/地址，
其中，恢复存储在所述目标存储器单元中的数据并从所述接地电压增大所述位线感测放大器的第一节点的电压电平包括：
在从接收到所述第一命令/地址时的时间起第一延迟时间之后，将所述位线感测放大器的第一节点的电压电平增大增量电压那么多。
19.根据权利要求16所述的方法，其中，将所述第一数据写入所述目标存储器单元中并从所述接地电压增大所述位线感测放大器的第一节点的电压电平包括：
从外部装置接收命令/地址；以及
基于所述命令/地址将所述位线感测放大器的第一节点的电压电平增大增量电压那么多。
20.根据权利要求16所述的方法，其中，将所述位线感测放大器的第一节点的电压电平减小至所述接地电压包括：
从外部装置接收命令/地址；
基于所述命令/地址将所述位线感测放大器的第一节点的电压电平减小至所述接地电压；以及
在从接收到所述命令/地址时的时间起第一延迟时间之后，将所述位线和所述互补位线设定为预充电电压电平。
CN202110777272.2A 2020-07-17 2021-07-09 包括位线感测放大器的存储器装置及其操作方法 Pending CN113948132A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20200088720 2020-07-17
KR10-2020-0088720 2020-07-17
KR10-2021-0028193 2021-03-03
KR1020210028193A KR20220010699A (ko) 2020-07-17 2021-03-03 비트라인 감지 증폭기를 포함하는 메모리 장치 및 그의 동작 방법

Publications (1)

Publication Number Publication Date
CN113948132A true CN113948132A (zh) 2022-01-18

Family

ID=79292682

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110777272.2A Pending CN113948132A (zh) 2020-07-17 2021-07-09 包括位线感测放大器的存储器装置及其操作方法

Country Status (3)

Country Link
US (1) US11495284B2 (zh)
CN (1) CN113948132A (zh)
TW (1) TWI785578B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115457997A (zh) * 2022-10-18 2022-12-09 长鑫存储技术有限公司 一种感测放大器及其控制方法、存储器
WO2024000629A1 (zh) * 2022-06-30 2024-01-04 长鑫存储技术有限公司 灵敏放大器和半导体存储器
WO2024000617A1 (zh) * 2022-06-30 2024-01-04 长鑫存储技术有限公司 灵敏放大器和半导体存储器
CN117727349A (zh) * 2024-02-08 2024-03-19 浙江力积存储科技有限公司 存储阵列
CN118053468A (zh) * 2024-04-12 2024-05-17 浙江力积存储科技有限公司 一种动态随机存储器读写操作结构

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0140175B1 (ko) 1994-11-12 1998-07-15 김광호 반도체 메모리 장치의 센스앰프 회로
KR0177776B1 (ko) 1995-08-23 1999-04-15 김광호 고집적 반도체 메모리 장치의 데이타 센싱회로
KR19980037922A (ko) 1996-11-22 1998-08-05 김광호 폴디드 비트라인 구조를 갖는 반도체 메모리 장치의 비트라인 감지증폭회로
EP1301927B1 (en) * 2000-07-07 2012-06-27 Mosaid Technologies Incorporated Method and apparatus for synchronization of row and column access operations
KR100419993B1 (ko) * 2002-02-07 2004-02-26 삼성전자주식회사 유니-트랜지스터 랜덤 액세스 메모리 장치 및 그것의 제어방법
US7209399B2 (en) * 2004-07-13 2007-04-24 Samsung Electronics Co., Ltd. Circuit and method of driving bitlines of integrated circuit memory using improved precharge scheme and sense-amplification scheme
JP4882322B2 (ja) 2004-09-17 2012-02-22 日本電気株式会社 半導体装置、回路、これらを用いた表示装置、及びこれらの駆動方法
CN101320754A (zh) 2004-09-17 2008-12-10 日本电气株式会社 半导体器件
TW200721163A (en) 2005-09-23 2007-06-01 Zmos Technology Inc Low power memory control circuits and methods
US7450455B2 (en) * 2005-09-29 2008-11-11 Hynix Semiconductor Inc. Semiconductor memory device and driving method thereof
KR100825026B1 (ko) * 2006-06-29 2008-04-24 주식회사 하이닉스반도체 오버드라이빙 펄스발생기 및 이를 포함하는 메모리 장치
KR100866146B1 (ko) * 2007-10-11 2008-10-31 주식회사 하이닉스반도체 센스 앰프 제어 회로
KR100924205B1 (ko) * 2008-05-28 2009-10-29 주식회사 하이닉스반도체 반도체 기억 장치
JP2010055696A (ja) * 2008-08-28 2010-03-11 Elpida Memory Inc 半導体記憶装置
KR20120118785A (ko) 2011-04-19 2012-10-29 에스케이하이닉스 주식회사 플로팅 바디 효과를 제어하기 위한 컨트롤 비트라인을 갖는 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템
KR20130081472A (ko) 2012-01-09 2013-07-17 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 리프레쉬 방법
KR20150087202A (ko) 2012-11-22 2015-07-29 피에스4 뤽스코 에스.에이.알.엘. 반도체 장치
US9147465B2 (en) 2013-01-17 2015-09-29 Samsung Electronics Co., Ltd. Circuit for controlling sense amplifier source node in semiconductor memory device and controlling method thereof
JP2016058111A (ja) 2014-09-05 2016-04-21 マイクロン テクノロジー， インク． 半導体装置及びその制御方法
KR20180049502A (ko) * 2016-11-03 2018-05-11 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR102414690B1 (ko) * 2017-11-30 2022-07-01 에스케이하이닉스 주식회사 반도체 메모리 장치

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024000629A1 (zh) * 2022-06-30 2024-01-04 长鑫存储技术有限公司 灵敏放大器和半导体存储器
WO2024000617A1 (zh) * 2022-06-30 2024-01-04 长鑫存储技术有限公司 灵敏放大器和半导体存储器
CN115457997A (zh) * 2022-10-18 2022-12-09 长鑫存储技术有限公司 一种感测放大器及其控制方法、存储器
CN115457997B (zh) * 2022-10-18 2024-05-14 长鑫存储技术有限公司 一种感测放大器及其控制方法、存储器
CN117727349A (zh) * 2024-02-08 2024-03-19 浙江力积存储科技有限公司 存储阵列
CN117727349B (zh) * 2024-02-08 2024-05-07 浙江力积存储科技有限公司 存储阵列
CN118053468A (zh) * 2024-04-12 2024-05-17 浙江力积存储科技有限公司 一种动态随机存储器读写操作结构

Also Published As

Publication number Publication date
TW202205270A (zh) 2022-02-01
US20220020423A1 (en) 2022-01-20
TWI785578B (zh) 2022-12-01
US11495284B2 (en) 2022-11-08

Similar Documents

Publication Publication Date Title
TWI785578B (zh) 包括位元線感測放大器之記憶體元件以及其操作方法
KR100235564B1 (ko) 반도체 기억 장치
KR101622922B1 (ko) 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
US9082471B2 (en) Power saving memory apparatus, systems, and methods
KR100621554B1 (ko) 반도체 메모리 장치
US7307901B2 (en) Apparatus and method for improving dynamic refresh in a memory device
KR20180049502A (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
CN115810372A (zh) 用于单端感测放大器的设备及方法
US7260002B2 (en) Methods and devices for preventing data stored in memory from being read out
JP2010186535A (ja) メモリ回路、およびメモリ回路にアクセスする方法
US6898141B2 (en) Dynamic semiconductor memory device and method of controlling refresh thereof
KR20220010699A (ko) 비트라인 감지 증폭기를 포함하는 메모리 장치 및 그의 동작 방법
KR100294450B1 (ko) 반도체메모리장치의어레이내부전원전압발생회로
US5777934A (en) Semiconductor memory device with variable plate voltage generator
US7023754B2 (en) Semiconductor device having standby mode and active mode
JP5135608B2 (ja) 半導体記憶装置
US10811081B2 (en) Apparatuses for decreasing write pull-up time and methods of use
US7106645B2 (en) Semiconductor memory device having a word line drive circuit and a dummy word line drive circuit
KR100620654B1 (ko) 계층적 비트 라인 구조를 갖는 메모리 장치
JP5292661B2 (ja) 半導体記憶装置
KR100693782B1 (ko) 센스앰프 드라이버

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination