KR100235564B1 - 반도체 기억 장치 - Google Patents

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KR100235564B1
KR100235564B1 KR1019960064609A KR19960064609A KR100235564B1 KR 100235564 B1 KR100235564 B1 KR 100235564B1 KR 1019960064609 A KR1019960064609 A KR 1019960064609A KR 19960064609 A KR19960064609 A KR 19960064609A KR 100235564 B1 KR100235564 B1 KR 100235564B1
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다니구찌 이찌로오
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Abstract

메모리셀의 면적을 증가시키지 않고 보디 영역에 축적된 다수 캐리어를 배출할 수 있는 SOI 구조의 반도체 기억 장치를 제공한다.
보디 리플레시 회로(265)는 보디 리플레시 지시 신호(BRE#, BREj, BREk)에 따라서 로컬 로우계 제어 회로(132)로부터의 로우계 제어 신호 및 비트선 프리차지 전압을 조정한다. 보디 리플레시가 지정되었을 때에는, 보디 리플레시가 CBR 리플레시와 병행해서 행해질 때에는, 시프트 레지스터(SR)의 출력 신호에 따라서 열선택선(CSL)이 선택 상태로 구동되어 기입 회로(170)로부터의 L 레벨의 데이타가 선택 비트선쌍의 각 비트선으로 전달된다. 셀프 리플레시 시에는 비트선 이퀼라이즈 회로군(BZQa)에 공급되는 비트선 프리차지 전압 VBLj가 L 레벨의 전압 레벨로 저하된다.

Description

반도체 기억 장치
본 발명은 반도체 장치에 관한 것으로 특히 메모리셀이 절연층상에 형성되는 SOI(Silicon On Insulator) 구조를 갖는 다이내믹형 반도체 기억 장치(SOIDRAM)에 관한 것이다.
SOI형 박막 트랜지스터는 3차원 집적 회로 및 액정 디스플레이등의 구성 요소로서 이용되고 있다. 이 SOI형 박막 트랜지스터는 반도체 기판상에 절연막을 통해 형성되는 반도체층에 형성되는 활성 영역(소스/드레인 영역)을 갖는다. 활성 영역이 반도체 기판과 분리되어 있기 때문에 활성 영역의 접합 용량이 매우 작고 고속이며 또한 저소비 전력에서의 동작이 가능하고, 또한 방사선 내성이 우수하고, 래치업프리의 절연막 분리에 의한 고밀도화가 가능하다는 특징을 갖고 있다. 이러한 특징으로부터 SOI형 박막 트랜지스터(박막 SOIMOSEFT)는 IG 비트(기가 비트) DRAM(다이내믹·랜덤·억세스·메모리)이후 세대의 디바이스 구조로서 기대가 높아지고 있다.
제38도는, 예를 들면 모리시타 등, 1995 심포지움·온·VLSI, 테크놀로지·다이제스트·오브·테크니컬·페이퍼즈의 제141페이지 내디 제142페이지에 개시된 종래의 SOIDRAM의 메모리셀부의 단면 구조를 개략적으로 도시한 도면이다.
제38도에 있어서, 반도체 기판(또는 반도체층) (1) 표면상에 절연층(2)을 통해 반도체층(실리콘층)(3)이 형성된다. 이 3층 구조를 SOI 구조(SOI 기판)라고 칭한다.
SOIDRAM의 메모리셀은 이 반도체층(3)에 형성되는 활성 영역을 갖는 트랜지스터(박막 트랜지스터)(4)를 억세스 트랜지스터로서 포함한다.
이 트랜지스터(4)는 고농도 n형 불순물 영역(4aa)과, 이 불순물 영역(4aa) 내측에 인접하여 형성되는 저농도 n형 불순물 영역(4ab)을 갖는 소스/드레인(4a)과, 소스/드레인(4a)과 대향해서 형성되는 고농도 n형 불순물 영역(4ba)과, 이 불순물 영역(4ba) 내측에 인접하고 또한 불순물 영역(4ab)과 대향해서 형성되는 저농동 n형 불순물 영역(4bb)을 갖는 소스/드레인(4b)과, 불순물 영역(4ab 및 4bb)사이의 보디 영역(4c)과, 보디 영역(4c)상에 게이트 절연막(4d)를 통해 형성되는 게이트 전극(4e)을 포함한다.
게이트 전극(4e)의 측벽에는 측벽 절연막(4f)이 형성된다. 이 측벽 절연막(4f)은 고농도 불순물 영역(4aa 및 4ba) 형성시에 마스크로서 이용된다. 소스/드레인(4a 및 4b)를 각각, 고농도 불순물 영역/저농도 불순물 영역의 소위 LDD(라이트리·도프트·드레인) 구조로 함으로써, 소스/드레인 근방에 있어서의 고전계의 발생을 억제하고, 임팩트이온화에 의한 전자/정공쌍의 게이트 절연막(4d)에의 트랩 및 보디 영역(4c)에의 축적을 방지한다.
불순물 영역(4aa)은 비트선(BL)에 접속되고, 게이트 전극(4e)은 워드선(WL)에 접속된다. 불순물 영역(4ba)는 스토리지 노드(SN)를 통해 커패시터(5)의 한쪽 전극에 접속된다. 커패시터(5)의 다른쪽 전극은 셀 플레이트 전극(CP)에 접속된다.
이 셀 플레이트 전극 노드(CP)에는 일정한 셀 플레이트 전압(VCP)이 인가된다. 보디 영역(4c)은 전기적으로 플로딩 상태로 되어 있다. 이 보디 영역(4c)은 p형 영역이다.
지금, 제38도에 도시한 메모리셀에서, 스토리지 노드(SN)에 H 레벨 데이타에 대응하는 전압(VSN)이 공급되고 있고, 또한 워드선(WL)은 비선택 상태의 접지 전압 레벨에 있는 상태를 설정한다. 이 상태에서는 소스/드레인(4b)과 보디 영역(4c)과는 역방향으로 바이어스되어 있다. 이 상태에서는 다음식으로 나타내지는 역방향 전류(JR)가 흐른다.
여기에서, Dn 및 Dp은 각각 전자 및 정공의 확산 계수를 나타내고, Ln 및 Lp는 각각 전자 및 정공의 확산 길이를 나타낸다. 또한 Npo는 P형 영역(보디 영역)에서의 열평형시의 소수 캐리어(전자)의 농도를 나타내고, Pno는 N형 영역(소스/드레인 4b)에 있어서의 열평형시의 소수 캐리어(정공) 농도를 나타낸다. q는 전자의 전하량을 나타내고, T는 절대 온도를 나타내고, k는 볼쯔만 상수이다. VR은 PN접합에 인가되는 역바이어스 전압이다.
이 역바이어스 전압 인가시에는 PN 접합에 있어서 공핍층이 확대되고, 이 공핍층에 접한 부분의 소수 캐리어 농도가 열평형시의 농도보다도 감소하고, N형 영역 및 P형 영역 각각에 있어서 소수 캐리어의 농도 구배(勾配)가 생긴다. 이 농도 구배에 따라서 소스/드레인(4b) 및 보디 영역(4c)에서 소수 캐리어 이동이 생긴다. 즉, P형 영역(보디 영역 4c)에서는 전자가 소스/드레인(4b) 방향으로 확산하고, 한편 N형 영역(소스/드레인 4b)에서는 정공이 보디 영역(4c) 방향으로 확산한다. 보디 영역(4c)은 전기적으로 플로팅 상태로 되어 있다. 따라서 이 소스/드레인(4b)에서 확산된 정공이 보디 영역(4c)내의 공핍층의 영향에 의해 이 보디 영역(4c)의 심부(深部)(4g)에 축적된다.
워드선(WL)의 선택시에는 이 보디 영역(4c) 표면에 채널이 형성되고, 이 채널 밑에 공핍층이 형성된다. 이 채널 내를 전자가 통과하여 소스/드레인(4a) 및 (4b) 사이에서의 전자의 흐름이 생긴다. 이 심부(4g)에 축적된 정공은 전부 배치되지 않고 심부(4g)에 순차적으로 축적된다. 이 보디 영역(4c)에 정공이 축적되면, 이 보디 영역(4c)의 전위가 상승한다. 보디 영역(4c)은 SOIMOSFET의 기판 영역이고, 이 트랜지스터(4)의 임계치 전압을 실효적으로 작게하여 워드선(WL)의 비선택시에 있어서의 이 트랜지스터(4)의 서브 임계 누설 전류를 증대시킨다. 이 누설 전류의 증대에 의해 스토리지 노드(SN)에 저장된 데이타의 소실이 가속된다고 하는 문제가 생긴다. 또한 메모리셀 선택시, 비트선(BL)의 전위가 센스 앰프에 의해 증폭되어 H 레벨이 되면, 비선택 메모리셀의 소스/드레인(4a)과 보디 영역의 역바이어스 전압이 커지고, 마찬가지로 비트선에서 보디 영역으로 정공이 유입하여 축적된다.
이 보디 영역(4c)의 전위의 상승은 트랜지스터(4)의 소스/드레인(4b)과 보디영역 (4c) 사이의 PN 접합에서의 역바이어스 누설 전류에 크게 의존하고 있다. 이 역방향으로 흐르는 역바이어스 누설 전류는 PN 접합에 있어서 필연적으로 생기는 현상이며, 이 접합 특성의 개선은 극복해야 할 과제로서 남겨져 있다.
이 보디 영역에의 다수 캐리어(정공)의 축적을 해결하는 수법으로서, 이 보디 영역(4C)에 대해서 전극을 형성하고, 이 보디 영역(4C)을 소정 전위 레벨로 고정하는 「보디 고정」이라는 대책에 의해, 이 보디 영역(4c)에 축적되는 다수 캐리어(정공)를 배출하는 방법도 생각할 수 있지만 이 「보디 고정」의 방법은 이하와 같은 문제를 초래한다.
제39도는 고려할 수 있는 「고정 보디」방식에 따른 메모리셀의 평면 레이아웃을 도시한 도면이다. 제39도에서 소스/드레인(4a 및 4b) 및 보디 영역(4c)은 소자간 분리 절연막(6)에 의해 도시하지 않은 다른 메모리셀 활성 영역과 분리된다. 보디 영역(4c)은 소스/드레인(4b)을 둘러싸도록 L자형의 형상을 갖는다. 이 보디 영역(4c)의 채널이 형성되어 있지 않은 영역에서 컨택트홀(4ca)을 형성한다. 이 컨택트홀(4ca)을 통해 도시하지 않은 전원 배선으로부터 접지 전압을 보디 영역(4c)에 인가한다. 보디 영역(4c)을 접지 전압 레벨에 고정함으로써 이 보디 영역(4c)에 있어서의 다수 캐리어의 축적을 방지할 수 있다.
그러나 이 제39도에 도시한 메모리셀 구조의 경우, 컨택트홀(4ca)을 형성하는 영역이 여분으로 필요하게 된다. 소스/드레인(4b 및 4a)사이에는 충분한 폭을 갖는 채널을 형성할 필요가 있어서 소스/드레인(4b)의 폭을 작게 할 수는 없다. 따라서 보디 고정법은 메모리셀의 레이아웃 면적을 고정용 전극을 형성하는 분만큼 크게 한다. 이 메모리셀의 면적 증가는 1비트의 메모리셀에 대해서는 작은 경우라도, 1G 비트의 SOIDRAM에 있어서는 1G개(230개)의 박막 SOIMOSFET이 설치되기 때문에 메모리 전체적으로는 큰 레이아웃 면적의 증대에 이어서, 칩 점유 면적이 증대하여 고집적화에 대한 큰 장해가 된다.
그런 이유에서, 본 발명의 목적은 메모리셀 점유 면적을 증가시키지 않고 보디 영역의 다수 캐리어의 축적을 억제할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은 메모리셀 점유 면적을 증가시키지 않고 보디 영역에 축적된 다수 캐리어를 용이하게 배출할 수 있는 반도체 기억 장치를 제공하는 것이다.
제1도는 본 발명의 실시 형태1에 따르는 SOIDRAM의 전책 구성을 개략적으로 도시한 도면.
제2도는 제1도에 도시한 메모리셀 어레이의 더욱 구체적 구성을 개략적으로 도시한 도면.
제3도는 제2도에 도시한 센스 앰프대 및 메모리 블럭의 구성을 개략적으로 도시한 도면.
제4도는 제3도에 도시한 센스 앰프대, 분리 게이트 및 IO 게이트 및 블럭 선택게이트의 구성을 구체적으로 도시한 도면.
제5a도는 제1도에 도시한 CBR 검출 회로의 구성의 일례를 도시하고, 제5b도는 그 동작 파형을 도시한 도면.
제6도는 제1도에 도시한 로우 어드레스 버퍼의 구성을 개략적으로 도시한 도면.
제7도는 제1도에 도시한 데이타 리플레시 제어 회로, 보디 리플레시 제어 회로, 로우계 제어 회로 및 칼럼계 제어 회로의 구성을 개략적으로 도시한 도면.
제8도는 제1도에 도시한 리플레시 어드레스 카운터가 출력하는 리플레시 어드레스 비트의 구성을 개략적으로 도시한 도면.
제9도는 제1도에 도시한 보디 리플레시 제어 회로에 포함되는 보디 리플레시 제어 신호 발생부의 구성을 개략적으로 도시한 도면.
제10도는 제9도에 도시한 블럭 디코더의 동작을 설명하기 위한 도면.
제11도는 본 발명의 실시 형태1에서의 데이타 리플레시 동작과 보디 리플레시 동작의 대응 관계를 개략적으로 도시한 도면.
제12도는 본 발명의 실시 형태1에서의 1개의 센스 앰프대에 대한 보디 리플레시 제어부의 구성을 개략적으로 도시한 도면.
제13도는 제12도에 도시한 보디 리플레시 제어부의 출력 신호/전압과 이들 신호/전압을 받는 부분과의 대응 관계를 도시한 도면.
제14도는 제13도에 도시한 보디 리플레시 회로의 구성을 구체적으로 도시한 도면.
제15도는 본 발명의 실시 형태1에서의 SOIDRAM의 통상 동작시의 신호 파형을 도시한 도면.
제16도는 본 발명의 실시 형태1에서의 보디 리플레시 동작에 있어서의 각 신호 파형을 도시한 도면.
제17도는 본 발명의 실시 형태1에서의 보디 리플레시 동작을 설명하기 위한 도면.
제18도는 본 발명의 실시 형태1의 변경예에서의 보디 리플레시 할때의 메모리셀 인가 전압을 도시한 도면.
제19도는 본 발명의 실시 형태1의 변경예에서의 로우 디코더의 구성을 개략적으로 도시한 도면.
제20도는 제19도에 도시한 레벨 변환 회로의 구성을 개략적으로 도시한 도면.
제21도는 제19도에 도시한 레벨 변환 회로 및 멀티플렉서의 구체적 구성의 일례를 도시한 도면.
제22도는 본 발명의 실시 형태1에서의 중간 전압 변경 회로의 구성의 일례를 구체적으로 도시한 도면.
제23도는 본 발명의 실시 형태1에서의 보디 리플레시 회로의 구성을 개략적으로 도시한 도면.
제24도는 본 발명의 실시 형태1의 변경예에서의 칼럼 디코더의 구성을 개략적으로 도시한 도면.
제25도는 본 발명의 실시 형태1의 변경에서의 각 보디 리플레시 동작시에 각 부분에의 인가 전압을 도시한 도면.
제26a도는 본 발명의 실시 형태2에서의 메모리셀 어레이의 구성 및 데이타 리플레시와 보디 리플레시의 동작을 설명하기 위한 도면이고, 제26b도는 이 제26a도에 도시한 메모리셀 어레이의 보디 리플레시 동작을 도시한 신호 파형도.
제27a도는 본 발명의 실시 형태2에서의 보디 리플레시 제어 회로의 구성의 일례를 도시하고 제27b도는 제27a도에 도시한 보디 리플레시 제어 회로의 동작을 도시한 신호 파형도.
제28도는 본 발명의 실시 형태2에서의 로우계 제어 회로 및 칼럼계 제어 회로의 구성을 개략적으로 도시한 도면.
제29도는 본 발명의 실시 형태2에서의 1개의 센스 앰프대 부분에 대한 보디 리플레시 회로의 구성을 개략적으로 도시한 도면.
제30도는 제29도에 도시한 보디 리플레시 회로를 보다 구체적으로 도시한 도면.
제31도는 본 발명의 실시 형태2의 보디 리플레시 동작시에서의 파형을 도시한 도면.
제32a도는 본 발명의 실시 형태2에서의 기입 회로의 구성을 개략적으로 도시한 도면이고, 제32b도는 그 동작 파형을 도시한 도면.
제33a도는 본 발명의 실시 형태2에서의 시프트 레지스터 및 칼럼 디코더의 구성의 일례를 개략적으로 도시한 도면이고, 제33b도는 보디 리플레시 동작시에서의 제33a도의 개략도의 동작을 도시한 신호 파형도.
제34도는 본 발명의 실시 형태3에 따르는 SOIDRAM의 주요부의 구성을 개략적으로 도시한 도면.
제35도는 제34도에 도시한 보다 리플레시 회로의 구체적 구성의 일례를 도시한 도면.
제36도는 본 발명의 실시 형태3에서의 보디 리플레시 동작을 설명하기 위한 신호 파형도.
제37도는 본 발명의 실시 형태4에 따르는 SOIDRAM의 주요부의 구성을 도시한 도면.
제38도는 종래의 SOI 구조 메모리셀의 단면 구성을 개략적으로 도시한 도면.
제39도는 종래의 SOI 구조 메모리셀의 문제점을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 절연층
4c : 보디 영역 4a, 4b : 소스/드레인
4e : 제어 전극 10 : 메모리셀 어레이
12 : 로우 디코더 14 : 칼럼 디코더
16 : 어레이 주변 회로 18 : CBR 검출 회로
20 : 데이타 리플레시(refresh) 제어 회로
22 : 리플레시 어드레스 카운터
24 : 타이머 26 : 보디 리플레시 제어 회로
28 : 로우 어드레스 버퍼 30 : 칼럼 어드레스 버퍼
32 : 로우계 제어 회로 34 : 칼럼계 제어 회로
36 : 리이드/라이트 제어 회로 38 : 입출력 회로
MB#0∼#7 : 메모리 블럭 MBA, MBB : 글로벌 메모리 블럭
SB#0∼SB#9 : 센스 앰프대 SA : 센스 앰프
CSL : 열(列)선택선 GPO∼GP3 : 글로벌 IO선쌍
LPO∼LP3 : 로컬 OI선쌍 BSD : 블럭 선택 게이트
BIG : 비트선 분리 게이트 IG : IO 게이트
BBQ : 비트선 프리차지/이퀼라이즈회로
SPQ : 센스 앰프 구동 신호선 프리차지/이퀼라이즈 회로
32c : 비트선 분리 제어 회로 32d : 센스 앰프 활성 회로
32e : 프리차지/이퀼라이즈 제어 회로
65 : 프리차지 전압 발생 회로
66a : 비트선 분리 회로 66b : 센스 구동 회로
66c : 센스 이클라이즈 구동 회로 66d : 비트선 전압 변경 회로
66 : 보디 리플레시 회로 68 : OR 회로
51a, 51b : 센스 앰프 구동 신호선 54 : 비트선 프리차지 전압 전달선
SRA, SRB : 시프트 레지스터 126a : 원숏 펄스 발생 회로
166 : 보디 리플레시 회로 167 : OR 회로
170 : 기입 회로 132 : 로컬 로우계 제어 회로
166a : 비트선 전압 제어 회로 166b : 센스 앰프 구동 회로
166c : 센스 이퀼라이즈 구동 회로 170a, 170b : 기입 회로
180 : 프라차지 회로 SR#0, SR#1 : 시프트 레지스터단
195a : 칼럼 디코드 회로 191 : AND 회로
195b : OR 회로 195b : OR 회로
266 : 보디 리플레시 회로 169 : OR 회로
청구항1에 관한 반도체 기억 장치는 각각이 행렬상으로 배열되는 복수개의 메모리셀을 갖는 복수개의 메모리 블럭을 구비한다. 복수개의 메모리셀의 각각은 반도체층상에 절연막을 통해 형성되고, 또한 제1불순물 영역, 제2불순물 영역, 이들 제1 및 제2 불순물 영역 사이에 형성되는 보디 영역 및 이 보디 영역상에 게이트 절연막을 통해 형성되는 게이트 전극과, 제1불순물 영역에 전기적으로 접속하는 한쪽 전극을 갖는 정보를 기억하는 커패시터를 갖는다.
청구항1에 관한 반도체 기억 장치는 또한, 복수개의 메모리 블럭 각각에 설치되고, 각각에 대응하는 메모리 블럭의 1열의 메모리셀이 접속하는 복수개의 칼럼선과, 복수개의 메모리 블럭 각각에 설치되고, 각각에 대응하는 메모리 블럭의 1행의 메모리셀의 게이트 전극이 접속하는 복수개의 워드선과, 리플레시 모드 지시 신호에 응답하여 활성화되고, 리플레시 어드레스에 따라서 지정된 메모리 블럭의 메모리셀의 기억 정보의 리플레시를 행하는 데이타 리플레시 수단과, 이 리플레시 모드 지시 신호의 활성화시 활성화되어, 리플레시 어드레스가 지정하는 메모리 블럭과 다른 메모리 블럭에서 워드선을 비선택 상태로 유지하는 한편 보디 영역에 축적된 전하가 대응하는 칼럼선으로 전달되는 보디 리플레시 전압을 칼럼선으로 인가하는 보디 리플레시 수단을 구비한다.
청구항2에 관한 반도체 기억 장치는 청구항1의 데이타 리플레시 수단이 리플레시 모드 지시 신호의 활성화시 활성화되어, 소정의 간격으로 같은 메모리 블럭의 다른 행이 순차 선택되도록 리플레시 어드레스를 발생하는 수단을 포함한다.
청구항3에 관한 반도체 기억 장치는 청구항2의 보디 리플레시 수단이 리플레시 어드레스가 1개의 메모리 블럭의 최후의 행을 지정하는 것에 응답하여 활성화되어 칼럼선으로 보디 리프레시 전압을 인가하는 수단을 포함한다.
청구항4에 관한 반도체 기억 장치는 청구항2 또는 청구항3의 보디 리플레시 수단이 리플레시 어드레스를 받고 이 리플레시 어드레스가 지정하는 메모리 블럭의 다음에 리플레시되는 메모리 블럭에의 칼럼선으로 보디 리플레시 전압을 인가하는 수단을 포함한다.
청구항5에 관한 반도체 기억 장치는 청구항2 또는 청구항3의 장치가 복수개의 칼럼선 각각에 대응하여 설치되고, 활성화시 대응된 칼럼선을 소전 전위로 유지하는 수단을 더 구비하여, 보디 리플레시 수단이 메모리 블럭 각각에 대응해서 설치되고, 활성화시 상기 다른 메모리 블럭에 대응하여 설치되는 유지 수단으로 인가되는 소정 전위를 보디 리플레시 전압으로 변경하는 수단을 포함한다.
청구항6에 관한 반도체 기억 장치는 청구항5의 보디 리플레시 수단이 리플레시 모드 지시 신호의 활성화에 응답하여 상기 다른 메모리 블럭의 열을 선택하는 열선택 수단과, 리플레시 모드 지시 신호의 활성화에 응답하여 이 열선택 수단에 의해 선택된 열에 보디 리프레쉬 전압에 상당하는 데이타를 전달하는 기입 수단을 구비한다.
청구항7에 관한 반도체 기억 장치는 청구항6의 기입 수단이 통상 동작 모드의 데이타 기입시, 외부에서의 기입 데이타에 대응하는 내부 기입 데이타를 선택 메모리셀에 기입하는 기입 드라이버를 포함한다.
청구항8에 관한 반도체 기억 장치는 청구항6 또는 청구항 7의 열 선택 수단이 리플레시 어드레스와 리플레시 모드 지시 신호에 따라서, 상기 다른 메모리 블록의 열을 선택 상태로 구동하는 수단을 포함한다.
청구항9에 관한 반도체 기억 장치는 청구항 6 내지 청구항 8중 어느 한항의 열선택 수단이 상기 다른 메모리 블럭의 각 열에 대응하여 설치되는 출력 노드를 갖고 공급되는 열 어드레스에 따라서 출력 노드를 선택 상태로 구동하는 열 디코더와, 활성 상태의 신호를 시프트시킴으로써 순차 열 디코더의 출력 노드를 선택 상태로 구동하는 시프트 레지스터 수단을 구비한다.
청구항10에 관한 반도체 기억 장치는 청구항2, 3 또는 10항 중 보디 리플레시 수단이 리플레시 모드 지시 신호의 활성화시, 상기 다른 메모리 블럭으로 1회만 보디 리플레시 전압을 인가하는 수단을 포함한다.
청구항11에 관한 반도체 기억 장치는 청구항1 내지 청구항 10중 어느 한항의 반도체 기억 장치가 칼럼선 각각에 대응하여 설치되고, 센스 구동 신호선상의 센스 구동 신호의 활성화시 활성화되어, 대응의 칼럼선의 전위를 검지 증폭하는 복수개의 센스 앰프와, 활성화시 상기 다른 메모리 블럭에 대해서 설치된 센스 구동 신호선상의 전압을 상기 센스 구동 신호의 활성화시와 역극성인 전압으로 설정하는 수단을 포함한다.
청구항12에 관한 반도체 기억 장치는 청구항11의 반도체 기억 장치에 있어서, 칼럼선의 각각이 1쌍의 비트선을 포함하고, 복수개의 센스 앰프의 각각은 대응하는 비트선쌍의 고전위의 비트선을 고출력 레벨로 구동하는 한편 대응된 비트선쌍의 저전위의 비트선을 저전위 레벨로 구동하는 P 및 NMOS 센스 앰프와, PMOS 센스 앰프에 대해서 설치되는 P 센스 구동 신호선과, NMOS 센스 앰프에 대해서 설치되는 N 센스 구동 신호선을 포함한다. 이 반도체 기억 장치는 또한, N센스 구동 신호선과 P 센스 구동 신호선 사이에 결합되고, 센스 앰프의 비활성화시 활성화되어, 미리 정해진 전위를 N 센스 및 P 센스 구동 신호선으로 전달하는 이퀼라이즈 수단을 더 구비한다. 보디 리플레시 수단은 다른 메모리 블럭에 대해서 설치된 이퀼라이즈 수단을 비활성화하는 수단을 구비한다.
청구항13에 관한 반도체 기억 장치는 청구항1, 청구항 6 내지 청구항 12중 어느 한 항의 보디 리플레시 수단이 리플레시 모드 지시 신호의 활성화에 응답하여 이 활성화 기간중에 리플레시 어드레스에 의해 지정된 메모리셀의 리플레시를 행하는 동작을 1회만 실행한다.
칼럼선으로 소정의 전압을 인가함으로써 메모리셀의 보디 영역과 칼럼선 사이에 전위차가 형성되고, 보디 영역에 축적된 다수 캐리어를 칼럼선상으로 순방향 누설 전류로서 배출할 수 있다. 칼럼선 전위가 원래의 전위로 복귀하면, 보디 영역의 다수 캐리어는 배출되어 있고, 이 보디 영역에 있어서의 다수 캐리어에 의한 소수 캐리어의 가속이 억제되고, 따라서 서브 임계 누설 전류가 억제된다.
이 보디 영역으로부터 다수 캐리어를 배출하는 동작(이하 보디 리플레시 동작이라고 칭한다)를 리플레시 모드 지정시에 리플레시 메모리 블럭과 다른 메모리 블럭에서 행함으로써, 특별한 동작 모드를 지정하여 보디 리플레시를 행할 필요가 없고, 데이타 리플레시와 병행하여(또는 이 데이타 리플레시 동작에 숨어서) 보디 리플레시를 행할 수 있다. 이 리플레시 모드 지정 신호의 활성화시 소정 간격으로 데이타 리플레시가 행해지는 경우, SOIDRAM에서는 단순히 데이타 유지 동작이 행해질 뿐이고, 이 때에 병행하여 보디 리플레시 동작을 행함으로써 확실하게 데이타를 유지할 수 있어, 데이타유지 모드시에 데이타 유지 특성을 개선할 수 있다.
메모리 블럭중 최후의 행의 리플레시에 응답하여 별도의 메모리 블럭에서 보디 리플레시 동작을 행함으로써, 보디 리플레시로부터 데이타 리플레시 동작까지의 기간을 짧게 할 수 있고, 따라서 보디 영역에 축적되는 다수 캐리어량을 적게 한 상태에서 데이타의 리플레시를 행할 수 있고, 따라서 데이타 리플레시 후의 서브 임계 누설 전류가 억제되어 데이타 유지 특성이 개선된다.
다음에 데이타 리플레시가 행해지는 메모리 블럭에서 보디 리플레시를 행함으로써, 이 보디 리플레시로부터 데이타 리플레시까지의 기간을 최소로 할 수 있고, 따라서 데이타 리플레시 시에 보디 영역의 축적 다수 캐리어에 의한 서브 임계 누설 전류 증가를 최대한으로 억제할 수 있어 데이타 유지 특성을 대폭 개선할 수 있다.
보디 리플레시 동작시, 칼럼선 전위 유지 회로를 통해 칼럼선 전위를 일정 전압 레벨에 설정함으로써, 보디 리플레시 전용의 회로를 새롭게 설치할 필요가 없이 메모리어레이의 점유 면적 증가를 억제할 수 있다.
기입 수단에 의해 소정 전압 레벨의 데이타를 선택열로 기입함으로써 간단한 회로 구성으로 보디 리플레시를 용이하게 행할 수 있다.
기입 수단으로서 통상 동작 모드시의 데이타에 기입 드라이버를 이용하여 선택열로 소정 전압 레벨의 데이타를 전달함으로써, 보디 리플레시 전용의 기입 회로를 설치할 필요없이, 회로 점유 면적의 증대를 억제할 수 있다.
리플레시 모드 지시 신호와 리플레시 어드레스에 따라서 보디 리플레시 간의 열 선택을 행함으로써, 데이타 리플레시 메모리 블럭과 다른 메모리 블럭의 열을 확실하게 선택할 수 있다. 이때, 보디 리플레시를 위해 다른 어드레스를 발생할 필요는 없다.
열 디코더 출력 노드를 시프트 동작에 따라서 순차 선택 상태로 구동함으로써, 리플레시 모드시에 비활성 상태가 되는 열 디코더의 동작 형태를 변경하지 않고, 보디 리플레시를 행하는 열을 용이하게 선택 상태로 구동할 수 있다.
리플레시 모드 지시 신호의 활성화시, 다른 메모리 블럭을 1회만 보디 리플레시함으로써, 보디 리플레시를 필요 최소한의 회수만 행함으로써, 소비 전력의 증대를 억재할 수 있다.
센스 앰프의 센스 구동 신호를 신호선의 이퀼라이즈 수단을 비활성하면, 용이하게 보디 리플레시 시에는 센스 구동 활성화 시의 그것과 역극성으로 할 수 있고, 보디 리플레시 동작시 비트선쌍으로부터 센스 앰프를 통해 센스 구동 신호선으로 전류가 흐르는 것을 방지할 수 있어서 소비 전류가 저감된다.
데이타 리플레시가 리플레시 모드 지시 신호의 활성화시 1회만 행해질때, 아울러서 보디 리플레시를 행함으로써 통상 억세스 간에 실행되는 데이타 리플레시와 함께 보디 리플레시가 실행되어, 특별한 동작 모드를 설치하지 않고 보디 리플레시를 행할 수 있고, 또한 이 반도체 기억 장치의 억세스 효율의 저하를 방지할 수 있다.
[실시 형태1]
제1도는 본 발명의 실시 형태1에 따르는 SOIDRAM의 전체의 구성을 개략적으로 도시한 블럭도이다. 제1도에 있어서, SOIDRAM은 SOI 구조를 갖는 메모리셀이 행렬상으로 배열되는 메모리셀 어레이(10)와, 공급된 내부 로우 어드레스 신호(RA)에 따라서 메모리셀 어레이(10)의 행을 선택 상태로 구동하는 로우 디코더(12)와, 공급된 내부 칼럼 어드레스 신호(RA)에 따라서 메모리셀 어레이(10)의 열을 선택 상태로 구동하는 칼럼 디코더(14)와, 어레이 주변 회로(16)를 포함한다.
메모리셀 어레이(10)의 내부 구조는 나중에 상세히 설명하였지만, 복수개의 메모리 블럭으로 분할되고, 로우 디코더(12)는 각 메모리 블럭 각각에 대해서 설치되는 로우 디코드 회로를 포함한다. 어레이 주변 회로(16)는 메모리셀 어레이(10)의 각 메모리 블럭에서 설치되는 칼럼선으로서의 비트선에 대한 이퀼라이즈/프리차지 회로 및 센스 앰프와 선택열을 내부 데이타선으로 접속하는 IO 게이트를 포함한다. 어레이 주변 회로(16)는 메모리셀 어레이(10)의 각 메모리 블럭에 대응해서 분산하여 배치되지만 제1도에서는 도면을 간략화하기 위해서 1개의 블럭으로서 도시한다.
SOIDRAM은 또한, 리플레시 및 보디 리플레시를 행하기 위한 리플레시계 회로를 포함한다. 이 리플레시계 회로는 로우 어드레스 스트로브 신호(/RAS)와 칼럼 어드레스 스토로브 신호(/CAS)를 받아, CBR 조건(CAS 비포 RAS조건)이 만족되었을 때에 리플레시 모드 지시 신호로서의 CBR 검출 신호(CBR)를 출력하는 CBR 검출 회로(18)와, CBR 검출 신호(CBR)의 활성화시, 데이타 리플레시에 필요하게 되는 신호를 생성하는 데이타 리플레시 제어 회로(20)와, 데이타 리플레시 제어 회로(20)의 제어 하에 데이타 리플레시가 행해지는 행을 지정하는 리플레시 어드레스를 생성하는 리플레시 어드레스 카운터(22)와, 데이터 리플레시 제어 회로(20)의 제어 하에 소정의 시간간격으로 리플레시 요구을 출력하는 타이머(24)와, CBR 검출 신호(CBR)의 활성화시 활성화되고, 리플레시 어드레스 카운터(22)로부터의 리플레시 어드레스(REFA)를 기초로 보디 리플레시에 필요한 제어 동작을 행하는 보디 리플레시 제어 회로(26)를 포함한다.
리플레시 어드레스 카운터(22)로부터의 리플레시 어드레스 신호(REFA)는 로우 어드레스 버퍼(28)에 공급된다. 이 로우 어드레스 버퍼(28)은 외부에서의 어드레스 신호(AD)도 받아 데이타 리플레시 제어 회로(20)의 제어 하에, 데이타 리플레시에는 리플레시 어드레스 신호(REFA)를 선택하고, 또한 통상 동작 모드시에는 외부에서의 어드레스 신호(AD)를 선택하여 내부 로우어드레스 신호(RA)를 생성한다. 어드레스 신호 AD는 또한 칼럼 어드레스 버퍼(30)에 공급된다. 이 칼럼 어드레스버퍼(30)는 리플레시 어드레스 신호는 받지 않고, 단순히 활성화시(통상 동작 모드시)에 외부로부터 공급되는 어드레스 신호(AD)에서 내부 칼럼 어드레스 신호(CA)를 생성한다.
SOIDRAM은 또한 로우 어드레스 스트로브 신호(/RAS)와 데이타 리플레시 제어 회로(20)로부터의 리플레시 활성화 지시 신호에 따라서 메모리셀 어레이(10)의 행선택 동작에 필요한 제어를 행하는 로우계 제어 회로(32)와, 칼럼 어드레스 스트로브 신호 (/CAS)에 따라서 메모리셀 어레이(10)의 열선택에 필요한 동작을 행하는 칼럼계 제어 회로(34)와, 로우 어드레스 스트로브 신호(RAS), 칼럼 어드레스 스트로브 신호(/CAS), 아웃풋 인에이블 신호(/OE) 및 라이트 인에이블 신호(/WE)를 받아서 데이타 기입/독출에 필요한 제어 신호를 생성하는 리이드/라이트 제어 회로(36)와, 리이드/라이트 제어 회로(36)의 제어 하에, 메모리셀 어레이(10)중 선택된 메모리셀과 외부 사이에서 데이타의 입출력을 행하는 입출력 회로(38)를 포함한다.
로우계 제어 회로(32)는 로우 어드레스 스트로브 신호(/RAS) 및 데이타 리플레시 제어 회로(20)로부터의 데이타 리플레시 활성화 지시 신호의 활성화시 로우어드레스 버퍼(28), 로우 디코더(12) 및 의레이 주변 회로(16)에 포함되는 센스 앰프 및 비트선 이퀼라이즈/프리차지 회로등의 활성/비활성 동작을 실행한다. 칼럼계 제어 회로(34)는 이 CBR 검출 신호(CBR)의 활성화시에 동작은 금지되어 데이타 리플래시 동작시에 열선택 동작은 금지된다.
리이드/라이트 제어 회로(36)도 데이타 리플레시 제어 회로(20)의 제어 하에, CBR 검출 신호(CBR)의 활성 기간중 그 동작이 금지된다. 통상 동작시에는 내부 독출 데이타의 증폭을 행하기 위한 어레이 주변 회로(16)에 포함하는 프리 앰프의 활성화 타이밍은 칼럼 어드레스 스트로브 신호(/CAS)의 활성화에 의해 결정되고, 또한 주변 회로(16)에 포함되는 기입 드라이버에 의한 선택 메모리셀에의 데이타 기입 동작 타이밍은 칼럼 어드레스 스트로브 신호(/CAS)와 라이트 인에이블 신호(/WE)의 양자의 활성화 타이밍에 의해 결정된다. 입출력 회로(38)는 데이타를 출력하기 위한 출력 버퍼와 외부에서의 데이타를 받는 입력 버퍼를 포함한다.
제1도에서는 입출력 회로(38)가 데이타 입출력 단자(40)에 결합되고, 데이타 입출력 단자(40)를 통해 데이타(DQ)의 입출력이 행해지고 있다. 그러나 데이타 입출력과 데이타 출력을 행하는 단자가 따로따로 설치되어도 좋다.
제2도는 제1도에 도시한 메모리셀 어레이(10)의 구성을 개략적으로 도시한 도면이다. 제2도에서, 메모리셀 어레이(10)는 2개의 글로벌 메모리 블럭(MBA 및 MBB)를 포함한다. 글로벌 메모리 블럭(MBA)는 각각 이 행렬상으로 배열되는 SOI 구조의 메모리셀을 갖는 메모리 블럭(MB#0, MB#2, MB#4 및 MB#6)을 포함한다. 글로벌 메모리 블럭(MBB)은 메모리 블럭(MB#1, NIB#3, MB#5 및 MB#7)을 포함한다.
글로벌 메모리 블럭(메모리 매트) MBA 및 MBB 각각에 있어서, 인접하는 메모리 블럭 사이에 센스 임프대가 설치된다. 즉, 메모리 블럭 MB#0과 메모리 블럭MB#2 사이에 센스 앰프대 SB#2가 배치되고, 메모리 블럭 MB#2와 메모리 블럭 MB#4 사이에 센스 앰프대 SB#4가 배치되고, 메모리 블럭 MB#4과 메모리 블럭 MB#6 사이에 센스 앰프대 SB#6가 배치된다. 메모리 블럭 MB#0 및 MB#6 각각의 외측에, 센스 앰프대 SB#0 및 SB#8이 배치된다. 마찬가지로 글로벌 메모리 블럭(MBB)에서도 메모리 블럭 MB#1과 메모리 블럭 MB#3 사이에 센스 앰프대 SB#3가 배치되고, 메모리 블럭 MB#3과 메모리 블럭 MB#5 사이에 센스 앰프대 SB#5가 배치되고, 메모리 블럭 MB#5과 메모리 블럭 MB#7 사이에 센스 앰프대 SB#7가 배치된다. 메모리 블럭 MB#1 및 MB#7 외측에 인접하여 각각 센스 앰프대 SB#1 및 SB#9가 배치된다.
이 제2도에 도시한 센스 앰프의 배치는 「셰어드 센스 앰프」 구성으로 알려져있고, 1개의 센스 앰프대가 인접하는 2개의 메모리 블럭에 의해 공유된다. 동작시에는 선택 메모리셀을 포함하는 메모리 블럭이 센스 앰프대에 접속되고, 이 선택 메모리 블럭과 쌍을 이루는 메모리 블럭은 대응하는 센스 앰프대로부터 분리된다. 나머지 비선택 메모리 블럭 대응의 센스 앰프대에 접속되고, 또한 프리 차지 상태를 유지한다.
메모리 블럭(MB#0 내지 MB#7) 각각에 대해서 로우 디코드 회로가 설치되고, 이들 로우 디코드 회로는 블럭 지정 어드레스에 따라 활성 상태가 되어, 대응의 메모리 블럭내의 행(워드선)을 선택 상태로 구동한다.
제3도는 메모리 블럭 MB#i에 관련한 부분의 구성을 개략적으로 도시한 도면이다. 제3도에 있어서 메모리 블럭 MB#i는 행렬상으로 배열되는 메모리셀(MC)을 포함한다. 이 메모리셀(MC)은 먼저 제38도을 참조하여 설명한 SOI 구조를 구비한다. 메모리셀(MC)의 각 행에 대응하여 워드선(WL)이 배치되고, 메모리셀(MC)의 각 열에 대해서 칼럼선으로서의 비트선쌍(BLP)이 배치된다. 제3도에서는 (n+1)개의 워드선(WL0,..., WLn)과 4열의 메모리셀에 각각 대응하여 배치되는 비트선쌍(BLP0, BLP1, BLP2 및 BLP3)을 도시한다. 비트선쌍(BLP0 내지 BLP3)의 각각은 1쌍의 비트선(BL 및 /BL)을 포함한다. 이 비트선쌍(BL 및 /BL)에는 상호 상보적인 데이타 신호가 전달된다.
메모리 블럭(MB#i)에 대해서, 그 양측에 대향하여 센스 앰프대(SB#i 및 SB#i+2)이 배치된다. 센스 앰프대(SB#i)는 비트선쌍(BLP0 및 BLP2)에 분리 게이트(BIG0 및 BIG2)를 각각 통해 접속되는 센스 앰프(SA0 및 SA2)을 포함한다. 센스 앰프대(SB#i+2)는 비트선쌍(BLP1 및 BLP3) 각각에 대해서 분리 게이트(BIG1 및 BIG3)를 통해 접속되는 센스 앰프(SA1 및 SA3)을 포함한다. 즉, 센스 앰프대(SB#i)는 메모리 블럭(MB1#i)의 짝수 번호의 비트선쌍(BLP2k)에 대해서 설치되는 센스 앰프(SA2k)를 포함하고, 센스 앰프대(SB#i+2)는 메모리 블럭(MB#i)의 홀수 번호의 비트선쌍(BLP2k+1)에 대해서 설치되는 센스 앰프(SA2k+1)를 포함한다.
이 메모리 블럭(MB#i)에 대해서, 데이타 입출력을 행하기 위한 내부 데이타선으로서의 로컬 IO선쌍(LP0, LP1, LP2 및 LP3)이 배치된다. 로컬 IO선쌍(LP0)은, IO 게이트 (IGO)를 통해 센스 앰프(SA0)에 접속되고, 로컬 IO선쌍(LP2)은 IO 게이트(IG2)를 통해 센스 앰프(SA2)에 접속된다. 센스 앰프대(SB#i+2)에 대해서 설치되는 로컬 IO 선쌍(LP1)은 IO 게이트(IGI)를 통해 센스 앰프(SA1)에 접속되고, 로컬 IO선쌍(LP3)은 IO 게이트 (IG3)를 통해 센스 앰프(SA3)에 접속된다. IO 게이트(IG0 내지 IG3)는 도시하지 않은 칼럼 디코더로부터의 열선택 신호를 전달하는 열선택선(CSL)에 의해 동시에 선택된다. 따라서 이 제3도에 도시한 구성에서는 1개의 열선택선(CSL)에 의해 4비트의 메모리셀이 동시에 선택된다.
열선택선(CSL)은 글로벌 메모리 블럭 전체에 걸쳐서 열방향으로 연장하여 배치된다. 한편, 로컬 IO선쌍(LP0 내지 LP3)은 대응하는 메모리 블럭내에서만 행방향을 따라서 배치된다.
1개의 글로벌 메모리 블럭의 각 메모리 블럭에 공통적으로 글로벌 IO선쌍(GP0 내지 GP3)가 열선택선(CSL)과 평행하게 이 메모리 블럭(MB#i) 양측에 각각 2개씩 배치된다. 글로벌 IO선쌍(GP0)은 블럭 선택 게이트(BSG0)를 통해 로컬 IO선쌍(LP0)에 접속되고, 글로벌 IO선쌍(GP1)은 블럭 선택 게이트(BSG1)을 통해 로컬 IO선쌍(LP1)에 접속된다. 글로벌 IO선쌍(GP2)은 블럭 선택 게이트(BSG2)를 통해 로컬 IO선쌍(LP2)에 접속되고, 글로벌 IO선쌍(GP3)은 블럭 선택 게이트(BSG3)를 통해 로컬 IO선쌍(LP3)에 접속된다.
센스 앰프대(SB#i)에 대해서 설치된 블럭 선택 게이트(BSG0 및 BSG2)는 메모리 블럭(MB#i 또는 MB#i-2)가 선택 상태가 될 때(선택 메모리셀을 포함할 때)에 도통 상태로 구동된다. 센스 앰프대(SB(#i+2)에 대해서 설치되는 블럭 선택 게이트(BSG1 및 BSG3)는 메모리 블럭(MB#i) 또는 메모리 블럭(MB#i+2)이 선택될때에 도통 상태로 구동된다.
분리 게이트(BIG0 및 BIG2)는 메모리 블럭(MB#i-2)이 선택되었을 때에 비도통 상태로 된다. 분리 게이트(BIG1 및 BIG3)는 메모리 블럭(MB#i+2)이 선택될 때에 비도통 상태로 구동된다. 즉, 센스 앰프대(SB#i)는 메모리 블럭(MB#i 및 MB#i-2)에 의해 공유되고, 센스 앰프대(SB#i+2)는 메모리 블럭(MB#i 및 MB#i+2)에 의해 공유된다.
또, 제3도에 도시한 메모리 블럭의 구성에 있어서는 1개의 워드선을 공유하는 메모리 블럭만을 도시하고 있다. 이 메모리 블럭(MB#i)이 또한 복수개 열단위로 서브 메모리 블럭으로 분할되고, 각 서브 블럭마다 글로벌 IO선쌍 및 로컬 IO선쌍이 배치되는 구성이라도 좋다. 이 서브 블럭 구성의 경우에는 서브 블럭 단위로 열선택이 행해진다(워드선은 각 서브 블럭 공통).
제4도는 제3도에 도시한 센스 앰프대(BS#i+2)의 부분의 구성을 보다 구체적으로 도시한 도면이다. 제4도에서는 비트선쌍(BLP1)에 대해서 설치되는 센스 앰프(SA1), 비트선 분리 게이트(BIG1)및 IO 게이트(IG1)의 구체적 구성만을 도시한다.
샌스 앰프(SA1)는 센스 구동 신호선(51a)상에 전달되는 센스 구동 신호(VPS)의 활성화시 활성화되고 센스 노드(SN 및 ZSN) 중의 고전위의 노드를 H레벨로 구동하는 PMOS 센스 앰프 부분과 센스 구동 신호선(51b)상의 센스 구동신호(VNS)의 활성화시 활성화되어, 센스 노드(SN 및 ZSN)중의 저전위 노드의 전위를 L 레벨로 구동하는 NMOS 센스 앰프 부분을 포함한다. PMOS 센스 앰프 부분은 센스 노드(ZSN)에 접속되는 게이트와, 센스 구동 신호선(51a)에 접속되는 한편 도통 노드(소스)와 센스 노드(SN)에 접속되는 다른 쪽 도통 노드를 갖는 P 채널 MOS 트랜지스터(P1)과 센스 노드(SN)에 접속되는 게이트와 센스 구동 신호선(51a)에 접속되는 한쪽 도통 노드와 센스 노드 (ZSN)에 접속되는 다른 쪽 도통 노드를 갖는 p채널 MOS 트랜지스터(P2)를 포함한다.
NMOS 센스 앰프 부분은 노드(ZSN)에 접속되는 게이트와 센스 구동 신호선 (51b)에 접속되는 한쪽 도통 노드와, 센스 노드(SN)에 접속되는 다른 쪽 도통 노드를갖는 n 채널 MOS 트랜지스터(N1)와, 센스 노드(SN)에 접속되는 게이트와 센스 구동 신호선(51b)에 접속되는 한쪽 도통 노드와 센스 노드(ZSN)에 접속되는 다른 쪽 도통 노드를 갖는 n채널 MOS 트랜지스터(N2)를 포함한다. 블럭만으로 도시한 센스 앰프(SA3)도 이 센스 앰프(SA1)와 같은 구성을 구비한다. 모든 센스 앰프대에 포함되는 센스 앰프(SA)는 이 센스 앰프(SA1)와 동일하고, 교차 결합된 P 채널 MOS 트랜지스터와 교차 결합된 n채널 MOS 트랜지스터로 구성된다.
센스 구동 신호선(51a 및 51b)에 대해 센스 앰프의 비활성화시 소정의 프리 차지 전위 레벨로 이들 신호선(51a 및 51b)를 구동하는 센스 이퀼라이즈 회로(SPQ)가 설치된다. 이 센스 이퀼라이즈 회로(SPQ)는 센스 이퀼라이저 신호선(53)상의 센스 이퀼라이즈 지시 신호(SEQi+2)의 활성화시 활성화되어, 신호선(52)상에 부여되는 중간 전압(VSL)을 전달하고 또한 이 센스 구동 신호선(51a 및 51b)를 전기적으로 단락한다. 즉, 이 센스 이퀼라이즈 회로(SPQ)는 센스 이퀼라이즈 지시 신호(SEQi+2)에 응답하여 도통하고, 중간 전압(VSL)을 센스 구동 신호선(51a 및 51b)로 각각 전달하는 n채널 MOS 트랜지스터 (N3 및 N4)과, 센스 이퀼라이즈 지시 신호(SEQi+2)의 활성화에 응답하여 도통하고, 센스 구동 신호(51a 및 51b)를 전기적으로 단락하는 n 채널 MOS 트랜지스터(N5)를 포함한다. 중간 전압(VSL)은 통상, 동작 전원 전압(VCC)과 접지 전압(VSS)의 1/2 전압이다.
비트선쌍(BLP1)을 센스 노드(SN 및 ZSN)으로 접속하기 위한 분리 게이트 (B1G1)는 비트선 분리 지시 신호(BLla)에 응답하여 도통하고, 비트선(BL 및 /BL)을 각각 센스 노드(SN 및 ZSN)에 접속하는 n채널 MOS 트랜지스터(N6 및 N7)을 포함한다. 분리 게이트(BIG3)도 이 분리 게이트(BIG1)와 같은 구성을 구비한다. 센스 노드(SN 및 ZSN)에 대해서, 프리 차지시 비트선쌍(BLP)을 중간 전압 레벨에 프리 차지하는 비트선 이퀼라이즈 회로 BPQ(BPQ1, BPQ2, ...)가 설치된다. 이 비트선 이퀼라이즈 회로 BPQ1는, 비트선 이퀼라이즈 신호 전달선(55)상의 비트선 이퀼라이즈 지시 신호(BEQi+2)의 활성화시(H 레벨) 도통하고, 신호선(54)상에 부여되는 전압 (VBL)을 센스 노드(SN 및 ZSN)으로 각각 전달하는 n채널 MOS 트랜지스터(N8 및 N9)과, 비트선 이퀼라이즈 지시 신호(BEQi+2)의 활성화에 응답하여 도통하고, 센스 노드(SN 및 ZSN)을 전기적으로 단락하는 n 채널 MOS 트랜지스터(N10)를 포함한다. 프리 차지 상태에서는 비트선 분리 게이트 BIG (B1G1, B1G3, ...)은 도통 상태에 있다. 따라서 이 비트선 이퀼라이즈 회로(BPQ)에 의해, 각 비트선쌍은 소정의 중간 전위 레벨에 프리 차지된다.
IO 게이트(IG1)은 열선택선(CSL) 상의 열선택 신호에 응답하여 도통하고, 센스 노드(SN 및 ZSN)을 로컬 IO선쌍(LP1)으로 접속하는 n채널 MOS 트랜지스터(N11 및 N12)를 포함한다. IO 게이트(IG3)도 동일하게 n채널 MOS 트랜지스터쌍을 포함한다. 블럭 선택 게이트(BSG1)는 블럭 선택 신호(φBi)의 활성화에 응답하여 도통하고, 로컬 IO선쌍(LP1)을 글로벌 IO선쌍(GP1)에 접속하는 n채널 MOS 트랜지스터(N13 및 N14)을 포함한다. 이 블럭 선택 신호(φBi)는 메모리 블럭(MB#i) 또는 메모리 블럭(MB#i+2)이 선택될 때에 활성 상태로 된다.
제4도에서는 또한 메모리 블럭(MB#i+2)에 포함되는 비트선쌍(BLP1, BLP2 및 BLP3)을 도시한다. 이들 비트선쌍(BLP1 및 BLP3)은 분리 게이트(BIGal 및 BIGa3)를 통해 대응하는 센스 앰프(SA1 및 SA3)에 각각 접속된다. 통상 동작시 및 데이타 리플레시 동작시에는 선택 메모리 블럭이 센스 앰프대에 접속되고, 센스 앰프대에 포함되는 센스 앰프에 의해 선택 메모리셀의 데이타의 검지 증폭이 행해진다. 이 선택 메모리 블럭과 쌍을 이루는(센스 앰프대를 공유하는) 메모리 블럭에 대한 비트선 분리 지시 신호(BLI)는 비활성 상태가 되어 대응하는 센스 앰프로부터 분리된다. 센스 앰프대를 공유하는 메모리 블럭이 모두 비선택 상태일때에는 비트선 분리 지시 신호(BLI(BLla, BLlb)는 H 레벨을 유지하고, 이들의 비선택 메모리블럭은 프리 차지 상태를 유지하고, 각 비트선쌍(BLP)은 중간 전압(VBL) 레벨에 프리 차지된다. 본 실시 형태에 있어서는 이 비트선 이퀼라이즈 회로(BPQ)을 이용하여 데이타 리플레시와 병행하여 별도의 메모리 블럭에서 보디 리플레시를 실행한다.
제5a도는 제1도에 도시한 CBR 검출 회로(18)의 구성의 일례를 도시한 도면이다. 제5a도에서 CBR 검출 회로(18)는 칼럼 어드레스 스트로브 신호(/CAS)를 받는 인버터(18a)와, 로우어드레스 스트로브 신호(/RAS)를 받는 인버터(18b)와, 인버터(18a)의 출력 신호를 받는 NAND 회로(18c)와, 인버터(18b)의 출력 신호와 NAND 회로(18c)의 출력 신호(φBR)를 받는 NAND 회로(18d)와, NAND 회로(18c)의 출력 신호(φBR)를 한쪽 입력에 받는 NAND 회로(18e)와, 인버터(18b)의 출력 신호와 NAND 회로(18e)의 출력 신호를 받는 NAND 회로(18f)와, NAND 회로(18f)의 출력 신호를 받는 인버터(18g)를 포함한다. 인버터(18g)에서 CBR 검출 신호(CBR)가 출력된다. NAND 회로(18e)는, 다른 쪽 입력에 NAND 회로(18f)의 출력 신호를 받는다. 이어서, 이 제5a도에 도시한 CBR 검출 회로(18)의 동작을 제5b도에 도시한 파형도를 참조하여 설명한다.
어드레스 스트로브 신호(/RAS 및 /CAS)가 모두 H 레벨일 때에는 인버터(18a 및 18b)의 출력 신호는 모두 L 레벨이고, 신호 φBR는 H 레벨에 있다. 또한, NAND 회로(18f)의 출력 신호도 H 레벨이 되고, CBR 검출 신호(CBR)는 L 레벨에 있다.
시각 t0에서 로우 어드레스 스트로브 신호(/RAS)가 L 레벨로 하강해도, 이 상태에서 칼럼 어드레스 스트로브 신호(/CAS)가 H 레벨일 때에는 신호 φBR가 H 레벨을 유지하고, 또한 NAND 회로(18e)의 출력 신호는 H 레벨이기 때문에 NAND 회로(18f)의 출력 신호는 L 레벨로 유지된다.
시각 t1에서 칼럼 어드레스 스트로브 신호(/CAS)가 L 레벨로 하강하고, 인버터(18a)의 출력 신호가 H 레벨이 되더라도, NAND 회로(18d)의 출력 신호는 L 레벨이고, 신호 φBR 및 CBR는 변하지 않는다. 이 상태에서는 통상 동작이 행해져서, 데이타의 기입/독출이 행해진다.
시각 t2에서 로우 어드레스 스트로브 신호(/RAS)가 H 레벨일 때에, 칼럼 어드레스 스트로브 신호(/CAS)가 L 레벨로 하강하면, NAND 회로(18d)의 신호는 H 레벨이기 때문에 NAND 회로(18c)의 양입력이 H레벨이 되고, 신호 φBR가 L 레벨로 하강한다. 이것에 응답해서, NAND 회로(18e)의 출력 신호가 H 레벨로 변화한다. 이 상태에서는 인터버(18g)의 출력 신호인 CBR 검출 신호(CBR)가 여전히 L 레벨을 유지한다.
시각 t3에서 로우 어드레스 스트로브 신호(/RAS)가 L 레벨이 되면, NAND 회로(185)의 출력 신호가 L 레벨이 되고, 인버터(18b)에서의 CBR 검출 신호(CBR)가 H 레벨이 된다. 이 신호(CBR)는 로우 어드레스 스트로브 신호(/RAS)가 L 레벨인 기간 H 레벨을 유지한다.
시각 t4에서 로우 어드레스 스트로브 신호(/RAS)가 H 레벨로 상승하면, CBR 검출 신호(CBR)가 L 레벨로 하강한다. 이 로우 어드레스 스트로브 신호(/RAS)의 상승에 응답하여 NAND 회로(18d)의 출력 신호가 H 레벨로 상승한다. 따라서, 신호 φBR가 칼럼 어드레스 스트로브 신호(/CAS) 및 로우 어드레스 스트로브 신호(/RAS)가 모두 H 레벨이 되면 H 레벨로 상승한다.
이 CBR 검출 신호(CBR)가 H 레벨의 기간 동안 소정의 간격으로 데이타의 리플레시가 행해진다. 이 신호(CBR)의 활성화 기간 동안에는 행해지는 리플레시 모드에는 신호(CBR)가 상승에 응답하여 행해지는 데이타 리플레시(CBR 리플레시)와, 이 신호 (CBR)가 상승하고 나서 소정시간 경과한 후에 내부에서 소정의 시간 간격으로 리플레시를 행하는 데이타 리플레시(셀프 리플레시)가 있다. 본 실시 형태1에서는 이 셀프 리플레시 모드를 이용한다. CBR 리플레시 모드를 이용하는 동작은 실시 형태2에서 설명한다.
제6도는 제1도에 도시한 로우 어드레스 버퍼의 구성을 개략적으로 도시한 도면이다. 제6도에서 로우 어드레스 버퍼(28)는 CBR 검출 신호(CBR)에 응답하여 리플레시 어드레스 카운터로부터의 리플레시 어드레스 신호(REFA) 및 외부에서의 어드레스 신호(AD)의 한쪽을 선택하는 멀티플렉서(28a)와, 나중에 설명하는 로우계 제어회로에서 부여되는 어드레스 래치/디코드 인에이블 신호(RALD)의 활성화에 응답하여 이 멀티플렉서(28a)에서 공급된 어드레스 신호를 받아들여서 내부 로우 어드레스 신호(RA, /RA)를 생성하는 내부 어드레스 발생 회로(28b)를 포함한다. 멀티플렉서(28a)는 CBR 검출 신호(CBR)가 활성 상태(H 레벨) 일 때에는 리플레시 어드레스 신호(REFA)를 선택하고, 한편 이 CBR 검출 신호(CBR)의 비활성시에는 외부에서의 어드레스 신호(AD)를 선택한다. 내부 로우어드레스 신호(RA 및 /RA)는 상호 상보적인 어드레스 신호이고, 메모리 블럭을 지정하는 블럭 어드레스 및 지정된 메모리 블럭내의 워드선을 지정하는 어드레스 양자를 포함한다.
제7도는 제1도에 도시한 데이타 리플레시 제어 회로(20), 로우계 제어 회로(32) 및 칼럼계 제어 회로(34)의 구성을 개략하게 도시한 도면이다. 제7도에서 데이타 리플레시 제어 회로(20)는 CBR 검출 신호(CBR)의 활성화에 응답하여 기동되고, 소정 시간 경과 후에 셀프 리플레시 모드 지시 신호 φsrf를 활성화하여 타이머(24)에 공급하는 타이머 회로(20a)와, 이 타이머 회로(20a)에서의 셀프 리플레시 모드 지시 신호 φsrf 및 타이머(24)로부터의 리플레시 활성화 지시 신호 φrq의 상승에 응답하여 소정의 시간폭을 갖는 원숏의 펄스 신호를 발생시키는 원숏 펄스 발생 회로(20b)를 포함한다. 타이머(24)는 이 셀프 리플레시 모드 지시 신호 φsrf의 활성화에 응답하여 소정의 시간 간격으로 리플레시 활성화 지시 신호 φrq를 활성 상태로 한다. 이 원숏 펄스 발생 회로(20b)가 발생하는 펄스폭은 1개의 메모리 블럭에서 워드선이 선택되고, 선택된 워드선에 접속되는 메모리셀의 데이타의 검지 증폭 및 재기입이 행해지는 시간폭이다. 이 원숏 펄스 발생 회로(20b)의 구체적 구성은 셀 프리플레시 모드 지시 신호 φsrf 및 리플레시 활성화 지시 신호 φrq 각각에 대해서 잘 알려진 지연 회로와 게이트 회로를 이용한, 신호의 상승에 응답하여 펄스 신호를 발생하는 펄스 발생 회로를 설치하고, 이들 펄스 발생 회로의 출력의 논리화를 취하는 구성이 이용된다. 원숏 펄스 발생 회로(20b)에서의 펄스 신호는 리플레시 어드레스 카운터(제1도참조)에 부여되고, 리플레시 어드레스의 갱신이 행해진다. 리플레시 어드레스는 1개의 데이타 리플레시 동작 완료시에 그 어드레스치가 갱신되어도 좋다.
로우계 제어 회로(32)는 CBR 검출 신호(CBR)와 로우 어드레스 스트로브 신호 (/RAS)를 받는 NOR 회로(32a)와 원숏 펄스 발생 회로(20b)에서의 원숏 펄스와 NOR 회로(32a)의 출력 신호를 받는 OR 회로(32b)를 포함한다. 이 OR 회로(32b)에서 내부 로우 어드레스 스트로브 신호(intRAS)가 출력되어, 이 내부 어드레스 스트로브 신호(intRAS)에 따라서 행선택에 관련한 제어 신호가 소정의 시퀀스로 순차 활성 상태로 된다.
칼럼계 제어 회로(34)는 CBR 검출 신호(CBR)와 칼럼 어드레스 스트로브 신호 (/CAS)를 받는 NOR 회로(34a)와 NOR 회로(32a)의 출력신호와 NOR 회로(34a)의 출력 신호를 받는 AND 회로(34b)를 포함한다. AND 회로(34b)에서 내부 칼럼 어드레스 스트로브 신호(intCAS)가 출력된다. 이 내부 칼럼 어드레스 스트로브 신호 intCAS의 활성화 (H 레벨에의 상승)에 응답하고, 열선택에 관련한 동작(데이타 기입/독출을 포함한다)이 행해진다. 이어서 동작에 관해서 간단히 설명하겠다.
통상 동작 모드에서는 CBR 검출 신호(CBR)는 L 레벨이고, 로우계 제어 회로 (32a)의 NOR 회로(32a) 및 칼럼계 제어 회로(34b)의 NOR 회로(34a)는 각각 인버터로서 작용한다. CBR 검출 신호(CBR)의 비활성화시(L 레벨)에는 데이타 리플레시 제어 회로 (20)는 비활성 상태에 있고, 원숏 펄스 발생 회로(20b)의 출력 신호는 L 레벨이다. 따라서 내부 로우 어드레스 스트로브 신호(intRAS)가 로우 어드레스 스트로브 신호 (/RAS)에 따라서 활성/비활성 상태로 된다. 내부 칼럼 어드레스 스트로브 신호(intCAS)는 이 NOR 회로(32a)의 출력 신호가 H 레벨, 즉 로우 어드레스 스트로브 신호(/RAS)가 활성 상태의 L 레벨이 될 때에 칼럼 어드레스 스트로브 신호(/CAS)에 따라서 활성/비활성이 된다. 따라서, 이 상태에서는 로우 어드레스 스트로브 신호(/RAS) 및 칼럼 어드레스 스트로브 신호(/CAS)에 따라서 메모리셀에의 액세스가 행해진다.
CBR 검출 신호(CBR)가 활성 상태로 되면 타이머 회로(20a)가 기동된다. 한편, 로우계 제어 회로(32)에서는 NOR 회로(32a)의 출력 신호가 L레벨에 고정되고, 외부로부터의 로우 어드레스 스트로브 신호(/RAS)에 의한 제어가 금지된다. 또한, 칼럼계 제어 회로(34)에서도 NOR 회로(34a)의 출력 신호가 L 레벨에 고정되고, 내부 칼럼 어드레스 스트로브 신호(intCAS)가 비활성 상태로 된다. 즉, CBR 검출 신호(CBR)의 활성화시에는 열선택과 관련한 동작은 금지된다.
타이머 회로(20a)는 기동되면 소정 시간을 카운트하여 소정 시간 경과 후에, 셀프 리플레시 모드에 들어간 것을 나타내기 위해서 셀프 리플레시 모드 지시 신호(φsrf)를 활성 상태인 H 레벨로 하여 타이머(24)를 기동한다. 원숏 펄스 발생 회로(20b)는 이 셀프 리플레시 모드 지시 신호(φsrf)의 활성화에 응답하여 소정 시간 폭을 갖는 원숏 펄스 신호(PLS)를 발생한다. 따라서 로우계 제어 회로(32)에서는 OR 회로(32b)에서 이 원숏 펄스 발생 회로(20b)의 출력하는 펄스 신호에 따른 내부 로우 어드레스 스트로브 신호(intRAS)가 출력되어 행선택 동작 및 센스 앰프의 활성화가 행해진다. 타이머(24)는 이 셀프 리플레시 모드 지시 신호(φsrf)의 활성화 상태에 있는 동안, 소정 시간 간격으로 리플레시 활성화 지시 신호(φrq)를 출력하고, 원숏 펄스 발생 회로(20b)가 따라서, 소정 시간 간격으로 원숏 펄스를 발생하여 내부 로우 어드레스 스트로브 신호(intRAS)를 활성화한다. 따라서 메모리셀 어레이내에서는 소정 시간 간격으로 메모리셀 데이타의 리플레시가 행해진다.
제8도는 제1도에 도시한 리플레시 어드레스 카운터(22)의 출력하는 리플레시 어드레스 비트의 구성을 도시한 도면이다. 제8도에서는 제2도에 도시한 메모리셀 어레이(10)의 구성에 맞추어 1메모리 블럭이 256개의 워드선을 포함한 경우의 리플레시 어드레스 비트의 구성이 일례로서 표시된다. 이 리플레시 어드레스 REF＜10:0＞의 하위 8비트 REF＜7:0＞가 워드선 특정을 위해서 이용된다. 상위의 어드레스 비트 REF＜10:8)가 메모리 블럭을 특정하기 위해서 이용된다. 리플레시 어드레스 비트 REF0는 최하위 비트(LSB)이고, 리플레시 어드레스 비트 REF10이 최상위 어드레스 비트(MSB)이다. 이 리플레시 어드레스 카운터(22)는 제7도에 도시한 원숏 펄스 발생 회로(26b)에서의 펄스 신호 PLS의 활성화에 따라서 카운트 동작을 행한다. 따라서, 1개의 메모리 블럭에서 순차 워드선이 선택되어 데이타 리플레시가 행해진다. 1개의 메모리 블럭에서 모든 워드선에 접속되는 메모리셀의 리플레시가 행해지면 다음 메모리 블럭의 데이타 리플레시가 실행된다.
제9도는 제1도에 도시한 보디 리플레시 제어 회로(26)의 구성의 일례를 도시한 도면이다. 제9도에서 보디 리플레시 제어 회로(26)는 리플레시 어드레스 카운터(제8도참조)에서의 하위 8비트의 어드레스(REF0 내지 REF7)와 셀프 리플레시 모드 지시 신호 (φsrf)를 받는 AND 회로(26a)와, AND 회로(26a)의 출력 신호의 활성화시 활성화되어 리플레시 어드레스 카운터로부터의 상위 3비트의 어드레스(REF8 내지 REF10)를 디코드하는 블럭 디코더(20b)를 포함한다. 이 블럭 디코더(26b)는 보디 리플레시를 실행하는 메모리 블럭을 지정하는 보디 리플레시 블럭 지정 신호(BREj)를 출력한다.
이 제9도에 도시한 보디 리플레시 제어 회로의 구성에서는 1개의 메모리 블럭에서 최후의 워드선(워드선 WL255)의 메모리셀의 데이타 리플레시가 행해질 때에, AND 회로(26a)의 출력 신호가 H 레벨의 활성 상태가 되어 블럭 디코더(26b)가 인에이블된다. 따라서 1개의 메모리 블럭에서의 최후의 워드선의 메모리셀 데이타의 리플레시가 행해질 때에 별도의 블럭에서 보디 리플레시가 실행된다. 제10도는 제9도에 도시한 블럭 디코더(26b)의 디코드 형태를 도시한 도면이다.
상위 3비트의 리플레시 어드레스 REF＜10:8＞가 (0, 0, 0)에서 (1, 1, 1)로 순차적으로 그 카운트치가 1씩 증가함에 따라 데이타 리플레시를 행하는 메모리 블럭이 메모리 블럭 MB#0으로부터 메모리 블럭 MB#7로 순차적으로 갱신된다. 한편, 보디 리플레시를 행하는 메모리 블럭으로는 다음의 데이타 리플레시가 행해지는 메모리 블럭이 지정된다. 즉, 리플레시 어드레스 비트 REF＜10:8＞가 (0, 0, 0)에서 (1, 1, 0)로 순차 증분될 때에는, 보디 리플레시 메모리 블럭이 메모리 블럭 MB#1으로부터 메모리 블럭 MB#7으로 순차적으로 갱신되고, 리플레시 어드레스 비트 REF＜10:8＞가 (1, 1, 1)를 지정할 때에는 보디 리플레시 메모리 블록으로서, 메모리 블럭 MB#0이 지정된다.
이 제10도에 도시한 데이타 리플레시 메모리 블럭를 위한 블럭 디코더 및 보디 리플레시에 위한 구성은 단순히 그 블럭 디코더(26b)에 포함되는 각 디코드 회로에서의 블럭 리플레시 어드레스 신호 비트의 접속 형태를 데이타 리플레시 메모리 블럭 특정을 위한 블럭 디코더의 그것과 메모리 블럭의 번호가 하나 다르도록 배선함으로써 실현된다.
제11도는 데이타 리플레시와 보디 리플레시와의 동작 타이밍을 도시한 도면이다. 1개의 메모리 블럭(MB#i)에서 최후의 워드선 WL255)의 데이타 리플레시가 행해질 때, 다음에 데이타 리플레시가 행해지는 메모리 블럭 MB#i+1이 선택되어 보디 리플레시가 행해진다. 이 보디 리플레시 동작은 나중에 상세히 설명한 바와 같이 메모리 블럭 MB#i+1 내의 메모리셀에 대해서 동시에 실행되기 때문에, 1개의 메모리 블럭의 데이타 리플레시가 행해지는 기간에 1회만 보디 리플레시가 행해진다. 따라서 보디 리플레시의 회수는 데이타 리플레시 동작 회수의 1/256가 되어 보디 리플레시를 행하기 위한 소비 전류는 거의 무시할 수 있다. 또한 다음에 데이타 리플레시가 행해지는 메모리 블럭에서 데이타 리플레시를 행함으로써 보디 영역에서의 다수 캐리어의 축적이 적은 상태에서 데이타 리플레시가 행해지기 때문에, 리플레시 데이타에 대한 서브 임계 누설 전류는 적고, 데이타 보존 특성은 개선된다. 즉, 보디 영역의 다수 캐리어 배출에 의해 보디 영역의 전위가 떨어진 상태에서 셀프 리플레시 동작이 행해진다. 이 셀프 리플레시 동작시에는 각 비트선 전위가 H 레벨 및 L 레벨로 구동된다. 따라서 같은 메모리 블럭내에서 데이타 리플레시가 행해지지 않은 메모리셀이고 또한 L 레벨의 비트선에 접속하는 메모리셀의 보디 영역에의 다수 캐리어의 주입이 행해지는 하는 디스터브 동작이 생긴다. 그러나 데이타 리플레시가 행해지는 메모리 블럭은 직전에 보디 리플레시가 행해지고 있어서 그 보디 영역에 축적되는 다수 캐리어는 가장 적은 상태가 되어 있다. 따라서 서브 임계 누설 전류가 가장 적은 상태로 유지된 상태에서 데이타 리플레시가 행해지기 때문에 확실하게 데이타의 리플레시를 행할 수 있다. 또한 리플레시 후에도 그 보디 영역의 축적 다수 캐리어량은 적기 때문에 서브 임계 누설 전류는 매우 작고, 리플레시 후의 데이타가 이 서브 임계 누설 전류에 의해 변화하는 속도는 거의 최소가 되기 때문에 리플레시된 데이타를 확실하게 장시간에 걸쳐서 보존하는 것이 가능해진다.
또한 제9도에 도시한 보디 리플레시 제어 회로(26)의 구성에서 리플레시 어드레스 비트의 수가 기억 용량의 증대에 따라 증가하는 경우에는 단순히 셀프 리플레시 모드지시 신호(φsrf)의 활성화시 활성화되고, 내부 로우 어드레스 스트로브 신호(intRAS)의 활성화를 카운트하는 카운터가 이용되고, 이 카운터 출력에 따라서 블럭 디코더 (26b)가 디코드 동작을 행하도록 구성되어도 좋다.
또한 상술한 설명에서는 1개의 메모리 블럭에서 데이타의 리플레시가 행해지도록 설명하고 있지만, 동시에 복수개의 메모리 블럭이 데이타 리플레시를 받는 경우에는 이 데이타 리플레시를 받는 메모리 블럭과 별도의 메모리 블럭이고 또한 다음에 데이타 리플레시를 받는 메모리 블럭을 동시에 여러 개 보디 리플레시를 행하도록 구성해도 좋다.
또한, 보디 리플레시와 데이타 리플레시를 완전히 같은 타이밍으로 행할 필요는 없고, 데이타 리플래시가 행해진 후에 보디 리플레시가 행해지도록 구성되더라도 좋다. 셀프 리플레시 모드시에 데이타 리플레시 간격은 데이타 리플레시에 필요로하는 시간보다도 충분히 길어서 데이타 리플레시 동작 및 보디 리플레시 동작을 2개의 연속하는 데이타 리플레시 동작 동안에 충분히 여유를 갖고 실행할 수 있다.
제12도는 제1도에 도시한 로우계 제어 회로(32) 및 1개의 센스 앰프대에 대해서 설치되는 어레이 주변 회로에 포함되는 보디 리플레시 실행부의 구성을 개략적으로 도시한 도면이다. 제12도에서 로우계 제어 회로(32)는 내부 로우 어드레스 스트로브 신호(intRAS)의 내부 로우 어드레스 신호(블럭 어드레스를 포함한다) (RA 및 /RA)에 따라서 메모리 블럭과 센스 앰프대와의 접속/비접속을 제어하는 비트선 분리 신호(BLI)를 출력하는 비트선 분리 제어 회로(32c)와, 내부 로우 어드레스 스트로브 신호(intRAS)와 내부 로우 어드레스 신호(RA 및 /RA)에 따라서 선택 메모리 블럭에 대한 센스 앰프대를 활성화하는 신호를 발생하는 센스 앰프 활성화 회로(32d)와, 내부 로우 어드레스 스트로브 신호(intRAS)와 내부 로우 어드레스 신호(RA 및 /RA)에 따라서 비트선 및 센스 앰프 구동 신호선의 프리차지/이퀼라이즈를 제어하는 프리차지/이퀼라이즈 제어 회로(32e)를 포함한다.
이들 비트선 분리 제어 회로(32c), 센스 앰프 활성화 회로(32d) 및 프리차지/이퀼라이즈 제어 회로(32e)는 통상의 DRAM에서 이용되고 있는 회로 구성과 같은 구성을 지니고 내부 로우 어드레스 스트로브 신호(intRAS)의 활성화에 응답하여 선택 메모리 블럭에 대해서 설치된 센스 앰프의 활성화 및 비트선 프리차지/이퀼라이즈 회로 및 센스 앰프 구동 신호선 프리차지/이퀼라이즈 회로의 비활성화를 행하고, 또한 선택 메모리 블럭을 대응하는 센스 앰프대에 접속한다.
또한 비트선 및 센스 구동 신호선을 소정 전위로 프리차지하기 위해서, 전원 전압(Vcc)과 접지 전압이 중간 전압 Vcc/2을 생성하는 프리차지 전압 발생 회로(65)가 설치된다. 이 프리차지 전압 발생 회로(65)로부터 비트선 프리차지 전압(VBL)및 센스 구동 신호선 프리차지 전압(VSL)이 출력된다. 이 프리차지 전압 발생 회로(65)는 글로벌 메모리 블럭 각각에 대해서 설치되더라도 좋고, 또한 모든 글로벌 메모리 블럭에 공통적으로 설치되더라도 좋다.
보디 리플레시를 실행하는 보디 리플레시 회로(66)는 보디 리플레시 지시 신호(BREj 및 BREk)에 따라서 활성화된다. 이 보디 리플레시 지시 신호(BREj)는 메모리 블럭(MB#j)의 보디 리플레시를 지시하고, 보디 리플레시 지시 신호(BREk)는 메모리 블럭(MB#k)의 보디 리플레시를 지시한다. 이들 메모리 블럭(MB#j 및 MB#k)은 1개의 글로벌 메로리 블럭에서 센스 앰프대를 공유하는 인접 메모리 블럭을 나타낸다.
보디 리플레시 회로(66)는 보디 리플레시 지시 신호(BREj 및 BREk)과 비트선 분리 신호(BLIa 및 BLIb)에 따라서 비트선 분리 지시 신호(BLIja 및 BLIjb)를 출력하는 비트선 분리 회로(66a)와, 보디 리플레시 지시 신호(BREj 및 BREk)와 센스 앰프 활성화 신호(/SPO 및 SON)에 따라서 센스 앰프 구동 신호(VPSj 및 VNSj)를 출력하는 센스구동 회로(66b)와, 보디 리플레시 지시 신호(BREj 및 BREk)과 센스 앰프 구동 신호선 이퀼라이즈 지시 신호(SEQ)에 따라서 센스 앰프 구동 신호선 이퀼라이즈 지시 신호(SEQj)를 출력하는 센스 이퀼라이즈 구동 회로(66c)와, 보디 리플레시 지시 신호(BREj 및 BREk)과 비트선 프리차지 전압(VBL)에 따라서, 비트선 프리차지 전압을 중간 전압(Vcc/2)또는 보디 리플레시 전위(VBR)중 어느 하나로 설정하는 비트선 전압 변경 회로(66d)를 포함한다. 프리차지 전압 발생 회로(65)로부터의 센스 앰프 구동 신호선 프리차지 전압(VSL)은 그대로 대응하는 센스 앰프대의 센스 앰프 구동 신호선 프리차지/이퀼라이즈 회로에 공급된다.
제13도는 보디 리플레시 회로(66)의 출력 신호/전압이 인가되는 회로 부분을 개략적으로 도시한 도면이다. 제13도에서 메모리 블럭 MB#j와 메모리 블럭 MB#k 사이에 센스 앰프대(SB#j)가 설치된다. 메모리 블럭 MB#j와 센스 앰프대(SB#j) 사이에 비트선 분리 게이트군 B1G#j가 배치되고 센스 앰프대 SB#j와 메모리 블럭 MB#k 사이에 비트선 분리 게이트군 B1G#k이 배치된다. 센스 앰프대 SB#j와 비트선 분리 게이트군 B1G#k 사이에 비트선 이퀼라이즈 회로군 BEQ#j가 배치된다. 이 센스 앰프대 SB#j에서는 명확하게 나타나 있지 않지만, 센스 앰프 구동 신호선 이퀼라이즈 회로가 배치된다.
비트선 분리 지시 신호(BLIja)는 비트선 분리 게이트군(B1G#j)에 공급된다. 센스 앰프 구동 신호(VPSj 및 VNSj)는 센스 앰프대(SB#j)에 공급된다. 비트선 프리차지 전압 (VBLj)는 비트선 이퀼라이즈 회로군(BPQ#j)에 공급된다. 비트선 분리지시 신호(BLIjb)는 비트선 분리 게이트군(B1G#k)에 공급된다. 이 비트선 이퀼라이즈 회로군(BPQ#j)의 활성/비활성의 제어는 제12도에 도시한 로우계 제어 회로(32)에 포함되는 프라차지/이퀼라이즈 제어 회로(32e)에서 출력되는 비트선 이퀼라이즈/프리차지 지시 신호(BEQj)에 의해 행해진다.
제12도에 도시한 프리차지 전압 발생 회로(65)로부터의 센스 앰프 구동 신호선 프리차지 전압(VSL)은 명확하게 나타나 있지 않지만 센스 앰프 구동 신호선 프리차지/이퀼라이즈 회로에 공급된다. 이 센스 앰프 구동 신호선 프리차지/이퀼라이즈 회로에는 보디 리플레시 회로(66)로부터의 센스 앰프 구동 신호선 프리차지/이퀼라이즈 지시 신호(SEQj)가 공급된다. 이 보디 리플레시 회로(66)는 보디 리플레시 지시 신호(BREj 및 BREk)에 따라서 보디 리플레시를 행하는 메모리 블럭을 비트선 이퀼라이즈 회로군(BEQ#j)에 접속하도록 비트선 분리 게이트군(BIG#j 및 BIG#k)을 제어하고, 또한 센스 앰프대(SB#j) 및 센스 앰프 구동 신호선 프라차지/이퀼라이즈 회로의 동작을 제어한다.
제14도는 제12도 및 제13도에 도시한 보디 리플레시 회로(66)의 구체적인 구성의 일례를 도시한 도면이다. 제14도에서 비트선 분리 회로(66a)는 메모리 블럭(MB#j)에 대한 비트선 분리 지시 신호(BL1ja)를 신호선(56)상에 출력하는 서브 비트선 분리 회로(66aa)와 메모리 블럭(MB#k)에 대한 비트선 분리 지시 신호(BLIjb)를 신호선(57)상에 출력하는 서브 비트선 분리 회로(66ab)를 포함한다. 서브 비트선 분리회로(66aa)는 보디 리플레시 지시 신호(BREk)의 비활성화시 도통하고, 비트선 분리신호(BLIa)를 신호선(56)상에 전달하는 p채널 MOS 트랜지스터(66aaa)와, 보디 리플레시 지시 신호 (BREk)의 활성화시 도통하고, 신호선(56)을 접지 전압 레벨로 구동하는 n채널 MOS 트랜지스터(66aab)를 포함한다. 서브 비트선 분리 제어 회로(66ab)는 보디 리플레시 지시 신호(BREj)의 비활성화시 도통하고, 비트선 분리 신호(BLIjb)를 신호선(57)상에 전달하는 P 채널 MOS 트랜지스터(66aba)와, 보디 리플레시 지시 신호(BREj)의 활성화시 도통하고, 신호선(57)을 접지 전압(Vss)레벨로 구동하는 n채널 MOS 트랜지스터 (66abb)를 포함한다.
센스 구동 회로(66b)는 센스 앰프 활성화 신호(/SOP)의 활성화시 도통하고, 센스 앰프 구동 신호선(51a)에 전원 전압(Vcc)을 전달하는 p채널 MOS 트랜지스터(66ba)와, 보디 리플레시 지시 신호(BREj 및 BREk)를 받는 OR 게이트(68)의 출력 신호의 활성화시 도통하고, 센스 앰프 구동 신호선(51a)을 접지 전압(Vss) 레벨로 구동하는 n채널 MOS 트랜지스터(66bb)와, OR 회로(68)의 출력 신호를 받는 인버터(66bc)와, 인버터 (66bc)의 출력 신호가 L 레벨일 때에 도통하고 센스 앰프 구동 신호선(51b)상에 전원 전압(Vcc)을 전달하는 p채널 MOS 트랜지스터(66bb)와, 센스 앰프 활성화 신호(SON)의 활성화시(H 레벨) 도통하고, 센스 앰프 구동 신호선(51b)을 접지 전압(Vss) 레벨로 구동하는 n채널 MOS 트랜지스터(66be)를 포함한다.
센스 이퀼라이즈 구동 회로(66c)는 OR 게이트(68)의 출력 신호와 센스 앰프 구동 신호선 이퀼라이즈 지시 신호(SEQj)를 받는 게이트 회로(66ca)를 포함한다. 이 게이트 회로(66ca)는 OR 회로(68)의 출력 신호가 L 레벨일 때에 버퍼로서 동작하고, 또한 OR게이트(68)의 출력 신호가 H 레벨일 때에는 L 레벨의 신호를 출력한다.
비트선 전압 변경 회로(66d)는 중간 전압(Vcc/2)과 접지 전압(Vss)을 양 동작 전원 전압으로서 동작하고, OR 회로(68)의 출력 신호를 반전하는 인버터 버퍼(66da)를 포함한다. 이 인버터 버퍼(66ba)는 OR 회로(68)의 출력 신호에 따라서 중간 전압(Vcc/2) 및 접지 전압(Vss)의 한쪽을 선택하여 신호선(54)상에 전달하는 멀티플렉서로 치환되어도 좋다.
제14도에서는 메모리 블럭(MB#j)의 1개의 비트선쌍(BLPj)과 메모리 블럭(MB#k)의 1개의 비트선쌍(BLPk)을 대표적으로 도시하고, 또한 비트선 프리차지/이퀼라이즈 회로(BPQ), 센스 앰프(SA), 센스 앰프 구동 신호선 프리차지/이퀼라이즈 회로(SPQ) 및 비트선 분리 게이트(BIGa 및 BIGb)의 구성은 먼저 제4도에 도시한 구성과 같고, 대응하는 부분에는 동일 참조 번호를 붙여서, 그 상세한 설명은 생략한다. 이어서, 제12도 내지 제14도에 도시한 회로의 동작을 제15도 및 제16도에 도시한 동작 파형도를 참조하여 설명한다.
우선, 제15도에 도시한 통상 동작 모드시에 동작에 관해서 설명한다. 로우 어드레스 스트로브 신호(/RAS)가 L 레벨의 활성 상태가 되고, 계속해서 칼럼 어드레스 스트로브 신호(/CAS)가 활성 상태의 L레벨이 된다. 이 신호 시퀀스는 CBR 조건을 만족하지 않는다. 로우 어드레스 스트로브 신호(/RAS)의 하강에 응답하여, 내부 로우 어드레스 스트로브 신호(intRAS)가 H 레벨의 활성 상태로 구동된다. 이 내부 로우 어드레스 스트로브 신호(intRAS)가 상승에 응답하여 어드레스 신호(AD)가 로우 어드레스로서 받아들여져서 행선택 동작을 실행할 수 있다. 지금, 메모리 블럭 MB#j가 선택 메모리셀을 포함하는 경우를 가정한다. 이 경우에는 로우 어드레스와 내부 로우 어드레스 스트로브 신호(intRAS)에 따라서 비트선 분리 신호(BLla)가 H 레벨을 유지하고, 한편 비선택 메모리 블럭(MB#k에 대한 비트선 분리신호(BLIb)가 L 레벨로 구동된다.
또한, 이 내부 로우 어드레스 스트로브 신호(intRAS)와 로우 어드레스에 따라서 센스 앰프대(SB#j)에 대한 센스 앰프 구동 신호선 프리차지 지시 신호(SEQj) 및 비트선 이퀼라이즈 지시 신호(BEQj)가 L 레벨의 비활성 상태로 된다. 보디 리플레시 지시 신호(BREj 및 BREk)는 모두 L 레벨이고, 제14도에 도시한 OR 게이트(68)의 출력 신호는 L 레벨이다. 따라서, 비트선 분리 신호(BLIa 및 BLIb)에 따라서, 서브 비트선 분리 제어 회로(66aa 및 66ab)에서는 p채널 MOS 트랜지스터(66aaa 및 66aba)를 통해 신호선(56 및 57)상으로 각각 비트선 분리 지시 신호(BLIja 및 BLIjb)가 전달된다. 이에 따라, 메모리 블럭(MB#j)이 센스 앰프대(SB#j)에 접속되고, 한편, 메모리 블럭(MB#k)이 센스 앰프대(SB#j)로부터 분리된다. 또한 이퀼라이즈 지시 신호(SEQj 및 BEQj)에 따라서 센스 앰프 구동 신호선 프리차지/이퀼라이즈 회로(SPQ) 및 비트선 프리차지/이퀼라이즈 회로(BPQ)가 각각 비활성 상태가 되어 앰프 구동 신호선(51a 및 51b) 및 비트선쌍 (BLPj)이 전기적으로 플로팅 상태로 된다.
다음에 이 내부 어드레스 스트로브 신호(intRAS)와 로우 어드레스에 따라서 메모리 블럭(MB#j)에서 워드선(WLj)이 선택 상태로 구동된다. 메모리 블럭(MB#k)에서 워드선(WLk)은 비선택 상태에 있다. 워드선(WLj)가 선택되면 이 워드선(WLj)에 접속되는 메모리셀의 데이타가 비트선쌍(BLPj) 상에 판독되고, 비트선쌍 (BLPj)의 전위가 중간 전위 레벨의 프라차지 전압으로부터 판독된 데이타에 따른 전위로 변화한다. 제15도에서는 H 레벨의 데이타가 판독된 경우의 파형이 일례로서 표시된다.
이어서, 이 비트선쌍(BLPj)의 신호 전위가 충분히 확대되면, 내부 로우 어드레스 스트로브 신호(intRAS)에 따라서 센스 앰프 활성화 신호(/SOP 및 SON)이 각각 L 레벨 및 H 레벨의 활성 상태로 구동된다.
센스 구동 회로(66b)에 포함되는 p채널 MOS 트랜지스터(66ba) 및 n채널 MOS 트랜지스터(66be)가 도통하여 신호선(51a)상의 신호VPSj가 전원 전압(Vcc)레벨의 H 레벨로 구동되고, 한편 신호선(51b)상의 신호 VNSj가 접지 전압 레벨로 구동된다. 이에 따라, 센스 앰프(SA)가 활성화되고, p 채널 MOS 트랜지스터(PI 및 P2) 및 n채널 MOS 트랜지스터(N1 및 N2)에 의해 비트선쌍(BLPj)상의 전위차가 증폭되어 래치된다. 메모리 블럭(MB#k)에서 비트선쌍(BLPk)은 프리차지 상태를 유지하다.
한편, 칼럼 어드레스 스트로브 신호(/CAS)의 하강에 응답하여 어드레스 신호 (AD)가 칼럼 어드레스로서 받아들여지고 센스 동작 완료 후 열선택 동작이 개시된다. 이 열 선택 동작에 의해 어드레스 지정된 열에 대응하는 칼럼 선택선(CSL) 상의 신호 전위가 H 레벨로 하강하고 메모리셀이 선택된다. 이 선택된 메모리셀에 대해서 데이타의 기입 또는 독출이 행해진다.
메모리 사이클이 완료하면, 로우 어드레스 스트로브 신호(/RAS)가 H 레벨의 비활성 상태로 이행하고, 또한 칼럼 어드레스 스트로브 신호(/CAS)도 이어서 H 레벨의 비활성 상태로 구동된다. 이 로우 어드레스 스트로브 신호(/RAS)의 비활성화에 응답하여 내부 로우 어드레스 스트로브 신호(intRAS)가 L 레벨의 비활성 상태로 구동되고, 선택 워드선(WLj)이 비선택 상태로 구동된다. 계속해서 센스 앰프 활성화 신호(SON 및 /SOP)가 비활성 상태의 L 레벨 및 H 레벨로 구동되고, 샌스 앰프 (SA)가 비활성 상태로 된다. 프리차지/이퀼라이즈 신호(BEQj 및 SEQj)도 활성 상태의 H 레벨로 구동되고, 프리차지/이퀼라이즈 회로(SPQ 및 BPQ)이 활성화되어, 비트선쌍(BLPj)의 전위의 중간 전위(VBL)로의 프리차지/이퀼라이즈 및 센스 앰프 구동 신호선(51a 및 51b)의 중간 전원 전위(VSL)로의 프리차지/이퀼라이즈가 행해진다. 이 후, 비선택 상태에서 비트선 분리 신호(BLIb)가 H 레벨로 상승하고, 메모리 블럭 MB#k(비트선쌍 BLPk)가 센스 앰프대 SB#j(센스 앰프SA)에 접속된다. 또한 칼럼 어드레스 스트로브 신호(/CAS)의 비활성화에 응답하여 열선택선(CSL)상의 열선택 신호도 L 레벨로 하강하고, 이에 따라 메모리 블럭(MB#j)가 프리차지 상태로 복귀한다.
메모리 블럭의 데이타 리플레시 동작에서는 이 제15도에 도시한 파형도에 있어서, 칼럼 어드레스 스트로브 신호(/CAS)는 로우 어드레스 스트로브 신호(/RAS)보다도 빠른 타이밍으로 L 레벨로 구동하는 것 및 로우어드레스로서 리플레시 어드레스(REF)가 이용되는 것 및 열선택이 행해지지 않는 (열선택선 CSL은 L 레벨을 유지한다) 것을 제외하고 같은 동작 파형이 얻어진다. 따라서 데이타 리프리시 테이터 리플레시할 때의 동작 설명은 생략하고, 제16도을 참조하여 보디 리플레시할 때의 동작에 관해서 설명한다.
로우어드레스 스트로브 신호(/RAS)보다도 빠른 타이밍으로 칼럼 어드레스 스트로브 신호(/CAS)가 L 레벨로 구동되면, 리플레시 모드로 들어가고, CBR 검출신호 (CBR)가 H 레벨로 상승한다. 이 CBR 검출 신호(CBR)가 H 레벨로부터 상승하고나서 소정 시간(T)이 경과하면 샐프 리플레시 모드 지시 신호(φsrf)가 H 레벨이 되고, 이 SOIDRAM은 셀프 리플레시 모드로 들어간다. 이 셀프 리플레시 모드에 들어가면, 소정 시간 간격으로 리플레시 활성화 지시 신호(φrq)가 H 레벨의 활성 상태가 되고, 이 리플레시 활성화 신호(φrq)의 활성화에 응답하여 내부 로우 어드레스 스트로브 신호 (intRAS)가 소정 기간 H 레벨이 된다.
리플레시 활성화 지시 신호(φrq)가 H 레벨의 활성 상태가 되고 내부 로우어드레스 스트로브 신호(intRAS)가 소정 기간 활성 상태가 되면, 그 때의 리플레시 어드레스(REFi)가 1개의 메모리 블럭 (메모리블럭 MB#i)의 최후의 워드선을 지정하고 있을 때에는 보디 리플레시가 활성 상태로 된다. 이 제16도에서는 메모리 블럭(MB#j)에 대한 보디 리플레시가 행해지는 경우의 동작 파형이 표시된다. 따라서, 메모리 블럭(MB#j)에 대한 보디 리플레시 지시 신호(BREj)가 H 레벨이 되고, 한편 메모리 블럭(MB#k)에 대한 보디 리플레시 지시 신호(BREk)는 L 레벨을 유지한다. 보디 리플레시 지시 신호 (BREj)가 활성화되더라도 데이타 리플레시는 행해지지 않기 때문에, 센스 앰프 활성화 신호(/SOP 및 SON)은 비활성 상태의 H 레벨 및 L 레벨을 각각 유지한다. 또한 비트선 분리 신호(BLIa 및 BLIb)도 H 레벨을 유지하고, 프리차지/이퀼라이즈 지시 신호(SEQj 및 BEQj)도 활성 상태의 H 레벨을 유지한다.
보디 리플레시 지시 신호(BREj)가 H 레벨로 상승하면, 제14도에 도시한 센스 이퀼라이즈 구동 회로(66c)에서 신호(53)상에 전달되는 신호가 L 레벨이 되고, 센스 앰프 구동 신호선 프리차지/이퀼라이즈 회로(SPQ)가 비활성 상태로 된다. 또한, 센스 수동 회로(66b)에서는 OR 회로(68)의 출력 신호에 따라서 MOS 트랜지스터(66bb 및 66bd)가 온 상태가 되고, 센스 앰프 구동 신호선(51a 및 51b)상의 센스 앰프 구동 신호(VPSj 및 VNSj)가 각각 중간 전압(VSL)의 전압 레벨로부터 각각 L 레벨 및 H 레벨로 구동된다.
또한, 서브 비트선 분리 회로(66aa)에서는 MOS 트랜지스터(66aaa)가 도통 상태이고 또한 MOS 트랜지스터(66aab)가 비도통 상태이기 때문에 이 신호선(56)상의 분리 지시 신호(BLIja)는, H 레벨의 비트선 분리 신호(BLIa)에 따라서 H 레벨을 유지하다. 이에 따라, 비트선 분리 게이트(BIGa)를 통해 비트선쌍(BLPj)가 센스 앰프(SA)에 접속된다. 한편, 서브 비트선 분리 회로(66ab)에서는 MOS 트랜지스터(66aba)가 비도통 상태가 되고, 한쪽 MOS 트랜지스터(66abb)가 도통 상태가 되어 이 신호선(57)상의 비트선 분리 지시 신호(BLIjb)가 L 레벨로 하강한다. 이에 따라, 메모리 블럭(MB#k)의 비트선쌍(BLPk)은 센스 앰프(SA)에서 분리된다. 즉, 메모리 블럭(MB#k)이 센스 앰프대 (SB#j)에서 분리되어 한쪽 메모리 블럭(MB#j)이 센스 앰프대(SB#j)에 접속된다.
비트선 전압 변경 회로(66d)는 OR 회로(68)의 출력 신호의 H 레벨에 응답하여 이 비트선 프리차지 전압(VBLj)을 접지 전압 레벨로 구동한다. 이 접지 전압 레벨의 비트선 프리차지 전압(VBLj)은 분리 게이트 B1Ga(비트선 분리 게이트군 B1G#j)를 통해 메모리 블럭(MB#j)의 각 비트선쌍(BLPj, ...)으로 전달된다. 메모리블럭(MB#j 및 MB#k)에서는 데이타 리플레시가 행해지지 않기 때문에 워드선(WLj 및 WLk)은 비선택 상태의 L 레벨에 있다.
SOI 구조의 메모리셀에서는 그 다수 캐리어의 축적에 의해 전위가 상승한 보디 영역과 비트선(BL 또는 /BL) 사이가 순방향으로 바이어스되어 이 보디 영역에 축적한 다수 캐리어가 비트선(BL 및 /BL)로 배출된다. 이 보디 리플래시 동작시에 센스 앰프 구동 신호(VPSj 및 VNSj)의 전압 레벨을 중간 전압 레벨로부터 활성화 할 때와 반대의 극성 전압 레벨로 구동하는 것은 이하의 이유에 의한다. 보디 리플레시 동작시 센스 노드(SN 및 ZSN)는 L 레벨이 된다. 센스 앰프 구동 신호선(51a) 상의 전압 레벨이 이 접지 전압보다도 높은 경우에는, PMOS 트랜지스터(P1 및 P2)이 도통하고, 신호선(51a)에서 센스 노드(SB 및 ZSN)으로 전류를 공급하고, 소비 전류가 증대함과 동시에, 비트선 전위를 상승시켜서 보디 리플레시 동작을 방해한다.
MOS 트랜지스터(N1 및 N2)에 대해서는 신호선(51b)상의 센스 앰프 구동 신호(VNSj)의 전압 레벨이 센스 노드(SN 및 ZSN)보다도 높은 경우, 전류가 흐르지 않는다. 그러나 이 보디 리플레시 동작시에 MOS 트랜지스터(N1 및 N2)의 게이트 및 소스가 동전위가 되기 때문에, 어떠한 원인으로 이 센스 노드(SN 및 ZSN)에 노이즈가 생겨서 MOS 트랜지스터(N1 및 N2)의 한쪽이 도통할 가능성이 있다. 이러한 보디 리플레시 동작시에 센스 앰프대(SA)를 통해 전류가 흐르는 것을 방지하기 위해서 이 센스 앰프 구동 신호선(VPSj)을 L 레벨, 센스 앰프 구동 신호선(VNSj)을 H 레벨로 구동한다. 이에 따라, 보디 리플레시 동작시에 센스 노드(SN 및 ZSN)에 노이즈가 생긴 경우 및 다수 캐리어의 배출에 의해, 이 센스 노드(SN 및 ZSN)의 전위가 상승해도, 확실하게 센스 앰프 SA를 비활성 상태로서 이 센스 앰프대(센스 앰프 SA)에서의 소비 전류의 발생을 억제할 수 있다.
제17도는 보디 리플레시 동작을 설명하기 위한 도면이다. 제17도에 도시한 바와 같이, SOI 메모리셀의 억세스 트랜지스터의 게이트는 워드선이 비선택 상태인 OV로 유지되고, 비트선에 접속되는 소스/드레인(4a)은 0V로 유지된다. 다른 쪽 소스/드레인 (4b)은 기억정보에 따른 전압(VSN)을 유지한다. 이 상태에서는 보디 영역(4c)은 그 다수 캐리어(정공)의 축적에 의해 그 전위가 0V보다도 상승하고 있다. 소스/드레인(4a) 접지 전위 OV로 유지함으로써, 이 보디 영역(4c)과 소스/드레인(4a) 사이의 PN 접합을 순방향으로 바이어스할 수 있고, 이 보디 영역(4c)에 축적된 다수 캐리어를 순방향 전류에 의해 비트선상에 배출할 수 있고, 따라서 보디 영역(4c)의 전위를 저하시킬 수 있다.
비트선 프리차지 전압(VBLj)는 메모리 블럭(MB#j)전체에 공급된다. 따라서, 1개의 보디 리플레시 동작에 의해 메모리 블럭(MB#j)의 모든 메모리셀에 대해서 동시에 보디 리플레시를 행할 수 있다. 이 보디 리플레시는 데이타 리플레시가 1메모리 블럭의 전메모리셀에 대해서 행해질 때에 1회 행해질 뿐이며, 따라서 이 보디 리플레시에 필요하게 되는 전류도 데이타 데이타 리플레시 때문에 필요하게 되는 전류에 비교해서 대폭 작아서 칩전체의 소비 전류 증분은 거의 무시할 수 있다.
[변경예]
제18도는 본 발명의 실시 형태1의 변경예1의 보디 리플레시할 때의 메모리셀에의 인가 전압을 도시한 도면이다. 제18도에서 보디 리플레시 동작시에는 메모리셀의 제어 전극(4e) 및 소스/드레인(4a)에 마이너스의 보디 리플레시 전압(VBR)이 인가된다. 즉, 보디 리플레시 동작시에는 보디 리플레시를 행하는 메모리 블럭에서의 워드선(WL) 및 비트선(BL, /BL)에는 마이너스 전압(VBR)이 인가된다. 비트선을 통해 메모리셀의 소스/드레인(4a)에 마이너스 전압(VBR)을 인가함으로써 보디 영역(4c)과 소스/드레인 (4a) 사이의 순방향 바이어스 전압이 커져서, 보다 큰 순방향 누설 전류를 흘릴 수 있고, 더욱 확실하게 이 보디 영역(4c)에 축적한 다수 캐리어를 배출할 수 있다.
이 보디 리플레시 동작시에 제어 전극(4e)을 동일하게 마이너스 전압(VBR)에 인가함으로써, 스토리지 노드의 기억 전압(VSN)에 대한 서브 임계 누설 전류의 증대를 억제할 수 있어서 메모리셀의 데이타 유지 특성의 열화를 초래하지 않고 보디 영역의 다수 캐리어의 배출을 효율적으로 행할 수 있다.
제19도는 이 보디 리플레시 동작시에 워드선(WL)에 마이너스 전압을 인가하기 위한 구성을 도시한 도면이다. 제19도에서 1개의 워드선(WL)에 대한 구성만을 도시한다. 제19도에 있어서, 공급된 어드레스 신호를 디코드하여 대응하는 행을 지정하는 행선택 신호(WA)을 생성하는 디코드 회로(12a)와, 이 디코드 회로(12a)에서의 신호(WA)의 L 레벨 전위를 마이너스 전압(VRB)레벨로 변환하는 레벨 변환 회로(12b)와, 레벨 변환 회로(12b)의 출력 신호의 H 레벨의 전압 레벨을 승압 전압(Vpp) 레벨로 변환하는 레벨 변환 회로(12c)와, 이 레벨 변환 회로(12c)의 다른 쪽 전원 노드에 접지 전압(Vss) 및 마이너스 전압(VRB)의 한쪽을 전달하는 멀티플렉서(12d)를 포함한다. 이 멀티플렉서 (12d)는 보디 리플레시 지시 신호(BREj)가 H 레벨의 활성 상태의 때에는 마이너스 전압 (VRB)를 선택하고, 한편 보디 리플레시 지시 신호(BREj)가 비활성 상태일 때에는 접지 전압 (Vss)를 선택한다.
레벨 변환 회로(12b 및 12c)의 구성은 통상의 구성을 이용할 수 있고, 특히 나중에 설명한 바와 같은 회로 구성을 이용할 수 있다.
이 제19도에 도시한 구성에서 보디 리플레시 동작시에는 워드선 선택 신호(WA)가 비활성 상태이고, 워드선 선택 신호(WA)는 마이너스 전압(VRB)의 L 레벨로 구동된다. 그 이외의 동작 모드시에는 이 비선택 상태의 워드선(WL)은 접지 전압(Vss) 레벨로 유지된다.
제20도는 제19도에 도시한 레벨 변환 회로(12b)의 구성의 일례를 도시한 도면이다. 제20도에서 레벨 변환 회로(12b)는 워드선 선택 신호(WA)를 받는 인버터(12ba)와, 전원 노드(Vcc)와 노드(12bx) 사이에 접속되고 또한 그 게이트에 워드선 선택 신호(WA)를 받는 p채널 MOS 트랜지스터(12bb)와, 전원 노드(Vcc)와 노드(12by) 사이에 접속되고 또한 그 게이트에 인버터(12ba)의 출력 신호를 받는 p채널 MOS 트랜지스터(12bc)와, 노드(12bx)와 마이너스 전압 공급 노드(VRB)사이에 접속되고 또한 그 게이트가 노드(12by)에 접속되는 n채널 MOS 트랜지스터(12bb)와 노드(12by)와 마이너스 전압 공급 노드(VRB) 사이에 접속되고 또한 그 게이트가 노드(12bx)에 접속되는 n채널 MOS 트랜지스터(12be)를 포함한다. 노드(12bx)에서 레벨 변환 후의 신호(WAA)가 출력되고, 노드 (12by)에서 레벨 변환되고 또한 논리가 반전된 신호(ZWAA)가 출력된다. 다음에 이 제20도에 도시한 레벨 변환 회로(12b)의 동작에 관해서 간단히 설명한다.
워드선 선택 신호(WA)는 전원 전압(Vcc)과 접지 전압(Vss) 사이에서 변화하는 신호이다. 지금 워드선 선택 신호(WA)가 H 레벨일 때에는 인버터(12ba)의 출력 신호가 L 레벨(접지 전압레벨)이 되고, MOS 트랜지스터(12bc)가 도통 상태, MOS 트랜지스터 (12bb)가 비도통 상태로 된다. 노드(12by)가 MOS 트랜지스터(12bc)에 의해 충전되면 MOS 트랜지스터(12bd)의 게이트 전위가 상승하고, MOS 트랜지스터(12bd)가 노드 (12bx)의 전위를 마이너스 전압(VRB) 레벨로까지 저하시킨다. 이 노드(12bx)의 전위 저하에 따라 MOS 트랜지스터(12be)가 비도통 상태로 이행하고, 따라서 노드(12by)가 고속으로 MOS 트랜지스터(12bc)에 의해 전원 전압(Vcc) 레벨까지 충전된다. 최종적으로 노드(12by)에서의 신호(ZWAA)가 전원 전압(Vcc)레벨, 노드(12bx)에서의 신호(WAA)가 마이너스 전압(VRB) 레벨이 된다.
워드선 선택 신호(WA)가 L 레벨일 때에는 반대로 MOS 트랜지스터(12bb)가 도통 상태, MOS 트랜지스터(12bc)가 비도통 상태로 된다. 따라서 이 상태에서 먼저 동작과 반대로 노드(12by)가 MOS 트랜지스터(12be)에 이해 방전되고, 마이너스 전압(VRB) 레벨, 노드(12bx)가 MOS 트랜지스터(12bb)에 의해 충전되어, 전원 전압(Vcc) 레벨이 된다.
이에 따라, 전원 전압(Vcc)과 접지 전압(Vss)사이에서 변화하는 신호를, 전원 전압(Vcc)과 마이너스 전압(VRB) 사이에서 변화하는 신호로 변환할 수 있다.
제21도는 제19도에 도시한 레벨 변환 회로(12c) 및 멀티플렉서(12d)의 구성을 개략적으로 도시한 도면이다. 제21도에서 레벨 변환 회로(12c)는 승압 전압 공급 노드(Vpp)와 노드(12cx) 사이에 접속되고 또한 그 게이트가 노드(12cy)에 접속되는 p채널 MOS 트랜지스터(12ca)와, 승압 전압 공급 노드(Vpp)와 노드(12cy) 사이에 접속되고 또한 그 게이트가 노드(12cx)에 접속되는 p채널 MOS 트랜지스터(12cb)와, 노드(12cx)와 노드(12cz) 사이에 접속되고 또한 그 게이트에 워드선 선택 신호(WAA)를 받는 n채널 MOS 트랜지스터(12cc)와, 노드(12cy)와 노드(12cz) 사이에 접속되고 또한 그 게이트에 워드선 선택 신호(ZWAA)를 받는 n채널 MOS 트랜지스터(12cd)를 포함한다.
멀티플랙서(12d)는 도통 시간 노드(12cz)에 접지 전압(Vss)를 전달하는 n채널 MOS 트랜지스터(12da)와, 도통시 노드(12cz)로 마이너스 전압(VRB)를 전달하는 n채널 MOS 트랜지스터(12bd)를 포함한다. 이 멀티플렉서(12d)에서의 MOS 트랜지스터(12da 및 12db)의 도통/비도통의 제어는 보디 리플레시 지시 신호(BREj)를 받는 레벨 변환 회로(70)에 의해 행해진다. 이 레벨 변환 회로(70)는 보디 리플레시 지시 신호(BREj)의 진폭을 전원 전압(Vcc)과 마이너스 전압(VRB) 사이의 그것으로 변화시킨다. 이 레벨 변환 회로(70)의 구성은 제20도에 도시한 레벨 변환 회로(12c)의 구성과 같다. 다음에 이 제21도에 도시한 레벨 변환 회로(12c) 및 멀티플렉서(12d)의 동작에 관해서 설명한다.
워드선 선택 신호(WAA)가 H 레벨일 때에는, MOS 트랜지스터(12cc)가 도통 상태, MOS 트랜지스터(12cd)가 비도통 상태로 된다. 따라서 노드(12cx)가 MOS 트렌지스터(12cc)를 통해 노드(12cz) 상의 전압 레벨까지 방전된다. 이에 따라, MOS 트랜지스터 (12cb)가 도통하고, 노드(12cy)를 승압 전압(Vpp)레벨까지 충전한다. 이 노드(12cy)의 전위 상승에 따라 MOS 트랜지스터(12ca)가 비도통 상태로 이행한다. 따라서 최종적으로 , 노드(12cx)는 노드(12cz)상의 전압 레벨에까지 방전되고, 노드(12cy)에서는 승압 전압 (Vpp)이 출력되어 워드선(WL)로 전달된다.
반대로 워드선 선택 신호(WAA)가 L 레벨일 때에는, MOS 트랜지스터(12cc)가 비도통 상태, MOS 트랜지스터(12cb)가 도통 상태로 된다. 이 상태에서는 반대로 노드(12cy)가 MOS 트랜지스터(12cb)를 통해 노드(12cz)상의 전압 레벨까지 방전되고, 노드(12cx)가 MOS 트랜지스터(12ca)를 통해 승압 전압(Vpp) 레벨까지 충전된다. 신호(WAA 및 ZWAA)의 L 레벨은 마이너스 전압(VRB) 레벨이다. 따라서 노드(12cz)의 전압 레벨이 마이너스 전압(VRB)만으로도 확실하게 MOS 트랜지스터(12cc 및 12cd)를 비도통 상태로 유지할 수 있다.
레벨 변환 회로(70)는 보디 리플레시 지시 신호(BREj)가 H 레벨일 때에는 전원 전압(Vcc) 레벨의 신호를 MOS 트랜지스터(12bd)의 게이트에 부여하고, 마이너스 전압 (VRB)의 레벨의 신호를 MOS 트랜지스터(12ba)의 게이트에 부여한다. 이 상태에서는 MOS 트랜지스터(12bd)가 도통하고, 마이너스 전압(VRB)를 노드(12cz)로 전달한다. 따라서 이 보디 리플레시 동작이 행해질 때에는 워드선(WL)은 마이너스 전압(VRB) 레벨이 된다.
반대로, 보디 리플레시 지시 신호(BREj)가 L 레벨 일 때에 레벨 변환 회로(70)는 전원 전압(Vcc) 레벨의 신호를 MOS 트랜지스터(12ba)의 게이트에 부여하고, 마이너스 전압(VRB)의 레벨의 신호를 MOS 트랜지스터(12bd)의 게이트에 부여한다. 이에 따라 MOS 트랜지스터(12ba)가 도통 상태, MOS 트랜지스터(12bd)가 비도통 상태가 되어, 노드(12cz)로 접지 전압(Vss)이 전달된다. 따라서 비선택 워드선(WL)이 접지 전압(Vss) 레벨로 유지된다.
제22도는 마이너스 전압을 이용하는 보디 리플레시할 때에 있어서의 비트선 전압 변경 회로(66d)의 구성의 일례를 도시한 도면이다. 제22도에서 비트선 전압 변경 회로(66d)는 OR 회로(68)의 출력 신호를 받는 인버터(66db)와, 중간 전압 공급 노드(66x)와 노드(66dx) 사이에 접속되고 또한 그 게이트에 OR 회로(68)의 출력 신호를 받는 p채널 MOS 트랜지스터(66dc)와, 중간 전압 공급 노드(66x)와 노드(66dy) 사이에 접속되고 또한 그 게이트에 인버터(66bb)의 출력 신호를 받는 p채널 MOS 트랜지스터(66dd)와, 노드(66bx)와 마이너스 전압 공급 노드(VRB) 사이에 접속되고 또한 그 게이트가 노드(66dy)에 접속되는 n채널 MOS 트랜지스터(66de)와, 노드(66dy)와 마이너스 전압 공급 노드(VRB)사이에 접속되고 또한 그 게이트가 노드(66dx)에 접속되는 n채널 MOS 트랜지스터(66df)를 포함한다. 노드(66dx)에서 비트선 프리차지 전압(VBLj)이 출력된다.
이 제22도에 도시한 비트선 전압 변경 회로(66d)는 실질적으로 레벨 변환 회로이다. OR 회로(68)의 출력 신호가 L 레벨일 때에는 MOS 트랜지스터(66bc)가 도통 상태, MOS 트랜지스터(66dd)가 비도통 상태로 되고, 노드(66dx)가 MOS 트랜지스터(66dc)에 의해 충전되고, 한편 노드(66dy)는 MOS 트랜지스터(66df)에 의해 마이너스 전압(VRB) 레벨까지 방전된다. 따라서 이 상태에서는 비트선 프리차지 전압(VBLa)가 중간 전압 (Vcc/2)의 전압 레벨이 된다.
한편, OR 회로(68)로부터 출력 신호가 H 레벨일 때에는 반대로 MOS 트랜지스터(66dc)가 비도통 상태, MOS 트랜지스터(66dd)가 도통 상태로 된다. 이 상태에서 노드 (66dx)는 MOS 트랜지스터(66de)에서 마이너스 전압(VRB) 레벨까지 방전되고, 한쪽 노드(66dy)는 중간 전압(Vcc/2)의 전압 레벨에까지 MOS 트랜지스터(66dd)에 의해 충전된다. 따라서 이 상태에서 비트선 프리차지 전압(VBLj)는 마이너스 전압(VRB)의 전압 레벨이 된다. 이에 따라, 보디 리플레시를 행하는 메모리 블럭의 각 비트선쌍에 마이너스 전압(VRB)를 전달할 수 있다.
제23도는 본 발명의 실시 형태1의 변경예에서의 보디 리플레시 제어 블럭의 구성을 개략적으로 도시한 도면이다. 제23도에서는 하나의 센스 앰프대에 대한 구성만이 표시된다. 보디 리플레시 회로(66)는 먼저 실시 형태1에서 설명한 것과 같다. 이 실시 형태1의 변경예에서, 또한 보디 리플레시 회로(66)의 출력 신호의 레벨을 변환하는 레벨 변환 회로(75)가 설치된다. 이 레벨 변환 회로(75)는 전원 전압(Vcc)을 한쪽 동작 전원 전압으로 하고, 또한 멀티플렉서(79)를 통해 부여되는 전압을 다른쪽 동작 전원 전압으로서 동작한다. 이 레벨 변환 회로(75)로부터 각종 신호(BLIja, SEQj, BPSj, VNSj, VBLj 및 BLIjb)가 출력된다.
이 레벨 변환 회로(75)는 먼저 제20도에 도시한 레벨 변환 회로와 같은 구성을 구비한다. 이 레벨 변환 회로(75)는 멀티플렉서(79)를 통해 부여되는 전압의 전지 전압(Vss) 또는 마이너스 전압(VRB)에 따라서, 이 보디 리플레시 회로(66)로부터 출력되는 신호의 L레벨을 접지 전압(Vss) 레벨 또는 마이너스 전압(VRB) 레벨로 설정한다. 멀티플렉서(79)는 제21도에 도시한 멀티플렉서(12d)와 같은 구성을 구비한다. 이 멀티플렉서(79)는 레벨 변환 기능을 구비하는 선택 제어 회로(77)의 출력 신호에 의해 그 선택 동작이 제어된다.
선택 제어 회로(77)는 보디 리플레시 지시 신호(BREj 및 BREk)를 받는 OR회로와, 이 OR 회로의 출력 신호의 L 레벨을 마이너스 전압(VRB) 레벨로 변환하는 레벨 변환 회로를 구비한다. 따라서 이 구성으로는 먼저 제20도에 도시한 구성을 이용할 수 있다. 워드선 선택 신호(WA)를 대신해서 보디 리플레시 지시 신호(BREj 및 BREk)를 받는 OR 회로의 출력 신호가 이용된다. 멀티플렉서(79)는 보디 리플레시 동작이 지정되었을 때에는 마이너스 전압(VRB)를 선택하고 그 이외에는 접지 전압(Vss)를 선택한다.
제24도는 칼럼 디코더의 구성을 개략적으로 도시한 도면이다. 이 칼럼 디코더는 레벨 변환 기능을 구비한다. 이 레벨 변환 기능이 있는 칼럼 디코더(80)는 단순히 L 레벨을 접지 전압(Vss) 또는 마이너스 전압(VRB) 레벨로 변환할 뿐이며, 제20도에 도시한 레벨 변환 회로를 출력부에 구비한다. 이 레벨 변환 기능이 있는 칼럼 디코더(80)로부터 칼럼 선택선(CSL) 상에 열선택 신호가 전달된다. 이 레벨 변환 기능이 있는 칼럼 디코더(80)는 전원 전압(Vcc) 및 멀티플렉서(82)를 통해 공급되는 전압을 양쪽 동작 전원 전압으로서 동작한다. 멀티플렉서(82)는 접지 전압(Vss) 및 마이너스 전압(VRB)의 한쪽을 선택하여 레벨 변환 기능이 있는 칼럼 디코더(80)에 공급한다. 이 멀티플렉서(82)는 레벨 변환 회로(84)의 출력 신호에 의해 그 선택 형태가 결정된다.
레벨 변환 회로(84)는 보디 리플레시 제어 회로(26)의 출력 신호를 전원 전압 (Vcc) 및 마이너스 전압(VRB) 레벨의 신호로 변환한다. 보디 리플레시 제어 회로(26)는 리플레시 어드레스 카운터의 하위 8비트(REF0∼REF7)와 셀프 리플레시 모드 지시 신호(φsrf)를 받는 AND 회로(26a)를 포함한다. 따라서 이 레벨 변환 회로(84)는 하나의 메모리 블럭에서의 최후의 행의 데이타 리플레시가 행해질 때에 마이너스 전압(VRB)가 선택되도록 멀티플렉서(82)의 동작을 제어한다. 그 이외에는, 접지 전압(Vss)가 멀티플렉서(82)에 의해 선택된다.
제25도는 마이너스 전압을 이용한 보디 리플레시할 때에 1개의 비트선쌍에 관련한 부분의 전압을 도시한 도면이다. 제25도에서 비트선(BL 및 /BL)에는 비트선 분리 게이트(BIGa)를 통해 마이너스 전압(VRB)가 전달된다. 열선택 (IO) 게이트(IG)에는 마이너스 전압(VRB) 레벨의 열선택 신호가 전달되어 비트선(BL 및 /BL)이 마이너스 전압 (VRB) 레벨로 됨과 동시에 확실하게 이 열선택 게이트(IG)도 비도통 상태로 된다. 이에 따라 비트선(BL 및 /BL)이 로컬 IO선쌍(LP)에 접속되는 것을 방지할 수 있다. 비트선 분리 지시 신호(BIGja)는 전원 전압(Vcc)레벨이다. 센스 앰프 구동 신호선(51a)상의 센스 앰프 구동 신호(VPSj)는 마이너스 전압(VRB) 레벨이고, 센스 앰프 구동 신호선(51b)상의 센스 앰프 구동 신호(VNSj)는 전원 전압(Vcc) 레벨이다. 다른 쪽 비트선 분리 게이트 (BIGb)에 공급되는 비트선 분리 지시 신호(BIGjb)는 마이너스 전압(VRB) 레벨이다. 이에 따라, 마이너스 전압(VRB)가 비트선에 인가되어 메모리 블럭에서 보디 리플레시가 행해지고 있을 때, 기타 분의 메모리 블럭은 확실하게 센스 앰프로부터 분리된다. 다른 쪽 메모리 블럭의 비트선 전위는 중간 전위(Vcc/2)의 전압 레벨이다.
이 상술 한바와 같은 레벨 변환 기능을 갖게 함으로써, 마이너스 전압(VRB)를 이용해서 보디 리플레시를 행할 수 있어서, 보다 효율적으로 보디 영역의 다수 캐리어의 배출을 행할 수 있다.
또, 상술한 실시예에서는 보디 리플레시 동작시에만 마이너스 전압(VRB)이 워드선 및 비트선으로 전달되고 있다. 통상 동작 모드시에도 마이너스 전압(VRB)이 비선택 워드선으로 전달되도록 구성되어도 좋다. 마이너스 전압 워드선에 의해 메모리 트랜지스터의 서브 임계 누설 전류를 저감할 수 있어 리플레시 특성이 개선된다.
이상과 같이 본 발명의 실시 형태1에 따르면, 데이타 리플레시 동작과 병행해서 보디 리플레시를 비트선 이퀼라이즈 회로를 통해 행하고 있기 때문에, 여분의 회로 구성를 이용하지 않고 용이하게 보디 리플레시를 행할 수 있다. 또한, 이 보디 리플레시는 데이타 리플레시 동작에 숨겨서 행할 수 있고, 보디 리플레시를 위한 특별한 시간을 필요로 하는 일이 없고, 또한 특별한 동작 모드를 지정할 필요도 없어서 제어가 간략화된다.
또한 셀프 리플레시가 행해지기 전에 보디 리플레시를 행함으로써, 보디 영역의 전위가 내려 간 상태에서 셀프 리플레시에 의한 디스터브 동작으로 들어 간다(워드선 선택 및 비트선 전위의 증폭이 행해진다). 이 때의 서브 임계 누설 전류를 억제할 수 있어서 리플레시 특성이 우수한 메모리를 실현할 수 있다. 또한 보디 리플레시 동작은 데이타 리플레시 동작 회수와 비교하여 그 행하는 회수는 매우 적어서 보디 리플레시 동작에서의 소비 전류의 증가를 거의 무시할 수 있다.
[실시 형태2]
제26a도는 본 발명의 실시 형태2에 따르는 반도체 기억 장치의 전체의 구성을 개략적으로 도시한 도면이다. 제26a도에서 메모리 어레이는 실시 형태1과 동일하고, 2개의 글로벌 메모리 블럭 MRA 및 MRB로 분할된다. 글로벌 메모리 블럭(MRA 및 MRB)의 구성은 실시 형태1과 동일하고, 대응하는 부분에는 동일 참조 번호를 붙이고 그 상세 설명은 생략한다. 글로벌 메모리 블럭(MRA)에 대해서 칼럼 디코더(CDA)와 보디 리플레시할 때 칼럼 디코더의 출력 노드를 순차적으로 선택 상태로 구동하는 시프트레지스터(SRA)가 설치된다. 글로벌 메모리 블럭(MRB)에 대해서도 마찬가지로 칼럼 디코더(CDB) 및 시프트레지스터(SRB)가 설치된다. 칼럼 디코더(CDA 및 CDB)에서의 열선택선(CSL)은 대응하는 글로벌 메모리 블럭에 포함되는 메모리 블럭 전부에 공통적으로 배치된다.
이 제26a도에 도시한 구성에서 메모리 블럭에서 데이타 리플레시가 행해지는 경우, 이 데이타 리플레시가 행해지는 메모리 블럭과 다른 메모리 블럭에서 열선택선(CSL)을 선택 상태로 구동하고, 내부 데이타선(글로벌 IO선 및 로컬 IO선)을 통해 비트선쌍의 각 비트선을 강제적으로 L 레벨로 설정한다. 예를 들면, 메모리 블럭(MB#0)에서 워드선(WL)이 선택되어 데이타 리플레시가 행해지는 경우, 이 메모리 블럭(MB#0)과 다른 메모리 블럭, 즉 글로벌 메모리 블럭(MRB)에서 열선택선 (CSL)을 선택 구동한다. 이 열선택선(CSL)에 의해 선택된 비트선을 내부 데이타선으로 접속하고, 이 내부 데이타선에 접속되는 기입 드라이브 회로를 통해 비트선쌍의 각 비트선을 L 레벨로 구동한다. 따라서 메모리 블럭(MB#1, MB#3, MB#5 및 MB#7)에서 이 열선택선(CSL)에 접속되는 비트선쌍에 접속하는 메모리셀의 보디 리플레시를 동시에 실행한다. 하나의 열선택선(CSL)에 4개의 비트선쌍이 접속되는 경우, 글로벌 메모리 블럭 (MRB)에서는 합계 16쌍의 비트선이 선택된다. 워드선(WL)중 하나의 메모리 블럭에서의 수가 256개이고, 또 하나의 메모리 블럭에서의 비트선쌍의 수가 256개인 경우, 보디 리플레시 사이클은 데이타 리플레시의 사이클의 1/16이 된다. 이에 따라 효율적으로 보디 리플레시를 행하고 보디 영역의 다수 캐리어의 축적을 방지할 수 있다.
제26b도는 이 제26a도에 도시한 SOIDRAM의 보디 리플레시 동작을 도시한 파형도이다. 이하, 간단하게 보디, 리플레시 동작에 관해서 설명한다.
우선, 로우 어드레스 스트로브 신호(/RAS)의 하강 전에 칼럼 어드레스 스트로브 신호(/CAS)를 하강하고, CBR 검출 신호(CBR)를 H 레벨의 활성 상태로 한다. 이 CBR 검출 신호(CBR)의 활성화에 응답해서, 「CBR 리플레시」가 행해진다. 데이타 리플레시가 행해지는 메모리 블럭에서 워드선 WL(WL0)이 선택되어, 이 워드선 WL(WL0)에 접속되는 메모리셀의 데이타의 리플레시가 행해진다. 이 CBR 리플레시 동작시에 생성된 리플레시 어드레스에 따라서 데이타 리플레시가 행해지는 메모리 블럭을 포함하는 글로벌 메모리 블럭과 다른 메모리 블럭을 지정하는 보디 리플레시 지시 신호 (BRE#)가 H 레벨의 활성 상태로 된다.
지금, 메모리 블럭(MB#0)에서 데이타 리플레시가 행해지는 경우를 생각한다. 이 상태에서, 글로벌 메모리 블럭(MRB)에서 보디 리플레시가 행해진다. 이 보디 리플레시 지시 신호(BRE#)에 따라서 시프트 레지스터(SRB)의 출력 신호에 따라서 칼럼 디코더(CDB)에서의 열선택선(CSL)이 선택 상태로 구동된다. 이 선택된 열선택선 CSL (CSL0)에 의해 글로벌 메모리 블럭(MRB)의 메모리 블럭(MB#1, MB#3, MB#5 및 MB#7)의 각 비트선을 내부 데이타선에 접속한다. 계속해서 이 내부 데이타선에 접속되는 기입 회로를 통해 L 레벨의 데이타를 기입한다. 이에 따라, 비트선쌍(BLP)의 각 비트선의 전위가 L 레벨로 하강하여 보디 리플레시가 실행된다. 로우 어드레스 스트로브 신호(/RAS)가 H 레벨로 상승하면, CBR 리플레시 사이클이 완료한다.
계속해서, 통상 동작이 행해져서 데이타 액세스가 행해진다.
소정 기간이 경과하면, 다시 로우 어드레스 스트로브 신호(/RAS)의 하강 전에 칼럼 어드레스 스트로브 신호(/CAS)가 L 레벨로 하강하여 다시 CBR 리플레시가 지정된다. 이 CBR 검출 신호(CBR)의 상승(활성화)에 따라서, 재차 리플레시 어드레스에 따라서 워드선WL(WL1)의 선택이 행해지고 데이타 리플레시가 행해진다. 이 데이타 리플레시에 위한 리플레시 어드레스에 따라서 다시 보디 리플레시 지시 신호(BRE#)가 활성 상태가 되어 이 데이타 리플레시가 행해지는 메모리 블럭과 별도의 메모리 블럭를 포함하는 글로벌 메모리 블럭이 지정된다. 이 보디 리플레시 지시 신호(BRE#)에 따라서, 다시 시프트 레지스터(SRB)의 시프트 동작이 행해져서 별도의 열선택선(CSL1)이 선택 상태로 구동된다. 이 상태에서, 다시 기입 회로를 통해 L 레벨의 데이타 신호를 선택 비트선쌍의 각 비트선으로 전달하고, 비트선쌍 BLP＜1＞의 전위를 L 레벨로 저하시켜 보디 리플레시가 실행된다. 이 보디 리플레시 동작시에는 먼저의 실시 형태1과 마찬가지로 워드선은 전부 비선택 상태에 있다.
이 실시 형태2에 따르는 SOIDRAM의 전체의 구성은 먼저 제1도에 도시한 실시 형태1에 따르는 SOIDRAM의 그것과 같다. 따라서 이하의 설명에서 실시 형태1과 다른 부분의 구성에 관해서만 설명한다.
제27a도는 본 발명의 실시 형태2에서의 보디 리플레시 제어 회로(26)의 구성을 도시한 도면이다. 제27a도에서 보디 리플레시 제어 회로(26)는 CBR 검출 신호(CBR)의 상승에 응답하여 소정의 시간폭을 갖는 펄스 신호(ψA)를 출력하는 원숏 펄스 발생 회로(126a)와, 리플레시 어드레스 신호 비트(REF8)를 받는 인버터(126b)와, 원숏 펄스 발생 회로(126a)에서의 원숏 펄스 신호(ψA)와 인버터 (126b)의 출력신호를 받는 AND 회로(126c)와, 원숏 펄스 신호(ψA)와 리플레시 어드레스 신호 비트(REF8)를 받는 AND 회로(126d)를 포함한다. 여기서, 실시 형태1의 경우와 동일하고 메모리 블럭의 수는 8개이고, 리플레시 어드레스 신호의 상위 3비트 REF＜10:8＞에 의해 메모리 블럭이 특정되는 구성이 일례로서 표시된다.
이 경우, 리플레시 블럭 어드레스의 최하위 비트(REF8)에 의해, 글로벌 메모리 블럭을 특정할 수 있다(제10도 참조). ADN 회로(126c)에서 글로벌 메모리 블럭(MRA)에 대한 보디 리플레시 지시 신호(BREA)가 출력되고, AND 회로(126d)에서 글로벌 메모리 블럭(MRB)에 대한 보디 리플레시 지시 신호(BREB)가 출력된다.
원숏 펄스 발생 회로(126a)는 CBR 검출 신호(CBR)를 소정 시간 지연시키고 또한 그 논리를 반전하는 반전 지연 회로(126aa)와, 반전 지연 회로(126aa)의 출력 신호와 CBR 검출 신호(CBR)를 받는 AND 회로(126ab)를 포함한다. 이 반전 지연회로(126aa)가 갖는 지연 시간에 의해 윈숏 펄스 신호(ψA)의 활성 상태(H 레벨)의 기간이 결정된다.
CBR 검출 신호(CBR)는 상기 실시 형태1과 마찬가지로 제5a도에 도시와 구성을 이용하여 생성된다. 다음에 이 제27a도에 도시한 보디 리플레시 제어 회로(26)의 동작에 관해서 제27b도에 도시한 파형도를 참조하여 설명한다.
CBR 검출 신호(CBR)가 H 레벨의 활성 상태로 상승하면, 원숏 펄스 발생회로 (126a)에서의 원숏 펄스(ψA)가 소정 기간 H 레벨의 활성 상태로 된다. 이 원숏 펄스 (ψA)의 활성 기간은 내부에서 워드선의 선택 및 센스 앰프의 활성화 및 메모리셀 데이타의 리스토어 동작을 행하는데 필요하게 되는 기간보다도 길어진다.
이 CBR 검출 신호(CBR)에 따라서 리플레시 어드레스(REF)가 출력된다. 지금, 리플레시 어드레스 신호 비트(REF8)가 ＂0＂인 경우, 인버터(126b)의 출력 신호는 H 레벨이 되고, 보디 리플레시 지시 신호(BREB)가 H 레벨이 된다. 한편 보디 리플레시 지시 신호(BREA)는 L 레벨이다. 여기서, 비트 ＂0＂을 L 레벨에 대응시키고 있다. 이 상태에서는 글로벌 메모리 블럭(MRA) 중 어느 하나의 메모리 블럭에서 데이타 리플레시가 행해지고, 글로벌 메모리 블럭(MRB)에서 보디 리플레시가 실행된다.
CBR 검출 신호(CBR)가 L 레벨로 하강하면, CBR 리플레시 사이클이 완료하여 통상 동작이 행해진다. 소정 시간이 경과하면, 다시 CBR 검출 신호(CBR)가 H 레벨의 활성 상태가 되고, 원숏 펄스 신호(ψA)가 H 레벨의 활성 상태로 된다. 이 때의 리플레시 어드레스 신호 비트(REF8)가 ＂1＂인 경우에는 인버터(126b)의 출력 신호가 L 레벨이 되고, 보디 리플레시 지시 신호(BREA)가 H 레벨, 보디 리플레시 지시 신호(BREB)가 L 레벨을 유지한다. 따라서, 이 상태에서는 보디 리플레시 동작이 글로벌 메모리 블럭 (MRA)에서 실행되고, 데이타 리플레시가 글로벌 메모리 블럭 MRB에서 행해진다.
제28도는 로컬 제어 회로(32) 및 로우계 제어 회로(32) 및 칼럼계 제어 회로(34)의 주요부의 구성을 도시한 도면이다. 제28도에서 로우계 제어 회로(32)는 CBR 검출 신호(CBR)와 로우 어드레스 스트로브 신호(/RAS)를 받는 NOR 회로(32a)와, NOR 회로 (32a)의 출력 신호와 원숏 펄스 발생 회로(126a)가 출력하는 원숏 펄스(ψA)를 받는 OR 회로(32b)를 포함한다. 이 OR 회로(32b)에서 내부 로우 어드레스 스트로브 신호 (intRAS)가 출력된다. 칼럼계 제어 회로(34)의 구성은 먼저 실시 형태1의 구성과 같고, CBR 검출 신호(CBR)와 칼럼 어드레스 스트로브 신호(/CAS)를 받는 NOR 회로(34a)와, NOR 회로(34a)의 출력 신호와 NOR 회로(32a)의 출력 신호를 받는 AND 회로(34b)를 포함한다. AND 회로(34b)에서 내부 칼럼 어드레스 스트로브 신호(intCAS)가 출력된다.
이 제28도에 도시한 구성에서는 로우계 제어 회로(32)가 CBR 검출 신호(CBR)의 상승에 응답해서 소정 기간 활성 상태가 되는 원숏 펄스 신호(ψA)에 따라서 내부 로우 어드레스 스트로브 신호(intRAS)를 출력하고 있다. 따라서 이 원숏 펄스 신호(ψA)의 활성 기간중에, 내부에서 리플레시 어드레스에 의해 지정된 메모리 블럭의 메모리셀행의 선택 동작이 실행된다. 이 CBR 검출 신호(CBR)의 활성화시에는 내부 칼럼 어드레스 스트로브 신호(intCAS)가 비활성 상태로 유지되어, 열선택 동작은 금지된다.
제29도는 1개의 센스 앰프대에 대한 보디 리플레시 제어계의 구성을 개략적으로 도시한 도면이다. 제29도에서는 메모리 블럭(MB#j)와 메모리 블럭(MB#k) 사이에 비트선 분리 게이트군(B1G#j), 센스 앰프대(SB#j), 비트선 이퀼라이즈 회로군(BPQ#j), IO 게이트군(IG#j) 및 비트선 분리 게이트군(B1G#k)이 배치된다. IO 게이트군(IG#j)은 칼럼 디코더(CD)에서의 열선택선(CSL) 상의 신호에 따라서 선택된 열을 대응하는 로컬 IO선쌍(LP)에 접속한다. 이 로컬 IO선쌍(LP)은 블럭 선택 게이트(BSGj)를 통해 글로벌 IO선쌍(GP)에 접속된다. 이 블럭 선택 게이트(BSGj)는 블럭 선택 신호(ψBj)와 보디 리플레시 지시 신호(BRE#)를 받는 OR 회로(167)의 출력 신호에 따라서 도통/비도통이 제어된다.
글로벌 IO선쌍(GP)에는 기입 회로(170)가 설치된다. 이 기입 회로(170)는 그 내부 구성을 나중에 상세히 설명하겠지만, 보디 리플레시 지시 신호(BRE#)의 활성화시에 L 레벨의 신호를 글로벌 IO선쌍(GP)에 포함되는 글로벌 IO선(G1O 및 /GIO)상에 전달한다. 이 기입 회로(170)와 입출력 회로(38)로부터의 내부 기입 데이타를 받는다. 이 기입 회로(170)는 입출력 회로(38)사이에 셀렉터가 설치되더라도 좋다.
주변 회로군에 대해서 로컬 로우계 제어회로(132)가 설치된다. 이 로컬 로우계 제어 회로(132)는 제1도에 도시한 로우계 제어 회로(32)에 포함된다. 이 로컬 로우계 제어 회로(132)는 내부 로우어드레스 스트로브 신호(intRAS)와 내부 로우 어드레스 신호(RA 및 /RA)에 따라서 각 제어 신호의 활성/비활성을 제어하고, 그 구성은 제12도에 도시한 비트선 분리 제어 회로, 센스 앰프 활성화 회로(32d), 프리차지/이퀼라이저 제어 회로(32e)와 같은 구성이다.
본 발명의 실시 형태2에서는 로컬 로우계 제어 회로(132)로부터 출력되는 비트선 분리 신호(BLIja)는 직접 비트선 분리 게이트군(BIG#j)에 부여되고, 비트선 분리 신호 (BLIjb)는 직접 비트선 분리 게이트군(BIG#k)에 공급된다. 또한 비트선 이퀼라이즈 지시 신호(BEQj)는 비트선 이퀼라이즈 회로군(BPQ#j)에 공급된다.
센스 앰프대(SB#j) 및 비트선 이퀼라이즈 회로군(BPQ#j)에 대해서 보디 리플레시 회로(166)가 설치된다. 이 보디 리플레시 회로(166)는 보디 리플레시 지시 신호 (BRE#)에 따라서 활성화되어 로컬 로우계 제어 회로(132)로부터의 센스 앰프 활성화 신호(/SOP 및 SON)로부터 센스 앰프 구동 신호(VPSj 및 VNSj)를 생성하여 센스 앰프대(SB#j)에 공급하고 또한 비트선 프리차지 전압(VBL)의 비트선 이퀼라이즈 회로군(BPQ#j)에의 공급을 정지한다. 이 보디 리플레시 회로(166)는 또한, 로컬 로컬계 제어 회로(132)로부터의 센스 구동 신호선 프리차지/이퀼라이즈 지시신호(SEQj)를 받아, 보디 리플레시 지시 신호BRE#의 활성화시 도시하지 않은 센스 앰프 구동 신호선 이퀼라이즈 회로를 비활성 상태로 한다.
제30도는 제29도에 도시한 보디 리플레시 회로(166)의 상세한 구성을 도시한 도면이다. 제30도에서 비트선 분리 게이트(B1Ga), 센스 앰프(SA), IO 게이트(IG), 비트선 분리 게이트(B1Gb), 비트선 프리 차지/이퀼라이즈 회로(BPQ)및 센스 앰프 구동 신호선 프리차지/이퀼라이즈 회로(SPQ)의 구성은 먼저 제14도에 도시한 구성과 같고, 대응하는 부분에는 동일 참조 번호를 붙여 그 상세한 설명은 생략한다.
보디 리플레시 회로(166)는 센스 앰프 구동 신호선(51a 및 51b)상의 센스 앰프 구동 신호(VPSj 및 VNSj)의 전압 레벨을 제어하는 센스 구동회로(166b)와, 센스 앰프 구동 신호선 프리차지/이퀼라이즈 회로(SPQ)의 활성/비활성을 제어하는 센스 이퀼라이즈 구동 회로(166c)와, 비트선 프리차지 전압 전달선(54)에의 중간 전압(VBL)의 공급을 제어하는 비트선 전압 제어 회로(166a)를 포함한다.
비트선 전압 제어 회로(166a)는 보디 리플레시 지시 신호(BRE#)의 활성화시에 비도통 상태가 되고, 중간 전압(VBL)의 전달선(54)상에의 전달을 금지하는 p채널 MOS 트랜지스터(166aa)를 포함한다. 즉, 보디 리플레시 동작시에는 선택 메모리 블럭에 대해서 프리차지 전압(VBL)은 공급되지 않는다.
센스 이퀼라이즈 구동 회로(166c)는 보디 리플레시 지시 신호(BRE#)와 센스 앰프 구동 신호선 이퀼라이즈 지시 신호(SEQj)를 받는 게이트 회로(166Ca)를 포함한다. 이 센스 이퀼라이즈 회로(166C)는 보디 리플레시 지시 신호(BRE#)의 활성화시, 센스 앰프 구동 신호선 프리차지/이퀼라이즈 회로(SPQ)에 부여되는 제어 신호(SEQjj)를 비활성 상태의 L 레벨로서, 센스 앰프 구동 신호선(51a 및 51b)에의 중간 전압(VSL)에의 공급을 정지시킨다. 보디 리플레시 지시 신호(BRE#)의 비활성화시에는 이 센스 이퀼라이즈 구동 회로(166c)는 센스 앰프 구동 신호선 프리차지/이퀼라이즈 지시 신호(SEQj)에 따라서 신호(SEQjj)를 출력한다.
센스 구동 회로(166b)는 제14도에 도시한 센스 구동 회로(66b)와 같은 구성을 구비한다. 즉, 센스 구동 회로(166b)는 센스 앰프 활성화 신호(/SOP)의 활성화시 센스 앰프 구동 신호선(51a)을 전원 전압(Vcc) 레벨로 충전하는 p채널 MOS 트랜지스터(166ba)와, 보디 리플레시 지시 신호(BRE#)의 활성화시 센스 앰프 구동 신호선(51a)를 접지 전압 레벨에 방전하는 n채널 MOS 트랜지스터(166bb)와, 센스 앰프 활성화 신호 SON의 활성화시 센스 앰프 구동 신호선(51b)을 접지 전압 레벨로 방전하는 n채널 MOS 트랜지스터 SON과, 보디 리플레시 지시 신호 BRE#의 활성화시, 인버터(166bc)를 통해 부여되는 신호에 응답하여 도통하고 센스 앰프 구동 신호선(51b)을 전원 전압(Vcc) 레벨로 충전하는 p채널 MOS 트랜지스터(166bd)를 포함한다.
IO 게이트(열선택 게이트)(IG)는 열선택선(CSL) 상의 신호 전위에 응답해서 도통하고, 센스 노드(SN 및 ZSN)를 로컬 IO선쌍(LP)에 접속하는 n채널 MOS 트랜지스터 (N11 및 N12)를 포함한다. 다음에, 이 제30도에 도시한 구성의 동작에 관해서 설명한다.
통상 동작 모드시에는 보디 리플레시 지시 신호(BRE#)는 비활성 상태의 L 레벨이며, 따라서 제15도에 도시한 동작 파형과 같은 동작 파형에 따라서 메모리셀의 액세스가 행해진다. 이 때문에, 통상 모드의 설명은 먼저 제15도에 도시한 파형도를 참조해서 설명한 것과 같으므로 그 설명은 생략한다.
다음에, 제31도에 도시한 동작 파형도를 참조하여, 보디 리플레시할 때의 동작에 관해서 설명한다.
로우 어드레스 스트로브 신호(/RAS)보다도 칼럼 어드레스 스트로브 신호(/CA S)가 먼저 하강하면, CBR 검출 신호(CBR)가 활성화되며 따라서 원숏 펄스 신호(ψA)가 소정 기간 H 레벨의 활성 상태로 된다. 이 원숏 펄스 신호(ψA)의 활성화에 응답해서 내부 로우 어드레스 스트로브 신호(intRAS)가 H 레벨의 활성 상태로 된다. 또한 이 원숏 펄스 신호(ψA)에 응답하여 리플레시 어드레스(REF)가 다음에 데이타 리플레시가 행해져야 되는 메모리 블럭을 지정하는 리플레시 어드레스(REFi)에 확정된다. 이 원숏 펄스 신호(ψA)와 리플레시 어드레스(REFi)에 따라서, 데이타 리플레시를 받는 메모리 블럭을 포함하지 않은 글로벌 메모리 블럭을 지정하도록, 보디 리플레시 지시 신호 (BRE#)가 H 레벨의 활성 상태로 된다. 보디 리플레시가 행해지는 글로벌 메모리 블럭의 각 메모리 블럭은 워드선의 선택 및 센스 동작은 행해지지 않기 때문에 워드선(WL)은 L 레벨에 있고, 또한 센스 앰프 활성화 신호(/SOP)는 H 레벨의 비활성 상태, 센스 앰프 활성화 신호(SON)도 L 레벨의 비활성 상태에 있다. 또한 비트선 분리 신호(BLIa 및 BLIb)도 H 레벨의 상태에 있고, 비트선 분리 게이트(BIGa 및 BIGb)는 도통 상태에 있고, 각 비트선쌍(BLPj 및 BLPk)는 센스 노드(SN 및 ZSN)에 접속되어 있다. 또한, 프리차지/이퀼라이즈지시 신호(SEQj 및 BEQj)도 H 레벨에 있다.
보디 리플레시 지시 신호(BRE#)의 활성화에 응답하여 센스 이퀼라이즈 제어 회로(166c)의 출력 신호(SEQjj)가 L 레벨이 되고, 센스 앰프 구동 신호선 프리차지/이퀼라이즈 회로(SPQ)가 비활성 상태로 된다. 또한 센스 구동 회로(166b)에서는 보디 리플레시 지시 신호(BRE#)의 활성화에 응답해서 MOS 트랜지스터(166bb) 및 (166bd)가 도통하고, 센스 앰프 구동 신호(VPSj 및 VNSj)는 각각 접지 전압 및 전원 전압 레벨로 구동된다.
글로벌 비트선쌍(GP)으로는 이 보디 리플레시 지시 신호(BRE#)의 활성화에 응답해서 기입 회로가 L 레벨의 신호를 전달한다. 블럭 선택 게이트(BSG)가 제29도에 도시한 바와 같이, OR 회로(167)의 출력 신호에 따라서 도통하고, 로컬 IO선쌍 LP을 글로벌 IO선쌍(GP)에 접속한다.
또한 이 보디 리플레시 지시 신호(BRE#)의 활성화에 응답해서 열선택선 CSL의 신호 전위가 H 레벨이 되고, 이 열선택선(CSL)에 접속되는 IO 게이트(IG)가 도통하여 비트선쌍(BLPj 및 BLPk)(BLP로서 나타낸다)가 로컬 IO / 선쌍(LP)에 접속된다. 이에 따라 비트선쌍 BLP(BLPj 및 BLPk)의 각 비트선의 전위가 L 레벨이 된다. 메모리 블럭(MB#j 및 MB#k)에서 워드선(WL)은 비선택 상태의 L 레벨에 있다. 따라서 이 상태에서 보디 영역에 저장된 다수 캐리어가 비트선상에 배출되어 보디 영역의 전위가 저하한다. 소정 기간이 경과하면, 원숏 펄스 신호(φA)가 L 레벨의 비활성 상태로 되고, 보디 리플레시 지시 신호(BRE#)가 L 레벨의 비활성 상태가 되어 보디 리플레시 동작이 완료하고, 각 신호는 소정의 프리차지 상태로 복귀한다.
제32a도는 제29도에 도시한 기입 회로(170)의 구체적 구성의 일례를 도시한 도면이다. 제32a도에서 기입 회로(170)는 글로벌 IO선쌍(GP)의 각 글로벌 IO선(GI0 및 /GI0) 각각에 대해서 설치되는 기입 회로(170a 및 170b)를 포함한다. 이들 기입 회로(170a 및 170b)는 같은 구성을 구비하고 있고, 제32a도에서는 기입 회로(170a)의 구성만을 구체적으로 도시한다.
기입 회로(170a)는 글로벌 IO선(GI0)와 전원 노드(Vcc) 사이에 직렬로 접속되는 p채널 MOS 트랜지스터(170aa 및 170ab)와, 글로벌 IO선(GI0)와 접지 노드 사이에 상호 직렬로 접속되는 n채널 MOS 트랜지스터(170ac 및 170ad)와, MOS 트랜지스터(170ac 및 170ad)와 병렬로 글로벌 IO선(GI0)과 접지 노드 사이에 접속을 n채널 MOS 트랜지스터(170ae)를 포함한다.
MOS 트랜지스터(170aa 및 170ad)의 게이트에는 기입 지시 신호(φWE)가 공급된다. MOS 트랜지스터(170ab 및 170ac)의 게이트에는 기입 데이타(ZWD)가 공급된다. MOS 트랜지스터(170ae)의 게이트에는 보디 리플레시 지시 신호(BRE#)가 공급된다. 기입 회로(170b)에는 기입 데이타(WD)가 공급된다. 기입 데이타(WD 및 ZWD)는 상호 상보적인 기입 데이타로서, 제29도에 도시한 입출력 회로(38)로부터 공급된다.
글로벌 IO선(GI0 및 /GIO)에 대해서 게이트 회로(179)가 출력하는 프리차지 지시 신호에 따라서 이들 글로벌 IO선(GI0 및 /GI0) 를 소정의 프리차지 전압(VPRG)으로 충전하는 프리차지 회로(18)가 설치된다. 게이트 회로(179)는 프리차지 지시 신호(φPR) 및 반전 보디 리플레시 지시 신호(/BRE#)를 받는 NAND 회로로 구성된다. 프리차지 회로(180)는 이 게이트 회로(179)의 출력 신호가 L 레벨일 때에 도통하는 p채널 MOS 트랜지스터쌍을 포함한다. 프리차지 신호(φPR) 및 기입 지시 신호(φWE)는 신호 /CAS와 관련한 신호이다. 기입 지시 신호(φWE)는 칼럼 어드레스 스트로브 신호(/CAS)와 라이트 인에이블 신호(/WE)가 모두 활성 상태가 될 때에 소정 기간 활성 상태의 H 레벨이 된다. 다음에 이 제32a도에 도시한 기입 회로의 동작을 제32b도에 도시한 파형도를 참조하여 설명한다.
통상 동작 모드시에는 로우 어드레스 스트로브 신호(/RAS) 및 칼럼 어드레스 스트로브 신호(/CAS)가 순차 L 레벨의 활성 상태에 구동된다. 스탠바이 상태에서 신호(φWE)는 L 레벨, 신호(/φWE)는 H 레벨이고, 기입 회로(170a 및 170b)는 출력 하이 임피던스 상태에 있다. 또한 프리차지 지시 신호(φPR)는 H 레벨이고, 보디 리플레시 지시 신호(/BRE#)는 H 레벨이고, 게이트 회로(179)의 출렬 신호는 L 레벨이고, 프리차지 회로(180)는 글로벌 IO선(GIO 및 /GIO)를 각각 소정의 프리차지 전압(VPRG)으로 충전하고 있다.
칼럼 어드레스 스트로브 신호(/CAS)가 L 레벨로 하강하면, 프리차지 지시 신호(φPR)이 L 레벨로 하강하여 게이트 회로(179)의 출력 신호가 H 레벨이 되고, 프리차지 회로(180)는 글로벌 IO선(GIO 및 /GIO)의 프리차지를 정지한다. 계속해서, 도시하지 않은 라이트 인에이블 신호(/WE) 및 칼럼 어드레스 스트로브 신호(/CAS)가 모두 활성 상태의 L 레벨이 되면, 기입 지시 신호(φWE)가 소정 기간 H 레벨의 활성 상태로 된다. 이에 따라, MOS 트랜지스터(170aa 및 170ad)가 도통하고, 기입 회로(170a 및 170b)는 공급된 기입 데이타(ZWD 및 WD)에 따라서 글로벌 IO선(GIO 및 /GIO)를 구동한다. 이 때, 보디 리플레시 지시 신호(BRE#)는 L 레벨이고, MOS 트랜지스터(170ae)는 비도통 상태를 유지하고 있어, 이 데이타 기입 동작에 대해서는 아무런 영향은 미치지 않는다.
CBR 리플레시할 때에는 우선 칼럼 어드레스 스트로브 신호(/CAS)가 L 레벨로 하강하고, 계속해서 로우 어드레스 스트로브 신호(/RAS)가 L 레벨로 하강한다. 이 CBR 조건이 만족하면, CBR 검출 신호(CBR)가 H 레벨로 상승하고, 또한 보디 리플레시 지시 신호(/BRE#)가 L 레벨, 보디 리플레시 지시 신호(BRE#)가 H 레벨이 되어 보디 리플레시를 행하는 글로벌 메모리 블럭이 지정된다. 칼럼 어드레스 스트로브 신호 (/CAS)가 L 레벨이라도, 내부에서 이 CBR 리플레시 동작시에는 열선택계의 동작이 금지되기 때문에 프리차지 지시 신호(φPR)는 H 레벨을 유지하고, 기입 펄스 신호(φWE)는 H 레벨을 유지하고 있다.
이 보디 리플레시 지시 신호(/BRE#)의 활성화(L 레벨)에 따라서 게이트 회로 (179)의 출력 신호가 H 레벨이 되고, 프리차지 회로(180)가 글로벌 IO선(GIO 및 /GIO)의 프리차지 동작을 정지한다. 이때 또, 보디 리플레시 지시 신호(BRE#)의 활성화(H 레벨)에 따라서 기입 회로(170a 및 170b)에서 MOS 트랜지스터(170ae)가 도통하여, 글로벌 IO선(GIO 및 /GIO)이 L 레벨로 구동된다. 이 글로벌 IO선(GIO 및 /GIO) 상의 신호 전위가 열선택선(CSL)에 의해 선택된 비트선 상에 전달되어 보디 리플레시가 실행된다.
또한, 제32a도에 도시한 기입 회로의 구성에서 MOS 트랜지스터(170ac)는 글로벌 메모리 블럭 전체에 걸쳐서 연장하는 글로벌 IO선(GIO 및 /GIO)를 구동할 필요가 있어, 비교적 큰 전류 구동력을 갖도록 형성된다.
제33a도는 제26a도에 도시한 칼럼 디코더 및 시프트 레지스터중 일부의 구성을 도시한 도면이다. 제33a도에서는 1개의 열선택선(CSL0)과 관련한 칼럼디코더의 회로 부분 및 1단의 시프트 레지스터(SR)의 초단 레지스터단(SR#0)의 구성을 대표적으로 도시한다. 이 시프트 레지스터(SR)는 링형의 구성을 구비하고, 최종단의 시프트 레지스터단의 출력은 초단의 시프트 레지스터단(SR#0)으로 피드백된다. 초단 시프트 레지스터단(SR#0)은 인버터(190a)와, 인버터(190a)와 래치 회로를 구성하는 인버터(190b)와, 보디 리플레시 지시 신호(BRE#)의 활성화에 응답하여 도통하고, 인버터(190a)의 출력 신호를 전달하는 n채널 MOS 트랜지스터로 구성되는 트랜스퍼 게이트(190c)와, 트랜스퍼 게이트(190c)로부터 공급된 신호를 반전하는 인버터(190d)와, 인버터(190d)와 래치 회로를 구성하는 인버터(190e)와, 보디 리플레시 지시 신호(/BRE#)의 활성화(H 레벨)에 응답하여 도통하고, 인버터(190d)의 출력 신호를 다음단의 시프트 레지스터단(SR#1)으로 전달하는 트랜스퍼 게이트(190f)를 포함한다. 시프트 레지스터단(SR#1)도 시프트 레지스터단(SR#0)와 같은 구성을 구비하고, 래치 회로를 구성하는 인버터(190a 및 190b)와, 보디 리플레시 지시 신호(BRE#)에 응답해서 인버터(190a)의 출력 신호를 전달하는 트랜스퍼 게이트(190c)를 포함한다.
초단 시프트 레지스터단(SR#0)은 또한, 전원 투입 검출 신호(/POR)의 활성화시(L 레벨)에 응답하여 도통하고, 인버터(190a)의 입력부에 전원 전압(Vcc)을 전달하는 p채널 MOS 트랜지스터(190g)를 포함한다. 이 시프트 레지스터(SR)의 나머지의 시프트 레지스터단(SR#1, ....)의 입력부에는 전원 투입 검출 신호(POR)의 활성화시(H 레벨) 도통하고, 접지 전압을 인버터(190a)의 입력부에 전달하는 n채널 MOS 트랜지스터(190h)를 포함한다. 이들 MOS 트랜지스터(190g 및 190h)에 의해 전원 투입시 시프트 레지스터(SR)의 초기 설정이 행해진다. 즉, 이 초기 설정에 의해, 열선택선(CSL0)이 최초에 선택 상태로 구동되는 상태에 설정된다. 또, 제33a도에서 초단의 시프트 레지스터단(SR#0)의 입력부에 트랜스퍼 게이트(190f)를 통해 최종단 레지스터로부터의 출력 신호가 전달된다.
시프트 레지스터(SR)는 또한, 보디 리플레시 지시 신호(BRE#)와 시프트 레지스터단(SR#0)의 인버터(190d)의 출력 신호를 받는 AND 회로(191)를 포함한다. 이 AND 회로(191)는 시프트 레지스터단 각각에 대해서 설치된다. 보디 리플레시 지시 신호 (BRE#)의 H 레벨일 때에 AND 회로(191)가 버퍼 회로로서 동작하고, 시프트 레지스터 (SR)의 각 레지스터단의 출력단이 유지하는 데이타가 칼럼 디코더(CD)에 전달된다. 보디 리플레시 지시 신호(BRE#)의 비활성화시(L 레벨)에는 시프트레지스터(SR)의 출력 신호의 전달이 정지된다.
칼럼 디코더(CD)는 공급된 내부 칼럼 어드레스 신호(CA)를 디코드하는 AND 형 디코드 회로(195a)와, AND 회로(191)의 출력 신호와 디코드 회로(195a)의 출력 신호를 받는 OR 회로(195b)를 포함한다. OR 회로(195b)에서, 열선택선(CSL0)상에 열선택 신호가 전달된다. 다음에 이 제33a도에 도시한 칼럼 디코더(CD) 및 시프트 레지스터(SR)의 동작을 제33b도에 도시한 동작 파형도를 참조하여 설명한다.
통상 동작 모드시에는 보디 리플레시 지시 신호(BRE#)는 비활성 상태의 L레벨이다. 따라서 AND 회로(19)의 출력 신호가 L 레벨이 되고, OR 회로(195b)는 디코드 회로(195a)의 출력 신호에 따라서 대응의 열선택선(CSL0)을 구동한다.
CBR 조건이 만족되면, 내부에서 보디 리플레시 지시 신호(BRE#)가, 생성된 리플레시 어드레스 신호(REF) 및 원숏 펄스 신호(φA)에 따라서 생성된다. 이 보디 리플레시 지시 신호(BRE#)의 활성화에 따라서 트랜스퍼 게이트(190c)가 도통하고, 인버터(190a)의 출력 신호를 인버터(190d)에 전달한다. 초단의 시프트 레지스터단 (SR#0)에서는 전원 투입시에 초기 설정된 H 레벨의 신호가 인버터(190d)를 통해 출력된다. 나머지 시프트 레지스터단(SR#1,...)에서는 그 입력부의 L 레벨의 신호가 전달되어 출력된다. 따라서, AND 회로(191)는 열선택선(CSL0)에 대해서 설치된 것만 H 레벨의 신호를 출력하고, 나머지 AND 회로(191)는 L 레벨의 신호를 출력한다. 이에 따라, OR 회로(195b)의 출력 신호가 H 레벨이 되어 열선택선CSL0이 H 레벨의 활성 상태로 된다. 나머지 열선택선(CSL1,...)은 비선택 상태의 L 레벨을 유지한다. 이 보디 리플레시 동작시에 시프트 레지스터(SR)에서 트랜스퍼 게이트(190f)는 비도통 상태이고, 그 래치한 신호 다음단의 시프트 레지스터단의 전송은 행해지지 않는다.
1개의 보디 리플레시 동작이 완료하여 보디 리플레시 지시 신호(BRE#)가 L 레벨이 되면, 반전 보디 리플레시 지시 신호(ZBRE#)가 H 레벨이 되고, 각 시프트 레지스터단에서 전단의 시프트 레지스터의 래치하고 있는 신호가 다음단의 시프트 레지스터의 입력단으로 전달되어 래치된다.
이어서, 보디 리플레시 지시 신호(BRE#)가 H 레벨의 활성 상태가 되면, 각 시프트 레지스터단(SR#0,SR#1,...)에서 트랜스퍼 게이트(190c)가 도통하고, 입력단에서 래치된 신호가 출력단으로 전송된다. 이 상태에서는 초단 시프트 레지스터단(SR#0)은 L 레벨의 신호를 출력하고 다음단의 시프트 레지스터단(SR#1)이 H 레벨의 신호를 출력한다. 따라서 이 상태에서, 열선택선(CSL1)(도시하지 않음)이 선택 상태로 구동된다. 열선택선(CSL)은 비선택 상태를 유지한다(최종단 레지스터로부터 L 레벨의 신호가 전달되어 있다).
이후, 이 CBR 리플레시가 행해질 때마다, 보디 리플레시 지시 신호(BRE#)가 공급된 리플레시 어드레스에 따라서 활성 상태가 되고, 시프트 레지스터(SR)가 시프트 동작을 행하여 열선택선을 순차적으로 선택 상태로 구동한다.
이 CBR 리플레시 동작시에는 열선택 동작은 금지되어 있고, 칼럼 디코더(CD)에서의 디코드 동작은 금지되어 있고, 디코드 회로(195a)의 출력 신호는 L 레벨에 고정되어 있다. 이 시프트 레지스터(SR)를 이용함으로써 CBR 리플레시 동작시에는 칼럼 디코더의 디코드 동작이 금지된 상태에서도 확실하게 열선택선을 순차 선택상태로 구동할 수 있다.
또, 이 제33a도에 도시한 구성에서 시프트 레지스터(SR)의 초기 설정에서, 복수개의 열선택선이 동시에 선택 상태로 구동되도록 초기 설정함으로써 필요한 수의 열선택선을 선택 상태로 구동하여 보디 리플레시를 실행할 수 있다. 또한 보디 리플레시 지시 신호(BRE#)를 OR 회로(195b)에 직접 공급하는 구성으로 하면, 1개의 글로벌 메모리 블럭의 모든 메모리 블럭의 메모리셀에 대해서 동시에 보디 리플레시를 행할 수 있다.
이상과 같이, 본 발명의 실시 형태2에 따르면, CBR 리플레시가 행해질 때, 이 데이타 리플레시가 행해지는 메모리 블럭과 다른 글로벌 메모리 블럭에 있어서, 열선택선을 선택 상태로 구동하여, 기입 회로로부터 보디 리플레시에 필요한 전압을 각 선택 비트선으로 전달하도록 구성하고 있기 때문에, 특별한 동작 모드를 설치하지 않고 CBR 리플레시와 병행해서 보디 리플레시를 행하는 것이 가능해진다. 또한, 1개의 열선택선에 의해 복수개의 비트선쌍이 동시에 선택 상태로 구동될 때, 1열씩 보디 리플레시를 행하는 구성에 비하여, 보디 리플레시 사이클을 짧게 할 수 있고, 데이타 리플레시 사이클보다도 그 보디 리플레시 사이클을 짧게 할 수 있어서 보디 영역에 축적되는 다수 캐리어를 확실하게 배출하여 메모리셀 트랜지스터에서의 서브 임계 누설 전류에 의한 데이타 소실을 방지할 수 있다.
또한, 메모리 블럭이 256행 1024열의 구성인 경우, 1개의 메모리 블럭의 데이타 리플레시 완료시에 글로벌 메모리 블럭 모든 메모리셀의 보디 리플레시를 행하는 것이 가능해진다. 따라서, 예를 들면 메모리 블럭(MB#0)의 데이타 리플레시 후 글로벌 메모리 블럭(MRB)의 메모리 블럭(MB#1)의 데이타 리플레시가 행해지는 경우에도, 확실하게 그 데이타 리플레시 전에 모든 메모리셀의 보디 리플레시가 완료하고 있어, 리플레시 데이타에 대한 서브 임계 누설 전류를 충분히 작게 할 수 있어서 데이타 유지 특성을 대폭 개선할 수 있다.
[실시 형태3]
제34도는 본 발명의 실시 형태3에 따르는 SOIDRAM의 주요부의 구성을 개략적으로 도시한 도면이다. 제34도에서는 2개의 메모리 블럭(MB#j 및 MB#k) 사이의 비트선 분리 게이트군(BIG#j), 센스 앰프대(SB#j), 비트선 이퀼라이즈 회로군(BPQ#j), IO 게이트군(IG#j) 및 비트선 분리 게이트군(BIG#k)에 대한 보디 리플레시 회로(266)의 구성이 표시된다. 이 보디 리플레시 회로(266)는 로컬 로우계 제어회로(132)로부터의 제어 신호를 보디 리플레시 지시 신호(BRE#, BREj 및 BRE#k)에 따라서 조정하여 각 회로군에 부여한다.
이 제34도에 도시한 회로 구성은 제29도에 도시한 구성과는 이 보디 리플레시 회로(266)가 보디 리플레시 지시 신호(BRE#k 및 BRE#j)를 받고 비트선 분리 지시신호 (BRIja 및 BRIjb)를 제어하고 또한 비트선 프리차지 전압 레벨을 변경하는 점이 다르다. 다른 구성은 이 제29도에 도시한 구성이 같고, 대응하는 부분에는 동일한 참조 번호를 붙여 그 상세한 설명은 생략한다.
제35도는 제34도에 도시한 보디 리플레시 회로(266)의 상세 구성을 도시한 도면이다. 이 제35도에 도시한 보디 리플레시 회로(266)는 제14도에 도시한 실시 형태1에서의 보디 리플레시 회로의 구성과 이하의 점에서 다르다. 즉, 센스 구동 회로(66b)가 보디 리플레시 지시 신호(BRE#, BREj 및 BREk)을 받는 OR 회로(169)의 출력 신호에 의해 제어되는 점, 비트선 전압 변경 회로(66d)와 비트선 전압 전달선(54) 사이에 비트선 전압 제어 회로(166a)가 설치되는 점이다. 이 비트선 전압 제어회로(166a)는 보디 리플레시 지시 신호(BRE#)의 활성화시 비도통 상태로 된다. 다른 구성은, 제14도에 도시한 구성과 같고, 대응하는 부분에는 동일 참조 번호를 붙여 그 상세한 설명은 생략한다.
즉, 본 발명의 실시 형태3는 실시 형태1과 실시 형태2의 구성을 조합한 것으로 CBR 리플레시할 때에 열선택선을 선택 상태로 구동하고, 기입 회로에서 비트선 전위를 L 레벨로 저하시켜서 보디 리플레시를 행하고, 한편, 셀프 리플레시 모드시에는 1개의 메모리 블럭 중 최후의 데이타 리플레시 동작시에 병행해서 별도의 메모리 블럭에서 비트선 프리차지 전압(VBL)을 저하시켜서 보디 리플레시를 실행한다.
제36도는 본 발명의 실시 형태3에 따르는 SOIDRAM의 보디 리플레시할 때의 동작을 도시한 파형도이다. 제36도에서 제35도에 도시하지 않은 신호(φA)는 실시 형태2에서의 CBR 리플레시할 때에 활성 상태가 되는 원숏 펄스 신호이다. 신호(φsrf)는 실시 형태1에서의 셀프 리플레시 모드로 들어간 것을 도시한 셀프 리플레시 모드 지시 신호이다. 신호(φrq)는 셀프 리플레시 모드시에 소정 시간 간격으로 활성 상태가 되는 실시 형태1에서의 리플레시 활성화 지시 신호이다. 다음에 이 제36도에 도시한 파형도를 참조하고, 제34도 및 제35도에 도시한 회로 구성의 동작에 관해서 설명한다.
칼럼 어드레스 스트로브 신호(/CAS)가 하강한 후, 로우 어드레스 스트로브 신호(/RAS)가 L 레벨로 하강하면, CBR 검출 신호(CBR)가 H 레벨의 활성 상태로 된다. 이 CBR 검출 신호(CBR)는 신호(/RAS)가 L 레벨인 동안 H 레벨의 활성 상태를 유지한다.
이 CBR 검출 신호(CBR)의 상승에 응답해서 원숏 펄스 신호(φA)가 소정 기간 활성 상태의 H 레벨이 된다. 이 원숏 펄스 신호(φA)의 활성화에 응답하여 내부 로우 어드레스 스트로브 신호(intRAS)가 활성 상태로 된다. 이 내부 로우 어드레스 스트로브 신호(intRAS)에 따라서 데이타 리플레시가 행해진다. 한편, 이 데이타 리플레시가 행해지는 메모리 블럭을 포함하지 않은 글로벌 메모리 블럭에서는 보디 리플레시 지시 신호(BRE#)가 H 레벨의 활성 상태로 되고, 비트선 프리차지 전압(VBLj)의 전달선(54)상의 전달이 비트선 전압 제어 회로(166a)에 의해 금지된다(비트선 프리차지 전압 전달선(54)은 하이 임피던스(HiZ 상태)). 이 상태에서, 제34도에 도시한 기입 회로(170)가 활성화되고, 글로벌 IO선(GP)의 전위를 L 레벨로 구동한다. 이 보디 리플레시 지시 신호(BRE#)의 활성화에 따라서, 열선택선(CSL)이 선택 상태로 구동되고, 이 글로벌 IO선쌍(GP) 상의 L 레벨 데이타는 이 열선택선(CSL)에 의해 선택 상태가 된 비트선으로 전달되고, 비트선쌍(BLP)의 각 비트선의 전위가 L 레벨로 저하한다. 센스 앰프(SA)는 센스 구동 회로(66b)의 제어밑에 비활성 상태가 되어 있다(OR 회로(169)의 출력 신호가 H 레벨).
CBR 리플레시 사이클이 완료하면 원숏 펄스 신호(φA)가 비활성 상태의 L 레벨로 구동되고, 각신호는 소정의 프리차지 상태로 복귀한다.
CBR 검출 신호(CBR)가 H 레벨의 활성 상태로 구동되고나서 소정 기간이 경과하면, 셀프 리플레시 모드 지시 신호(φsrf)가 H 레벨의 활성 상태로 된다(이것은 실시 형태1의 경우와 같다). 이 셀프 리플레시 모드 지시 신호(φsrf)의 활성화에 응답하여, 원숏 펄스 발생 회로(제7도참조)로부터의 원숏 펄스 신호(PLS)가 소정 시간 활성 상태로 되고, 따라서 내부 로우 어드레스 스트로브신호(intRAS)가 활성 상태로 된다. 이 내부 로우 어드레스 스트로브 신호(intRAS)의 활성화에 응답하여 데이타 리플레시가 행해진다. 이 셀프 리플레시 지시 신호(φsrf)가 활성 상태일 동안, 소정의 시간 간격으로 데이타 리플레시 활성화 지시 신호(φrq)가 H 레벨의 활성 상태로 된다. 이 신호(φrq)의 활성화에 응답하여 원숏 펄스 신호(PLS)가 발생되고, 따라서 내부 로우 어드레스 스트로브 신호(intRAS)가 활성 상태가 되어 데이타 리플레시가 실행된다. 이 셀프 리플레시 모드에서 255회째의 리플레시 활성화 지시 신호(φrq)가 활성화에 응답하여 보디 리플레시 지시 신호(BREj 또는 BREk)이 활성 상태로 된다. 이 보디 리플레시 지시 신호 (BREj 또는 BREk)의 활성화에 응답하여 보디 리플레시를 행하는 메모리 블럭 (MB#j 또는 MB#k)의 한쪽은 센스 앰프대에 접속되고, 다른 쪽이 센스 앰프대에서 분리된다(비트선 분리 지시 신호 BL1ja 및 BL1jb의 제어). 계속해서 OR 회로(169)의 출력 신호에 따라서 센스 구동회로(66b)가 동작하고, 센스 구동 신호(VPSj, VNSj)를 깊은 비활성 상태(활성 상태일 때와 역극성의 전압) 레벨로 구동한다. 계속해서 비트선 전압 변경 회로 (66d)의 제어하에, 비트선 프리차지 전압(VBLj)가 소정의 전압(접지 전압 Vss) 레벨로 구동된다. 이에 따라, 이 비트선 이퀼라이즈 회로(BPQ)에 접속되는 비트선으로 중간 전압보다도 낮은 소정의 보디 리플레시 전압(접지 전압)이 전달되고, 보디 리플레시되는 메모리 블럭의 비트선쌍(BLP)의 각 비트선의 전위가 저하한다. 이에 따라, 보디 리플레시가 실행된다.
CBR 리플레시와 셀프 리플레시는 동시에 실행되지 하지 않는다. CBR 리플레시가 실행되고 소정 기간이 경과한 후 나중에 리플레시가 실행된다. 따라서, 보디 리플레시 지시 신호(BRE#)와 보디 리플레시 지시 신호(BREj 및 BREk)가 동시에 활성 상태가 되는 일은 없고, 각각 상호 독립적으로 다른 모드로 보디 리플레시를 행할 수 있다. 셀프 리플레시 모드는 데이타 유지 모드만이 행해져서 소비 전류의 저감이 도모된다. 이 셀프 리플레시 모드시에 기입 회로를 이용하지 않은 것에 의해 셀프 리플레시할 때에 보디 리플레시의 소비 전류를 저감한다(큰 부하 용량을 갖는 글로벌 IO선쌍에 GP의 구동을 행하지 않기 때문).
또, 이 실시 형태2 및 실시 형태3에서 보디 리플레시 전압(비트선으로 보디 리플레시할 때에 전달되는 전압)은 접지 전압 레벨로서 설명하고 있다. 그러나 실시 형태1 변경예와 같이, 이 보디 리플레시 전압은 마이너스 전압(VRB) 만으로도 좋다. 각 L 레벨의 신호를 출력하는 부분에 레벨 변환 회로를 설치해 놓으면 이 마이너스 전압 레벨의 보디 리플레시 전압을 보디 리플레시할 때 각 비트선으로 전달할 수 있다. 이 구성은 실시 형태2와 실시 형태1의 변경예와의 편성에 의해 용이하게 실현된다.
이상과 같이, 본 발명의 실시 형태 3에 따르면, CBR 리플레시할 때에는 열선택선의 선택 상태가 구동하여 기입 회로에서 각 비트선으로 보디 리플레시에 필요한 전압을 전달하고, 셀프 리플레시 모드시에는 비트선 프리차지 전압의 레벨을 저하시켜서 각 비트선으로 보디 리플레시에 필요한 전압을 전달하여 각 비트선에 보디 리플레시에 필요한 전압을 전달하고 있기 때문에, 셀프 리플레시 동작시에는 큰 전류 구동력이 필요하게 되는 기입 회로를 동작시킬 필요가 없어서 보디 리플레시에 요구되는 전류는 저감할 수 있다.
또한, 실시 형태1와 마찬가지로, 셀프 리플레시 모드시에 보디 리플레시는 1개의 메모리 블럭의 데이타 리플레시가 행해졌을 때에 1회 행해지는 것만으로 보디 리플레시에 필요하게 되는 전류는 데이타 리플레시 동작에 비해 거의 무시할 수 있다. 또한, CBR 리플레시에서는 열선택선(CSL)을 1개 선택 상태로 구동하는 것만으로, 통상 동작시에 메모리 블럭이 각 서브 블럭으로 분할되어 각 서브 블럭 대응에 글로벌 IO선이 설치되고, 또한 서브 블럭에서 열선택선을 선택하는 동작 모드에 비하여 보디 리플레시가 행해지는 비트선쌍의 수를 저감할 수 있고, CBR 리플레시할 때의 보디 리플레시에 의한 소비 전류의 증대를 충분히 작게 할 수 있다.
[실시 형태4]
제37도는 본 발명의 실시 형태4에 따르는 SOIDRAM의 전체의 구성을 개략적으로 도시한 도면이다. 제37도에서 이 SOIDRAM은 2개의 글로벌 메모리 블럭(MR#A 및 MR#B)를 포함한다. 글로벌 메모리 블럭(MR#A)는 실시 형태1 내지 실시 형태3과 마찬가지로, 메모리 블럭(MB#0, MB#2, MB#4 및 MB#6)을 포함하고, 글로벌 메모리 블럭(MR#B)은 메모리 블럭(MB#1, MB#3, MB#5 및 MB#7)을 포함한다. 글로벌 메모리 블럭(MR#A 및 MR#B) 각각은 셰어드 센스 앰프의 구성을 구비하고, 센스 앰프대 (SB#2, SB#4, SB#6 및 SB#8)는 글로벌 메모리 블럭(MR#A)에 설치되고, 글로벌 메모리 블럭 MR#B에 대해서 센스 앰프대(SB#1, SB#3, SB#5, SB#7 및 SB#9)가 설치된다. 또한, 글로벌 메모리 블럭(MR#A)에 대해서 칼럼 디코더(CDA)가 설치되고, 글로벌 메모리 블럭(MR#B)에 대해서 칼럼 디코더(CDB)가 설치된다.
이 SOIDRAM은 또한, 각 센스 앰프대에 대해서 설치되는 내부 데이타선(10선)을 포함한다. 센스 앰프대(SB#0, SB#2, SB#4, SB#6 및 SB#8)에 대해서는 내부 데이타선(100, 102, 104, 106 및 108)이 설치된다. 센스 앰프대(SB#1, SB#3, SB#5, SB#7 및 SB#9)에 대해서는 내부 데이타선(101, 103, 105, 107 및 109)이 설치된다. 이들 내부 데이타선(100 내지 109)은 대응하는 센스 앰프대에 대해서 설치된 칼럼 선택 게이트(IO 게이트)를 통해 선택 메모리 블럭과 데이타의 교환을 행한다. 내부 데이타선(100 내지 109)에 대해서 각각 기입 회로(라이트 드라이버)(WDR#0 내지 WDR#9)가 설치된다. 글로벌 메모리 블럭(MR#A)에 대해서 설치된 기입 회로(WDR#0, WDR#2, WDR#4, WDR #6 및 WDR#8)는 내부 기입 데이타 전달선(WDRA)을 통해 부여되는 기입 데이타를 버퍼 처리하여 대응하는 메모리 블럭으로 기입 데이타를 전달한다. 글로벌 메모리 블럭 (MR#B)에 대해서 기입 회로(WDR#1, WDR#3, WDR#5, WDR#7 및 WDR#9)가 설치된다. 이것들의 기입 회로(WDR#1, WDR#3, WDR#5, WDR#7 및 WDR#9)는 내부 기입 데이타 전달선(WDBB)을 통해 부여되는 내부 기입 데이타를 버퍼 처리하고, 대응하는 메모리 블럭의 선택 메모리셀로 기입 데이타를 전달한다.
이들 기입 회로(WDR#0 내지 WDR#9) 각각은 블럭 선택 신호에 따라서 통상 동작시 활성화되고, 지정된 메모리 블럭에 대해서 설치된 기입 회로만이 활성화되어 대응하는 메모리 블럭으로 기입 데이타를 전달한다. 비선택 상태일 때에는 기입 회로 (WDR#0 내지 WDR#9)의 각각은 출력 하이임피던스 상태로 된다. 기입 회로(WDR#0, WDR#2, WDR#4, WDR#6 및 WDR#8)에는 공통적으로 보디 리플레시 지시 신호 (BREA)가 공급된다. 기입 회로(WDR#1, WDR#3, WDR#5, WDR#7 및 WDR#9)에 대해서 공통적으로 보디 리플레시 지시 신호(BREB)가 공급된다.
내부 기입 데이타 전달선(WDBA 및 WDBB)는 데이타 입출력 회로(338)에 결합된다. 이 데이타 입출력 회로(338)는 또한, 기입 데이타 전달선(WDBA 및 WDBB)의 한쪽을 선택하는 선택 기능을 구비하고 있어도 좋고, 2비트의 데이타의 입출력을 행하는 구성만으로도 좋다.
이 SOIDRAM은 또한, 행선택 동작을 제어하는 로우계 제어 회로(32), 보디 리플레시 동작을 제어하는 보디 리플레시 제어 회로(26) 및 로우계 제어 회로(32)및 보디 리플레시 제어 회로(26)의 출력 신호에 따라서, 보디 리플레시를 실행하는 보디 리플레시 제어 회로(366)를 포함한다. 이 보디 리플레시 회로(366)는 각 센스 앰프대에 대응해서 설치되는 서브 회로군을 포함하지만 제37도에서는 도면을 간략화하기 위해서 1개의 블럭(366)으로 도시한다. 이 보디 리플레시 회로(366)는 실시 형태2에서의 구성과 동일하다.
통상 동작시에는 칼럼 데이타(CDA 및 CDB)가 활성화되어, 대응하는 글로벌 메모리 블럭(MR#A 및 MR#B)에서 열선택 동작이 행해진다. 메모리 블럭 지정 신호(로우어드레스 및 칼럼 어드레스의 특정한 비트에 의해 지정되어도 좋고, 또한 칼럼 어드레스 신호에 의해 지정되더라도 좋다)에 따라서, 대응하는 기입 회로가 활성화되어 선택 메모리 블럭에의 데이타의 기입이 행해진다.
보디 리플레시 동작시에는 데이타 리플레시가 행해지지 않은 글로벌 메모리 블럭에 대한 보디 리플레시 지시 신호(BREA 또는 BREB)가 활성 상태로 되고, 대응하는 기입 회로(WDR#0, WDR#2, WDR#4, WDR#6 및 WDR#8 또는 WDR#1, WDR#3, WDR#5, WDR#7 및 WDR#9)이 활성화되어 L 레벨의 데이타를 대응하는 내부 데이타선상으로 전달한다. 칼럼 디코더(CDA 및 CDB)는 또한, 실시 형태2와 마찬가지로 시프트 레지스터를 포함하고 있고 보디 리플레시 지시 신호에 따라서, 글로벌 메모리 블럭에서 열선택선(CSL)을 선택 상태로 구동하고 있다. 따라서, 이 상태에서는 각 기입 회로를 통해 L 레벨의 데이타가 각 비트선으로 전달된 보디 리플레시가 행해진다.
이 제37도에 도시한 구성에서 그 구체적인 내부 구성 및 제어 상태는 실시 형태2와 같다. 단지, 로컬 IO선쌍 LPF 대신에 내부 데이타선쌍(IO0 내지 IO9)이 배치되고, 글로벌 IO선 대신에 내부 기입 데이타 전달선(WDAA 및 WDBB)이 배치됨과 동시에, 내부 데이타선(100 내지 109)에 대해서 기입 회로가 설치되는 점이 실시 형태2와 다를 뿐이다. 이러한 구성이라도, 데이타 리플레시(CBR 리플레시)와 병행해서 보디 리플레시를 실행할 수 있다.
또한, 이 제37도에 도시한 메모리 어레이 구성을 이용해서 실시 형태1과 조합시키면, 마찬가지로, 실시 형태3의 로컬/글로벌의 계층 IO선 구성 대신에 싱글 IO선 구성의 SOIDRAM에서도 보디 리플레시를 CBR 리플레시시 및 셀프 리플레시 동작시에 실행할 수 있다. 그 경우의 제어 상태는 실시 형태3에 도시한 것과 같은 것으로서, 그 상세한 설명은 생략한다.
또, 상기 실시 형태1 내지 실시 형태4에서 SOIDRAM은 2개의 글로벌 메모리 블럭를 포함하도록 표시되어 있다. 그러나 이 글로벌 메모리 블럭의 수는 SOIDRAM의 기억 용량에 따라서 적당한 수로 정해진다. 또한 데이타의 입출력은 1비트 단위가 아니라 다비트 단위로 행해지는 구성이라도 좋다.
제37도에 도시한 구성에서 센스 앰프대(SB#0 내지 SB#9)의 내부 구성을 도시하지 않았지만, 실시 형태1 내지 실시 형태3에 도시한 것과 같다.
또, 상술한 실시 형태1 내지 실시 형태4의 설명에서 메모리셀은 보디 영역이 P형 영역이고, 소스/드레인 영역이 N형인 구성이 나타나 있다. 그러나, 보디 영역이 N형이고, 소스/드레인 영역이 P형인 P채널 MOS 트랜지스터가 메모리셀 트랜지스터로 이용되어도 좋다. 이 경우에는 보디 영역에 축적되는 다수 캐리어는 전자이고, 보디 영역의 전의가 저하하기 때문에 비트선에는 H 레벨의 보디 리플레시 전압을 인가한다(이 경우에는 비트선 프리차지 전압은 접지 전압 또는 마이너스 전압으로 할 필요가 있다).
이상와 같이, 본 발명에 따르면 SOIDRAM에 있어서 보디 영역과 비트선 사이에 양방향 바이어스 전압이 인가되도록 전압을 비트선에 인가하고 있기 때문에, 메모리셀의 점유 면적을 증대시키지 않고 보디 영역에 축적된 다수 캐리어를 배출할 수 있다. 이 보디 영역의 다수 캐리어의 배출에 의해, 디스터브시(비트선 전위가 H 레벨과 L 레벨로 증폭될 때), 메모리셀 트랜지스터의 서브 임계 누설 전류의 증대를 억제할 수 있어서 리플레시 특성이 우수한 SOIDRAM을 얻을 수 있다. 또한, 데이타 리플레시가 행해지는 메모리 블럭과 별도의 메모리 블럭에서 보디 리플레시를 행함으로써, 이 데이타 리플레시에 숨어서 보디 리플레시를 행할 수 있고, 보디 리플레시를 위한 특별한 동작 모드를 설치할 필요가 없어서 메모리에의 억세스 효율의 저하를 억제할 수 있다. 또한, 다음의 데이타 리플레시가 행해지는 메모리 블럭의 보디 리플레시를 행함으로써, 보디 영역의 다수 캐리어가 배출된 상태에서 데이타 리플레시를 행할 수 있고, 리플레시된 데이타의 서브 임계 누설 전류에 의해 소실 속도를 저감할 수 있고, 서브 임계 누설 전류를 확실하게 억제할 수 있어서 리플레시 특성이 좋은 SOIDRAM을 실현할 수 있다.
또한, 1개의 메모리 블럭에서의 셀프 리플레시 동작이 행해지는 동안에 1회 보디 리플레시만을 행함으로써 보디 리플레시에 필요로 하는 전류 증가를 거의 무시할 수 있어서 셀프 리플레시 모드에 요구되는 저소비 전류 특성을 아무런 저해가 없다.
또한, 비트선 프리차지/이퀼라이즈 회로 또는 기입 회로를 이용하여 각 비트선에 보디 리플레시의 동작에 필요로 하는 전압을 전달하도록 구성했기 때문에, 새롭게 특별한 회로 구성을 설치하는 일 없이 종래의 구성과 같은 구성으로 확실하게 보디 리플레시를 행할 수 있다.

Claims (13)

  1. 각각이 행렬상으로 배열되는 복수개의 메모리셀을 갖는 복수개의 메모리 블럭을 구비하고, 상기 복수개의 메모리셀 각각은 반도체층 상에 절연막을 통하여 형성되는 한편, 상기 복수의 메모리셀 각각은 제1불순물 영역과, 제2불순물 영역과, 상기 제1 및 제2 불순물 영역 사이에 형성되는 보디 영역과, 상기 보디 영역 상에 게이트 절연막을 통하여 형성되는 제어 전극과, 상기 제1불순물 영역에 전기적으로 접속하는 한쪽 전극 노드를 갖는 한편, 정보를 저장하는 커패시터를 갖고, 상기 복수개의 메모리 블럭 각각에 설치되고, 각각에 대응하는 메모리 블럭의 1열의 메모리셀의 제2불순물 영역이 접속되는 복수개의 칼럼선, 상기 복수개의 메모리 블럭 각각에 설치되고, 각각에 대응하는 메모리 블럭의 1행의 메모리셀의 상기 제어 전극이 접속하는 복수개의 워드선, 리플레시 모드 지시 신호에 응답하여 활성화되고, 리플레시해야 할 메모리 블럭 및 메모리셀을 지정하는 리플레시 어드레스를 발생하고, 상기 리플레시 어드레스에 따라 지정된 메모리 블럭의 메모리셀 기억 정보의 리플레시를 행하는 데이타 리플레시 수단 및 상기 리플레시 모드 지시 신호의 활성화시 활성화되고, 상기 리플레시 어드레스가 지정하는 메모리 블럭과 다른 메모리 블럭에서 워드선을 비선택 상태로 유지하는 한편, 상기 메모리셀의 보디 영역에 축적된 전하가 대응하는 칼럼선으로 전달되는 보디 리플레시 전압을 칼럼선으로 인가하는 보디 리플레시 수단을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 데이타 리플레시 수단은, 상기 리플레시 모드 지시 신호의 활성화시 활성화되고, 소정의 간격으로 같은 메모리 블럭의 다른행이 순차 선택되도록 상기 리플레시 어드레스를 발생하는 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 보디 리플레시 수단은, 상기 리플레시 어드레스가 1개의 메모리 블럭의 최후의 행을 지정하는 것에 응답하여 활성화되어 상기 보디 리플레시 전압을 인가하는 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제2항 또는 제3항에 있어서, 상기 보디 리플레시 수단은, 상기 리플레시 어드레스를 받아, 상기 리플레시 어드레스가 지정하는 메모리 블럭 다음에 리플레시되는 메모리 블럭으로 상기 보디 리플레시 전압을 인가하는 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제2항 내지 제4항 중 어느 한항에 있어서, 상기 복수개의 칼럼선 각각에 대응하여 설치되고, 활성화시 대응하는 칼럼선을 소정 전위로 유지하는 수단을 더 구비하고, 상기 보디 리플레시 수단은 상기 메모리 블럭 각각에 대응하여 설치되고, 상기 리플레시 모드 지시 신호의 활성화시 상기 다른 메모리 블럭에 대한 상기 소정 전위를 상기 보디 리플레시 전압으로 변경하는 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 보디 리플레시 수단은, 상기 리플레시 모드 지시 신호의 활성화에 응답하여 상기 다른 메모리 블럭의 열을 선택하는 열선택 수단과, 상기 리플레시 모드 지시 신호의 활성화에 응답하여 상기 열선택 수단에 의해 선택된 열로 상기 보디 리플레시 전압에 상당하는 데이타를 전달하는 기입 수단을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 기입 수단은 통상 동작 모드에서의 데이타 기입 동작시, 외부로부터의 기입 데이타에 대응하는 내부 기입 데이타를 메모리셀로 전달하기 위한 기입 드라이버를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제6항 또는 제7항에 있어서, 상기 열선택 수단은, 상기 리플레시 어드레스와 상기 리플레시 모드 지시 신호에 따라서 상기 다른 메모리 블럭의 열을 선택 상태로 구동하는 수단을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제6항 내지 제8항 중 어느 항한에 있어서, 상기 열선택 수단은, 상기 다른 메모리 블럭의 각 열에 대응하여 설치되는 출력 노드를 갖고, 활성화시 열어드레스에 따라서 대응하는 출력 노드를 선택 상태로 구동하는 열디코더와, 상기 리플레시 모드 지시 신호에 응답하여 상기 열디코더의 출력 노드를 순차 시프트 동작에 의해 선택 상태로 구동하는 시프트 레지스터 수단을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제6항 내지 제9항 중 어느 한항에 있어서, 상기 보디 리플레시 수단은, 상기 리플레시 모드 지시 신호의 활성화시 상기 다른 메모리 블럭으로 1회만 상기 보디 리플레시 전압을 인가하는 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 칼럼선 각각에 대응하여 설치되고, 센스 구동 신호선 상의 센스 구동 신호의 활성화시 활성화되어, 대응하는 칼럼선 상의 전위를 검지 증폭하는 복수개의 센스 앰프를 더 구비하고, 상기 보디 리플레시 수단은 활성화시 상기 다른 메모리 블럭에 대한 상기 센스 구동 신호선 상의 전압을 상기 센스 구동 신호의 활성화시의 그것과 역극성인 전압 레벨로 설정하는 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제11항에 있어서, 상기 칼럼선의 각각은 1쌍의 비트선을 구비하고, 상기 복수개의 센스 앰프의 각각은 대응하는 비트선쌍의 고전위의 비트선 전위를 고전압 레벨로 구동하는 PMOS 센스 앰프와, 상기 대응하는 비트선쌍의 저전위의 비트선을 저전압 레벨로 구동하는 NMOS 센스 앰프를 포함하고, 상기 센스 구동 신호선은 상기 PMOS 센스 앰프에 대하여 설치되는 PMOS 센스 구동 신호선과, 상기 NMOS 센스 앰프에 대하여 설치되는 NMOS 센스 구동 신호선을 구비하고, 상기 센스 앰프의 비활성화시 활성화되어, 미리 정해진 전압으로 상기 N 센스 구동 신호선 및 P 센스 구동 신호선을 보유하는 이퀼라이즈 수단을 더 구비하고, 상기 보디 리플레시 수단은 상기 리플레시 모드 지시 신호의 활성화시에, 상기 다른 메모리 블럭에 대하여 설치된 이퀼라이즈 수단을 비활성화하는 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  13. 제1항, 제6항 내지 제12항 중 어느 한항에 있어서, 상기 데이타 리플레시 수단은, 상기 리플레시 모드 지시 신호의 활성화에 응답하여 상기 리플레시 모드 지시 신호의 활성화 기간중에 리플레시 어드레스를 발생하고, 상기 리플레시 어드레스에 따라서 지정된 메모리 블럭의 메모리셀 데이타의 리플레시를 행하는 동작을 1회만 실행하는 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
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