KR102407226B1 - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치는 제1 방향으로 배열된 복수의 메모리 뱅크들; 상기 복수의 메모리 뱅크들의 일 측에 배치된 어드레스 디코더; 각 메모리 뱅크의 하부에 배치된 복수의 로컬 센스 앰프 어레이들; 상기 복수의 메모리 뱅크들과 각 메모리 뱅크에 대응하는 로컬 센스 앰프 어레이를 연결하는 복수의 제1 입출력 라인들; 및 상기 복수의 로컬 센스 앰프 어레이들에 연결되고 상기 제1 방향으로 연장하는 적어도 하나 이상의 제2 입출력 라인들을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
일반적으로, DRAM과 같은 반도체 메모리 장치는 복수의 메모리 셀 어레이를 포함한다. 상기 복수의 메모리 셀 어레이에는 데이터를 저장할 수 있는 메모리 셀이 배치되고, 메모리 셀은 워드라인과 비트라인의 제어를 통해 액세스 될 수 있다.
반도체 메모리 장치가 집적화됨에 따라, 많은 양의 데이터를 저장할 수 있으면서 크기가 작은 반도체 메모리 장치가 개발되고 있다. 많은 양의 데이터를 저장하기 위해서는 메모리 셀 어레이의 면적이 충분히 확보되어야 하지만, 이는 반도체 메모리 장치의 집적화에 걸림돌이 된다.
본 발명의 실시 예는 동작에 소모되는 파워는 감소되고 동작 속도는 향상된 반도체 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 반도체 장치는 제1 방향으로 배열된 복수의 메모리 뱅크들; 상기 복수의 메모리 뱅크들의 배치된 어드레스 디코더; 각 메모리 뱅크의 하부에 배치된 복수의 로컬 센스 앰프 어레이들; 상기 복수의 메모리 뱅크들과 각 메모리 뱅크에 대응하는 로컬 센스 앰프 어레이를 연결하는 복수의 제1 입출력 라인들; 및 상기 복수의 로컬 센스 앰프 어레이들에 연결되고 상기 제1 방향으로 연장하는 적어도 하나 이상의 제2 입출력 라인들을 포함한다.
본 발명의 실시 예에 따른 반도체 장치는 복수의 메모리 셀들을 포함하고 제1 방향으로 인접하게 배치된 복수의 매트들; 상기 복수의 매트들 사이에 배치되고 복수의 제1 센스 앰프들을 포함하는 복수의 제1 센스 앰프 어레이들; 및 상기 제1 센스 앰프 어레이들 상에 상기 제1 방향에 수직하는 제2 방향으로 연장하도록 배치되고, 각 제1 센스 앰프로 입력되는 컬럼 선택 신호를 전송하는 컬럼 선택 신호 라인들을 포함한다.
본 발명의 실시 예에 따른 반도체 장치는 복수의 메모리 셀들을 포함하는 매트; 상기 매트의 적어도 일 측에 배치되고 복수의 센스 앰프들을 포함하는 센스 앰프 어레이; 상기 센스 앰프 어레이 상에 제1 방향으로 이격 배치되고 적어도 하나 이상의 센스 앰프들과 스위칭 소자를 통해 연결된 복수의 제1 입출력 라인들; 상기 스위칭 소자로 입력되는 컬럼 선택 신호를 전송하는 복수의 컬럼 선택 신호 라인들; 및 상기 복수의 제1 입출력 라인들과 콘택 연결되고 상기 매트 상에 상기 제1 방향에 수직하는 제2 방향으로 연장하도록 배치된 복수의 제2 입출력 라인들을 포함한다.
본 실시 예들에 따르면, 하나의 매트 내에 배치되는 데이터 입출력 라인들의 수가 증가됨에 따라, 하나의 매트에 동시에 입출력되는 데이터의 양이 증가될 수 있다.
이와 같이, 하나의 매트에 동시에 입출력되는 데이터의 양이 증가됨에 따라, 데이터 입출력 시 구동되는 메모리 영역의 사이즈를 줄일 수 있으므로 반도체 장치의 동작 성능은 유지하는 동시에 동작 시 소모되는 파워는 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 시스템을 도시한 블록도이다.
도 2는 본 발명의 실시 예에 따른 반도체 장치의 구성을 예시적으로 도시한 블록도이다.
도 3은 도 2의 메모리 영역의 구성을 예시적으로 도시한 도면이다.
도 4는 도 3의 A 부분의 구체적인 구성 예를 도시한 도면이다.
도 5는 컬럼 선택 신호 라인 및 데이터 입출력 라인들(SIO, LIO, GIO)의 배치 관계를 예시적으로 도시한 도면이다.
도 6은 센스 앰프, 비트 라인, 컬럼 선택 신호 라인, 및 데이터 입출력 라인들의 연결 관계를 예시적으로 도시한 도면이다.
도 7a 내지 도 7c는 섹터 입출력 라인, 로컬 입출력 라인 및 컬럼 선택 신호 라인의 배치 예를 도시한 도면들이다.
도 8은 데이터 레지스터를 예시적으로 도시한 도면이다.
도 9는 노멀 센스 앰프를 도시한 회로도이다.
도 10a는 에지 센스 앰프를 도시한 회로도이다.
도 10b는 에지 센스 앰프의 동작을 설명하는 타이밍도이다.
도 11은 본 실시 예에 따른 반도체 장치가 적용된 전자시스템의 구성을 도시한 도면이다.
도 12는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 시스템의 구성을 도시한 도면이다.
도 13은 본 발명의 실시 예에 따른 반도체 장치가 적용된 메모리 모듈을 예시적으로 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 반도체 장치가 적용된 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 15는 도 14의 메모리 시스템이 적용된 컴퓨팅 시스템을 예시적으로 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 반도체 장치가 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 반도체 시스템(10)을 도시한 블록도이다.
도 1을 참조하면, 본 실시 예에 따른 반도체 시스템(10)은 반도체 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
컨트롤러(200)는 호스트 장치(도시되지 않음)로부터 요청된 동작(예컨대, 리드 동작, 라이트 동작, 리프레쉬 동작 등)을 수행하기 위해 반도체 장치(100)의 동작을 제어할 수 있다. 컨트롤러(200)는 호스트 장치로부터의 요청에 응답하여 반도체 장치(100)로 커맨드(CMDs)와 어드레스(ADDRs)를 인가함으로써 반도체 장치(100)의 동작을 제어할 수 있다. 컨트롤러(200)는 반도체 장치(100)의 메모리 셀들(도시되지 않음)에 대한 리드 동작 및 라이트 동작 시 반도체 장치(100)와 데이터(DATA)를 주고 받을 수 있다.
반도체 장치(100)는 휘발성 메모리 장치와 비휘발성 메모리 장치를 포함할 수 있다. 휘발성 메모리 장치는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 비휘발성 메모리 장치는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Erasable and Programmable ROM), PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
도 2는 도 1의 반도체 장치(100)의 구성을 예시적으로 도시한 도면이다.
도 2를 참조하면, 반도체 장치(100)는 메모리 영역(110), 로우/컬럼 디코더(120), 데이터 입출력 회로(130), 클럭 버퍼(140), 커맨드 버퍼(150), 어드레스 버퍼(160), 및 데이터 버퍼(170)를 포함할 수 있으나, 반도체 장치(100)에 포함되는 구성이 특별히 이에 한정되는 것은 아니다.
메모리 영역(110)은 컨트롤러(200)로부터 전송된 데이터를 저장하도록 구성될 수 있다. 메모리 영역(110)은 복수의 메모리 뱅크 그룹들(BG1~BGm, 도 3 참조)을 포함할 수 있다. 각 메모리 뱅크 그룹(BG1~BGm)은 복수의 메모리 뱅크들(BANK1~BANKn, 도 3 참조)을 포함할 수 있다. 각 메모리 뱅크(BANK1~BANKn)는 복수의 메모리 셀들을 포함하는 복수의 매트들(MAT1~MATi, 도 4 참조)을 포함할 수 있다.
각 매트(MAT1~MATi)에 포함된 복수의 메모리 셀들은 복수의 워드라인들(도시되지 않음)과 복수의 비트라인들(도시되지 않음)이 교차하는 지점들에 연결될 수 있다. 각 메모리 셀은 데이터가 저장되는 데이터 저장 소자(도시되지 않음) 및 데이터 저장 소자와 워드 라인 및 비트 라인에 연결된 액세스 소자(도시되지 않음)을 포함할 수 있다. 액세스 소자로는 트랜지스터(transistor)가 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다. 데이터 저장 소자로는 캐패시터(capacitor)가 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
예를 들어, 임의의 워드 라인과 임의의 비트 라인이 활성화(active)되면, 활성화된 워드 라인과 비트 라인에 연결된 액세스 소자는 턴 온될 수 있다. 액세스 소자가 턴 온되면 대응하는 데이터 저장 소자로 데이터가 저장되거나 또는 대응하는 데이터 저장 소자에 저장된 데이터가 독출될 수 있다.
반도체 장치(100)는 컨트롤러(200)의 제어에 의해 라이트 동작, 리드 동작, 리프레쉬 동작 등과 같은 다양한 동작을 수행할 수 있다. 반도체 장치(100)는 라이트 동작 중에 컨트롤러(200)로부터 전송된 데이터를 메모리 영역(110)에 저장할 수 있다. 반도체 장치(100)는 리드 동작 중에 메모리 영역(110)에 저장된 데이터를 독출하여 컨트롤러(200)로 전송할 수 있다.
반도체 장치(100)의 메모리 영역(110)에서 활성화되는 워드 라인의 길이는 가변될 수 있다. 예를 들어, 메모리 영역(100) 내에 배치된 임의의 워드 라인은 복수 개의 매트들을 가로지르도록 형성되고, 각 매트 별로 물리적 또는 논리적으로 분리될 수 있다. 반도체 장치(100)는 컨트롤러(200)의 제어에 의해 각 매트 별 워드 라인을 인에이블 또는 디스에이블시킴으로써, 활성화되는 워드 라인의 길이를 조절할 수 있다. 활성화되는 워드 라인의 길이를 조절하는 것은 활성화되는 페이지의 사이즈를 조절하는 것을 의미할 수 있다.
이와 같이, 활성화되는 페이지의 사이즈가 조절되면, 동시에 입출력할 수 있는 데이터의 양이 조절될 수 있다. 예를 들어, 활성화되는 페이지의 사이즈가 커지면 동시에 입출력할 수 있는 데이터의 양이 증가될 수 있고, 활성화되는 페이지의 사이즈가 작아지면 동시에 입출력할 수 있는 데이터의 양이 감소될 수 있다.
로우/컬럼 디코더(120)는 어드레스 버퍼(160)로부터 로우 어드레스 신호(RA<0:m>) 및 컬럼 어드레스 신호(CA<0:m>)를 수신할 수 있다. 로우/컬럼 디코더(120)는 로우 어드레스 신호(RA<0:m>)를 디코딩하여 로우 선택 신호를 출력할 수 있다. 복수의 워드 라인들 중 로우/컬럼 디코더(120)로부터 출력된 로우 선택 신호에 대응하는 워드 라인이 활성화될 수 있다. 또한, 로우/컬럼 디코더(120)는 컬럼 어드레스 신호(CA<0:m>)를 디코딩하여 컬럼 선택 신호를 출력할 수 있다. 복수의 비트 라인들 중 로우/컬럼 디코더(120)로부터 출력된 컬럼 선택 신호에 대응하는 비트 라인이 활성화될 수 있다.
도 2에 구체적으로 도시하지는 않았으나, 본 실시 예에서 로우/컬럼 디코더(120)는 복수의 로우 디코더들 및 복수의 컬럼 디코더들이 제1 방향으로 교대로 반복적으로 배치된 형태일 수 있다. 제1 방향은 비트 라인(도시되지 않음)이 연장하는 방향, 복수의 뱅크들(BANK1~BANKn, 도 3 참조)이 배열되는 방향 또는 복수의 매트들(MAT1~MATi, 도 4 참조)이 배열되는 방향에 평행한 방향일 수 있다. 로우/컬럼 디코더(120)에 대해서는 추후 도면을 참조하여 상세히 설명될 것이다.
데이터 입출력 회로(130)는 데이터 버퍼(170)와 메모리 영역(110) 사이에 연결될 수 있다. 데이터 버퍼(170)와 데이터 입출력 회로(130)는 내부 데이터 버스(180)를 통해 연결될 수 있다. 메모리 영역(110)에 대한 라이트 동작이 수행될 때, 데이터 입출력 회로(130)는 내부 데이터 버스(180)를 통해 데이터 버퍼(170)로부터 전송된 데이터(DATA)를 메모리 영역(110)의 특정 메모리 셀에 저장할 수 있다. 메모리 영역(110)에 대한 리드 동작이 수행될 때, 데이터 입출력 회로(130)는 메모리 영역(110)의 특정 메모리 셀로부터 독출된 데이터(DATA)를 내부 데이터 버스(180)를 통해 데이터 버퍼(170)로 출력할 수 있다.
데이터 입출력 회로(130)는 메모리 영역(110)에 대한 리드 동작에서 메모리 셀들로부터 독출된 데이터(DATA)를 내부 데이터 버스(180)로 전송하기 위한 입출력 센스 앰프(IOSA, 도 3 참조) 및 메모리 영역(110)에 대한 라이트 동작에서 내부 데이터 버스(180)를 통해 전송된 데이터(DATA)를 메모리 영역(110)의 메모리 셀들로 전송하기 위한 라이트 드라이버(WTD, 도 3 참조)를 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다.
클럭 버퍼(140)는 컨트롤러(200)로부터 시스템 클럭 신호(CLK, CLKB)를 수신할 수 있다. 클럭 버퍼(140)는 시스템 클럭 신호(CLK, CLKB)를 버퍼링하여 내부 클럭 신호(ICLK)를 생성할 수 있다. 도 2에 구체적으로 도시하지는 않았으나, 클럭 버퍼(140)는 클럭의 위상 및 타이밍 조절을 위한 지연부, 지연고정루프 회로 등을 포함할 수 있으며, 이는 당 기술 분야에서 이미 널리 알려진 기술에 해당하므로, 이들에 대한 상세한 설명은 생략한다.
커맨드 버퍼(150)는 컨트롤러(200)로부터 수신된 커맨드들(CMDs)에 근거하여 다양한 내부 커맨드 신호들을 생성할 수 있다. 예를 들어, 컨트롤러(200)는 반도체 장치(100)가 특정 동작을 수행할 수 있도록 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 라이트 인에이블 신호(/WE) 및 상기 칩 인에이블 신호(/CE)의 레벨을 변화시켜 반도체 장치(100)의 커맨드 버퍼(150)로 제공할 수 있다.
커맨드 버퍼(150)는 컨트롤러(200)로부터 수신된 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 라이트 인에이블 신호(/WE), 칩 인에이블 신호(/CE)와 같은 커맨드들(CMDs)에 근거하여 액티브 신호(ACT), 라이트 신호(WT), 리드 신호(RD), 리프레쉬 신호(REF) 등을 생성할 수 있다.
액티브 신호(ACT)는 메모리 영역(110) 내에서 어드레스 신호(A<0:m>)에 근거하여 선택된 특정 워드 라인을 활성화시키는 액티브 동작을 지시하는 신호일 수 있다. 라이트 신호(WT)는 활성화된 특정 워드 라인에 연결된 메모리 셀들(도시되지 않음)에 대한 라이트 동작을 지시하는 신호일 수 있다. 리드 신호(RD)는 활성화된 특정 워드 라인에 연결된 메모리 셀들에 대한 리드 동작을 지시하는 신호일 수 있다. 리프레쉬 신호(REF)는 반도체 장치(100)의 오토 리프레쉬 동작 및/또는 셀프 리프레쉬 동작을 지시하는 신호일 수 있다.
어드레스 버퍼(160)는 컨트롤러(200)로부터 어드레스 신호(A<0:m>, m은 1이상의 정수)를 수신할 수 있다. 어드레스 신호(A<0:m>)는 특정 메모리 셀을 액세스하기 위한 정보로서, 활성화하기 위한 워드 라인 및 비트 라인에 관한 정보를 포함할 수 있다. 어드레스 버퍼(160)는 컨트롤러(200)로부터 수신된 어드레스 신호(A<0:m>)에 근거하여 로우 어드레스 신호(RA<0:m>) 및 컬럼 어드레스 신호(CA<0:m>)를 로우/컬럼 디코더(120)로 출력할 수 있다.
데이터 버퍼(170)는 컨트롤러(200)로부터 전송된 데이터(DQ<0:n>, n은 1 이상의 정수)를 수신하거나 또는 반도체 장치(100)의 메모리 영역(110)로부터 독출된 데이터를 컨트롤러(200)로 출력하도록 구성될 수 있다.
도 2에 도시하지는 않았으나, 데이터 버퍼(170)는 외부 데이터 버스(도시되지 않음)를 통해 컨트롤러(200)로부터 전송되는 데이터(DQ<0:n>)를 수신하는 수신기(도시되지 않음) 및 메모리 영역(110)으로부터 독출된 데이터를 외부 데이터 버스로 출력하는 전송기(도시되지 않음)를 포함할 수 있다.
또한, 도 2에 도시하지는 않았으나, 데이터 버퍼(170)는 데이터 스트로브 신호를 수신 및 출력할 수 있다. 데이터 스트로브 신호는 데이터(DQ<0:n>)와 동기되는 신호일 수 있고, 반도체 장치(100)가 컨트롤러(200)로부터 전송된 데이터를 수신하거나 또는 컨트롤러(200)가 반도체 장치(100)로부터 전송된 데이터를 수신하기 위해 사용되는 신호일 수 있다.
도 3은 도 2의 메모리 영역(110)의 구성을 예시적으로 도시한 도면이다.
도 3을 참조하면, 메모리 영역(110)은 복수의 메모리 뱅크 그룹들(BG1~BGm) 및 복수의 로우/컬럼 디코더(120)들을 포함할 수 있다. 도 3에서는 복수의 메모리 뱅크 그룹들(BG1~BGm)과 복수의 로우/컬럼 디코더(120)들이 동일 평면 상에 배치된 것으로 도시하였으나, 서로 다른 평면 상에 배치될 수도 있다.
각 메모리 뱅크 그룹(BG1~BGm)은 복수의 메모리 뱅크들(BANK1~BANKn) 및 복수의 로컬 센스 앰프 어레이(local sense amp array, LSAA)들을 포함할 수 있다. 복수의 로컬 센스 앰프 어레이(LSAA)들은 각각 대응하는 메모리 뱅크(BANK1~BANKn)의 하부에 배치될 수 있다. 예컨대, 로컬 센스 앰프 어레이(LASS)들의 개수는 메모리 뱅크(BANK1~BANKn)들의 개수와 동일할 수 있으나, 특별히 이에 한정되는 것은 아니다. 로컬 센스 앰프 어레이(LSAA)들은 각각 대응하는 메모리 뱅크(BANK1~BANKn)의 메모리 셀들로부터 독출되어 로컬 입출력 라인(LIO)에 실린 데이터를 센싱하여 증폭하고, 증폭된 데이터를 글로벌 입출력 라인(GIO)으로 전송할 수 있다.
각 메모리 뱅크(BANK1~BANKn)의 메모리 셀들로부터 독출된 데이터를 대응하는 로컬 센스 앰프 어레이(LSAA)로 전송하기 위하여 로컬 입출력 라인(LIO)들은 각각 대응하는 메모리 뱅크(BANK1~BANKn)를 가로질러 로컬 센스 앰프 어레이(LSAA)에 연결되도록 형성될 수 있다. 글로벌 입출력 라인(GIO)은 각 로컬 센스 앰프 어레이(LSAA)에 전기적으로 연결되도록 형성될 수 있다. 또한, 글로벌 입출력 라인(GIO)은 메모리 뱅크 그룹(BG)을 가로지르도록 배치될 수 있다. 글로벌 입출력 라인(GIO)은 복수의 로컬 센스 앰프 어레이(LSAA)들로부터 전송되는 데이터를 대응하는 입출력 센스 앰프(IOSA)로 전송할 수 있다.
도 3에서는 제1 메모리 뱅크 그룹(BG1)에 대한 로컬 입출력 라인(LIO)들 및 글로벌 입출력 라인(GIO)만을 도시하였으나, 나머지 메모리 뱅크 그룹들 즉, 제2 내지 제m 메모리 뱅크 그룹들(BG2~BGm)상에도 동일한 구조의 로컬 입출력 라인(LIO)들 및 글로벌 입출력 라인(GIO)이 배치될 수 있음은 당업자에게 자명할 것이다.
도 3에서는 입출력 센스 앰프(IOSA) 및 라이트 드라이버(WTD)가 데이터 입출력 회로(130)에 포함되는 것으로 도시하였으나, 특별히 이에 한정되는 것은 아니며, 입출력 센스 앰프(IOSA) 및 라이트 드라이버(WTD)는 메모리 영역(110)과 데이터 입출력 회로(130) 사이에 별도로 배치될 수도 있다.
입출력 센스 앰프(IOSA) 및 라이트 드라이버(WTD)는 각 뱅크 그룹(BG1~BGm)별로 구비될 수 있으나, 특별히 이에 한정되는 것은 아니다. 각 뱅크 그룹(BG1~BGm)별로 구비된 입출력 센스 앰프(IOSA)와 라이트 드라이버(WTD)는 각 메모리 뱅크 그룹(BG1~BGm)을 가로지르도록 연장하는 글로벌 입출력 라인(GIO)에 연결될 수 있다. 각 뱅크 그룹(BG1~BGm)에 포함된 복수의 뱅크들(BANK1~BANKn)은 한 쌍의 입출력 센스 앰프(IOSA) 및 라이트 드라이버(WTD)를 공용으로 사용할 수 있다.
입출력 센스 앰프(IOSA)는 메모리 영역(110)에 대한 리드 동작에서 글로벌 입출력 라인(GIO)에 실린 데이터(DATA)를 센싱 및 증폭하여 내부 데이터 버스(180)로 전송하고, 라이트 드라이버(WTD)는 메모리 영역(110)에 대한 라이트 동작에서 내부 데이터 버스(180)에 실린 데이터(DATA)를 글로벌 입출력 라인(GIO)으로 전송할 수 있다.
예를 들어, 각 메모리 뱅크(BANK1~BANKn)의 메모리 셀들로부터 독출된 데이터는 대응하는 로컬 센스 앰프 어레이(LSAA)에서 일정 레벨 이상으로 증폭될 수 있으며, 각 로컬 센스 앰프(LSA)에서 일정 레벨 이상으로 증폭된 데이터는 글로벌 입출력 라인(GIO)을 통해 대응하는 입출력 센스 앰프(IOSA)로 전송될 수 있다. 입출력 센스 앰프(IOSA)는 글로벌 입출력 라인(GIO)을 통해 전송된 데이터를 센싱 및 증폭하여 내부 데이터 버스(180, 도 2 참조)로 전송할 수 있다.
다시 도 3을 참조하면, 각 로우/컬럼 디코더(120)는 한 쌍의 메모리 뱅크 그룹들(예컨대, 제1 메모리 뱅크 그룹(BG1) 및 제2 메모리 뱅크 그룹(BG2))의 사이에 배치되고, 메모리 뱅크들(BANK1~BANKn)이 나열되는 방향에 평행한 방향으로 연장하도록 배치될 수 있다. 도 2에서는 로우/컬럼 디코더(120)를 메모리 영역(110)으로부터 분리된 것으로 도시하였으나, 이는 설명의 편의를 위해 개념적으로 도시한 것이다. 로우/컬럼 디코더(120)는 도 3에 도시한 것처럼 메모리 영역(110) 내에 배치될 수도 있으나, 특별히 이에 한정되는 것은 아니다.
도 4는 도 3의 A 부분의 구체적인 구성을 예시적으로 도시한 도면이다. 도 4에서는 제1 메모리 뱅크(BANK1)를 예를 들어 도시하였으나, 도 3의 모든 메모리 뱅크들이 도 4에 도시된 것과 동일한 구성을 가질 수 있음은 당업자에게 자명할 것이다.
도 4를 참조하면, 제1 메모리 뱅크(BANK1)는 복수의 매트들(MAT1~MATi), 복수의 센스 앰프 어레이들(SAA1~SAAi-1), 및 복수의 에지 센스 앰프 어레이들(ESSA1~ESSA2)을 포함할 수 있다.
도 4에 구체적으로 도시하지는 않았으나, 복수의 매트들(MAT1~MATi)은 각각 X축 방향으로 연장하는 복수의 워드 라인들과 Y축 방향으로 연장하는 복수의 비트 라인들을 포함할 수 있다. 복수의 매트들(MAT1~MATi)은 각각 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 지점들에 연결되고 데이터가 저장되도록 구성된 복수의 메모리 셀들(도시되지 않음)을 포함할 수 있다. 복수의 매트들(MAT1~MATi)의 양 측에는 워드 라인 드라이버(WD)들이 배치될 수 있다.
워드 라인 드라이버(WD)는 각 매트(MAT1~MATi) 내에 배치된 워드 라인들 중 로우 선택 신호에 의해 선택된 워드 라인을 구동시키도록 구성될 수 있다. 도 4에서는 각 매트(MAT1~MATi)의 X축 방향의 양 측에 두 개의 워드 라인 드라이버(WD)가 배치된 것으로 도시하였으나, 워드 라인 드라이버(WD)의 위치 및 개수가 특별히 이에 한정되는 것은 아니다. 워드 라인을 구동시키는 기술은 본 발명의 주요 특징과 직접적으로 연관이 없으며 당 기술 분야에서 이미 널리 공지된 기술에 해당하므로, 이와 관련된 상세한 설명은 여기에서는 생략한다.
도 4에서는 하나의 메모리 뱅크가 복수의 매트들(MAT1~MATi)이 일 방향 즉, Y축 방향으로 스택된 하나의 매트 어레이를 포함하는 것으로 도시하였으나, 특별히 이에 한정되는 것은 아니며, 하나의 메모리 뱅크가 복수의 매트 어레이를 포함할 수도 있다.
복수의 센스 앰프 어레이들(SAA1~SAAi-1)은 각각 인접하는 복수의 매트들(MAT1~MATi) 사이에 배치될 수 있다. 예를 들어, 복수의 센스 앰프 어레이들(SAA1~SAAi-1)은 제1 매트(MAT1)와 제2 매트(MAT2) 사이 내지 제i-1 매트(도시되지 않음)와 제i 매트(MATi) 사이에 각각 배치될 수 있다.
이에 따라, 제1 메모리 뱅크(BANK1) 내에 포함된 센스 앰프 어레이들(SAA1~SAAi-1)의 개수는 매트들(MAT1~MATi)의 개수보다 적을 수 있다. 즉, 도 4에 도시한 바와 같이, 제1 메모리 뱅크(BANK1)의 매트들(MAT1~MATi)의 개수가 i 개이면, 센스 앰프 어레이들(SAA1~SAAi-1)의 개수는 i-1 개일 수 있다. 여기에서, i은 2 이상의 정수일 수 있다.
각 센스 앰프 어레이(SAA1~SAAi-1)는 인접하는 매트들(MAT1~MATi) 내에 배치된 비트 라인들에 연결될 수 있다. 예를 들어, 제1 매트(MAT1)와 제2 매트(MAT2) 사이에 배치된 제1 센스 앰프 어레이(SAA1)에는 제1 매트(MAT1)의 비트 라인들 중 일부 비트 라인들 및 제2 매트(MAT2)의 비트 라인들 중 일부 비트 라인들에 연결될 수 있다. 이러한 구조를 오픈 비트 라인 구조라 한다. 제1 센스 앰프 어레이(SAA1)는 제1 매트(MAT1)의 일부 비트 라인들과 제2 매트(MAT2)의 일부 비트 라인들의 전압 차이를 센싱하여 증폭할 수 있다.
도 4에 구체적으로 도시하지는 않았으나, 각 센스 앰프 어레이(SAA1~SAAi-1)는 복수의 센스 앰프(SA)들을 포함할 수 있다. 각 센스 앰프(SA)는 제1 매트(MAT1)의 일부 비트 라인들 중 하나의 비트 라인(예컨대, 정비트라인) 및 제2 매트(MAT2)의 일부 비트 라인들 중 하나의 비트 라인(예컨대, 부비트라인)에 연결될 수 있다.
에지 센스 앰프 어레이들(ESSA1, ESSA2)은 제1 메모리 뱅크(BANK1)의 매트들(MAT1~MATi) 중 최상단 및 최하단에 배치된 제1 매트(MAT1) 및 제i 매트(MATi) 상에 배치될 수 있다. 에지 센스 앰프 어레이들(ESSA1, ESSA2)은 제1 매트(MAT1)의 상부에 배치된 제1 에지 센스 앰프 어레이(ESAA1) 및 제i 매트(MATi)의 하부에 배치된 제2 에지 센스 앰프 어레이(ESAA2)를 포함할 수 있다. 이에 따라, 제1 메모리 뱅크(BANK1)의 최상단 매트인 제1 매트(MAT1)의 상부 및 하부에는 각각 제1 에지 센스 앰프 어레이(ESSA1) 및 제2 센스 앰프 어레이(SSA1)가 배치되고, 제1 메모리 뱅크(BANK1)의 최하단 매트인 제i 매트(MATi)의 상부 및 하부에는 각각 제i-1 센스 앰프 어레이(SSAi-1) 및 제2 에지 센스 앰프 어레이(ESSA2)가 배치될 수 있다. 이와 같이, 제1 메모리 뱅크(BANK1)의 상부 및 하부에 각각 제1 에지 센스 앰프 어레이(ESAA1) 및 제2 에지 센스 앰프 어레이(ESAA2)가 배치됨에 따라, 제1 메모리 뱅크(BANK1)의 Y축 방향 에지부에 더미 매트를 형성할 필요가 없다.
제1 에지 센스 앰프 어레이(ESAA1)에는 제1 매트(MAT1)의 비트 라인들 중 일부의 비트 라인들이 연결될 수 있다. 또한, 제2 에지 센스 앰프 어레이(ESAA2)에는 제i 매트(MATi)의 비트 라인들 중 일부의 비트 라인들이 연결될 수 있다. 예를 들어, 제1 매트(MAT1)의 비트 라인들은 제1 센스 앰프 어레이(SAA1)에 연결된 제1 비트 라인들과 제1 에지 센스 앰프 어레이(ESAA1)에 연결된 제2 비트 라인들을 포함할 수 있다. 제i 매트(MATi)의 비트 라인들은 제i-1 센스 앰프 어레이(SAAi-1)에 연결된 제1 비트 라인들과 제2 에지 센스 앰프 어레이(ESSA2)에 연결된 제2 비트 라인들을 포함할 수 있다.
제1 에지 센스 앰프 어레이(ESAA1) 및 제2 에지 센스 앰프 어레이(ESAA2)는 각각 복수의 에지 센스 앰프(ESA)들을 포함할 수 있다. 제1 및 제2 에지 센스 앰프 어레이들(ESSA1 and ESSA2)에 포함된 에지 센스 앰프(ESA)의 구조와 제1 내지 제i-1 센스 앰프 어레이들(SAA1~SAAi-1)에 포함된 센스 앰프(SA)의 구조는 서로 다를 수 있다. 센스 앰프(SA)와 에지 센스 앰프(ESA)의 구조상 차이 및 동작상 차이에 대해서는 추후 도면을 참조하여 상세히 설명할 것이다.
다시 도 4를 참조하면, 로우/컬럼 디코더(120)는 제1 메모리 뱅크 (BANK1)의 매트들(MAT1~MATi)이 나열되는 방향에 평행한 방향으로 배치된 복수의 로우 디코더(Row-Dec)들과 복수의 컬럼 디코더(Col-Dec)들을 포함할 수 있다. 복수의 로우 디코더(Row-Dec)들과 복수의 컬럼 디코더(Col-Dec)들 교대로 반복적으로 배치될 수 있다.
예를 들어, 복수의 로우 디코더(Row-Dec)들은 각각 대응하는 매트들(MAT1~MATi)과 X축 방향으로 정렬되도록 배치될 수 있다. 복수의 컬럼 디코더(Col-Dec)들은 각각 대응하는 센스 앰프 어레이들(SAA1~SAAi-1) 및 제1 및 제2 에지 센스 앰프 어레이들(ESSA1 and ESSA2)과 X축 방향으로 정렬되도록 배치될 수 있다. 복수의 로우 디코더(Row-Dec)들과 복수의 컬럼 디코더(Col-Dec)들은 Y축 방향으로 교대로 배치될 수 있다.
각 로우 디코더(Row-Dec)로부터 출력되는 로우 선택 신호들을 전송하기 위한 로우 선택 신호 라인들(도시되지 않음)과 각 컬럼 디코더(Col-Dec)로부터 출력되는 컬럼 선택 신호들을 전송하기 위한 컬럼 선택 신호 라인들(도시되지 않음)은 X축 방향으로 연장하고 서로 평행할 수 있다. 컬럼 선택 신호 라인들은 센스 앰프 어레이들(SAA1~SAAi-1), 제1 에지 센스 앰프 어레이(ESAA1) 및 제2 에지 센스 앰프 어레이(ESAA2)를 X축 방향으로 가로지르도록 배치될 수 있다.
도 5는 컬럼 선택 신호 라인(CSL) 및 데이터 입출력 라인들(SIO, LIO, GIO)의 배치 관계를 예시적으로 도시한 도면이다. 도 5에서 제1 메탈 레이어(M1)는 최하위에 배치된 라인을 나타내고, 제2 메탈 레이어(M2)는 제1 메탈 레이어 상에 배치된 라인들을 나타내고, 제3 메탈 레이어(M3)는 최상위에 배치된 라인을 나타낸다. 설명의 편의를 위하여, 도 5에서는 제2 매트(MAT2), 제3 매트(MAT3), 제1 내지 제3 센스 앰프 어레이(SAA1~SAA3), 및 하나의 로컬 센스 앰프 어레이(LSAA)만을 도시하였다.
도 5를 참조하면, 어드레스 버퍼(160, 도 2 참조)로부터 출력된 제1 로우 어드레스 신호(RA1<0:m>) 및 제1 컬럼 어드레스 신호(CA1<0:m>)가 각각 대응하는 로우 디코더(Row-Dec) 및 컬럼 디코더(Col-Dec)로 입력된다.
로우 디코더(Row-Dec)는 입력된 제1 로우 어드레스 신호(RA1<0:m>)를 디코딩하여 제3 매트(MAT3)의 워드 라인들 중 제1 워드 라인(WL1)을 활성화하기 위한 로우 선택 신호(도시되지 않음)를 출력할 수 있다. 워드 라인 드라이버(WD)는 로우 디코더(Row-Dec)로부터 출력된 로우 선택 신호에 의해 선택된 제1 워드 라인(WL1)을 구동시킬 수 있다.
컬럼 디코더(Col-Dec)는 입력된 제1 컬럼 어드레스 신호(CA1<0:m>)를 디코딩하여 제3 매트(MAT3)의 비트 라인들 중 제1 비트 라인(BLT1) 및 제2 매트(MAT2)의 비트 라인들 중 제1 상보 비트 라인(BLB1)을 각각 활성화하기 위한 제1 컬럼 선택 신호들(C1_T, C1_B)을 출력할 수 있다.
제1 컬럼 선택 신호들(C1_T, C1_B)은 제2 센스 앰프 어레이(SAA2)를 가로지르는 컬럼 선택 신호 라인들(CSL)을 통해 제2 매트(MAT1)와 제3 매트(MAT3) 사이에 배치된 제2 센스 앰프 어레이(SAA2)의 센스 앰프(SA1)로 입력될 수 있다. 센스 앰프(SA1)는 제1 비트 라인(BLT1)의 전압 및 제1 상보 비트 라인(BLB1)의 전압을 제1 레벨 이상으로 증폭하고, 제1 레벨 이상으로 증폭된 제1 비트 라인(BLT1)의 전압 및 제1 상보 비트 라인(BLB1)의 전압을 제1 컬럼 선택 신호들(C1_T, C1_B)의 입력에 의해 형성된 채널들을 통해 각각 대응하는 섹터 입출력 라인들(SIO)로 전송할 수 있다.
도 5에 도시된 바와 같이, 컬럼 선택 신호들을 전달하는 컬럼 선택 신호 라인들(CSL) 및 센스 앰프(SA1)로부터 제1 레벨 이상으로 증폭된 전압을 수신하는 섹터 입출력 라인들(SIO)은 최하위 레벨에 배치된 제1 메탈 레이어(M1)일 수 있다. 본 실시 예에서, 컬럼 선택 신호 라인들(CSL)과 섹터 입출력 라인들(SIO)은 동일 레벨 상에 배치될 수 있다. 컬럼 선택 신호 라인들(CSL)과 섹터 입출력 라인들(SIO)은 서로 평행한 방향으로 연장할 수 있다. 예컨대, 컬럼 선택 신호 라인들(CSL)과 섹터 입출력 라인들(SIO)은 제1 워드 라인(WL)에 평행한 방향으로 연장할 수 있다.
섹터 입출력 라인들(SIO)은 센스 앰프(SA1)에서 제1 레벨 이상으로 증폭된 제1 비트 라인(BLT1)의 전압 및 제1 상보 비트 라인(BLB1)의 전압을 각각 대응하는 로컬 입출력 라인들(LIO)로 전송할 수 있다. 섹터 입출력 라인들(SIO) 및 대응하는 로컬 입출력 라인들(LIO)은 콘택(C)을 통해 전기적으로 연결될 수 있다.
로컬 입출력 라인들(LIO)은 컬럼 선택 신호 라인들(CSL) 및 섹터 입출력 라인들(SIO)에 수직하는 방향으로 연장할 수 있다. 즉, 로컬 입출력 라인들(LIO)은 비트 라인들(BLT1, BLB1 등)에 평행한 방향으로 연장할 수 있다. 로컬 입출력 라인들(LIO)은 컬럼 선택 신호 라인들(CSL) 및 섹터 입출력 라인들(SIO)보다 상위 레벨 상에 배치된 제2 메탈 레이어(M2)일 수 있다. 로컬 입출력 라인들(LIO)은 제1 레벨 이상으로 증폭된 제1 비트 라인(BLT1)의 전압 및 제1 상보 비트 라인(BLB1)의 전압을 로컬 센스 앰프 어레이(LSAA)로 전송할 수 있다.
로컬 입출력 라인들(LIO)을 통해 전송된 제1 비트 라인(BLT1)의 전압 및 제1 상보 비트 라인(BLB1)의 전압은 로컬 센스 앰프 어레이(LSAA)에 포함된 복수의 로컬 센서 앰프(LSA)들 중 대응하는 로컬 센서 앰프(LSA)로 입력될 수 있다. 로컬 센스 앰프(LSA)는 제1 레벨 이상으로 증폭된 제1 비트 라인(BLT1)의 전압 및 제1 상보 비트 라인(BLB1)의 전압을 각각 제2 레벨 이상으로 증폭하고, 제2 레벨 이상으로 증폭된 제1 비트 라인(BLT1)의 전압 및 제1 상보 비트 라인(BLB1)의 전압을 글로벌 입출력 라인(GIO)으로 전송할 수 있다. 글로벌 입출력 라인(GIO)은 로컬 입출력 라인들(LIO)보다 상위 레벨 상에 배치된 제3 메탈 레이어(M3)일 수 있다.
글로벌 입출력 라인(GIO)은 제2 레벨 이상으로 증폭된 제1 비트 라인(BLT1)의 전압 및 제1 상보 비트 라인(BLB1)의 전압을 입출력 센스 앰프(IOSA, 도 3 참조)로 전송할 수 있다. 도 5에서는 두 개의 로컬 입출력 라인들(LIO)이 로컬 센스 앰프(LSA)의 입력단에 연결되고, 한 개의 글로벌 입출력 라인(GIO)이 로컬 센스 앰프(LSA)의 출력단에 연결된 것으로 도시하였으나, 로컬 입출력 라인들(LIO)의 개수와 동일한 두 개의 글로벌 입출력 라인(GIO)들이 로컬 센스 앰프(LSA)의 출력단에 연결될 수 있음은 물론이다.
입출력 센스 앰프(IOSA)는 글로벌 입출력 라인(GIO)으로부터 제2 레벨 이상으로 증폭된 제1 비트 라인(BLT1)의 전압과 제1 상보 비트 라인(BLB1)의 전압 차를 센싱하여 제3 레벨 이상으로 증폭하고, 제3 레벨 이상으로 증폭된 제1 비트 라인(BLT1)의 전압과 제1 상보 비트 라인(BLB1)의 전압 차를 내부 데이터 버스(180, 도 2 참조)로 전송할 수 있다. 입출력 센스 앰프(IOSA)로부터 전송된 전압은 제3 매트(MAT3)의 제1 메모리 셀(MC1)로부터 독출된 데이터에 대응할 수 있다.
다시 도 5를 참조하면, 어드레스 버퍼(160, 도 2 참조)로부터 출력된 제2 로우 어드레스 신호(RA2<0:m>) 및 제2 컬럼 어드레스 신호(CA2<0:m>)가 각각 대응하는 로우 디코더(Row-Dec) 및 컬럼 디코더(Col-Dec)로 입력될 수 있다.
로우 디코더(Row-Dec)는 제2 로우 어드레스 신호(RA2<0:m>)를 디코딩하여 제2 매트(MAT2)의 워드 라인들 중 제2 워드 라인(WL2)을 활성화하기 위한 로우 선택 신호(도시되지 않음)를 출력하고, 워드 라인 드라이버(WD)는 로우 디코더(Row-Dec)로부터 출력된 로우 선택 신호에 의해 선택된 제2 워드 라인(WL2)을 구동시킬 수 있다.
컬럼 디코더(Col-Dec)는 제2 컬럼 어드레스 신호(CA2<0:m>)를 디코딩하여 제2 매트(MAT2)의 비트 라인들 중 제2 비트 라인(BLT2)을 활성화하기 위한 제2 컬럼 선택 신호들(C2_T, C2_B)을 출력할 수 있다.
제2 컬럼 선택 신호들(C2_T, C2_B)은 제1 센스 앰프 어레이(SAA1)를 가로지르는 컬럼 선택 신호 라인들(CSL)을 통해 1 센스 앰프 어레이(SAA1)의 센스 앰프(SA2)로 입력될 수 있다. 센스 앰프(SA2)는 제2 비트 라인(BLT2)의 전압 및 제1 상보 비트 라인(BLB2)의 전압을 제1 레벨 이상으로 증폭하고, 제1 레벨 이상으로 증폭된 제2 비트 라인(BLT2)의 전압 및 제2 상보 비트 라인(BLB2)의 전압을 제2 컬럼 선택 신호들(C2_T, C2_B)의 입력에 의해 형성된 채널들을 통해 각각 대응하는 섹터 입출력 라인들(SIO)로 전송할 수 있다.
섹터 입출력 라인들(SIO)은 제1 레벨 이상으로 증폭된 제2 비트 라인(BLT2)의 전압 및 제2 상보 비트 라인(BLB2)의 전압을 각각 대응하는 로컬 입출력 라인들(LIO)로 전달할 수 있다. 로컬 입출력 라인들(LIO)은 제1 레벨 이상으로 증폭된 제2 비트 라인(BLT2)의 전압 및 제2 상보 비트 라인(BLB2)의 전압을 대응하는 로컬 센스 앰프(LSA)로 전송할 수 있다.
로컬 센스 앰프(LSA)는 제1 레벨 이상으로 증폭된 제2 비트 라인(BLT2)의 전압 및 제2 상보 비트 라인(BLB2)의 전압을 각각 제2 레벨 이상으로 증폭하고, 제2 레벨 이상으로 증폭된 제2 비트 라인(BLT2)의 전압 및 제2 상보 비트 라인(BLB2)의 전압을 글로벌 입출력 라인(GIO)으로 전송할 수 있다. 글로벌 입출력 라인(GIO)은 제2 레벨 이상으로 증폭된 제2 비트 라인(BLT2)의 전압과 제2 상보 비트 라인(BLB2)의 전압 차를 입출력 센스 앰프(IOSA)로 전송할 수 있다.
입출력 센스 앰프(IOSA)는 글로벌 입출력 라인(GIO)으로부터 제2 레벨 이상으로 증폭된 제2 비트 라인(BLT2)의 전압과 제2 상보 비트 라인(BLB2)의 전압 차를 센싱하여 제3 레벨 이상으로 각각 증폭하고, 제3 레벨 이상으로 증폭된 전압을 내부 데이터 버스(180)로 전송할 수 있다. 입출력 센스 앰프(IOSA)로부터 전송된 전압은 제2 매트(MAT2)의 제2 메모리 셀(MC2)로부터 독출된 데이터일 수 있다.
도 6은 센스 앰프, 비트 라인, 컬럼 선택 신호 라인, 및 데이터 입출력 라인들의 연결 관계를 예시적으로 도시한 도면이다.
도 6에 도시한 바와 같이, 센스 앰프(SA)는 비트 라인(BLT) 및 상보 비트 라인(BLB)에 연결될 수 있다. 비트 라인(BLT) 및 상보 비트 라인(BLB)은 각각 스위칭 소자 예컨대, 트랜지스터를 통해 섹터 입출력 라인들(SIOT, SIOB)에 연결될 수 있다. 컬럼 선택 신호 라인들(CSL)은 스위칭 소자의 입력단(즉, 게이트)들에 연결될 수 있다. 이에 따라, 컬럼 선택 신호 라인들(CSL)을 통해 논리 신호 ‘하이(high)’가 입력되면, 스위칭 소자가 턴 온되면서 비트 라인(BLT)과 섹터 입출력 라인(SIOT), 및 상보 비트 라인(BLB)과 섹터 입출력 라인(SIOB) 사이에 채널(도시되지 않음)이 형성될 수 있다.
연결된 섹터 입출력 라인들(SIOT, SIOB)과 트랜지스터들의 게이트에 연결된 컬럼 선택 신호 라인들(CSL)은 최하위 레벨에 배치된 제1 메탈 레이어(M1)일 수 있다. 섹터 입출력 라인들(SIOT, SIOB)과 컬럼 선택 신호 라인들(CSL)은 서로 평행한 방향으로 연장할 수 있다.
섹터 입출력 라인들(SIOT, SIOB)에 콘택(C)을 통해 연결된 로컬 입출력 라인들(LIOT, LIOB)은 제1 메탈 레이어(M1) 상에 배치된 제2 메탈 레이어(M2)일 수 있다. 또한, 로컬 입출력 라인들(LIOT, LIOB)은 섹터 입출력 라인들(SIOT, SIOB) 및 컬럼 선택 신호 라인들(CSL)에 수직하는 방향으로 연장될 수 있다. 로컬 입출력 라인들(LIOT, LIOB)은 로컬 센스 앰프(LSA)의 입력단에 연결될 수 있다. 로컬 센스 앰프(LSA)의 출력단에는 글로벌 입출력 라인(GIO)이 연결될 수 있다. 글로벌 입출력 라인(GIO)은 제2 메탈 레이어(M2) 상에 배치된 제3 메탈 레이어(M3)일 수 있다.
컬럼 선택 신호 라인(CSL)들을 섹터 입출력 라인(SIO)들과 동일 레벨 상에 동일한 방향으로 연장하도록 배치함에 따라, 매트(MAT) 상에 배치할 수 있는 로컬 입출력 라인들(LIO)의 수가 컬럼 선택 신호 라인(CSL)들의 수만큼 또는 그 이상으로 증가할 수 있다. 이에 따라, 하나의 매트(MAT)에 대하여 동시에 입력 및 출력할 수 있는 데이터의 양이 증가할 수 있다.
또한, 종래 복수의 매트(MAT)들을 구동시켜 입출력되는 데이터의 양과 동일한 양의 데이터 또는 더 많은 양의 데이터를 하나의 매트(MAT)를 구동시켜 입출력할 수 있으므로, 동작 시 소모되는 파워는 감소시키는 동시에 동작 속도는 향상시킬 수 있다.
도 7a는 본 실시 예에 따른 섹터 입출력 라인, 로컬 입출력 라인 및 컬럼 선택 신호 라인의 배치 예를 도시한 도면이다. 도면의 간략화를 위해 도 7a에는 구체적으로 도시하지는 않았으나, 섹터 입출력 라인(SIO)은 비트 라인(BLT, 도 6 참조)에 연결되는 섹터 입출력 라인(SIOT, 도 6 참조)과 상보 비트 라인(BLB, 도 6 참조)에 연결되는 섹터 입출력 라인(SIOB, 도 6 참조)을 포함하는 것은 당업자에게 자명할 것이다. 또한, 하나의 섹터 입출력 라인(SIO)에는 적어도 하나 이상의 센스 앰프(SA, 도 6 참조)들이 스위칭 소자를 통해 연결될 수도 있다.
도 7a를 참조하면, 섹터 입출력 라인(SIO)은 센스 앰프 어레이(SAA)를 가로지르도록 배치될 수 있다. 섹터 입출력 라인(SIO)은 복수 개로 분할될 수 있다. 섹터 입출력 라인(SIO)의 분할 개수는 필요에 따라 달라질 수 있다.
예컨대, 섹터 입출력 라인(SIO)의 분할 개수는 하나의 매트(MAT)에 대하여 동시에 입출력되는 데이터의 양에 따라 달라질 수 있다. 즉, 하나의 매트(MAT)에 대하여 동시에 입출력되는 데이터의 양이 증가할수록 섹터 입출력 라인(SIO)의 분할 개수는 증가하고, 하나의 매트(MAT)에 대하여 동시에 입출력되는 데이터의 양이 감소할수록 섹터 입출력 라인(SIO)의 분할 개수는 감소할 수 있다.
컬럼 선택 신호 라인(CSL)은 섹터 입출력 라인(SIO)과 마찬가지로 센스 앰프 어레이(SAA)를 가로지르도록 배치될 수 있다. 컬럼 선택 신호 라인(CSL)과 섹터 입출력 라인(SIO)은 서로 평행할 수 있다.
로컬 입출력 라인(LIO)은 컬럼 선택 신호 라인(CSL) 및 섹터 입출력 라인(SIO)에 수직하는 방향으로 연장하도록 배치될 수 있다. 로컬 입출력 라인(LIO)은 섹터 입출력 라인(SIO)에 콘택 연결될 수 있다. 로컬 입출력 라인(LIO)은 콘택을 통해 섹터 입출력 라인(SIO)에 실린 데이터를 전달받을 수 있다.
앞서 말한 바와 같이, 섹터 입출력 라인(SIO)이 복수 개로 분할됨에 따라, 로컬 입출력 라인(LIO)은 섹터 입출력 라인(SIO)의 분할 개수에 대응하는 개수만큼 구비될 수 있다. 즉, 섹터 입출력 라인(SIO) 별로 대응하는 로컬 입출력 라인(LIO)이 구비될 수 있다.
다시 도 7a를 참조하면, 컬럼 선택 신호 라인(CSL)과 섹터 입출력 라인(SIO)은 동일 평면 상에 형성된 메탈 층(M1)일 수 있다. 로컬 입출력 라인(LIO)은 컬럼 선택 신호 라인(CSL) 및 섹터 입출력 라인(SIO)보다 상위 레벨 상에 형성된 메탈 층(M2)일 수 있다. 또한, 컬럼 선택 신호 라인(CSL)과 섹터 입출력 라인(SIO)은 센스 앰프 어레이(SAA) 상에 제1 방향(예컨대, 워드 라인의 연장 방향)으로 연장하도록 배치되고, 로컬 입출력 라인(LIO)은 센스 앰프 어레이(SAA) 및 매트(MAT) 상에 제2 방향(예컨대, 비트 라인의 연장 방향)으로 연장하도록 배치될 수 있다.
도 7b는 본 실시 예에 따른 섹터 입출력 라인, 로컬 입출력 라인 및 컬럼 선택 신호 라인의 배치 예를 도시한 도면이다. 설명의 간략화를 위하여 도 7a에서 설명한 구성과 중복되는 구성에 대한 상세한 설명은 생략한다.
도 7b를 참조하면, 섹터 입출력 라인(SIO)은 센스 앰프 어레이(SAA) 상에 제1 방향(예컨대, 워드 라인의 연장 방향)으로 연장하도록 배치되고, 복수 개로 분할될 수 있다.
로컬 입출력 라인(LIO)은 센스 앰프 어레이(SAA) 및 매트(MAT) 상에 제2 방향(예컨대, 비트 라인의 연장 방향)으로 연장하도록 배치될 수 있다. 로컬 입출력 라인(LIO)은 섹터 입출력 라인(SIO)에 콘택 연결될 수 있다.
컬럼 선택 신호 라인(CSL)은 센스 앰프 어레이(SAA) 상에 제1 방향으로 연장하도록 배치된 제1 컬럼 선택 신호 라인(CSL_p) 및 센스 앰프 어레이(SAA) 및 매트(MAT) 상에 제2 방향으로 연장하도록 배치된 제2 컬럼 선택 신호 라인(CSL_v)을 포함할 수 있다.
제1 컬럼 선택 신호 라인(CSL_p)은 섹터 입출력 라인(SIO)과 동일 평면 상에 형성된 메탈 층(M1)이고, 제2 컬럼 선택 신호 라인(CSL_v)은 로컬 입출력 라인(LIO)과 동일 평면 상에 형성된 메탈 층(M2)일 수 있다. 이에 따라, 컬럼 선택 신호 라인(CSL)의 제1 컬럼 선택 신호 라인(CSL_p)은 제2 컬럼 선택 신호 라인(CSL_v)보다 하위 레벨에 배치될 수 있다.
도 7c는 본 실시 예에 따른 섹터 입출력 라인, 로컬 입출력 라인 및 컬럼 선택 신호 라인의 배치 예를 도시한 도면이다. 설명의 간략화를 위하여 도 7a 및 도 7b에서 설명한 구성과 중복되는 구성에 대한 상세한 설명은 생략한다.
도 7c를 참조하면, 섹터 입출력 라인(SIO)은 센스 앰프 어레이(SAA) 상에 제1 방향으로 연장하도록 배치되고, 복수 개로 분할될 수 있다.
컬럼 선택 신호 라인(CSL)과 로컬 입출력 라인(LIO)은 센스 앰프 어레이(SAA) 및 매트(MAT) 상에 제2 방향으로 연장하도록 배치될 수 있다. 이에 따라, 컬럼 선택 신호 라인(CSL)과 로컬 입출력 라인(LIO)은 섹터 입출력 라인(SIO)에 수직할 수 있다. 컬럼 선택 신호 라인(CSL)과 로컬 입출력 라인(LIO)은 동일 평면 상에 형성된 메탈 층(M2)일 수 있다. 섹터 입출력 라인(SIO)은 컬럼 선택 신호 라인(CSL) 및 로컬 입출력 라인(LIO) 보다 하위 레벨에 형성된 메탈 층(M1)일 수 있다.
컬럼 선택 신호 라인(CSL)은 센스 앰프 어레이(SAA)로 전송할 컬럼 선택 신호들 중 일부의 제1 컬럼 선택 신호들(CYi_1)을 제1 인에이블 신호(E1)에 응답하여 센스 앰프 어레이(SAA)로 전송하고, 나머지 제2 컬럼 선택 신호들(CYi_2)을 제2 인에이블 신호(E2)에 응답하여 센스 앰프 어레이(SAA)로 전송할 수 있다.
섹터 입출력 라인(SIO)은 제1 컬럼 선택 신호들(CYi_1)의 입력에 의해 독출된 데이터(예컨대, 제1 데이터)와 제2 컬럼 선택 신호들(CYi_2)의 입력에 의해 독출된 데이터(예컨대, 제2 데이터)를 콘택 연결된 로컬 입출력 라인(LIO)으로 순차적으로 전달할 수 있다. 즉, 제1 데이터와 제2 데이터가 동일한 로컬 입출력 라인(LJO)으로 전달될 수 있다. 로컬 입출력 라인(LIO)으로 전달된 제1 데이터 및 제2 데이터는 별도의 데이터 레지스터(DR, 도 8 참조)의 제1 데이터 레지스터(D1) 및 제2 데이터 레지스터(D2)에 순차적으로 저장되고, 데이터 레지스터(DR)에 저장된 데이터는 동시에 출력될 수 있다.
도 8은 데이터 레지스터(DR)를 예시적으로 도시한 도면이다.
도 8을 참조하면, 데이터 레지스터(DR)는 로컬 입출력 라인(LIO)에 연결될 수 있다. 데이터 레지스터(DR)는 복수의 로컬 입출력 라인(LIO)들 각각에 대응하는 레지스터들을 포함할 수 있다. 각 로컬 입출력 라인(LIO)에 대응하는 레지스터에는 도 8에 도시된 바와 같이 제1 데이터(D1)와 제2 데이터(D2)가 저장될 수 있다.
전술한 바와 같이, 제1 데이터(D1)는 제1 컬럼 선택 신호들(CYi_1)의 입력에 의해 독출된 데이터이고, 제2 데이터(D2)는 제2 컬럼 선택 신호들(CYi_2)의 입력에 의해 독출된 데이터일 수 있다. 제1 데이터(D1) 및 제2 데이터(D2)는 동일한 로컬 입출력 라인(LIO)을 통해 순차적으로 전송되어 데이터 레지스터(DR)에 저장될 수 있다. 데이터 레지스터(DR)에 저장된 제1 데이터(D1) 및 제2 데이터(D2)는 하나의 데이터(D)로 동시에 출력될 수 있다. 데이터 레지스터(DR)로부터 출력된 데이터(D)들은 로컬 센스 앰프 어레이(LSAA, 도 5 참조)로 입력될 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 9는 노멀 센스 앰프를 도시한 회로도이다.
도 9를 참조하면, 노멀 센스 앰프(SA)는 정비트라인(BLT)과 부비트라인(BLB)의 전압 차이를 감지하여 증폭하는 감지 증폭부(10), 감지 증폭부(10)로 풀업 전압을 제공하는 풀업 제어부(20), 및 감지 증폭부(10)로 풀다운 전압을 제공하는 풀다운 제어부(30)를 포함할 수 있다.
감지 증폭부(10)는 두 개의 PMOS 트랜지스터(P1, P2)와 두 개의 NMOS 트랜지스터(N1, N2)를 포함할 수 있다. 예를 들어, 정비트라인(BLT)의 전압 레벨이 부비트라인(BLB)의 전압레벨보다 상대적으로 더 높다면, PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N2)는 턴 온되고, PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N1)는 턴 오프될 수 있다. 이로 인해, 정비트라인(BLT)의 전압 레벨은 풀업 전원공급단(RTO)에 의해 전원전압(VDD) 레벨로 증폭되고, 부비트라인(BLB)의 전압 레벨은 풀다운 전원공급단(SB)에 의해 접지전압(VSS) 레벨로 증폭된다.
풀업 제어부(20)는 풀업 증폭 활성화 신호(SAP)에 응답하여 전원전압(VDD)을 감지 증폭부(20)의 풀업 전원공급단(RTO)으로 공급할 수 있다. 풀다운 제어부(30)는 풀다운 증폭 활성화 신호(SAN)에 응답하여 접지전압(VSS)을 감지 증폭부(10)의 풀다운 전원공급단(SB)으로 공급할 수 있다. 풀업 증폭 활성화 신호(SAP) 및 풀다운 증폭 활성화 신호(SAN)는 프리차지 동작 시 로우 레벨로 비활성화되고, 액티브 동작 시 하이 레벨로 활성화될 수 있다.
감지 증폭부(10)에 연결된 정비트라인(BLT) 및 부비트라인(BLB)은 평상 시에는 동일한 전위로 프리차지(precharge)되어 있다. 임의의 워드 라인이 인에이블되면, 해당 워드 라인에 연결된 셀 트랜지스터가 턴 온되고, 턴 온된 셀 트랜지스터의 채널을 통해 캐패시터에 저장된 데이터가 정비트라인(BLT)으로 흘러가게 된다. 이를 차지 쉐어링(charge sharing)이라 한다. 이때, 부비트라인(BLB)은 프리차지 전압 레벨을 유지하고 정비트라인(BLT)은 차지 쉐어링에 의해 전위가 변하게 된다.
한편, 액티브 동작 시 풀업 증폭 활성화 신호(SAP) 및 풀다운 증폭 활성화 신호(SAN)는 하이 레벨로 활성화된다. 활성화된 풀업 증폭 활성화 신호(SAP) 및 풀다운 증폭 활성화 신호(SAN)에 의해 전원전압(VDD) 및 접지전압(VSS)이 각각 감지 증폭부(10)의 풀업 전압공급단(RTO) 및 풀다운 전원공급단(SB)으로 공급된다. 풀업 전압공급단(RTO) 및 풀다운 전원공급단(SB)은 각각 전원전압(VDD) 레벨 및 접지전압(VSS) 레벨로 조절되고, 그 결과 정비트라인(BLT)과 부비트라인(BLB)의 전압 차이가 증폭될 수 있다.
도 10a은 에지 센스 앰프를 도시한 회로도이고, 도 10b는 에지 센스 앰프의 동작을 설명하는 타이밍도이다. 설명의 간략화를 위하여 도 9에서 설명한 구성과 중복되는 구성에 대한 상세한 설명은 생략한다.
도 10a를 참조하면, 에지 센스 앰프(ESA)는 정비트라인(BLT)과 부비트라인(BLB)의 전압 차이를 감지하여 증폭하는 감지 증폭부(50), 감지 증폭부(50)로 풀업 전압을 제공하는 풀업 제어부(60), 및 감지 증폭부(50)로 풀다운 전압을 제공하는 풀다운 제어부(70)를 포함할 수 있다.
풀업 제어부(60)는 풀업 증폭 활성화 신호(SAP)에 응답하여 전원전압(VDD)을 감지 증폭부(50)의 풀업 전원공급단(RTO)으로 공급할 수 있다.
풀다운 제어부(70)는 풀다운 증폭 활성화 신호들(SAN1, SAN2)에 응답하여 접지전압(VSS)을 감지 증폭부(50)의 풀다운 전원공급단들(SB1, SB2)로 공급할 수 있다. 풀다운 제어부(70)는 제1 풀다운 증폭 활성화 신호(SAN1)에 응답하여 제1 접지 전압(VSS1)을 감지 증폭부(50)의 제1 풀다운 전원공급단(SB1)으로 공급하는 제1 풀다운 제어부(71) 및 제2 풀다운 증폭 활성화 신호(SAN2)에 응답하여 제2 접지 전압(VSS2)을 감지 증폭부(50)의 제2 풀다운 전원공급단(SB2)으로 공급하는 제2 풀다운 제어부(73)를 포함할 수 있다.
액티브 동작 시 풀업 증폭 활성화 신호(SAP), 제1 풀다운 증폭 활성화 신호(SAN1) 및 제2 풀다운 증폭 활성화 신호(SAN2)는 하이 레벨로 활성화될 수 있다. 활성화된 풀업 증폭 활성화 신호(SAP), 제1 풀다운 증폭 활성화 신호(SAN1) 및 제2 풀다운 증폭 활성화 신호(SAN2)에 의해 전원전압(VDD), 제1 접지 전압(VSS1) 및 제2 접지전압(VSS2)이 각각 감지 증폭부(50)의 풀업 전압공급단(RTO), 제1 풀다운 전원공급단(SB1) 및 제2 풀다운 전원공급단(SB2)으로 공급된다.
본 실시 예에서는 도 4와 같이 에지 매트(MAT)가 존재하지 않으므로, 에지 센스 앰프(ESA)는 양팔 비트라인(BL) 구조로 센싱하지 못하고, 단팔 비트라인(BL) 구조로 센싱하게 된다. 이에 따른 센싱 노이즈에 기인하여 센싱 마진의 열화가 발생할 수 있다.
또한, 도 10b에 도시한 바와 같이, 오프셋 제거(offset cancelation) 구간에서의 정비트라인(BLT)과 부비트라인(BLB)의 기울기(slope)가 다르기 때문에(즉, 부비트라인(BLB)의 기울기(slope)가 정비트라인(BLT)의 기울기(slope)보다 매우 크기 때문에) 정비트라인(BLT)의 오프셋 제거 정보가 포화(saturation)되는 시간이 지연되어 센싱 속도의 열화가 발생할 수 있다.
이에 따라, 본 실시 예에서는 액티브 동작 후 제1 시간까지는 제1 접지 전압(VSS1) 및 제2 접지전압(VSS2)을 각각 감지 증폭부(50)의 제1 풀다운 전원공급단(SB1) 및 제2 풀다운 전원공급단(SB2)으로 공급하여 도 10b에 도시한 바와 같이, 정비트라인(BLT)의 오프셋 제거 정보가 빠르게 포화될 수 있도록 한다. 여기에서, 하나의 풀다운 제어부를 포함할 때 오프셋 제거 구간에서의 정비트라인(BLT)의 기울기(slope)는 점선으로 나타내고, 두 개의 풀다운 제어부를 포함할 때 오프셋 제거 구간에서의 정비트라인(BLT)의 기울기(slope)는 실선으로 나타내었다. 액티브 동작 후 제1 시간까지의 구간(t1~t2)은 제1 오프셋 제거 구간(OC1)일 수 있다.
이때, 제1 오프셋 제거 구간(OC1)에서는 두 개의 접지전압들(VSS1, VSS2)이 풀다운 전원공급단(SB1, SB2)으로 공급되므로, 정비트라인(BLT)의 전압 레벨 및 부비트라인(BLB)의 전압 레벨이 원하지 않은 레벨까지 드롭(drop)되는 현상이 발생할 수 있다.
이러한 현상을 해결하기 위해, 제1 시간(t2)이 경과된 후 제2 풀다운 증폭 활성화 신호(SAN2)는 로우 레벨로 비활성화될 수 있다. 이때, 풀업 증폭 활성화 신호(SAP) 및 제1 풀다운 증폭 활성화 신호(SAN1)는 하이 레벨로 활성화된 상태를 유지할 수 있다. 이에 따라, 전원전압(VDD) 및 제1 접지 전압(VSS1)은 각각 감지 증폭부(50)의 풀업 전압공급단(RTO) 및 제1 풀다운 전원공급단(SB1)으로 공급되고, 제2 접지전압(VSS2)은 감지 증폭부(50)의 제2 풀다운 전원공급단(SB2)으로 공급되지 않을 수 있다.
이에 따라, 도 10b에 도시한 바와 같이, 제1 시간(t2)부터 제2 시간(t3)까지 정비트라인(BLT)의 전압 레벨 및 부비트라인(BLB)의 전압 레벨이 소정 레벨로 상승될 수 있다. 제1 시간(t2)부터 제2 시간(t3)까지의 구간은 제2 오프셋 제거 구간(OC2)일 수 있다. 제2 시간(t3)이 경과되면, 풀업 증폭 활성화 신호(SAP) 및 제1 풀다운 증폭 활성화 신호(SAN1)는 로우 레벨로 비활성화될 수 있다.
도 11은 본 실시 예에 따른 반도체 장치가 적용된 전자시스템의 구성을 도시한 도면이다.
도 11을 참고하면 본 발명의 실시 예에 따른 전자시스템(1000)은 데이터 저장부(1001), 메모리 컨트롤러(1002), 버퍼 메모리(1003) 및 입출력 인터페이스(1004)를 포함할 수 있다.
데이터 저장부(1001)는 메모리 컨트롤러(1002)로부터의 제어신호에 따라 메모리 컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리 컨트롤러(1002)에 출력한다. 한편, 데이터 저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory; RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리 컨트롤러(1002)는 입출력 인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터 저장부(1001) 및 버퍼 메모리(1003)에 대한 데이터 입출력을 제어한다. 도 9에서는 메모리 컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리 컨트롤러(1002)는 데이터 저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼 메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼 메모리(1003)는 메모리 컨트롤러(1002)에서 처리할 데이터 즉 데이터 저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼 메모리(1003)는 제어신호에 따라 메모리 컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼 메모리(1003)는 저장된 데이터를 판독하여 메모리 컨트롤러(1002)에 출력한다. 버퍼 메모리(1003)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력 인터페이스(1004)는 메모리 컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리 컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력 인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자 시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자 시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다. 본 실시 예에 따른 반도체 장치는 도 11의 버퍼 메모리(1003)에 적용될 수 있다.
도 12는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 시스템의 구성을 도시한 도면이다.
위에서 설명한 반도체 장치는 메모리 디바이스, 프로세서, 컴퓨터 시스템에서 특히 유용하게 사용될 수 있다. 예를 들어, 도 12의 시스템의 블록도에서 참조번호 2000번으로 도시된 시스템은 메모리 장치(2350)로 도 1의 반도체 장치를 사용할 수 있다.
시스템(2000)은 한 개 또는 그 이상의 프로세서(2100) 또는 중앙 처리 장치 (CPU; Central Precossing Unit)을 포함할 수 있다. 프로세서(2100)(예를 들어, CPU)는 개별적으로 또는 다른 CPU와 조합하여 사용될 수 있다. 본 실시 예에서는 프로세서(110)가 단 하나인 것으로 설명하였지만, 임의 수의 물리적 또는 논리적 CPU를 가진 시스템이 구현될 수도 있다.
칩 셋(2150)은 프로세서(2100)에 연결되어 동작 될 수 있다. 칩 셋(2150)은 프로세서(2100)와 시스템(2000)의 다른 구성요소들과의 신호를 전송하기 위한 통신 경로이다. 시스템(2000)의 다른 구성요소들은 메모리 컨트롤러(2200), 입/출력(I/O) 버스(2250)와, 디스크 구동 제어기(2300)를 포함한다.
시스템(2000)의 구성에 있어서 적어도 하나 이상의 서로 다른 신호들을 칩 셋(2150)을 통해 전달된다. 그리고, 메모리 컨트롤러(2200)는 칩 셋(2150)에 연결되어 동작 될 수 있다. 메모리 컨트롤러(2200)는 도 1의 반도체 장치를 포함할 수 있다.
메모리 컨트롤러(2200)는 칩 셋(2150)을 통하여, 프로세서(2100)로부터 공급되는 요구신호를 수신할 수 있다. 여기서, 메모리 컨트롤러(2200)은 칩 셋(2150) 내부에 구비될 수도 있다.
메모리 컨트롤러(2200)은 하나 이상의 메모리 장치(2350)에 연결되어 동작될 수 있다. 본 실시 예에서, 메모리 장치(2350)은 도 1에서 언급된 반도체 장치를 포함할 수 있다. 그리고, 메모리 장치(2350)은 복수의 메모리 셀을 정의하기 위한 복수 개의 워드 라인과 복수의 비트 라인을 포함할 수 있다.
또한, 칩 셋(2150)은 입출력 버스(2250)에 연결된다. 입출력 버스(2250)는 칩 셋(2150)에서 입출력 장치(2410, 2420, 2430)로 신호를 전달하기 위한 통신 경로의 역할을 할 수 있다. 여기서, 입출력 장치(2410, 2420, 2430)은 마우스(2410), 비디오 디스플레이(2420) 또는 키보드(2430)를 포함할 수 있다.
입출력 버스(2250)는 입출력 장치(2410, 2420, 2430)와 통신하기 위해 수많은 커뮤니케이션 프로토콜 중 임의의 하나의 프로토콜을 사용할 수 있다. 또한, 입출력 버스(2250)는 칩 셋(2150) 내부에 포함될 수도 있다.
디스크 구동 제어기(2300)은 내부 디스크 드라이버(2450)에 연결되어 동작 될 수 있다. 디스크 구동 제어기(2300)는 칩 셋(2150)과 하나 이상의 내부 디스크 드라이버(2450) 간의 통신 연결 통로의 역할을 할 수 있다. 내부 디스크 드라이버(2450)는 양측 간의 지시 및 데이터를 저장함으로써 외부 데이터 저장 장치의 디스커넥션을 용이하게 할 수 있다.
디스크 구동 제어기(2300)과 내부 디스크 드라이버(2450)는 서로 또는 칩 셋(2150)과 통신 프로토콜을 사용하여 통신한다.
도 12에서 언급된 시스템은 도 1에 도시된 반도체 장치를 포함하는 시스템을 일 예로 설명하였다. 하지만, 본 발명의 실시 예는 하나의 예시일 뿐, 다른 구성요소로도 대체가 가능하다.
도 13은 본 발명의 실시 예에 따른 반도체 장치가 적용된 메모리 모듈을 보여주는 도면이다. 도 13을 참조하면, 메모리 모듈(3000)은 복수의 메모리 칩들(3100~3n00) 및 레지스터 칩(3010)을 포함한다. 복수의 메모리 칩들(3100~3n00)은 도 1에 도시된 반도체 장치(100)를 포함할 수 있다.
복수의 메모리 칩들(3100~3n00)은 외부 장치(예를 들어, 호스트, 메모리 컨트롤러, AP 등)로부터 커맨드, 어드레스, 데이터 등을 수신하고, 데이터의 읽기/쓰기 동작을 수행할 수 있다. 레지스터 칩(3010)은 외부 장치로부터 커맨드, 제어 신호 등을 수신하고, 수신된 커맨드, 제어 신호 등을 기반으로 모드 레지스터 셋(MRS) 정보를 저장할 수 있다. 예시적으로, 복수의 메모리 칩들(3100~3n00)은 각각 도 2 내지 도 10b를 참조하여 설명된 반도체 장치를 포함할 수 있다.
도 14는 본 발명의 실시 예에 따른 반도체 장치가 적용된 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 14를 참조하면, 메모리 시스템(4000)은 메모리 장치(4100) 및 메모리 컨트롤러(4200)를 포함한다.
메모리 컨트롤러(4200)는 호스트(Host) 및 메모리 장치(4100)에 연결된다. 메모리 컨트롤러(4100)는 메모리 장치(4200)로부터 읽은 데이터를 호스트(Host)에 전달하고, 호스트(Host)로부터 전달되는 데이터를 메모리 장치(4100)에 저장한다.
메모리 컨트롤러(4200)는 프로세싱 유닛(4210), 호스트 인터페이스(4220), 램(4230) 그리고 메모리 인터페이스(4240)와 같은 잘 알려진 구성 요소들을 포함할 것이다. 프로세싱 유닛(4210)은 메모리 컨트롤러(4200)의 제반 동작을 제어할 것이다. 호스트 인터페이스(4220)는 호스트(Host) 및 메모리 컨트롤러(4200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 메모리 컨트롤러(4200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics), eMMC(embeded Multi Media Card), UFS(Universal Flash Storage) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구성될 것이다. 램(4230)은 프로세싱 유닛(4210)의 동작 메모리로서 이용될 것이다. 예시적으로, 램(4230)은 도 2 내지 도 10b를 참조하여 설명된 반도체 장치를 포함할 수 있다. 또한, 램(4230)은 도 2 내지 도 10b를 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
메모리 인터페이스(4240)는 메모리 장치(4100)와 인터페이싱할 것이다. 메모리 컨트롤러(4200)는 오류 정정 블록을 추가적으로 포함할 수 있다. 오류 정정 블록은 메모리 장치(4100)로부터 읽어진 데이터의 오류를 검출하고, 정정할 것이다.
메모리 컨트롤러(4200) 및 메모리 장치(4100)는 하나의 반도체 메모리 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(4200) 및 메모리 장치(4100)는 하나의 반도체 메모리 장치로 집적되어, 메모리 카드를 구성할 것이다. 예를 들면, 메모리 컨트롤러(4200) 및 메모리 장치(4100)는 하나의 반도체 메모리 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 것이다.
다른 예로서, 메모리 컨트롤러(4200) 및 메모리 장치(4100)는 하나의 반도체 메모리 장치로 집적되어 반도체 디스크/드라이브(SSD, Solid State Disk/Drive)를 구성할 것이다. 메모리 시스템(4000)이 반도체 디스크(SSD)로 이용되는 경우, 메모리 시스템(4000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선될 것이다.
다른 예로서, 메모리 시스템(4000)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 또는 정보를 무선 환경에서 송수신할 수 있는 장치들에 적용될 것이다.
도 15는 도 14에 도시된 메모리 시스템을 포함하는 컴퓨팅 시스템을 예시적으로 보여주는 블록도이다. 도 15를 참조하면, 컴퓨팅 시스템(5000)은 중앙 처리 장치(5100), 램(5200, RAM, Random Access Memory), 입출력 인터페이스(5300), 전원(5400), 그리고 메모리 시스템(4000)을 포함한다.
메모리 시스템(4000)은 시스템 버스(5600)를 통해, 중앙처리장치(5100), 램(5200), 입출력 인터페이스(5300), 그리고 전원(5400)에 전기적으로 연결된다. 입출력 인터페이스(5300)를 통해 제공되거나, 중앙 처리 장치(5100)에 의해서 처리된 데이터는 메모리 시스템(4000)에 저장된다. 메모리 시스템(4000)은 컨트롤러(4200) 및 불휘발성 메모리 장치(4100)를 포함한다.
예시적으로, 램(5200)은 컴퓨팅 시스템(5000)의 동작 메모리일 수 있다. 램(5200)은 도 2 내지 도 10b를 참조하여 설명된 반도체 장치를 포함할 수 있다. 또한, 도 2 내지 도 10b를 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다. 또한, 도 13를 참조하여 설명된 메모리 모듈을 포함할 수 있다.
도 16은 본 발명의 실시 예에 따른 반도체 장치가 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다. 예시적으로, 사용자 시스템(6000)은 UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등과 같은 컴퓨팅 시스템들 중 하나로 제공될 수 있다.
사용자 시스템(6000)은 응용 프로세서(6100), 주 저장부(6200), 보조 저장부(6300), 네트워크부(6400), 및 입출력 인터페이스(6500)를 포함한다. 응용 프로세서(6100)는 사용자 시스템(6000)에 포함된 구성 요소들, OS(Operating system) 등을 구동시킬 수 있다. 예시적으로, 응용 프로세서(6100)는 그래픽 엔진, 사용자 시스템(6000)에 포함된 구성 요소들을 제어하는 컨트롤러들 및 인터페이스들을 포함할 수 있다.
주 저장부(6200)는 사용자 시스템(6000)의 동작 메모리일 수 있다. 주 저장부(6200)는 응용 프로세서(6100) 및 보조 저장부(6300) 간 속도 차이를 보상하기 위한 버퍼 메모리일 수 있다. 예시적으로, 주 저장부(6200)는 DRAM(Dynamic Random Access Memory), SDRAM(Synchronous DRAM), SRAM(Static RAM), DDR SDRAM(Double Date Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM) 등과 같은 랜덤 액세스 메모리 장치로 제공될 수 있다. 예시적으로, 주 저장부(6200)는 도 2 내지 도 10b를 참조하여 설명된 반도체 장치를 포함할 수 있다. 또한, 주 저장부(6200)는 도 2 내지 도 10b를 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
보조 저장부(6300)는 데이터를 저장할 수 있다. 예를 들어, 보조 저장부(6300)는 외부로부터 수신한 데이터를 저장할 수 있다. 또는 보조 저장부(6300)는 보조 저장부(6300)에 저장된 데이터를 응용 프로세서(6100)로 전송할 수 있다. 예시적으로, 보조 저장부(6300)는 DRAM(Dynamic Random Access Memory), SDRAM(Synchronous DRAM), SRAM(Static RAM), DDR SDRAM(Double Date Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash 등과 같은 대용량 반도체 메모리 소자 또는 HDD(Hard Disk Drive)와 같은 대용량 자기 디스크 장치로 제공될 수 있다.
네트워크부(6400)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크부(6400)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 무선 통신을 지원할 수 있다.
입출력 인터페이스(6500)는 사용자 시스템(1000)에 데이터 또는 명령어를 입력 또는 출력하는 인터페이스를 제공한다. 입출력 인터페이스(6500)는 카메라, 터치 스크린, 동작 인식 모듈, 마이크, 디스플레이, 스피커 등과 같인 입출력 장치들로 제공될 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 반도체 장치 110: 메모리 영역
120: 로우/컬럼 디코더 130: 데이터 입출력 회로
140: 클럭 버퍼 150: 커맨드 버퍼
160: 어드레스 버퍼 170: 데이터 버퍼
180: 내부 데이터 버스

Claims (34)

  1. 제1 방향으로 배열된 복수의 메모리 뱅크들;
    상기 복수의 메모리 뱅크들의 일 측에 배치된 어드레스 디코더;
    해당하는 하나가 각각의 메모리 뱅크의 하부에 배치되는 복수의 로컬 센스 앰프 어레이들;
    해당하는 하나가 해당 메모리 뱅크 및 그것과 연결된 로컬 센스 앰프 어레이 사이에 배치되는 복수의 제1 입출력 라인들; 및
    상기 복수의 로컬 센스 앰프 어레이들에 연결되고 상기 제1 방향으로 연장하는 적어도 하나 이상의 제2 입출력 라인들을 포함하며,
    상기 각 메모리 뱅크는,
    상기 제1 방향으로 배치되고 복수의 메모리 셀들을 포함하는 복수의 매트들;
    상기 복수의 매트들 사이에 배치된 복수의 노멀 센스 앰프 어레이들; 및
    상기 복수의 매트들의 최상단 매트 및 최하단 매트 상에 각각 배치된 복수의 에지 센스 앰프 어레이들을 포함하는 반도체 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 어드레스 디코더는 복수의 로우 디코더들 및 복수의 컬럼 디코더들을 포함하고,
    상기 복수의 로우 디코더들과 상기 복수의 컬럼 디코더들은 상기 제1 방향으로 서로 교대로 배치되는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 복수의 로우 디코더들은 상기 복수의 매트들의 일 측에 배치되고, 및
    상기 복수의 컬럼 디코더들은 상기 노멀 센스 앰프 어레이들 및 상기 에지 센스 앰프 어레이들의 일 측에 배치되는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 노멀 센스 앰프 어레이들 및 상기 에지 센스 앰프 어레이들 상에 상기 제1 방향에 수직하는 제2 방향으로 연장하도록 배치되고, 상기 복수의 컬럼 디코더들로부터 출력되는 컬럼 선택 신호들을 상기 노멀 센스 앰프 어레이들 및 상기 에지 센스 앰프 어레이들로 전송하는 복수의 컬럼 선택 신호 라인들을 더 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수의 메모리 뱅크들의 하부에 배치되고, 상기 제2 입출력 라인들을 통해 전송되는 데이터를 센싱 및 증폭하여 외부 장치로 출력하는 입출력 센스 앰프를 더 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 각 메모리 뱅크로부터 독출되는 데이터는 상기 제1 입출력 라인을 통해 상기 각 메모리 뱅크에 대응하는 상기 로컬 센스 앰프 어레이로 전송되고, 및 각 로컬 센스 앰프 어레이로 전송된 데이터들은 상기 제2 입출력 라인들을 통해 상기 입출력 센스 앰프로 전송되는 반도체 장치.
  8. 복수의 메모리 뱅크; 및
    제 1 방향으로 인접하는 상기 메모리 뱅크들 사이에 각각 배치되는 로컬 센스 앰프 어레이를 포함하고,
    상기 메모리 뱅크 각각은,
    복수의 메모리 셀들을 포함하고 상기 제 1 방향으로 인접하게 배치된 복수의 매트들;
    상기 복수의 매트들 사이에 배치되고 복수의 센스 앰프들을 포함하는 복수의 센스 앰프 어레이들;
    상기 매트들 사이의 최상부 매트 상위, 및 최하부 매트 하위에 배열되는 에지 센스 앰프 어레이들; 및
    상기 센스 앰프 어레이들 상에 상기 제1 방향에 수직하는 제2 방향으로 연장하도록 배치되고, 각 센스 앰프로 입력되는 컬럼 선택 신호를 전송하는 컬럼 선택 신호 라인들
    을 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 컬럼 선택 신호의 입력에 따라 상기 센스 앰프들에서 소정 레벨 이상으로 증폭된 데이터를 수신하여 출력하는 섹터 입출력 라인들; 및
    상기 섹터 입출력 라인들에 콘택 연결되어 상기 제1 방향으로 연장하고 상기 섹터 입출력 라인들로부터 출력되는 상기 증폭된 데이터를 수신하여 출력하는 로컬 입출력 라인들을 더 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 섹터 입출력 라인들은 상기 센스 앰프 어레이 상에서 상기 제2 방향으로 연장하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    각각의 로컬 센스 앰프 어레이는 상기 복수의 매트들 중 각각의 최하단 매트 하부에 배치되어, 상기 로컬 입출력 라인들로부터 출력되는 상기 증폭된 데이터를 수신하여 소정 레벨 이상으로 증폭하여 출력하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 로컬 센스 앰프 어레이로부터 출력되는 상기 증폭된 데이터를 수신하여 입출력 센스 앰프로 출력하는 글로벌 입출력 라인들을 더 포함하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 컬럼 선택 신호 라인들과 상기 섹터 입출력 라인들은 동일 레벨 상에 배치된 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 로컬 입출력 라인들은 상기 컬럼 선택 신호 라인들 및 상기 섹터 입출력 라인들보다 상위 레벨 상에 배치되고, 및 상기 글로벌 입출력 라인들은 상기 로컬 입출력 라인들보다 상위 레벨 상에 배치된 반도체 장치.
  15. 삭제
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 에지 센스 앰프 어레이들은 각각,
    데이터를 센싱하여 증폭하는 감지 증폭부;
    상기 감지 증폭부로 풀업 전압을 제공하는 풀업 제어부; 및
    상기 감지 증폭부로 풀다운 전압을 제공하는 풀다운 제어부
    를 포함하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 풀다운 제어부는,
    제1 풀다운 증폭 활성화 신호에 응답하여 상기 감지 증폭부로 제1 풀다운 전압을 공급하는 제1 풀다운 제어부; 및
    제2 풀다운 증폭 활성화 신호에 응답하여 상기 감지 증폭부로 제2 풀다운 전압을 공급하는 제2 풀다운 제어부
    를 포함하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    액티브 동작 시 상기 제1 풀다운 증폭 활성화 신호 및 상기 제2 풀다운 증폭 활성화 신호는 하이 레벨로 활성화되고, 및
    상기 제1 풀다운 제어부 및 상기 제2 풀다운 제어부는 각각 상기 감지 증폭부로 상기 제1 풀다운 전압 및 상기 제2 풀다운 전압을 공급하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 액티브 동작 이후 제1 시간이 경과되면, 상기 제1 풀다운 증폭 활성화 신호는 하이 레벨의 활성화된 상태를 유지하고 상기 제2 풀다운 증폭 활성화 신호는 로우 레벨로 비활성화되고, 및
    상기 제1 풀다운 제어부는 상기 감지 증폭부로 상기 제1 풀다운 전압을 공급하고, 상기 제2 풀다운 제어부는 상기 감지 증폭부로 상기 제2 풀다운 전압의 공급을 중단하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 제1 시간 이후 제2 시간이 경과되면, 상기 제1 풀다운 증폭 활성화 신호는 로우 레벨로 비활성화되고, 및
    상기 제1 풀다운 제어부는 상기 감지 증폭부로 상기 제1 풀다운 전압의 공급을 중단하는 반도체 장치.
  21. 복수의 메모리 셀들을 각각 포함하는 복수의 매트;
    복수의 매트 중 선택된 매트의 적어도 일 측에 배치되고 복수의 센스 앰프들을 포함하는 센스 앰프 어레이;
    상기 센스 앰프 어레이 상에 제1 방향으로 이격 배치되고 적어도 하나 이상의 센스 앰프들과 스위칭 소자를 통해 연결된 복수의 제1 입출력 라인들;
    상기 스위칭 소자로 입력되는 컬럼 선택 신호를 전송하는 복수의 컬럼 선택 신호 라인들;
    상기 복수의 제1 입출력 라인들과 콘택 연결되고 상기 매트 상에 상기 제1 방향에 수직하는 제2 방향으로 연장하도록 배치된 복수의 제2 입출력 라인들;
    상기 복수의 매트들을 각각 포함하는 복수의 메모리 뱅크; 및
    상기 복수의 메모리 뱅크 중 인접하는 상기 메모리 뱅크 사이에 배치되는 복수의 로컬 센스 앰프 어레이를 포함하며,
    상기 센스 앰프 어레이는 인접하는 상기 매트들 사이에 위치되는 노말 센스 앰프 어레이, 및 상기 복수의 매트 중 최상단 또는 최하단에 위치하는 매트의 외곽에 배치되는 에지 센스 앰프 어레이를 포함하는 반도체 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 컬럼 선택 신호 라인들은 상기 센스 앰프 어레이 상에 상기 제1 방향으로 연장하도록 배치되는 반도체 장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 컬럼 선택 신호 라인들과 상기 제1 입출력 라인들은 동일 평면 상에 형성된 메탈 층들인 반도체 장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 제2 입출력 라인들은 상기 컬럼 선택 신호 라인들 및 상기 제1 입출력 라인들보다 상위 레벨에 배치되는 반도체 장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 컬럼 선택 신호 라인들은
    상기 센스 앰프 어레이 상에 상기 제1 방향으로 연장하도록 배치되는 적어도 하나 이상의 제1 컬럼 선택 신호 라인들; 및
    상기 센스 앰프 어레이 및 상기 매트 상에 상기 제2 방향으로 연장하도록 배치되는 적어도 하나 이상의 제2 컬럼 선택 신호 라인들
    을 포함하는 반도체 장치.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제25항에 있어서,
    상기 제1 컬럼 선택 신호 라인들은 상기 제1 입출력 라인들과 동일 평면 상에 형성된 메탈 층들이고, 및 상기 제2 컬럼 선택 신호 라인들은 상기 제2 입출력 라인들과 동일 평면 상에 형성된 메탈 층들인 반도체 장치.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제25항에 있어서,
    상기 제1 컬럼 선택 신호 라인들은 상기 제2 컬럼 선택 신호 라인들보다 하위 레벨에 배치되는 반도체 장치.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 컬럼 선택 신호 라인들은 상기 센스 앰프 어레이 및 상기 매트 상에 상기 제2 방향으로 연장하도록 배치되는 반도체 장치.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제28항에 있어서,
    상기 컬럼 선택 신호 라인들과 상기 제2 입출력 라인들은 동일 평면 상에 형성된 메탈 층들인 반도체 장치.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제28항에 있어서,
    상기 제1 입출력 라인들은 상기 컬럼 선택 신호 라인들 및 상기 제2 입출력 라인들보다 하위 레벨에 배치되는 반도체 장치.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제28항에 있어서,
    상기 컬럼 선택 신호 라인들은 상기 센스 앰프 어레이로 전송할 컬럼 선택 신호들 중 일부의 제1 컬럼 선택 신호들은 제1 인에이블 신호에 응답하여 상기 센스 앰프 어레이로 전송하고, 나머지 제2 컬럼 선택 신호들은 제2 인에이블 신호에 응답하여 상기 센스 앰프 어레이로 전송하는 반도체 장치.
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제31항에 있어서,
    상기 제1 컬럼 선택 신호들의 입력에 의해 독출된 제1 데이터를 저장하는 제1 데이터 레지스터 및 상기 제2 컬럼 선택 신호들의 입력에 의해 독출된 제2 데이터를 저장하는 제2 데이터 레지스터를 포함하는 데이터 레지스터를 더 포함하는 반도체 장치.
  33. ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈
    제32항에 있어서,
    상기 제2 입출력 라인들은 상기 제1 입출력 라인으로부터 출력되는 상기 제1 데이터를 수신하여 상기 제1 데이터 레지스터에 저장하고, 상기 제1 입출력 라인으로부터 출력되는 상기 제2 데이터를 수신하여 상기 제2 데이터 레지스터에 저장하는 반도체 장치.
  34. ◈청구항 34은(는) 설정등록료 납부시 포기되었습니다.◈
    제32항에 있어서,
    상기 데이터 레지스터는 상기 제1 데이터 레지스터에 저장된 제1 데이터와 상기 제2 데이터 레지스터에 저장된 제2 데이터를 동시에 출력하는 반도체 장치.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102407226B1 (ko) * 2018-01-08 2022-06-10 에스케이하이닉스 주식회사 반도체 장치
US10872644B2 (en) * 2018-07-13 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Boost bypass circuitry in a memory storage device
US11087827B1 (en) * 2020-02-07 2021-08-10 Micron Technology, Inc. Edge memory array mats with sense amplifiers
US11205479B2 (en) 2020-05-13 2021-12-21 Micron Technology, Inc. Passive compensation for electrical distance
JP6895002B1 (ja) * 2020-05-27 2021-06-30 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
US11545205B2 (en) 2020-08-20 2023-01-03 Micron Technology, Inc. Apparatuses, systems, and methods for ferroelectric memory cell operations
US11423973B2 (en) * 2020-08-26 2022-08-23 Micron Technology, Inc. Contemporaneous sense amplifier timings for operations at internal and edge memory array mats
KR20220145999A (ko) * 2021-04-23 2022-11-01 에스케이하이닉스 주식회사 센싱 마진이 향상된 센스 앰프를 포함하는 반도체 장치
US20230274770A1 (en) * 2022-02-25 2023-08-31 Changxin Memory Technologies, Inc. Local sensing amplifier and memory
CN115996567A (zh) * 2022-09-19 2023-04-21 长鑫存储技术有限公司 半导体结构及其制作方法、存储器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020131316A1 (en) * 2001-03-19 2002-09-19 Mi-Jung Noh Semiconductor memory device and method of pre-charging I/O lines

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3862333B2 (ja) * 1996-12-10 2006-12-27 株式会社ルネサステクノロジ 半導体記憶装置
JPH11195766A (ja) * 1997-10-31 1999-07-21 Mitsubishi Electric Corp 半導体集積回路装置
JP3569727B2 (ja) 1999-03-31 2004-09-29 エルピーダメモリ株式会社 半導体記憶装置
JP2001094069A (ja) * 1999-09-21 2001-04-06 Mitsubishi Electric Corp 半導体記憶装置
JP4632107B2 (ja) * 2000-06-29 2011-02-16 エルピーダメモリ株式会社 半導体記憶装置
KR100615577B1 (ko) * 2004-09-10 2006-08-25 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 신호 라인 배치 방법
JP3913258B2 (ja) 2005-06-30 2007-05-09 シャープ株式会社 半導体記憶装置
US7385848B2 (en) * 2005-09-09 2008-06-10 Sharp Kabushiki Kaisha Semiconductor storage device and electronic equipment
JP5019579B2 (ja) * 2007-01-18 2012-09-05 株式会社東芝 半導体記憶装置
JP2011065732A (ja) * 2009-09-18 2011-03-31 Elpida Memory Inc 半導体記憶装置
KR101131552B1 (ko) * 2010-02-24 2012-04-04 주식회사 하이닉스반도체 상 변화 메모리 장치
KR20140023748A (ko) * 2012-08-17 2014-02-27 에스케이하이닉스 주식회사 반도체 장치
KR20170052712A (ko) * 2015-11-03 2017-05-15 에스케이하이닉스 주식회사 반도체 장치
US10210915B2 (en) * 2016-06-10 2019-02-19 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device including the same
KR20180094383A (ko) * 2017-02-15 2018-08-23 에스케이하이닉스 주식회사 반도체 장치
US10020038B1 (en) * 2017-04-14 2018-07-10 Micron Technology, Inc. Apparatuses and methods for controlling wordlines and sense amplifiers
KR102407226B1 (ko) * 2018-01-08 2022-06-10 에스케이하이닉스 주식회사 반도체 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020131316A1 (en) * 2001-03-19 2002-09-19 Mi-Jung Noh Semiconductor memory device and method of pre-charging I/O lines

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