CN115996567A - 半导体结构及其制作方法、存储器 - Google Patents

半导体结构及其制作方法、存储器 Download PDF

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Abstract

本公开实施例提出了一种半导体结构及其制作方法、存储器，其中，半导体结构包括：多个有源区，沿相交的第一方向和第二方向呈阵列排布且被隔离结构间隔开；位线选择结构，包括位于相互相邻的四个有源区上的第一栅极、第二栅极、第三栅极和第四栅极，以及位于隔离结构上的至少一条连接线；第一栅极的一个端部与第二栅极的一个端部连接，第三栅极的一个端部与第四栅极的一个端部连接，连接线连接第一栅极和第三栅极对应的两个端部和/或所述第二栅极和第四栅极对应的两个端部；多个接触结构；每一接触结构位于一栅极的两侧中靠近连接线的一侧且与一有源区连接，接触结构在有源区所在平面的正投影处于相应有源区中靠近连接线的位置处。

Description

半导体结构及其制作方法、存储器
技术领域
本公开实施例涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法、存储器。
背景技术
动态随机存储器(DRAM，Dynamic Random Access Memory)包括阵列排布的存储单元(存储位)。每个存储单元包括一个晶体管和一个电容器，晶体管作为电容器和位线(BL，Bit Line)之间的开关，并可以被耦合到晶体管的控制端的字线(WL，Word Line)激活，存储单元能够将二进制信息存储为电容器上的电荷。通过位线选择单元的位线选择线(CSL，Column Select Line)的位线选择线信号，让位线选择线晶体管进入导通状态，外部线路就可以从BL上读取到具体的信息，或者，外部线路可以通过BL对存储单元进行写入操作，这样使得存储单元中存储的数据可以被正确的写入或者读出。
然而，位线选择单元的设计面临诸多挑战，例如位线选择单元中多个位线选择线晶体管之间的失配为亟待解决的问题。
发明内容
为解决相关技术问题，本公开实施例提出了一种半导体结构及其制作方法、存储器。
根据本公开实施例的第一方面，提供一种半导体结构，包括：
多个有源区，沿相交的第一方向和第二方向呈阵列排布且被隔离结构间隔开；所述第一方向与所述有源区延伸的方向平行；
位线选择结构，包括均沿所述第二方向延伸且分别位于所述多个有源区中相互相邻的四个有源区上的第一栅极、第二栅极、第三栅极和第四栅极，以及沿所述第一方向延伸且位于所述隔离结构上的至少一条连接线；所述第一栅极的一个端部与第二栅极的一个端部连接，所述第三栅极的一个端部与第四栅极的一个端部连接，所述连接线连接所述第一栅极和所述第三栅极对应的两个端部和/或所述第二栅极和所述第四栅极对应的两个端部；
多个接触结构；每一所述接触结构位于一栅极的两侧中靠近所述连接线的一侧且与一所述有源区连接，所述接触结构在所述有源区所在平面的正投影处于相应所述有源区中靠近所述连接线的位置处。
上述方案中，相互相邻的所述四个有源区包括第一有源区、第二有源区、第三有源区及第四有源区，所述第一栅极位于所述第一有源区上，所述第二栅极位于所述第二有源区上，所述第三栅极位于所述第三有源区上，所述第四栅极位于所述第四有源区上；
所述多个接触结构包括第一接触结构、第二接触结构、第三接触结构及第四接触结构，所述第一接触结构位于所述第一栅极的一侧且与所述第一有源区连接，所述第二接触结构位于所述第二栅极的一侧且与所述第二有源区连接，所述第三接触结构位于所述第三栅极的一侧且与所述第三有源区连接，所述第四接触结构位于所述第四栅极的一侧且与所述第四有源区连接。
上述方案中，所述位线选择结构包括一条连接线，所述连接线连接所述第一栅极与所述第二栅极的相连端部及所述第三栅极与所述第四栅极的相连端部；
所述第一接触结构和所述第三接触结构均处于所述连接线的一侧且沿所述第二方向靠近所述连接线的位置处，所述第二接触结构和所述第四接触结构均处于所述连接线的另一侧且沿所述第二方向靠近所述连接线的位置处。
上述方案中，所述位线选择结构还包括：位线选择线接触和位线选择线；所述位线选择线接触的一端和所述第一栅极与所述第二栅极的相连端部或者所述第三栅极与所述第四栅极的相连端部连接，另一端与位线选择线连接。
上述方案中，所述位线选择结构包括两条连接线，其中，所述两条连接线中的第一连接线分别连接所述第一栅极的未与所述第二栅极连接的端部和所述第三栅极的未与所述第四栅极连接的端部，所述两条连接线中的第二连接线连接所述第二栅极的未与所述第一栅极连接的端部和所述第四栅极的未与所述第三栅极连接的端部；
所述第一接触结构和所述第三接触结构均处于所述第一连接线的一侧且沿所述第二方向靠近所述第一连接线的位置处，所述第二接触结构和所述第四接触结构均处于所述第二连接线的一侧且沿所述第二方向靠近所述第二连接线的位置处。
上述方案中，所述位线选择结构还包括：位线选择线接触结构和位线选择线；所述位线选择线接触结构的一端与所述第一连接线的中部或者所述第二连接线的中部连接，另一端与位线选择线连接。
上述方案中，所述位线选择结构还包括：位于每一栅极两侧的侧墙隔离层；靠近所述连接线的部分侧墙隔离层沿所述第一方向的尺寸大于远离近所述连接线的部分侧墙隔离层沿所述第一方向的尺寸；所述接触结构至少贯穿靠近所述连接线的一侧的部分侧墙隔离层。
上述方案中，所述半导体结构还包括：多条位线；所述多条位线沿所述第一方向排布，每一所述位线与一个接触结构连接；所述多条位线在所述有源区所在平面的正投影相互分离。
上述方案中，每一所述位线包括沿所述第二方向延伸的主体部分及沿第一方向延伸的突出部分，每个突出部分与一个接触结构连接。
上述方案中，所述位线选择结构还包括：位于每个有源区中且分居对应栅极两侧的第一源极和第一漏极，每一所述接触结构与靠近所述连接线的一侧的一所述第一源极或第一漏极连接。
上述方案中，所述半导体结构包括：
多个所述位线选择结构；多个所述位线选择结构包括沿所述第一方向排布的第一位线选择结构和第二位选择结构，所述第一位线选择结构的两个端部连接的栅极与所述第二位线选择结构的两个端部连接的栅极共用沿所述第二方向相邻的两个有源区；
共用的两个有源区中设置有对应所述第一位线选择结构的两个端部连接的栅极的第一源极和第一漏极，以及对应所述第二位线选择结构的两个端部连接栅极的第二源极和第二漏极；位于所述第一位线选择结构的两个端部连接栅极和所述第二位线选择结构的两个端部连接栅极之间的第一源极/第二源极共用，或者第一漏极/第二漏极共用。
上述方案中，所述第一方向与所述第二方向垂直。
根据本公开实施例的第二方面，提供一种存储器，包括：
如上述方案中任一项所述的半导体结构。
根据本公开实施例的第三方面，提供一种半导体结构的制作方法，包括：
形成多个有源区，所述多个有源区沿相交的第一方向和第二方向呈阵列排布且被隔离结构间隔开；所述第一方向与所述有源区延伸的方向平行；
形成位线选择结构，包括均沿所述第二方向延伸且分别位于所述多个有源区中相互相邻的四个有源区上的第一栅极、第二栅极、第三栅极和第四栅极，以及沿所述第一方向延伸且位于所述隔离结构上的至少一条连接线；所述第一栅极的一个端部与第二栅极的一个端部连接，所述第三栅极的一个端部与第四栅极的一个端部连接，所述连接线连接所述第一栅极和所述第三栅极对应的两个端部和/或所述第二栅极和所述第四栅极对应的两个端部；
形成多个接触结构，每一所述接触结构位于一栅极的两侧中靠近所述连接线的一侧且与一所述有源区连接，所述接触结构在所述有源区所在平面的正投影处于相应所述有源区中靠近所述连接线的位置处。
上述方案中，所述方法还包括：
在每一栅极的两侧分别形成侧墙隔离层；靠近所述连接线的部分侧墙隔离层沿所述第一方向的尺寸大于远离近所述连接线的部分侧墙隔离层沿所述第一方向的尺寸；
所述形成所述多个接触结构，包括：
形成至少贯穿所述靠近所述连接线的一侧的部分侧墙隔离层的接触孔；
对所述有源区被所述接触孔暴露的部分进行离子注入；
在所述接触孔中导电材料，得到所述接触结构。
上述方案中，所述方法还包括：
在形成所述侧墙隔离层之前，形成包覆每一栅极的第一保护层；
在形成所述侧墙隔离层之后，形成包覆所述侧墙隔离层的第二保护层。
本公开实施例中，半导体结构包括所述有源区上的所述多个栅极被所述连接线电连接为一个整体，可以保证所有的位线选择结构中晶体管的导通和关闭特性一致；将与所述有源区的源/漏极区接触的接触结构位置全部设置在靠近所述连接线的位置处，可以降低所述有源区上与所述接触结构接触的区域电阻，从而所述半导体结构能获得更好的电流特性，这样可以保证所有的位线选择结构特性一致，同时具有更好的电学特性，从而提高半导体结构的性能。
附图说明
图1为本公开实施例提供的一种存储器的核心器件的电路示意图；
图2为本公开实施例提供的一种存储器的核心器件的电路版图的局部示意图；
图3为本公开实施例提供的感应放大器区域的电路与电路版图设计的示意图；
图4a为本公开实施例提供的一种半导体结构的布局示意图；
图4b为本公开实施例提供的另一种半导体结构的布局示意图；
图5a为本公开实施例提供的再一种半导体结构的布局示意图；
图5b为本公开实施例提供的再一种半导体结构的开态电流(IDS)的测试结果示意图；
图5c为本公开实施例提供的再一种半导体结构的阈值电压-开态电流(VTGM-IDS)曲线的测试结果示意图；
图6a至图6d为本公开实施例提供的又一些半导体结构的布局示意图；
图7为本公开实施例提供的一种半导体结构的制作方法的实现流程示意图；
图8至图14b为本公开实施例提供的一种半导体结构的制作过程的俯视平面和剖面结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。
本公开实施例涉及的存储器包括但不限于动态随机存取存储器，以下仅以动态随机存取存储器为例进行说明。需要说明的是，以下实施例关于动态随机存取存储器的描述仅用来说明本公开，并不用来限制本公开的范围。
图1为本公开实施例提供的一种存储器的核心器件的电路示意图。
如图1所示，动态随机存取存储器包括大量的存储单元阵列Array以及与所述存储单元阵列Array耦接的大量的逻辑电路，逻辑电路来负责控制整个存储器芯片的运作。
动态随机存取存储器包括存储单元cell、子字线SWL(Sub-Word Line)、位线BLT/BLB、互补位线BLT’/BLB’、子字线驱动(SWD，Sub-Word line Drive)、感应放大器SA、均衡器(EQ，Equalizer)和位线选择单元(也称为“位线选择结构”)，感应放大器SA包括PSA(PMOSof Sense-Amplifier)、NSA(NMOS of Sense-Amplifier)，位线选择单元包括位线选择线CSL和位线选择线晶体管Tc1、Tc2。下文中，位线选择单元还可以称为位线选择器、列选择单元、列选择器，位线选择线CSL还可以称为列选择线CSL。
每个存储单元cell包括一个晶体管T以及一个电容器C，即1T1C结构，其中，电容器负责存储信息，通过存储在其中的电荷的多和少，或者说电容两端电压差的高和低，来表示逻辑上的1和0；字线(参考图1中子字线SWL)上的电压决定了晶体管T的导通或者截止，晶体管T的导通或者截止决定了允许或禁止对电容所存储的信息的读取和改写；位线(参考图1中位线BLT、互补位线BLT’)是外部线路访问电容C的唯一通道，当晶体管T导通后，外部线路可以通过位线对电容C进行读取或者写入操作；子字线驱动SWD电路主要负责提供存储器的驱动电压；感应放大器SA连接在位线BLT和互补位线BLT’之间，用于检测和放大一对位线BLT和互补位线BLT’上的电压差；均衡器EQ位于位线BLT和互补位线BLT’之间，用于均衡位线BLT和互补位线BLT’之间的电压；位线选择单元用于通过位线选择线CSL选择执行读、写操作的位线BLT和互补位线BLT’，通过位线选择线信号让位线选择线晶体管Tc1、Tc2进入导通状态，外部线路(参考图1中本地输入/输出(LIO，Local Input Output))就可以从位线BLT和互补位线BLT’上读取到电容所存储的信息，或者，外部线路通过位线BLT和互补位线BLT’对电容所存储的信息进行改写，这样使得存储单元中存储的数据可以被正确的写入或者读出。
图2为本公开实施例提供的一种存储器的核心器件的电路版图的局部示意图。图3为本公开实施例提供的感应放大器区域的电路与电路版图设计的示意图。需要说明的是，图3为图2中虚线框区域的放大示意图。
如图2所示，这里，可以对应图1所示的电路示意图进行理解，存储器包括存储单元阵列Array区域，感应放大器SA区域以及子字线驱动SWD区域。
如图3所示，这里，可以对应图1所示的电路示意图进行理解，感应放大器SA区域主要包括均衡器EQ，感应放大器的P型晶体管PSA，感应放大器的N型晶体管NSA，位线选择器CS等多个电路模块。
为了保证感应放大器放大的数据能够有效的、快速的读取，传输到本地输入/输出(参考图1中本地输入/输出LIO、LIO’)的数据需要位线选择线晶体管(参考图1中的位线选择线晶体管Tc1、Tc2)具有良好的开关特性，例如具有良好的开关比(Ion/Ioff)等，需要保持位线选择线晶体管Tc1和位线选择线晶体管Tc2器件之间性能的一致性而避免失配(mismatch)。
图4a为本公开实施例提供的一种半导体结构的布局示意图；图4b为本公开实施例提供的另一种半导体结构的布局示意图。
参考图4a和图4b，半导体结构包括：位线选择线CSL，位线选择线晶体管Tc1、Tc2、位线和互补位线BLT、BLT’、BLB、BLB’，输入/输出线LIO、LIO’。这里，可以对应图1所示的电路示意图进行理解。需要说明的是，这里将位线BLT、BLT’、BLB、BLB’以及输入/输出线LIO、LIO’进行透视显示，以显示出位线选择线晶体管Tc1、Tc2的源漏极的接触结构C的布局。
示例性地，位线选择线CSL通过位线选择线接触CSLC(或称列选择线接触CSLC)与所述位线选择线晶体管Tc1、Tc2的栅极G1、G2连接；位线BLT、BLT’分别通过接触结构C与所述位线选择线晶体管Tc1、Tc2的源极S1、S2连接；输入/输出线LIO、LIO’分别通过接触结构C与所述位线选择线晶体管Tc1、Tc2的漏极D1、D2连接。
为了保持感应放大器SA放大的数据能够有效的、快速的读取传输到输入/输出线LIO、LIO’，需要位线选择线晶体管Tc1、Tc2具有较好的开关特性，同时为了不使每个数据单元读取数据存在差异，同一组的多个位线选择线晶体管Tc1、Tc2也需要保持一致。
图4a和图4b所示为两种半导体结构的版图设计，第一栅极G1、第二栅极G2、第三栅极G3和第四栅极G4以及连接线CG(或者连接线CG1、CG2)的排布形成正“H”字形(或者矩形)，布局形状周正、对称性好，利于制造、以及电学性能的一致性。
实际应用中，为了保持最大的数据输出密度，半导体结构包括4个或者8个为一组的晶体管构成。示例性地，这里及以下，以半导体结构包括4个晶体管为一组进行说明。
图5a为本公开实施例提供的再一种半导体结构的布局示意图。需要说明的是，这里为了突出显示出位线选择线晶体管的源漏极上的接触结构C1～C4的布局，将包括位线选择线晶体管对应的有源区AA1～AA4、栅极G1～G4、连接线CG、位线选择线接触CSLC以及接触结构C1～C4显示出，其他结构例如位线、输入/输出线、有源区之间的隔离结构均未显示。
图5b为本公开实施例提供的再一种半导体结构的开态电流(IDS)的测试结果示意图，图5c为本公开实施例提供的再一种半导体结构的阈值电压-开态电流(VTGM-IDS)曲线的测试结果示意图。
需要说明的是，这里以图5a提供的半导体结构进行的测试，将接触结构C1～C4分别所对应的位线选择线晶体管进行对比测试。
参考图5a，每一有源区(例如有源区AA1)以及有源区上的接触结构(例如接触结构C1)放置在完全相同的对应位置，类似于将一个单元不断复制的结果，但是，在与连接线CG的距离远近的情况下，接触结构C1和C3与连接线CG的距离比接触结构C2和C4与连接线CG的距离要小，即相对于接触结构C2和C4，接触结构C1和C3更加靠近连接线CG。
参考图5b、下表1、以及图5a，在正常工作状态下，接触结构C1和C3所对应的位线选择线晶体管的工作电流IDS(也称为“开态电流”)通常会比接触结构C2和C4所对应的位线选择线晶体管的工作电流IDS要大。从图5b中可以发现其中接触结构C1和C3所对应的位线选择线晶体管的电性要比接触结构C2和C4所对应的位线选择线晶体管的电性好很多，开态电流IDS增加约6％。
表1
C1 C2 C3 C4
IDS(中位数)/μA 79.8 74.4 79.8 75.2
另外，参考图5c，在相同的阈值电压VTGM下，接触结构C1和C3所对应的位线选择线晶体管的开态电流(期望值)通常会比接触结构C2和C4所对应的位线选择线晶体管的开态电流(期望值)要大。
也就是说，接触结构更加靠近连接线的设计结构，可以保证接触结构所对应的位线选择线晶体管的特性一致，同时也具有更好的电学特性。
基于此，为解决上述问题中的一个或多个，本公开实施例提出将接触结构挪到临近连接线的位置，从而实现位线选择器中位线选择线晶体管性能的提升和失配的降低。
图6a至图6d为本公开实施例提供的又一些半导体结构的布局示意图。需要说明的是，图6a至图6d中，为了突出显示出位线选择线晶体管的源漏极上的接触结构C1～C4的布局，将包括位线选择线晶体管对应的有源区AA1～AA4、栅极G1～G4、连接线CG、位线选择线接触CSLC以及接触结构C1～C4显示出，其他结构例如位线、输入/输出线、有源区之间的隔离结构均未显示。
参考图6a和图6b，根据本公开实施例的第一方面，提供一种半导体结构，包括：
多个有源区，沿相交的第一方向和第二方向呈阵列排布且被隔离结构间隔开；所述第一方向与所述有源区延伸的方向平行；
位线选择结构，包括均沿所述第二方向延伸且分别位于所述多个有源区中相互相邻的四个有源区上的第一栅极、第二栅极、第三栅极和第四栅极，以及沿所述第一方向延伸且位于所述隔离结构上的至少一条连接线；所述第一栅极的一个端部与第二栅极的一个端部连接，所述第三栅极的一个端部与第四栅极的一个端部连接，所述连接线连接所述第一栅极和所述第三栅极对应的两个端部和/或所述第二栅极和所述第四栅极对应的两个端部；
多个接触结构；每一所述接触结构位于一栅极的两侧中靠近所述连接线的一侧且与一所述有源区连接，所述接触结构在所述有源区所在平面的正投影处于相应所述有源区中靠近所述连接线的位置处。
下面将结合图6a和图6b对本公开实施例提供的半导体结构进行详细的说明。
这里，第一方向与每一有源区延伸的方向均平行，第二方向与有源区所在的平面平行，且与所述第一方向之间的夹角范围为0度～90度。在一些实施例中，所述第一方向与所述第二方向垂直。在一些具体实施例中，第一方向可以为X轴延伸的方向，第二方向可以为沿Y轴延伸的方向。
需要说明的是，本公开实施例中的每一位线选择结构可以对应四个晶体管或者更多数量的晶体管，如八个等。图6a和图6b中仅示出了位线选择结构对应四个晶体管的情况，图6a和图6b中的展示不用于限制本公开实施例中位线选择结构对应的晶体管的数量。
可以理解的是，每一晶体管可以包括：位于有源区上一栅极、位于一栅极两侧的有源区内的源漏极。
需要说明的是，在本公开实施例中为了方便描述，将有源区与位线选择结构进行了并列描述，但是实际应用中，有源区实际也可以划归到位线选择结构中。
这里，多个有源区可以沿第一方向和第二方向呈阵列排布，并且不同的有源区之间通过绝缘结构(例如浅沟槽隔离结构，STI)进行间隔，每个有源区均沿第一方向延伸，每个有源区的形状包括长条状，长条状可以是直角长条状或者圆角长条状。示例性地，参考图6a，每个有源区均沿X轴方向延伸，每个有源区的形状为直角长条状。
在一些实施例中，所述有源区的材料可以包括硅(Si)、锗(Ge)、锗化硅(SiGe)等。在一些实施例中，所述绝缘结构(图6a和图6b未示出)的组成材料包括但不限于氧化硅(SiO2)。
这里，位线选择结构包括对应晶体管的多个栅极，所述多个栅极被所述连接线电连接为一个整体，且每个栅极均沿Y轴方向延伸且每个栅极均跨越一个有源区。示例性地，参考图6a和图6b，第一栅极G1、第二栅极G2、第三栅极G3和第四栅极G4以及连接线CG(或连接线CG1、CG2)电连接构成一个整体；其中，所述第一栅极G1的一个端部与第二栅极G2的一个端部连接，所述第三栅极G3的一个端部与第四栅极G4的一个端部连接，如图6b所示，所述连接线CG连接所述第一栅极G1和所述第三栅极G3对应的两个端部和所述第二栅极G2和所述第四栅极G4对应的两个端部，或者，如图6a所示，所述连接线CG1、CG2连接所述第一栅极G1和所述第三栅极G3对应的两个端部和/或所述第二栅极G2和所述第四栅极G4对应的两个端部。
在一些实施例中，第一栅极G1、第二栅极G2、第三栅极G3和第四栅极G4以及连接线CG(或连接线CG1、CG2)的材料包括但不限于多晶硅(Poly)。
这里，多个接触结构与晶体管的多个栅极相对应；每一所述接触结构位于一栅极的两侧中靠近所述连接线的一侧且与一所述有源区连接，所述接触结构在所述有源区所在平面的正投影处于相应所述有源区中靠近所述连接线的位置处。需要说明的是，这里所述靠近可以理解为，所述接触结构投影在所述有源区所在平面的正投影的中心点与所述连接线的最短距离小于所述有源区所在平面的中心点与所述连接线的最短距离。
在一些实施例中，所述接触结构的材料包括但不限于钨、钴、镍、铜、铝、多晶硅、掺杂硅、硅化物或其任何组合。
本公开实施例中，半导体结构包括所述有源区上的所述多个栅极被所述连接线电连接为一个整体，可以保证所有的位线选择结构中晶体管的导通和关闭特性一致；将与所述有源区的源/漏极区接触的接触结构位置全部设置在靠近所述连接线的位置处，可以降低所述有源区上与所述接触结构接触的区域电阻，从而所述位线选择结构能获得更好的电流特性，这样可以保证所有的位线选择结构特性一致，同时具有更好的电学特性(例如更大的开关比)，从而提高半导体结构的性能。
参考上述图6a和图6b，在一些实施例中，相互相邻的所述四个有源区包括第一有源区AA1、第二有源区AA2、第三有源区AA3及第四有源区AA4，所述第一栅极G1位于所述第一有源区AA1上，所述第二栅极G2位于所述第二有源区AA2上，所述第三栅极G3位于所述第三有源区AA3上，所述第四栅极G4位于所述第四有源区AA4上；
所述多个接触结构包括第一接触结构C1、第二接触结构C2、第三接触结构C3及第四接触结构C4，所述第一接触结构C1位于所述第一栅极G1的一侧且与所述第一有源区AA1连接，所述第二接触结构C2位于所述第二栅极G2的一侧且与所述第二有源区AA2连接，所述第三接触结构C3位于所述第三栅极G3的一侧且与所述第三有源区AA3连接，所述第四接触结构C4位于所述第四栅极G4的一侧且与所述第四有源区AA4连接。
这里，第一栅极G1、第二栅极G2、第三栅极G3和第四栅极G4以及连接线CG(或者连接线CG1、CG2)的排布形成正“H”字形(或者矩形)，布局形状周正、对称性好，利于制造、以及电学性能的一致性。
在一些实施例中，第一栅极G1和第二栅极G2，第三栅极G3和第四栅极G4分别处于沿第二方向的同一直线上，连接线CG(或者连接线CG1、CG2)沿第一方向呈一直线。直线的构造更有利于制造、以及电学性能的一致性。
参考上述图6b，在一些实施例中，所述位线选择结构包括一条连接线CG，所述连接线CG连接所述第一栅极G1与所述第二栅极G2的相连端部及所述第三栅极G3与所述第四栅极G4的相连端部；
所述第一接触结构C1和所述第三接触结构C3均处于所述连接线CG的一侧且沿所述第二方向靠近所述连接线CG的位置处，所述第二接触结构C2和所述第四接触结构C4均处于所述连接线CG的另一侧且沿所述第二方向靠近所述连接线CG的位置处。
这里，第一栅极G1、第二栅极G2、第三栅极G3和第四栅极G4以及连接线CG的排布形成正“H”字形，布局形状周正、对称性好，利于制造、以及电学性能的一致性。
在一些实施例中，第一栅极G1和第二栅极G2，第三栅极G3和第四栅极G4分别处于沿第二方向的同一直线上，连接线CG沿第一方向呈一直线。直线的构造更有利于制造、以及电学性能的一致性。
这里，结合上述图5a至图5c的实验分析，图6a或图6b中所述第一接触结构C1和所述第三接触结构C3均靠近所述连接线CG的位置处设置，所述第二接触结构C2和所述第四接触结构C4均靠近所述连接线CG的位置处设置，可以使得所述位线选择结构对应的晶体管具有更好的电学特性(例如更大的开态电流)。
在一些实施例中，在所述有源区内，所述连接线CG(或者连接线CG1、CG2)分别与第一栅极G1、第二栅极G2、第三栅极G3、第四栅极G4构成第一、第二、第三、第四夹角区或圆角区，所述第一接触结构C1、所述第二接触结构C2、所述第三接触结构C3、所述第四接触结构C4靠近所述夹角区或圆角区的位置处设置。也就是说，所述第一接触结构C1、所述第二接触结构C2、所述第三接触结构C3、所述第四接触结构C4在所述有源区内的投影至少部分位于相应的所述第一、第二、第三、第四夹角区或圆角区内。这样，可以使得所述位线选择结构对应的晶体管具有更大的开关比。
在一些实施例中，所述第一接触结构C1和所述第三接触结构C3，所述第二接触结构C2和所述第四接触结构C4分别关于所述连接线CG对称；这样，布局形状周正、对称性好，利于制造、以及电学性能的一致性。
在一些实施例中，所述位线选择结构还包括：位线选择线接触CSLC和位线选择线(图6b未示出)；所述位线选择线接触CSLC的一端和所述第一栅极G1与所述第二栅极G2的相连端部或者所述第三栅极G3与所述第四栅极G4的相连端部连接，另一端与位线选择线连接。
这里，位线选择线接触CSLC位于与所述第一栅极G1与所述第二栅极G2的相连端部或者所述第三栅极G3与所述第四栅极G4的相连端部处设置。这样，经过位线选择线CSL的位线选择线信号可以同步或一致地通过位线选择线接触CSLC传输到所述第一栅极G1和所述第二栅极G2，以及所述第三栅极G3和所述第四栅极G4。
在另一些实施例中，位线选择线接触CSLC位于所述连接线CG的中部处设置。这样，经过位线选择线CSL的位线选择线信号可以同步或一致地通过位线选择线接触CSLC传输到所控制的每一晶体管(所述第一栅极G1、所述第二栅极G2、所述第三栅极G3和所述第四栅极G4)。这里，沿X方向上，将上述图6b中的位线选择线接触CSLC移至所述连接线CG的中部进行理解。
参考上述图6a，在一些实施例中，所述位线选择结构包括两条连接线，其中，所述两条连接线中的第一连接线CG1分别连接所述第一栅极G1的未与所述第二栅极G2连接的端部和所述第三栅极G3的未与所述第四栅极G4连接的端部，所述两条连接线中的第二连接线CG2连接所述第二栅极G2的未与所述第一栅极G1连接的端部和所述第四栅极G4的未与所述第三栅极G3连接的端部；
所述第一接触结构C1和所述第三接触结构C3均处于所述第一连接线CG1的一侧且沿所述第二方向靠近所述第一连接线CG1的位置处，所述第二接触结构C2和所述第四接触结构C4均处于所述第二连接线CG2的一侧且沿所述第二方向靠近所述第二连接线CG2的位置处。
这里，相比于上述图6b中的所述位线选择结构，图6a中的所述位线选择结构的区别在于：第一栅极G1、第二栅极G2、第三栅极G3和第四栅极G4以及两条连接线CG1、CG2的排布形成正矩形。其他具体实施详情可以参照上述图6b的实施例进行理解，这里不在赘述。
在一些实施例中，参考图6a，所述位线选择结构还包括：位线选择线接触CSLC和位线选择线(图6a未示出)；所述位线选择线接触CSLC的一端与所述第一连接线CG1的中部或者所述第二连接线CG2的中部连接，另一端与位线选择线连接。
这里，相比于上述图6b中的所述位线选择线接触CSLC，图6a中的所述位线选择线接触CSLC的区别在于：位线选择线接触CSLC不在位于与所述第一栅极G1与所述第二栅极G2的相连端部或者所述第三栅极G3与所述第四栅极G4的相连端部处设置。其他具体实施详情可以参照上述图6b的实施例进行理解，这里不在赘述。
参考下述图14a，在一些实施例中，所述位线选择结构还包括：位于每一栅极两侧的侧墙隔离层；靠近所述连接线的部分侧墙隔离层沿所述第一方向的尺寸W1大于远离近所述连接线的部分侧墙隔离层沿所述第一方向的尺寸W2；所述接触结构至少贯穿靠近所述连接线的一侧的部分侧墙隔离层。
本公开实施例中，所述接触结构至少贯穿靠近所述连接线的一侧的部分侧墙隔离层，利用所述接触结构的形成工艺将部分被具有倒角型、倒圆角型的部分隔离侧墙所覆盖的有源区暴露出，同时进行高浓度的离子注入，使该区域电阻降低，从而获得更好的电流特性，恢复所述位线选择结构的电学特性。具体详情可以参考下述图14a至图14b中相关描述，这里不再赘述。
参考上述图4a和图4b，在一些实施例中，所述半导体结构还包括：多条位线；所述多条位线沿所述第一方向排布，每一所述位线与一个接触结构连接；所述多条位线在所述有源区所在平面的正投影相互分离。
沿所述第一方向排布的多条位线相互之间间隔开用以保证位线的独立传输功能。
参考上述图4a和图4b，在一些实施例中，每一所述位线包括沿所述第二方向延伸的主体部分及沿第一方向延伸的突出部分，每个突出部分与一个接触结构连接。
每一所述位线的突出部分将一个接触结构与每一位线的主体部分连接，使得沿所述第一方向排布的多条位线相互之间(例如位线和互补位线之间)间隔开。
继续参考上述图6b，在一些实施例中，所述位线选择结构还包括：位于每个有源区中且分居对应栅极两侧的第一源极S1和第一漏极D1，每一所述接触结构与靠近所述连接线的一侧的一所述第一源极S1或第一漏极D1连接。
在一些实施例中，所述半导体结构包括：
多个所述位线选择结构；多个所述位线选择结构包括沿所述第一方向排布的第一位线选择结构11和第二位选择结构12，所述第一位线选择结构11的两个端部连接的栅极(例如所述第一位线选择结构11的第三栅极G3和第四栅极G4)与所述第二位线选择结构12的两个端部连接的栅极(例如所述第二位线选择结构12的第一栅极G1和第二栅极G2)共用沿所述第二方向相邻的两个有源区(如图6b中示出的第三有源区AA3和第四有源区AA4)；
共用的两个有源区中的每一有源区设置有对应所述第一位线选择结构11的两个端部连接的栅极的第一源极S1和第一漏极D1，以及对应所述第二位线选择结构的两个端部连接栅极的第二源极S2和第二漏极D2；位于所述第一位线选择结构的两个端部连接栅极和所述第二位线选择结构的两个端部连接栅极之间的第一源极/第二源极共用，或者第一漏极D1/第二漏极D2共用。
需要说明的是，第一源极S1和第一漏极D1的位置可以互换，以及第二源极S2和第二漏极D2位置可以互换。示例性地，如图6b所示，接触结构C1、C2、C3、C4位于所述第一源极S1和第二源极S2，输出线接触C5、C6位于所述第一漏极D1/第二漏极D2上。需要说明的是，本公开实施例也同样适用于图6a所示的半导体结构，具体详情可以参照图6b进行理解。这里，所述第一位线选择结构11的第三栅极G3与所述第二位线选择结构12的第一栅极G1位于一个共同的第三有源区AA3上，所述第一位线选择结构11的第三栅极G3所对应的晶体管与所述第二位线选择结构12的第一栅极G1所对应的晶体管共用一个漏极(第一漏极D1/第二漏极D2)，在共用的漏极上形成一个共用的输出线接触C5，所述输出线接触C5用于连接所述共用的漏极以及所述输入/输出线；所述第二位线选择结构12的第一栅极G1与所述第二位线选择结构12的第二栅极G2位于一个共同的第三有源区AA4上，所述第二位线选择结构12的第一栅极G1所对应的晶体管与所述第二位线选择结构12的第二栅极G2所对应的晶体管共用一个漏极(第一漏极D1/第二漏极D2)，在共用的漏极上形成一个共用的输出线接触C6，所述输出线接触C6用于连接所述共用的漏极以及所述输入/输出线；其中，所述输出线接触C5和所述输出线接触C6共同连接于同一所述输入/输出线。所述第一位线选择结构11的第三栅极G3所对应的晶体管的所述第一源极S1、所述第一位线选择结构11的第四栅极G4所对应的晶体管的所述第一源极S1、所述第二位线选择结构12的第一栅极G1所对应的晶体管的所述第二源极S2、所述第二位线选择结构12的第二栅极G2所对应的晶体管的所述第二源极S2分别通过接触结构C1、C2、C3、C4与各自对应的且相互间隔开的位线BL电连接。
在一些实施中，所述输出线接触C5和所述输出线接触C6沿所述第二方向的尺寸大于所述接触结构C1、C2、C3、C4沿所述第二方向的尺寸。示例性地，所述输出线接触C5和所述输出线接触C6沿所述第二方向的尺寸为所述接触结构C1、C2、C3、C4沿所述第二方向的尺寸的两倍。本公开实施例中，半导体结构包括4个的晶体管构成——所述第一位线选择结构11的第三栅极G3所对应的晶体管、所述第一位线选择结构11的第四栅极G4所对应的晶体管、所述第二位线选择结构12的第一栅极G1所对应的晶体管、所述第二位线选择结构12的第二栅极G2所对应的晶体管，且所述第一位线选择结构11的第三栅极G3所对应的晶体管与所述第二位线选择结构12的第一栅极G1所对应的晶体管共用一个漏极(第一漏极D1/第二漏极D2)，所述第二位线选择结构12的第一栅极G1所对应的晶体管与所述第二位线选择结构12的第二栅极G2所对应的晶体管共用一个漏极(第一漏极D1/第二漏极D2)，两个共用的漏极共同连接于同一所述输入/输出线。这样的结构可以保持所述半导体结构的最大的数据输出密度。
参考图6c和图6d，在一些实施例中，如图6c所示，所述位线选择结构包括一条连接线CG1，所述连接线CG1连接所述第一栅极G1的未连端部和第三栅极G3的未连端部；所述第一接触结构C1和所述第三接触结构C3均处于所述连接线CG1的一侧且沿所述第二方向靠近所述连接线CG1的位置处，所述第二接触结构C2和所述第四接触结构C4均处于相应所述有源区AA2、AA4沿所述第二方向的中部位置处；或者，如图6d所示，所述位线选择结构包括一条连接线CG2，所述连接线CG2连接所述第二栅极G2的未连端部和第四栅极G4的未连端部；所述第二接触结构C2和所述第四接触结构C4均处于所述连接线CG2的一侧且沿所述第二方向靠近所述连接线CG2的位置处，所述第一接触结构C1和所述第三接触结构C3均处于相应所述有源区AA1、AA3沿所述第二方向的中部位置处。
这里，相比于上述图6a和图6b中的所述位线选择结构，图6c和图6d中所示的所述位线选择结构的区别在于：第一栅极G1、第二栅极G2、第三栅极G3和第四栅极G4以及连接线CG1或者连接线CG2的排布形成倒“U”字形或者正“U”字形，布局形状周正、对称性好，利于制造、以及电学性能的一致性。其他具体实施详情可以参照上述图6a和图6b的实施例进行理解，这里不在赘述。
根据本公开实施例的第二方面，提供一种存储器，包括：
如本公开上述实施例中任一项所述的半导体结构。
图7为本公开实施例提供的一种半导体结构的制作方法的实现流程示意图。
如图7所示，根据本公开实施例的第三方面，提供一种半导体结构的制作方法，包括以下步骤：
S701、形成多个有源区，所述多个有源区沿相交的第一方向和第二方向呈阵列排布且被隔离结构间隔开；所述第一方向与所述有源区延伸的方向平行；
S702、形成位线选择结构，包括均沿所述第二方向延伸且分别位于所述多个有源区中相互相邻的四个有源区上的第一栅极、第二栅极、第三栅极和第四栅极，以及沿所述第一方向延伸且位于所述隔离结构上的至少一条连接线；所述第一栅极的一个端部与第二栅极的一个端部连接，所述第三栅极的一个端部与第四栅极的一个端部连接，所述连接线连接所述第一栅极和所述第三栅极对应的两个端部和/或所述第二栅极和所述第四栅极对应的两个端部；
S703、形成多个接触结构，每一所述接触结构位于一栅极的两侧中靠近所述连接线的一侧且与一所述有源区连接，所述接触结构在所述有源区所在平面的正投影处于相应所述有源区中靠近所述连接线的位置处。
应当理解，图7中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图7中所示的各步骤可以根据实际需求进行顺序调整。
这里及下文中，第一方向和第二方向表示为与有源区的顶面平行的两个相交方向；第三方向为垂直于有源区的所在平面的方向。示例性地，第一方向表示为附图中的X方向，第二方向表示为附图中的Y方向，X方向和Y方向为正交的两个方向；第三方向表示为附图中的Z方向。
图8至图14b为本公开实施例提供的一种半导体结构的制作过程的俯视平面和剖面结构示意图。需要说明的是，图8、图9、图10a、图11、图12a、图13、图14a可以理解为图14b中沿B-B剖面的结构的处于不同制作过程的示意图，图14b可以理解为半导体结构的制作过程的俯视平面结构示意图；图10b可以理解为图10a中虚线框区域的结构放大示意简图，图12b可以理解为图14b中沿B-B剖面的结构示意简图，图12c可以理解为图14b中虚线框P区域的结构放大示意简图。下面结合图7、图8至图14，对本公开实施例提供的半导体结构的制备方法进行详细地说明。
执行步骤S701，参考图8，形成多个有源区。
提供衬底SUB。所述衬底SUB的材料可以包括硅、锗、硅锗衬底等；所述衬底SUB的材料还可以为绝缘体上硅或者绝缘体上锗。
采用离子注入工艺，对所述衬底的顶部中掺入一定的杂质离子的材料，形成所述有源层(图8未示出)。其中，所述杂质离子可以为N型杂质离子或P型杂质离子；在一实施例中，所述掺杂源漏区掺杂。示例性地，所述衬底的材料包括硅，对所述衬底顶部进行N型重掺杂，形成具有N型重掺杂的有源层。
采用浅槽隔离工艺形成沿第一方向和第二方向呈阵列排布的所述多个有源区AA，以及位于相邻所述有源区之间的隔离结构(STI，Shallow Trench Isolation)。所述隔离结构STI的组成材料包括但不限于氧化硅。
执行步骤S702，参考图9至图13，形成栅极。
参考图9，采用薄膜沉积工艺，形成覆盖所述有源区和所述隔离结构的栅极材料G’。
这里及以下，薄膜沉积工艺包括但不限于物理气相沉积(PVD，Physical VaporDeposition)工艺、化学气相沉积(CVD，Chemical Vapor Deposition)工艺、原子层沉积(ALD，Atomic Layer Deposition)等工艺。
参考图10a，采用通过光刻-蚀刻工艺(LE，Lithography-Etch)蚀刻所述栅极结构材料形成多个栅极G，每一所述栅极G沿所述第二方向延伸且分别位于所述多个有源区上。其中，分别位于所述多个有源区中相互相邻的四个有源区上的第一栅极、第二栅极、第三栅极和第四栅极以及沿所述第一方向延伸且位于所述隔离结构上的至少一条连接线构成一个整体的栅极，构成一个整体的栅极的具体布局可以参考上图6a和图6b，具体详情这里不再赘述。
参考图10b可以理解为为图10a中虚线框区域的放大图。
参考图10b，在一些实施例中，所述栅极G与所述有源区之间还包括栅介质层201。所述栅介质层201的材料包括但不限于氧化硅。所述栅极G的材料可以是金属材料或者半导体导电材料，例如，铜、钴、镍、钨、钼、掺杂硅、多晶硅或其任何组合等。在一些实施例中，所述栅极G之上还形成有保护介质层205，保护介质层205用于保护所述栅极G的顶面。所述保护介质层205的材料包括但不限于氧化硅。
继续参考图10b，在一些实施例中，所述栅极G包括依次堆叠的多层不同导电材料层的结构。实际应用中，所述栅极G包括依次堆叠的半导体层202、粘接层203、金属层204。示例性地，所述栅极G包括依次堆叠的多晶硅层、碳化钛层、金属钨层。
参考图11至图13，在一些实施例中，所述方法还包括：
在形成所述侧墙隔离层之前，形成包覆每一栅极的第一保护层；
在形成所述侧墙隔离层之后，形成包覆所述侧墙隔离层的第二保护层。
参考图11，采用薄膜沉积工艺，形成覆盖所述栅极顶面和侧壁的第一保护层101。第一保护层101的材质可选用氮化硅、氮氧化硅、氧化硅或其任何组合等。示例性地，第一保护层101的材质包括氮化硅。
接着，利用第一保护层101作为掩膜，对所述有源区AA进行轻掺杂，用来作为轻掺杂漏极(LDD，Lightly Loped Lrain)(图11中未示出)。这里所述轻掺杂漏极包括N-型离子注入区域。
参考图12a，图12a可以理解为图14b中沿B-B剖面的结构示意简图，采用薄膜沉积工艺，形成覆盖所述第一保护层101侧壁的侧墙隔离层Spacer。侧墙隔离层Spacer的材质可选用氮化硅、氮氧化硅、氧化硅或其任何组合等。示例性地，侧墙隔离层Spacer的材质包括氧化硅。
接着，利用侧墙隔离层Spacer和第一保护层101作为掩膜，对进行轻掺杂后的所述有源区AA进行重掺杂，在所述有源区AA中位于栅极G的两侧形成源极S和漏极D。这里所述源极S和漏极D包括N+型离子注入区域。
图12b可以理解为图14b中沿B-B剖面的结构示意简图，图12c可以理解为图14b中虚线框P区域的结构放大示意简图，图12b和图12c中将包括位线选择线晶体管对应的有源区、栅极、源极、漏极、侧墙隔离层显示出，其他结构例如位线、输入/输出线、有源区之间的隔离结构、第一保护层、均未显示。
这里，在图案化工艺中，形成每一栅极以及位于每一栅极两侧的侧墙隔离层的时候，由于光学系统的衍射效应以及光学邻近效应修正(OPC，Optical ProximityCorrection)的原因，最终的形成每一栅极以及位于每一栅极两侧的侧墙隔离层在所述夹角区或圆角区的形状常常为倒角型、倒圆角型，并非直角形。
在图案化工艺中，形成每一栅极以及位于每一栅极两侧的侧墙隔离层的时候，具有倒角型、倒圆角型的部分隔离侧墙相较于其他部分侧墙隔离层具有更大的平面尺寸，具体地，靠近所述连接线的部分侧墙隔离层沿所述第一方向的尺寸W1大于远离近所述连接线的部分侧墙隔离层沿所述第一方向的尺寸W2。这样，使得倒角型、倒圆角型的部分隔离侧墙所覆盖的有源区部分存在高阻区，该区域会影响到所述位线选择结构的电学特性。
这样，具有倒角型、倒圆角型的部分隔离侧墙所覆盖的有源区被其所遮挡，在后续进行源漏极的离子注入时候并不能被完全注入到，使得倒角型、倒圆角型的部分隔离侧墙所覆盖的有源区部分存在高阻区，该区域会影响到所述位线选择结构的电学特性，需要在后续制程工艺中加以改善(参考下述图14a和图14b中相关形成多个接触结构的说明)。
参考图13，采用薄膜沉积工艺，形成覆盖所述侧墙隔离层Spacer侧壁的第二保护层102。第二保护层102的材质可选用氮化硅、氮氧化硅、氧化硅或其任何组合等。示例性地，第二保护层102的材质包括氮化硅。
以及，在第二保护层102之间的间隙形成填充介质层。填充介质层的材质包括氧化硅。
执行步骤S703，参考图14a至图14b，形成多个接触结构。
需要说明的是，图14b为半导体结构的制作过程的俯视平面结构示意图，图14b中将包括位线选择线晶体管对应的有源区、栅极、连接线以及接触结构显示出，其他结构例如位线、输入/输出线、有源区之间的隔离结构均未显示。
参考图14a至图14b，在一些实施例中，所述方法还包括：
在每一栅极的两侧分别形成侧墙隔离层；靠近所述连接线的部分侧墙隔离层沿所述第一方向的尺寸W1大于远离近所述连接线的部分侧墙隔离层沿所述第一方向的尺寸W2；
所述形成所述多个接触结构，包括：
形成至少贯穿所述靠近所述连接线的一侧的部分侧墙隔离层的接触孔；
对所述有源区被所述接触孔暴露的部分进行离子注入；
在所述接触孔中导电材料，得到所述接触结构。
这里，参考上述图6a和图6b，在所述有源区内，所述连接线CG(或连接线CG1、CG2)分别与第一栅极G1、第二栅极G2、第三栅极G3、第四栅极G4构成第一、第二、第三、第四夹角区或圆角区。
结合参考上述图12b和图12c，靠近所述连接线的部分侧墙隔离层沿所述第一方向的尺寸W1大于远离近所述连接线的部分侧墙隔离层沿所述第一方向的尺寸W2。这样，使得倒角型、倒圆角型的部分隔离侧墙所覆盖的有源区部分存在高阻区，该区域会影响到所述位线选择结构的电学特性。
本公开实施例中，形成至少贯穿所述靠近所述连接线的一侧的部分侧墙隔离层的接触孔；对所述有源区被所述接触孔暴露的部分进行离子注入；在所述接触孔中导电材料，得到所述接触结构。所述接触结构至少贯穿靠近所述连接线的一侧的部分侧墙隔离层，利用所述接触结构的形成工艺将部分被具有倒角型、倒圆角型的部分隔离侧墙所覆盖的有源区暴露出，同时进行高浓度的离子注入，使该区域电阻降低，从而获得更好的电流特性，改善所述位线选择结构的电学特性。
本公开实施例提供的半导体结构的制作方法制造得到的半导体结构与上述实施例中的半导体结构类似，对于本公开实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种半导体结构，其特征在于，包括：
多个有源区，沿相交的第一方向和第二方向呈阵列排布且被隔离结构间隔开；所述第一方向与所述有源区延伸的方向平行；
位线选择结构，包括均沿所述第二方向延伸且分别位于所述多个有源区中相互相邻的四个有源区上的第一栅极、第二栅极、第三栅极和第四栅极，以及沿所述第一方向延伸且位于所述隔离结构上的至少一条连接线；所述第一栅极的一个端部与第二栅极的一个端部连接，所述第三栅极的一个端部与第四栅极的一个端部连接，所述连接线连接所述第一栅极和所述第三栅极对应的两个端部和/或所述第二栅极和所述第四栅极对应的两个端部；
多个接触结构；每一所述接触结构位于一栅极的两侧中靠近所述连接线的一侧且与一所述有源区连接，所述接触结构在所述有源区所在平面的正投影处于相应所述有源区中靠近所述连接线的位置处。
2.根据权利要求1所述的半导体结构，其特征在于，相互相邻的所述四个有源区包括第一有源区、第二有源区、第三有源区及第四有源区，所述第一栅极位于所述第一有源区上，所述第二栅极位于所述第二有源区上，所述第三栅极位于所述第三有源区上，所述第四栅极位于所述第四有源区上；
所述多个接触结构包括第一接触结构、第二接触结构、第三接触结构及第四接触结构，所述第一接触结构位于所述第一栅极的一侧且与所述第一有源区连接，所述第二接触结构位于所述第二栅极的一侧且与所述第二有源区连接，所述第三接触结构位于所述第三栅极的一侧且与所述第三有源区连接，所述第四接触结构位于所述第四栅极的一侧且与所述第四有源区连接。
3.根据权利要求2所述的半导体结构，其特征在于，所述位线选择结构包括一条连接线，所述连接线连接所述第一栅极与所述第二栅极的相连端部及所述第三栅极与所述第四栅极的相连端部；
所述第一接触结构和所述第三接触结构均处于所述连接线的一侧且沿所述第二方向靠近所述连接线的位置处，所述第二接触结构和所述第四接触结构均处于所述连接线的另一侧且沿所述第二方向靠近所述连接线的位置处。
4.根据权利要求3所述的半导体结构，其特征在于，所述位线选择结构还包括：位线选择线接触和位线选择线；所述位线选择线接触的一端和所述第一栅极与所述第二栅极的相连端部或者所述第三栅极与所述第四栅极的相连端部连接，另一端与位线选择线连接。
5.根据权利要求2所述的半导体结构，其特征在于，所述位线选择结构包括两条连接线，其中，所述两条连接线中的第一连接线分别连接所述第一栅极的未与所述第二栅极连接的端部和所述第三栅极的未与所述第四栅极连接的端部，所述两条连接线中的第二连接线连接所述第二栅极的未与所述第一栅极连接的端部和所述第四栅极的未与所述第三栅极连接的端部；
所述第一接触结构和所述第三接触结构均处于所述第一连接线的一侧且沿所述第二方向靠近所述第一连接线的位置处，所述第二接触结构和所述第四接触结构均处于所述第二连接线的一侧且沿所述第二方向靠近所述第二连接线的位置处。
6.根据权利要求5所述的半导体结构，其特征在于，所述位线选择结构还包括：位线选择线接触结构和位线选择线；所述位线选择线接触结构的一端与所述第一连接线的中部或者所述第二连接线的中部连接，另一端与位线选择线连接。
7.根据权利要求1所述的半导体结构，其特征在于，所述位线选择结构还包括：位于每一栅极两侧的侧墙隔离层；靠近所述连接线的部分侧墙隔离层沿所述第一方向的尺寸大于远离近所述连接线的部分侧墙隔离层沿所述第一方向的尺寸；所述接触结构至少贯穿靠近所述连接线的一侧的部分侧墙隔离层。
8.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：多条位线；所述多条位线沿所述第一方向排布，每一所述位线与一个接触结构连接；所述多条位线在所述有源区所在平面的正投影相互分离。
9.根据权利要求8所述的半导体结构，其特征在于，每一所述位线包括沿所述第二方向延伸的主体部分及沿第一方向延伸的突出部分，每个突出部分与一个接触结构连接。
10.根据权利要求1所述的半导体结构，其特征在于，所述位线选择结构还包括：位于每个有源区中且分居对应栅极两侧的第一源极和第一漏极，每一所述接触结构与靠近所述连接线的一侧的一所述第一源极或第一漏极连接。
11.根据权利要求10所述的半导体结构，其特征在于，所述半导体结构包括：
多个所述位线选择结构；多个所述位线选择结构包括沿所述第一方向排布的第一位线选择结构和第二位选择结构，所述第一位线选择结构的两个端部连接的栅极与所述第二位线选择结构的两个端部连接的栅极共用沿所述第二方向相邻的两个有源区；
共用的两个有源区中设置有对应所述第一位线选择结构的两个端部连接的栅极的第一源极和第一漏极，以及对应所述第二位线选择结构的两个端部连接栅极的第二源极和第二漏极；位于所述第一位线选择结构的两个端部连接栅极和所述第二位线选择结构的两个端部连接栅极之间的第一源极/第二源极共用，或者第一漏极/第二漏极共用。
12.根据权利要求1所述的半导体结构，其特征在于，所述第一方向与所述第二方向垂直。
13.一种存储器，其特征在于，包括：
如权利要求1至12中任一项所述的半导体结构。
14.一种半导体结构的制作方法，其特征在于，包括：
形成多个有源区，所述多个有源区沿相交的第一方向和第二方向呈阵列排布且被隔离结构间隔开；所述第一方向与所述有源区延伸的方向平行；
形成位线选择结构，包括均沿所述第二方向延伸且分别位于所述多个有源区中相互相邻的四个有源区上的第一栅极、第二栅极、第三栅极和第四栅极，以及沿所述第一方向延伸且位于所述隔离结构上的至少一条连接线；所述第一栅极的一个端部与第二栅极的一个端部连接，所述第三栅极的一个端部与第四栅极的一个端部连接，所述连接线连接所述第一栅极和所述第三栅极对应的两个端部和/或所述第二栅极和所述第四栅极对应的两个端部；
形成多个接触结构，每一所述接触结构位于一栅极的两侧中靠近所述连接线的一侧且与一所述有源区连接，所述接触结构在所述有源区所在平面的正投影处于相应所述有源区中靠近所述连接线的位置处。
15.根据权利要求14所述的制作方法，其特征在于，所述方法还包括：
在每一栅极的两侧分别形成侧墙隔离层；靠近所述连接线的部分侧墙隔离层沿所述第一方向的尺寸大于远离近所述连接线的部分侧墙隔离层沿所述第一方向的尺寸；
所述形成所述多个接触结构，包括：
形成至少贯穿所述靠近所述连接线的一侧的部分侧墙隔离层的接触孔；
对所述有源区被所述接触孔暴露的部分进行离子注入；
在所述接触孔中导电材料，得到所述接触结构。
16.根据权利要求15所述的制作方法，其特征在于，所述方法还包括：
在形成所述侧墙隔离层之前，形成包覆每一栅极的第一保护层；
在形成所述侧墙隔离层之后，形成包覆所述侧墙隔离层的第二保护层。
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