KR20170143070A - 버퍼메모리를 포함하는 메모리 장치 및 이를 포함하는 메모리 모듈 - Google Patents

버퍼메모리를 포함하는 메모리 장치 및 이를 포함하는 메모리 모듈 Download PDF

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Abstract

본 발명의 실시 예에 따른 메모리 장치는, 워드라인 및 비트라인과 연결된 메모리 셀, 상기 비트라인을 통해 상기 메모리 셀에 연결되고, 상기 비트라인의 신호를 증폭하는 제 1 비트라인 센스앰프, 상기 제 1 비트라인 센스앰프에 인접하여 배치되고, 상기 비트라인과 연결되지 않는 제 2 비트라인 센스앰프를 포함하되, 외부로부터 수신된 어드레스에 의해 상기 제 2 비트라인 센스앰프가 선택되고, 외부로부터 수신된 명령에 따라 상기 제 2 비트라인 센스앰프에 데이터가 저장되거나 상기 제 2 비트라인 센스앰프로부터 상기 데이터가 출력될 수 있다. 본 발명의 실시 예에 따른 메모리 장치는 고속으로 동작되는 버퍼메모리를 포함하여, 메모리 모듈의 성능을 높일 수 있다.

Description

버퍼메모리를 포함하는 메모리 장치 및 이를 포함하는 메모리 모듈{MEMORY DEVICE INCLUDING BUFFER-MEMORY AND MEMORY MODULE INCLUDING THE SAME}
본 발명은 메모리 장치 및 메모리 모듈에 관한 것으로, 좀 더 자세하게는 용량이 서로 다른 메모리들을 구비함에 따른 접근시간의 차이를 극복하는 메모리 모듈에 관한 것이다.
메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device)와 비휘발성 메모리 장치(Non-Volatile Memory Device)로 구분될 수 있다. 휘발성 메모리는 비휘발성 메모리 장치에 비해 읽고 쓰는 속도가 빠른 장점이 있다. 예를 들면, 메모리 장치는 DRAM(Dynamic Random Access Memory)일 수 있다.
메모리 장치는 모바일 기기나 컴퓨터 등의 전자기기에 폭넓게 사용되고 있다. 메모리 장치의 용량은 제조 공정 기술의 발달로 증가되고 있다. 최근, 전자기기의 급격한 성능 향상과 용도 확장으로 인하여, 초고용량(Ultra-capacitive)의 메모리 장치 및 메모리 모듈이 요구되고 있다.
초고용량 메모리 모듈을 구현하기 위해 메모리 모듈이 많은 수의 메모리 장치들을 포함할수록, 메모리 모듈의 가격이 점점 비싸지는 단점이 있다. 따라서, 저비용 및 초고용량 특징을 갖는 메모리 모듈과 이를 위한 메모리 장치들이 필요하다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명의 목적은 버퍼메모리를 포함하는 메모리 장치 및 이를 포함하는 메모리 모듈을 제공하는데 있다.
본 발명의 실시 예에 따른 메모리 장치는, 워드라인 및 비트라인과 연결된 메모리 셀, 상기 비트라인을 통해 상기 메모리 셀에 연결되고, 상기 비트라인의 신호를 증폭하는 제 1 비트라인 센스앰프, 상기 제 1 비트라인 센스앰프에 인접하여 배치되고, 상기 비트라인과 연결되지 않는 제 2 비트라인 센스앰프를 포함하되, 외부로부터 수신된 어드레스에 의해 상기 제 2 비트라인 센스앰프가 선택되고, 외부로부터 수신된 명령에 따라 상기 제 2 비트라인 센스앰프에 데이터가 저장되거나 상기 제 2 비트라인 센스앰프로부터 상기 데이터가 출력될 수 있다.
본 발명의 실시 예에 따른 메모리 모듈은, 제 1 메모리 장치 및, 제 1 메모리 장치와 다른 동작 속도 또는 다른 용량을 갖는 제 2 메모리 장치를 포함하되, 상기 제 1 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 복수의 비트라인들을 통하여 상기 복수의 메모리 셀들에 연결되고, 상기 복수의 비트라인들의 신호를 증폭하는 제 1 비트라인 센스앰프 회로, 상기 제 1 비트라인 센스앰프 회로에 인접하여 배치되고, 상기 복수의 비트라인들과 연결되지 않는 제 2 비트라인 센스앰프 회로, 및 상기 복수의 메모리 셀들에 연결된 복수의 워드라인들 및 상기 제 2 비트라인 센스앰프 회로에 연결된 서브 워드라인을 선택하는 행 디코더를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는 고속으로 동작되는 버퍼메모리를 포함하여, 메모리 모듈의 성능을 높일 수 있다. 본 발명의 실시 예에 따른 메모리 모듈은 버퍼메모리를 포함하는 메모리 장치와 초고용량 메모리 장치를 포함하여, 저비용 및 초고용량 특징을 가질 수 있다.
도 1은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 예시적으로 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 모듈을 예시적으로 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 초고용량 메모리 장치를 예시적으로 보여주는 블록도이다.
도 4는 도 3에서 도시된 뱅크를 예시적으로 보여주는 블록도이다.
도 5는 도 4에서 도시된 비트라인 센스앰프 회로를 예시적으로 보여주는 블록도이다.
도 6은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 7은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 8은 도 6에서 도시된 뱅크 및 행 디코더를 예시적으로 보여주는 블록도이다.
도 9는 본 발명의 실시 예에 따른 메모리 모듈에 대한 읽기 명령이 수행되는 과정을 나타내는 순서도이다.
도 10은 본 발명의 실시 예에 따른 메모리 모듈에 대한 쓰기 명령이 수행되는 과정을 나타내는 순서도이다.
도 11은 본 발명의 실시 예에 따른 메모리 모듈의 일부를 예시적으로 보여주는 도면이다.
도 12 내지 도 14는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 메모리 장치가 적층된 구조를 예시적으로 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 메모리 모듈을 예시적으로 보여주는 도면이다.
도 17은 본 발명의 실시 예에 따른 메모리 모듈을 예시적으로 보여주는 도면이다.
도 18 내지 도 25는 본 발명의 실시 예에 따른 2DPC 메모리 시스템을 예시적으로 보여주는 블록도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 예시적으로 보여주는 도면이다. 도 1을 참조하면, 컴퓨팅 시스템(100)은 프로세서(CPU, 110), 및 제 1 및 제 2 메모리 모듈들(DIMMs, 120, 130)을 포함할 수 있다.
프로세서(110)는 컴퓨팅 시스템(100)의 제반 동작을 제어하도록 구현될 수 있다. 프로세서(110)는 컴퓨팅 시스템(100)에서 수행되는 다양한 연산들을 수행 및 데이터를 처리할 수 있다. 도시되지 않았지만, 프로세서(110)는 메모리 모듈들(120, 130)을 관리하기 위해 메모리 관리 유닛(Memory Management Unit, MMU)을 더 포함할 수 있다.
제 1 메모리 모듈(120)은 듀얼 인-라인 메모리 모듈(Dual In-line Memory Module)로 구현될 수 있다. 제 1 메모리 모듈(120)은 메모리 장치들(121, 122)을 포함할 수 있다. 제 1 메모리 모듈(120)은 프로세서(110)의 동작 메모리(Working Memory)로 이용될 수 있다.
본 발명의 실시 예에 따른 제 2 메모리 모듈(130)은 메모리 장치(DRAM, 131) 및 초고용량 메모리 장치(Ultra-capacitive DRAM, UDRAM, 132)를 포함할 수 있다. 본 발명의 실시 예에 따른 초고용량 메모리 장치(132)는 저비용으로 초고용량을 확보할 수 있다. 본 발명의 실시 예에 따른 제 2 메모리 모듈(130)은 초고용량 메모리 장치(132)의 캐시(Cache)로 동작되는 메모리 장치(131)를 포함할 수 있다. 따라서, 일반적인 제 1 메모리 모듈(120)에 비해, 본 발명의 실시 예에 따른 제 2 메모리 모듈(130)은 초고용량 메모리 장치(132)를 통해 초고용량을 확보할 수 있다. 제 2 메모리 모듈(130)은 캐시로 동작되는 메모리 장치(131)를 통해 고속에서 동작될 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 모듈을 예시적으로 보여주는 블록도이다. 메모리 모듈(1000)은 제 2 메모리 모듈(도 1 참조, 130)에 대응될 수 있다. 도 2를 참조하면, 메모리 모듈(1000)은 제 1 및 제 2 초고용량 메모리 장치들(UDRAMs, 1100a, 1100b), 제 1, 제 2 및 제 3 메모리 장치들(DRAMs, 1200a, 1200b, 1300), 제 1 및 제 2 데이터 버퍼들(DBs, 1400a, 1400b), 및 레지스터 클락 드라이버(Register Clock Driver, RCD, 1500)를 포함할 수 있다.
도 2를 참조하면, 메모리 모듈(1000)에서 레지스터 클락 드라이버(1500)를 기준으로 좌우에 제 1 및 제 2 초고용량 메모리 장치들(1100a, 1100b)이 각각 분리되어 배치될 수 있다. 메모리 모듈(1000)에서 레지스터 클락 드라이버(1500)를 기준으로 좌우에 제 1 및 제 2 메모리 모듈(1200a, 1200b)이 분리되어 배치될 수 있다. 메모리 모듈(1000)에서 레지스터 클락 드라이버(1500)를 기준으로 좌우에 제 1 및 제 2 데이터 버퍼들(1400a, 1400b)이 각각 분리되어 배치될 수 있다. 한편 이러한 내부 구성의 배치는 본 발명을 제한하지 않는다고 이해되어야 할 것이다.
제 1 및 제 2 초고용량 메모리 장치들(1100a, 1100b)에 대하여 제 1 커맨드 및 어드레스(CAD1)에 따라 입출력 동작(예를 들면, 쓰기 동작 또는 읽기 동작)이 수행될 수 있다. 제 1 및 제 2 초고용량 메모리 장치들(1100a, 1100b) 각각은 일반적인 메모리 장치에 비해 초고용량으로 구현될 수 있다.
제 1 및 제 2 메모리 장치들(1200a, 1200b)에 대하여 제 2 커맨드 및 어드레스(CAD2)에 따라 입출력 동작이 수행될 수 있다. 제 1 및 제 2 메모리 장치들(1200a, 1200b)의 총 용량은 제 1 및 제 2 초고용량 메모리 장치들(1100a, 1100b)의 총 용량에 비해 적을 수 있다. 대신에, 본 발명의 실시 예에 따른 제 1 및 제 2 메모리 장치들(1200a, 1200b) 각각은 제 1 및 제 2 초고용량 메모리 장치들(1100a, 1100b)보다 고속에서 동작될 수 있다. 따라서, 제 1 및 제 2 메모리 장치들(1200a, 1200b) 각각은 제 1 및 제 2 초고용량 메모리 장치들(1100a, 1100b) 각각의 캐시로 동작될 수 있다. 제 1 및 제 2 메모리 장치들(1200a, 1200b) 각각은 제 1 및 제 2 초고용량 메모리 장치들(1100a, 1100b) 각각에 저장된 데이터 중 일부 데이터(캐시 데이터)가 저장될 수 있다. 따라서, 프로세서(도 1 참조, 110)가 제 1 및 제 2 초고용량 메모리 장치들(1100a, 1100b)보다 제 1 및 제 2 메모리 장치들(1200a, 1200b)에 먼저 접근하면, 메모리 모듈(1000)의 데이터 전송 속도는 향상될 수 있다.
제 3 메모리 장치(1300)는 캐시로 동작되는 제 1 및 제 2 메모리 장치들(1200a, 1200b)의 태그(Tag) 정보를 포함할 수 있다. 태그 정보란 캐시 데이터가 저장되어 있는 제 1 및 제 2 메모리 장치들(1200a, 1200b)의 실제 어드레스들을 의미할 수 있다. 예를 들면, 레지스터 클락 드라이버(1500)는 프로세서(도 1 참조, 110)가 자주 사용하는 데이터를 캐시로 동작되는 제 1 및 제 2 메모리 장치들(1200a, 1200b)에 저장할 수 있다. 레지스터 클락 드라이버(1500)는 자주 사용하는 데이터(캐시 데이터)에 대한 주소 정보(즉, 태그 정보)를 제 3 메모리 장치(1300)에 저장할 수 있다.
프로세서(도 1 참조, 110)는 메모리 모듈(1000)로부터 데이터를 읽기 위해, 주소 정보를 메모리 모듈(1000)에 입력할 수 있다. 이 주소 정보에는 태그 정보가 포함될 수 있다. 메모리 모듈(1000)에 대해 읽기 동작이 수행되는 경우, 제 3 메모리 장치(1300)는 레지스터 클락 드라이버(1500)의 제어에 의해 저장된 태그 정보를 레지스터 클락 드라이버(1500)로 전송할 수 있다.
프로세서(도 1 참조, 110)로부터 입력된 태그 정보와 제 3 메모리 장치(1300)에 저장된 태그 정보가 일치하는 경우, 캐시로 동작되는 제 1 및 제 2 메모리 장치들(1200a, 1200b)로부터 읽기 데이터가 출력될 수 있다. 프로세서(도 1 참조, 110)로부터 입력된 태그 정보와 제 3 메모리 장치(1300)에 저장된 태그 정보가 일치하지 않는 경우, 제 1 및 제 2 초고용량 메모리 장치들(1100a, 1100b)로부터 읽기 데이터가 출력될 수 있다.
제 1 및 제 2 데이터 버퍼들(DBs, 1400a, 1400b)은 제 1 및 제 2 메모리 장치들(1200a, 1200b) 및 제 1 및 제 2 초고용량 메모리 장치들(1100a, 1100b)과 연결될 수 있다. 제 1 및 제 2 데이터 버퍼들(DBs, 1400a, 1400b)은 프로세서(도 1 참조, 110)로부터 입력되는 데이터(IO)를 제 1 및 제 2 메모리 장치들(1200a, 1200b) 또는 제 1 및 제 2 초고용량 메모리 장치들(1100a, 1100b)로 전송할 수 있다. 제 1 및 제 2 데이터 버퍼들(DBs, 1400a, 1400b)은 제 1 및 제 2 메모리 장치들(1200a, 1200b) 또는 제 1 및 제 2 초고용량 메모리 장치들(1100a, 1100b)로부터 출력되는 데이터(IO)를 프로세서(도 1 참조, 110)로 전송할 수 있다.
레지스터 클락 드라이버(1500)는 메모리 모듈(1000)의 전반적인 동작을 제어할 수 있다. 레지스터 클락 드라이버(1500)는 프로세서(도 1 참조, 110)로부터 명령 및 어드레스들(CA)을 입력 받을 수 있다. 레지스터 클락 드라이버(1500)는 명령 및 어드레스들(CA)에 기초하여 제 1 및 제 2 초고용량 메모리 장치들(1100a, 1100b)을 제어하는 제 1 커맨드 및 어드레스(CAD1)를 생성할 수 있다. 명령 및 어드레스들(CA)을 참조하여, 레지스터 클락 드라이버(1500)는 제 1 및 제 2 메모리 장치들(1200a, 1200b)을 제어하는 제 2 커맨드 및 어드레스(CAD2)를 생성할 수 있다. 레지스터 클락 드라이버(1500)는 제 3 메모리 장치(1300)로부터 태그 정보를 제공받을 수 있다. 레지스터 클락 드라이버(1500)는 상술한 태그 정보와 프로세서(도 1 참조, 110)로부터 입력된 태그 정보를 비교할 수 있다. 레지스터 클락 드라이버(1500)는 상술한 비교 결과를 통해, 제 1 및 제 2 초고용량 메모리 장치들(1100a, 1100b) 또는 제 1 및 제 2 메모리 장치들(1200a, 1200b)의 구동 여부를 결정할 수 있다.
도 3은 본 발명의 실시 예에 따른 초고용량 메모리 장치를 예시적으로 보여주는 블록도이다. 도 3을 참조하면, 초고용량 메모리 장치(1100)는 뱅크(1110), 행 디코더(Row Decoder, 1120), 열 디코더(Column Decoders, 1130), 및 주변 회로(Peripheral Circuit, 1140)를 포함할 수 있다.
뱅크(1110)는 복수의 워드라인들(WLs), 복수의 비트라인들(BLs)을 포함할 수 있다. 뱅크(1110)는 워드라인과 비트라인이 교차하는 영역에 메모리 셀(MC)을 포함할 수 있다. 예를 들면, 메모리 셀은 하나의 트랜지스터(Transistor)와 하나의 커패시터(Capacitor)를 포함하는 DRAM 셀일 수 있다.
도 3을 참조하면, 초고용량 메모리 장치(1100)는 하나의 뱅크를 포함할 수 있다. 그러나 뱅크의 개수는 도 3에 도시된 것에 한정되지 않는다. 뱅크의 개수는 사전에 협의된 스펙(Spec)에 의하여 결정될 수 있다. 뱅크의 개수가 늘어날 수록, 메모리 장치의 성능이 향상될 수 있다. 만약 메모리 장치가 복수의 뱅크들을 포함하고 있는 경우, 프로세서(도 1 참조, 110)는 임의의 뱅크에 접근(Access)하는 동안, 다른 뱅크에도 접근할 수 있다. 따라서 프로세서(도 1 참조, 110)가 복수의 뱅크들에 동시에 접근할 수 있게, 메모리 장치는 복수의 뱅크들을 포함할 수 있다.
뱅크(1110)는 행 디코더(1120) 및 열 디코더(1130)에 의해 구동될 수 있다. 메모리 장치가 복수의 뱅크들을 포함하는 경우, 메모리 장치는 복수의 뱅크들 개수만큼 행 디코더들 및 열 디코더들을 필요로 한다. 따라서, 복수의 뱅크들 개수가 감소할수록, 메모리 장치의 면적은 감소될 수 있다. 예를 들어, 본 발명의 실시 예에 따른 초고용량 메모리 장치(1100)는 면적 감소를 위해 하나의 뱅크를 포함하거나, 두 개의 뱅크들을 포함할 수 있다. 그러나 뱅크들의 개수는 이에 제한되지 않는다.
행 디코더(1120)는 주변 회로(1140)의 제어에 의해 워드라인들(WLs) 중 적어도 하나의 워드라인을 선택할 수 있다. 행 디코더(1120)는 주변 회로(1140)으로부터 행 디코더 제어 신호(R_CTL) 및 행 어드레스들(RA)을 입력 받을 수 있다. 행 디코더 제어 신호(R_CTL) 및 행 어드레스들(RA)은 프로세서(도 1 참조, 110)의 명령들에 응답하여 주변 회로(1140)에 의해 생성될 수 있다. 예를 들면, 초고용량 메모리 장치(1100)에 액티브 명령과 활성화하고자 하는 워드라인 어드레스들이 입력되면, 주변 회로(1140)는 행 디코더 제어 신호(R_CTL)를 활성화하고 행 어드레스들(RA)을 생성할 수 있다. 행 디코더 제어 신호(R_CTL)와 행 어드레스들(RA)을 참조하여, 행 디코더(1120)는 적어도 하나의 워드라인을 선택할 수 있다. 선택된 워드라인에 연결된 메모리 셀들의 집합을 하나의 선택된 페이지(Page)로 볼 수 있다. 초고용량 메모리 장치(1100)에 프리차지(Precharge) 명령이 입력되면, 주변 회로(1140)는 행 디코더 제어 신호(R_CTL)를 비활성화 할 수 있다.
열 디코더(Column Decoder, 1130)는 주변 회로(1140)의 제어에 의해 비트라인들(BLs) 중 적어도 하나의 비트라인을 선택할 수 있다. 열 디코더(1130)는 주변 회로(1140)으로부터 열 디코더 제어 신호(C_CTL) 및 열 어드레스들(CA)을 입력 받을 수 있다. 예를 들면, 액티브 명령 이후 선택된 페이지에 데이터가 저장되거나 선택된 페이지로부터 데이터가 읽혀지기 위해, 초고용량 메모리 장치(1100)에 쓰기 명령 또는 읽기 명령이 입력 될 수 있다. 이를 위해, 주변 회로(1140)는 열 디코더 제어 신호(C_CTL)를 활성화하고 열 어드레스들(CA)을 생성할 수 있다. 주변 회로(1140)는 쓰기 동작 또는 읽기 동작이 종료되면 열 디코더 제어 신호(C_CTL)를 비활성화 할 수 있다.
주변 회로(1140)는 프로세서(도 1 참조, 110)로부터 명령들(CMD) 및 어드레스들(ADD)을 입력 받을 수 있다. 주변 회로(1140)는 프로세서(도 1 참조, 110)의 명령들(CMD) 및 어드레스들(ADD)에 응답하여, 행 디코더 제어 신호(R_CTL), 행 어드레스들(RA), 열 디코더 제어 신호(C_CTL), 또는 열 어드레스들(CA)을 생성할 수 있다. 주변 회로(1140)는 행 디코더 제어 신호(R_CTL) 및 행 어드레스들(RA)을 행 디코더(1120)로 전달할 수 있다. 주변 회로(1140)는 열 디코더 제어 신호(C_CTL) 및 열 어드레스들(CA)을 열 디코더(1130)로 전달할 수 있다.
주변 회로(1140)는 프로세서(도 1 참조, 110)와 입출력 데이터(I/O Data)를 주고 받을 수 있다. 이를 위해, 주변 회로(1140)는 명령들(CMD), 어드레스들(ADD), 및 입출력 데이터(I/O Data)를 위한 패드들(1141)을 포함할 수 있다. 도 3을 참조하면, 패드들(1141)은 초고용량 메모리 장치(1100)의 가장자리(Edge)에 배치될 수 있다. 복수의 뱅크들의 개수를 줄이거나 패드들(1141)을 가장자리에 배치하게 되면, 본 발명의 실시 예에 따른 초고용량 메모리 장치(1100)의 면적은 감소될 수 있다.
도 4는 도 3에서 도시된 뱅크를 예시적으로 보여주는 블록도이다. 도 4를 참조하면, 뱅크(1110)는 복수의 어레이 매트들(Array MATs, 1111), 복수의 비트라인 센스앰프 회로들(Bit Line Sense Amplifiers, BLSAs, 1112a, 1112b), 복수의 서브 워드라인 드라이버들(Sub Word Line Drivers, SWDs, 1113a, 1112b), 및 복수의 접합부들(Conjunctions, CJTs, 1114)을 포함할 수 있다.
어레이 매트(1111)는 복수의 서브 워드라인들(SWLs) 및 복수의 서브 비트라인들(SBLs)을 포함할 수 있다. 어레이 매트(1111)는 행 방향으로 연장되고 열 방향을 따라 배치되는 복수의 서브 워드라인들(SWLs)을 포함할 수 있다. 어레이 매트(1111)는 열 방향으로 연장되고 행 방향을 따라 배치되는 복수의 서브 비트라인들(SBLs)을 포함할 수 있다. 도 4를 참조하면, 복수의 서브 비트라인들(SBLs)은 비트라인 센스앰프 회로(1112a) 및 비트라인 센스앰프 회로(1112b)에 의해 순차적으로 구동될 수 있다. 복수의 서브 워드라인들(SWLs)은 서브 워드라인 드라이버(1113a) 및 서브 워드라인 드라이버(1113b)에 의해 순차적으로 구동될 수 있다. 한편, 이러한 내부 구성의 배치는 본 발명을 제한하지 않는다고 이해되어야 할 것이다.
어레이 매트(1111)의 복수의 서브 비트라인들(SBLs)의 개수는 메모리 장치(1100)로 입력 되는 컬럼 어드레스들의 개수에 의해 결정될 수 있다. 예를 들면, 복수의 서브 비트라인들(SBLs)의 개수는 1024개일 수 있다. 어레이 매트(1111)의 복수의 서브 워드라인들(SWLs)의 개수는 DRAM 셀의 커패시터(CS)의 크기 및 서브 비트라인의 커패시터(CBL)의 크기에 의해 결정될 수 있다. 예를 들면, 복수의 서브 워드라인들(SWLs)의 개수는 512개, 640개, 768개, 832개, 1024, 2048, 4096개 등일 수 있다.
본 발명의 실시 예에 따른 어레이 매트(1111)의 사이즈(즉, 복수의 서브 워드라인들(SWLs)의 개수)는 면적 감소를 위해 큰 값으로 결정될 수 있다. 어레이 매트(1111)의 사이즈가 증가될수록, 비트라인 센스앰프 회로(1112) 및 접합부들(1114)의 개수가 감소되므로 본 발명의 실시 예에 따른 초고용량 메모리 장치(1100)의 면적이 감소될 수 있다.
비트라인 센스앰프 회로(1112)는 서브 비트라인(SBL)과 서브 비트라인바(SBLB) 사이의 미세 전압 차이를 증폭할 수 있다. 프로세서(도 1 참조, 110)가 액티브 명령을 메모리 장치에 입력한 경우, 비트라인 센스앰프 회로(1112)는 서브 워드라인(SWL)이 활성화되고 일정 시간이 경과된 후에 동작될 수 있다. 도 4를 참조하면, 비트라인 센스앰프 회로(1112)는 복수의 서브 비트라인들(SBLs) 및 복수의 서브 비트라인바들(SBLBs)과 연결될 수 있다. 비트라인 센스앰프 회로(1112)는 어레이 매트(1111) 사이에 반복하여 배치될 수 있다. 행 방향으로 배치된 비트라인 센스앰프 회로(1112)들의 집합을 비트라인 센스앰프 어레이로 볼 수 있다. 한편 이러한 내부 구성의 배치는 본 발명을 제한하지 않는다고 이해되어야 할 것이다. 비트라인 센스앰프 회로(1112)의 구조는 도 5에서 후술한다.
서브 워드라인 드라이버(1113)는 서브 워드라인(SWL)을 구동할 수 있다. 프로세서(도 1 참조, 110)가 액티브 명령을 메모리 장치에 입력한 경우, 서브 워드라인 드라이버(1113)는 행 디코더(도 3 참조, 1120)의 제어에 의해 서브 워드라인을 구동할 수 있다. 도 4를 참조하면, 서브 워드라인 드라이버(1113)는 어레이 매트(1111) 사이에 반복하여 배치될 수 있다. 한편 이러한 내부 구성의 배치는 본 발명을 제한하지 않는다고 이해되어야 할 것이다. 서브 워드라인 드라이버(1113)의 구조는 본 발명의 기술 분야에 널리 알려져 있으므로 이에 대한 설명은 생략하기로 한다.
접합부(1114)는 비트라인 센스앰프 회로(1112) 및 서브 워드라인 드라이버(1113) 사이에 배치될 수 있다. 접합부(1114)는 행 디코더(도 3 참조, 1120)가 비트라인 센스앰프 회로(1112) 또는 서브 워드라인 드라이버(1113)를 제어하기 위한 신호들을 증폭시킬 수 있다.
도 5는 도 4에서 도시된 비트라인 센스앰프 회로를 예시적으로 보여주는 블록도이다. 도 5를 참조하면, 비트라인 센스앰프 회로(1112)는 비트라인 센스앰프들(SA0~SA1023)을 포함할 수 있다. 비트라인 센스앰프들(SA0~SA1023) 각각은 전원 신호들(LA, LAB)을 행 디코더(도 3 참조, 1120)로부터 입력 받을 수 있다. 비트라인 센스앰프들(SA0~SA1023) 각각은 서브 비트라인(SBL) 및 서브 비트라인바(SBLB)와 연결될 수 있다. 예를 들면, 비트라인 센스앰프(SA0)은 서브 비트라인(SBL0) 및 서브 비트라인바(SBLB0)와 연결될 수 있다. 비트라인 센스앰프들(SA0~SA1023) 각각은 서브 비트라인(SBL)과 서브 비트라인바(SBLB) 사이의 미세 전압 차이를 증폭하고 그 결과를 저장할 수 있다. 비트라인 센스앰프들(SA0~SA1023) 각각은 구조는 도 5에 도시된 SRAM(Static Random Access Memory) 구조에 한정되지 않는다.
도 6은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 6을 참조하면, 메모리 장치(1200)는 뱅크들(1210_1~1210_n), 행 디코더들(1220_1~1220_n), 열 디코더들(1230_1~1230_n), 및 주변 회로(1240)를 포함할 수 있다. 여기서 n은 뱅크의 개수를 의미한다. 본 발명의 실시 예에 따른 메모리 장치(1200)는 복수의 뱅크들을 포함할 수 있다. 예를 들면, 본 발명의 실시 예에 따른 메모리 장치(1200)는 초고용량 메모리 장치(도 3 참조, 1100)보다 많은 수의 뱅크들을 포함할 수 있다. 프로세서(도 1 참조, 110)는 복수의 뱅크들에 동시에 접근하여 데이터 입출력을 수행할 수 있다. 따라서, 초고용량 메모리 장치(도 3 참조, 1100)보다 메모리 장치(1200)에서 더 빠르게 데이터 입출력이 수행될 수 있다.
뱅크(1210)는 도 3에서 도시된 뱅크(1110)와 대체로 동일할 수 있다. 다만 도 6을 참조하면, 뱅크(1210)는 뱅크(1110)와 달리 비트라인 센스앰프 어레이들(1215, 1216)을 추가적으로 포함할 수 있다. 뱅크(1210)는 비트라인 센스앰프 어레이들(1215, 1216)을 통해 추가적인 메모리를 포함할 수 있다. 상술한 추가적인 메모리는 버퍼메모리를 의미할 수 있다. 버퍼메모리로의 접근 시간은 일반적인 DRAM 셀로의 접근 시간보다 감소될 수 있다. 따라서, 본 발명의 실시 예에 따른 메모리 장치(1200)는 버퍼메모리를 통해 도 3에서 상술한 캐시 동작을 빠르게 수행할 수 있다. 버퍼메모리에 저장되는 데이터는 상술한 캐시 동작에 의한 데이터뿐만 아니라 프로세서(도 1 참조, 110)가 전송한 쓰기 데이터가 저장될 수도 있다. 버퍼메모리에 저장되는 데이터는 상술한 것에 한정되지 않는다. 버퍼메모리에 대해서는 도 8에서 후술한다.
행 디코더(1220)는 도 3에서 도시된 행 디코더(1120)와 대체로 동일할 수 있다. 다만, 본 발명의 실시 예에 따른 행 디코더(1220)는 행 디코더(1120)와 달리 비트라인 센스앰프 어레이들(1215, 1216)을 제어하기 위해 복수의 BLSA 제어회로들(SRAM CTRLs) 포함할 수 있다. 상술한 복수의 BLSA 제어회로들에 대해서는 도 8에서 후술한다.
열 디코더(1230)는 도 3에서 도시된 열 디코더(1130)와 동일한 기능을 수행한다. 다만 도 6을 참조하면, 열 디코더(1230)는 열 디코더(1130)와 달리 비트라인 센스앰프 어레이들(1215, 1216)에 저장된 데이터를 임시로 저장할 수 있다. 열 디코더(1230)는 비트라인 센스앰프 어레이들(1215, 1216)의 데이터 입출력을 위해 열 디코더(1130)와 동일한 구조를 가질 수도 있고, 추가적인 회로들을 포함할 수도 있다.
주변 회로(1240)는 도 3에서 도시된 주변 회로(1140)와 대체로 동일할 수 있다. 주변 회로(1240)는 비트라인 센스앰프 어레이들(1215, 1216)의 데이터 입출력을 위해 주변 회로(1140)와 동일한 구조를 가질 수도 있고, 추가적인 회로들을 포함할 수도 있다. 상술한 추가적인 회로들에 대해서는 도 12에서 후술한다.
도 7은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 7을 참조하면, 메모리 장치(1200)는 뱅크(1210), 행 디코더(1220), 열 디코더(1230), 커맨드 디코더(1241), 어드레스 버퍼(1242), 뱅크 제어기(1243), 입출력 게이트(1444), 직렬화기(1245), 병렬화기(1246), 데이터 버퍼(1247), 및 패드(1248)를 포함할 수 있다.
뱅크(1210), 행 디코더(1220), 및 열 디코더(1230)는 도 6에서 도시된 것과 대체적으로 동일하므로, 중복되는 설명은 생략하기로 한다. 설명의 간략화를 위해 도 7에는 뱅크(1210), 행 디코더(1220), 및 열 디코더(1230) 각각의 개수는 하나인 경우만 도시되었다.
커맨드 디코더(1241)는 외부로부터 수신되는 명령들(CMD)을 디코딩하여 비트라인 센스앰프 어레이들(1215, 1216)에 접근하기 위한 제어 신호들(예를 들면, R_CTL, B_CTL_, C_CTL)을 생성할 수 있다. 예를 들면, 커맨드 디코더(1241)는 쓰기 인에이블 신호(WE), 로우 어드레스 스트로브 신호(RAS), 컬럼 어드레스 스트로브 신호(CAS), 액티브 신호(ACT), 칩 선택 신호(CS), 어드레스 버퍼(1242)로부터 전달된 어드레스 정보 등을 디코딩하여 커맨드(CMD)에 상응하는 제어 신호들을 생성할 수 있다.
명령들(CMD)에는 뱅크(1210) 내 일반적인 메모리 셀들을 사용하기 위한 명령들 또는 비트라인 센스앰프 어레이들(1215, 1216)을 사용하기 위한 명령들이 포함될 수 있다. 예를 들어, 상술한 명령들은 활성화 명령, 읽기 명령, 또는 쓰기 명령일 수 있다. 커맨드 디코더(1241)는 비트라인 센스앰프 어레이들(1215, 1216)을 사용하기 위한 명령을 디코딩하기 위해 외부로부터 추가적인 신호들을 입력 받을 수도 있다.
어드레스 버퍼(1242)는 외부로부터 어드레스들(ADD)을 수신할 수 있다. 어드레스 버퍼(1242)는 비트라인 센스앰프 어레이들(1215, 1216)을 선택하기 위한 어드레스들(ADD)을 입력 받을 수 있다. 어드레스 버퍼(1242)는 외부로부터 수신된 어드레스들(ADD) 및 명령들(CMD)을 참조하여 뱅크 어드레스들(BA), 행 어드레스들(RA), 및 열 어드레스들(CA)을 생성할 수 있다. 어드레스 버퍼(1242)는 비트라인 센스앰프 어레이들(1215, 1216)에 접근하기 위한 어드레스들(ADD)을 입력 받을 수 있다. 뱅크 컨트롤러(1243)는 뱅크 제어 신호(B_CTL) 및 뱅크 어드레스들(BA)을 참조하여 복수의 뱅크들 중 적어도 하나 이상을 선택할 수 있다. 뱅크 컨트롤러(1243)는 복수의 뱅크들 각각을 제어하는 행 디코더 및 열 디코더에 제어 신호들을 전달할 수 있다.
행 디코더(1220)는 행 디코더 제어 신호(R_CTL), 뱅크 컨트롤러(1243)의 제어, 및 행 어드레스들(RA)를 참조하여 뱅크(1210) 내 복수의 워드라인들(WL) 또는 복수의 서브 워드라인들(WL_S)을 선택할 수 있다. 행 디코더(1220)는 일반적인 메모리 셀들에 접근하기 위한 복수의 워드라인들(WL)을 선택하거나, 비트라인 센스앰프 어레이들(1215, 1216)에 접근하기 위한 복수의 서브 워드라인들(WL_S)을 선택할 수도 있다. 행 디코더(1220)에 의해 임의의 서브 워드라인이 선택된 경우, 선택된 서브 워드라인에 연결된 비트라인 센스앰프들이 활성화될 수 있다.
열 디코더(1230)는 열 디코더 제어 신호(C_CTL), 뱅크 컨트롤러(1243)의 제어, 및 열 어드레스들(CA)를 참조하여 행 디코더(1220)에 의해 선택된 워드라인에 연결된 메모리 셀들을 사용하기 위해 선택신호들(CSL)을 생성할 수 있다. 또는 열 디코더(1230)는 선택된 서브 워드라인에 연결된 비트라인 센스앰프들을 사용하기 위해 선택신호들(CSL)을 생성할 수 있다. 선택신호들(CSL)이 뱅크(1210)로 전달되면, 선택된 서브 워드라인에 연결된 비트라인 센스앰프들에 저장된 데이터가 입출력 라인(I/O Line)으로 전달될 수 있다. 또는 입출력 라인(I/O Line)을 통해 비트라인 센스앰프들로 데이터가 전달될 수도 있다. 다른 실시 예로, 열 디코더(1230)는 선택신호들(CSL)을 생성하지 않을 수도 있다. 이 경우, 선택된 서브 워드라인에 연결된 비트라인 센스앰프들 전부에 대해 읽기 동작 또는 쓰기 동작이 수행될 수 있다.
입출력 게이트(1244)는 입출력 라인(I/O Line), 직렬화기(Serializer, 1245), 및 병렬화기(Deserializer, 1246)와 연결될 수 있다. 입출력 게이트(1244)는 입출력 라인(I/O Line)을 통해 비트라인 센스앰프 어레이들(1215, 1216)에 데이터를 쓰거나, 비트라인 센스앰프 어레이들(1215, 1216)로부터 데이터를 감지할 수 있다. 입출력 게이트(1244)는 상술한 읽기 동작 또는 쓰기 동작을 수행하기 위해 열 디코더(1230)로부터 제어 신호들을 수신할 수 있다. 도시되진 않았지만 입출력 게이트(1244)는 커맨드 디코더(1241)로부터 직접 제어 신호들을 수신할 수도 있다. 입출력 게이트(1244)는 읽기 데이터를 직렬화기(1245)로 전달할 수 있고, 쓰기 데이터를 병렬화기(1246)로부터 수신할 수 있다.
직렬화기(1245)는 비트라인 센스앰프 어레이들(1215, 1216)에 저장된 데이터를 직렬화하여 데이터 버퍼(1247)로 전달할 수 있다. 병렬화기(1246)는 비트라인 센스앰프 어레이들(1215, 1216)에 쓰여질 데이터를 병렬화하여 입출력 게이트(1244)로 전달할 수 있다. 데이터 버퍼(1247)는 직렬화기(1245), 병렬화기(1246), 및 패드(1248)와 연결되어 데이터 입출력을 수행할 수 있다.
도 8은 도 6에서 도시된 뱅크 및 행 디코더를 예시적으로 보여주는 블록도이다. 도 8을 참조하면, 뱅크(1210)는 복수의 어레이 매트들(1211), 복수의 비트라인 센스앰프 회로들(1212), 복수의 서브 워드라인 드라이버들(1213), 및 복수의 접합부들(1214)을 포함할 수 있다. 어레이 매트(1211), 비트라인 센스앰프 회로(1212), 서브 워드라인 드라이버(1213), 및 접합부(1214)는 도 4에서 도시된 어레이 매트(1111), 비트라인 센스앰프 회로(1112), 서브 워드라인 드라이버(1113), 및 접합부(1114)와 각각 동일한 기능을 수행하므로 이에 대한 설명은 생략하기로 한다.
뱅크(1210)는 뱅크(도 3 참조, 1110)와 달리 비트라인 센스앰프 어레이들(1215, 1216)을 추가적으로 포함할 수 있다. 비트라인 센스앰프 어레이들(1215, 1216)은 어레이 매트(1211)와 독립하여 동작될 수 있다.
도 8을 참조하면, 비트라인 센스앰프 어레이들(1215, 1216)은 뱅크(1210)의 양 끝에 배치될 수 있다. 그러나 실시 예에 따라서, 비트라인 센스앰프 어레이는 뱅크(1210)의 한쪽 끝에만 배치될 수도 있다. 그러나 실시 예에 따라서, 비트라인 센스앰프 어레이는 뱅크(1210)의 양 끝을 제외한 부분에도 배치될 수 있다. 비트라인 센스앰프 어레이들(1215, 1216) 각각은 복수의 비트라인 센스앰프 회로들(1217)을 포함할 수 있다. 비트라인 센스앰프 어레이들(1215, 1216) 각각은 복수의 접합부들(1218)을 포함할 수도 있고 포함하지 않을 수도 있다. 여기서 비트라인 센스앰프 회로(1217)는 비트라인 센스앰프 회로(1212)와 동일할 수도 있고, 상이할 수도 있다. 상이한 경우, 비트라인 센스앰프 회로(1217)의 내부 구조는 비트라인 센스앰프 회로(1212)와 다른 SRAM 셀들(미도시)로 구성될 수 있다. 마찬가지로, 접합부(1218)의 내부 구조는 접합부(1214)의 내부 구조와 동일할 수도 있고 상이할 수도 있다. 상이한 경우, 접합부(1218)는 서브 워드라인 드라이버(1213)와 독립하여 동작되도록 구성될 수 있다.
메모리 장치(1200)는 저비용으로 버퍼메모리를 구비하기 위해, 뱅크(1210)에 사용되는 비트라인 센스앰프 회로(1212)를 그대로 활용할 수 있다. 비트라인 센스앰프 회로(1217)는 내부에 비트라인 센스앰프들(도 5 참조)을 포함할 수 있고, 각 비트라인 센스앰프들은 SRAM 셀로 동작될 수 있다. 비트라인 센스앰프 회로(1217)는 DRAM 셀 특성이 아닌 SRAM 셀 특성을 갖고 있어, 비트라인 센스앰프 회로(1217)에 저장된 데이터는 DRAM 셀에 수행되는 리프레시(Refresh)가 필요하지 않을 수 있다.
실시 예에 있어서, 비트라인 센스앰프 회로(1217)에 저장된 읽기 데이터는 비트라인 센스앰프 회로(1212)에 연결된 입출력 라인들(미도시)을 통해 주변 회로(1240)로 전달될 수 있다. 쓰기 데이터는 비트라인 센스앰프 회로(1212)에 연결된 입출력라인들(미도시)을 통해 주변 회로(1240)에서 비트라인 센스앰프 회로(1217)로 전달될 수 있다. 즉, 복수의 어레이 매트들(1211)에 접근하기 위한 입출력 라인들(미도시)이 비트라인 센스앰프 회로(1217)에 접근하기 위해 활용될 수 있다.
다른 실시 예에 있어서, 비트라인 센스앰프 회로(1217)에 저장된 읽기 데이터는 복수의 어레이 매트들(1211)과 무관한 입출력 라인들(미도시)을 통해 주변 회로(1240)로 전달될 수 있다. 쓰기 데이터는 복수의 어레이 매트들(1211)과 무관한 입출력라인들(미도시)을 통해 주변 회로(1240)에서 비트라인 센스앰프 회로(1217)로 전달될 수 있다.
버퍼메모리의 용량은 비트라인 센스앰프 회로(1217)의 개수에 비례한다. 예를 들어, 비트라인 센스앰프 회로(1217)내 비트라인 센스앰프의 개수가 1024개인 경우, 버퍼메모리의 용량은 1024개에 비트라인 센스앰프 회로(1217)의 개수를 곱한 값이 된다. 메모리 장치(1200)가 복수의 뱅크들을 포함하는 경우, 버퍼메모리의 용량은 1024개에 비트라인 센스앰프 회로(1217)의 개수를 곱한 값에 뱅크의 개수를 더 곱한 값이 된다.
도 8을 참조하면, 행 디코더(1220)는 복수의 서브 행 디코더들(Sub Row Decoders, 1221), 복수의 비트라인 센스앰프 제어회로들(BLSA CTRLs, 1222), 및 복수의 BLSA 제어회로들(SRAM CTRLs, 1225, 1226)을 포함할 수 있다.
서브 행 디코더(1221)는 주변 회로(도 6 참조, 1240)의 제어에 의해 워드라인들(WLs) 중 적어도 하나를 선택하여 활성화할 수 있다. 비트라인 센스앰프 제어회로(1222)는 주변 회로(도 6 참조, 1240)의 제어에 의해 복수의 비트라인 센스앰프 회로들(1212)을 제어할 수 있다. 메모리 장치(1200)에 액티브 명령이 입력된 경우, 비트라인 센스앰프 제어회로(1222)는 복수의 비트라인 센스앰프 회로들(1212)을 활성화 할 수 있다. 비트라인 센스앰프 제어회로(1222)는 선택된 워드라인에 인접한 복수의 비트라인 센스앰프 회로들(1212)을 활성화 할 수 있다. 메모리 장치(1200)에 프리차지 명령이 입력된 경우, 비트라인 센스앰프 제어회로(1222)는 복수의 비트라인 센스앰프 회로들(1212)을 비활성화 할 수 있다. 도 8을 참조하면, 서브 행 디코더(1221) 및 비트라인 센스앰프 제어회로(1222)는 열 방향을 따라 반복하여 교대로 배치될 수 있다.
비트라인 센스앰프 제어회로들(1225, 1226) 각각은 복수의 비트라인 센스앰프 회로들(1217)을 제어할 수 있다. BLSA 제어회로들(1225, 1226) 각각은 복수의 접합부들(1218)을 제어할 수도 있다. BLSA 제어회로들(1225, 1226) 각각은 서브 워드라인(WL_S)을 통해 한 행에 배치된 복수의 비트라인 센스앰프 회로들(1217) 또는 복수의 접합부들(1218)을 제어할 수 있다. BLSA 제어회로들(1225, 1226) 각각은 비트라인 센스앰프 제어회로(1222)와 동일할 수도 있고, 상이할 수도 있다. 상이한 경우, BLSA 제어회로들(1225, 1226) 각각은 비트라인 센스앰프 회로들(1217)에 저장된 데이터를 읽거나 또는 비트라인 센스앰프 회로들(1217)에 데이터를 쓰기 위한 추가 회로들(미도시)을 포함할 수 있다. BLSA 제어회로들(1225, 1226) 각각과 비트라인 센스앰프 제어회로(1222)가 동일한 경우, 메모리 장치(1200)는 버퍼메모리(비트라인 센스앰프 어레이들(1215, 1216)) 제어를 위해 행 디코더(1220)에 사용되는 비트라인 센스앰프 제어회로(1222)를 그대로 활용할 수 있다.
프로세서(도 1 참조, 110)는 버퍼메모리(비트라인 센스앰프 어레이들(1215, 1216))를 사용하기 위해 추가적인 행 어드레스들(미도시)을 메모리 장치(1200)에 제공할 수 있다. 입력된 추가적인 행 어드레스들(미도시)은 주변 회로(1240) 및 행 디코더(1220)에 순차적으로 전달된 후 복수의 BLSA 제어회로들(1225, 1226)로 전달될 수 있다.
프로세서(도 1 참조, 110)가 일반적인 DRAM 셀 영역에 접근하는 시간에 비하여 버퍼메모리(비트라인 센스앰프 어레이들(1215, 1216))에 접근하는 시간은 상대적으로 감소될 수 있다. 예를 들어, 감소된 시간은 tRCD 일 수 있다. 프로세서(도 1 참조, 110)가 버퍼메모리(비트라인 센스앰프 어레이들(1215, 1216))으로 접근하는 경우, 버퍼메모리(비트라인 센스앰프 어레이들(1215, 1216))는 SRAM 셀들을 포함하고 있으므로, DRAM 셀을 읽기 위해 미세 전압 차이를 증폭하는 과정이 불필요할 수 있다. 버퍼메모리(비트라인 센스앰프 어레이들(1215, 1216))는 DRAM 셀보다 고속에서 동작될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 모듈에 대한 읽기 명령이 수행되는 과정을 나타내는 순서도이다. 도 9는 도 1, 도 2 및 도 6을 참조하여 설명될 것이다.
S110 단계에서, 메모리 모듈(도 2 참조, 1000)은 프로세서(도 1 참조, 110)로부터 읽기 명령을 입력 받을 수 있다. 메모리 모듈(도 2 참조, 1000)은 프로세서(도 1 참조, 110)로부터 읽기 명령에 대응되는 읽기 어드레스들도 입력 받을 수 있다.
S120 단계에서, 레지스터 클락 드라이버(도 2 참조, 1500)는 태그 정보를 제 3 메모리 장치(도 2 참조, 1300)로부터 입력 받을 수 있다. 레지스터 클락 드라이버(도 2 참조, 1500)는 상술한 태그 정보와 프로세서(도 1 참조, 110)가 입력한 읽기 어드레스들에 포함된 태그 정보를 비교할 수 있다.
S130 단계에서, S120 단계에서의 비교를 참조하여, 레지스터 클락 드라이버(도 2 참조, 1500)는 상술한 태그 정보들이 일치하는지 여부(Hit)를 확인할 수 있다. 프로세서(도 1 참조, 110)가 입력한 읽기 어드레스들에 포함된 태그 정보와 제 3 메모리 장치(도 2 참조, 1300)에 저장된 태그 정보가 일치하는 경우(Yes), S140 단계가 실행될 수 있다. 일치하지 않는 경우(No, Miss), S150 단계가 실행될 수 있다.
S140 단계에서, 레지스터 클락 드라이버(도 2 참조, 1500)는 읽기 데이터를 제 1 및 제 2 메모리 장치들(도 2 참조, 1200a, 1200b)로부터 출력할 수 있다. 읽기 데이터는 제 1 및 제 2 초고용량 메모리 장치(도 2 참조, 1100a, 1100b)보다 제 1 및 제 2 메모리 장치들(도 2 참조, 1200a, 1200b)에서 고속으로 출력될 수 있다.
S150 단계에서, 레지스터 클락 드라이버(도 2 참조, 1500)는 제 1 및 제 2 메모리 장치들(도 2 참조, 1200a, 1200b) 내 데이터가 제 1 및 제 2 초고용량 메모리 장치(도 2 참조, 1100a, 1100b)에 저장되었는지 여부(Clean)를 확인할 수 있다. 저장된 경우(Yes), S170 단계가 수행될 수 있다. 저장되지 않은 경우(No), S160 단계가 수행되고 S170 단계가 수행될 수 있다.
S160 단계에서, 레지스터 클락 드라이버(도 2 참조, 1500)는 제 1 및 제 2 메모리 장치들(도 2 참조, 1200a, 1200b)에 저장된 이전 데이터(Old Data)를 제 1 및 제 2 초고용량 메모리 장치들(도 2 참조, 1100a, 1100b)로 저장할 수 있다(Write Back or Migration). S160 단계를 수행하기 위해, 레지스터 클락 드라이버(도 2 참조, 1500)는 제 1 및 제 2 초고용량 메모리 장치들(도 2 참조, 1100a, 1100b)에 곧바로 이전 데이터(Old Data)를 쓰는 대신에, 버퍼메모리(비트라인 센스앰프 어레이들(도 6 참조, 1215, 1216))에 이전 데이터(Old Data)를 쓸 수도 있다. 전술한대로, 일반적인 DRAM 셀 영역에 접근하는 시간에 비하여 버퍼메모리(비트라인 센스앰프 어레이들(1215, 1216))에 접근하는 시간은 상대적으로 감소될 수 있다. 레지스터 클락 드라이버(도 2 참조, 1500)가 버퍼메모리(비트라인 센스앰프 어레이들(도 6 참조, 1215, 1216))에 이전 데이터(Old Data)를 씀으로써, S160 단계가 완료될 수 있다. 이후, 레지스터 클락 드라이버(도 2 참조, 1500)는 버퍼메모리(비트라인 센스앰프 어레이들(도 6 참조, 1215, 1216))에 저장된 이전 데이터(Old Data)를 제 1 및 제 2 초고용량 메모리 장치들(도 2 참조, 1100a, 1100b)로 저장할 수 있다(Write Back or Migration).
S170 단계에서, 레지스터 클락 드라이버(도 2 참조, 1500)는 읽기 데이터를 제 1 및 제 2 초고용량 메모리 장치들(도 2 참조, 1100a, 1100b)로부터 출력할 수 있다. 읽기 데이터는 제 1 및 제 2 메모리 장치들(도 2 참조, 1200a, 1200b)보다 제 1 및 제 2 초고용량 메모리 장치들(도 2 참조, 1100a, 1100b)에서 더 지연되어 출력될 수 있다.
S180 단계에서, 레지스터 클락 드라이버(도 2 참조, 1500)는 프로세서(도 1 참조, 110)로 출력하거나 또는 출력할 읽기 데이터를 제 1 및 제 2 메모리 장치들(도 2 참조, 1200a, 1200b)에 저장할 수 있다(Update). 프로세서(도 1 참조, 110)가 메모리 모듈(도 2 참조, 1000)을 통해 읽은 데이터는 가까운 시간 내에 다시 읽혀질 가능성이 높을 수 있다. 따라서, 레지스터 클락 드라이버(도 2 참조, 1500)는 읽기 데이터를 읽기 데이터를 캐시로 동작되는 제 1 및 제 2 메모리 장치들(도 2 참조, 1200a, 1200b)에 저장할 수 있다.
S180 단계를 수행하기 위해, 레지스터 클락 드라이버(도 2 참조, 1500)는 뱅크들(도 6 참조, 1210_1~1210_n)에 곧바로 읽기 데이터를 저장하는 대신에, 버퍼메모리(비트라인 센스앰프 어레이들(도 6 참조, 1215, 1216))에 읽기 데이터를 저장할 수도 있다. 전술한대로, 일반적인 DRAM 셀 영역에 접근하는 시간에 비하여 버퍼메모리(비트라인 센스앰프 어레이들(1215, 1216))에 접근하는 시간은 상대적으로 감소될 수 있다. 레지스터 클락 드라이버(도 2 참조, 1500)가 버퍼메모리(비트라인 센스앰프 어레이들(도 6 참조, 1215, 1216))에 읽기 데이터를 저장함으로써, S180 단계가 완료될 수 있다. 이후, 레지스터 클락 드라이버(도 2 참조, 1500)는 버퍼메모리(비트라인 센스앰프 어레이들(도 6 참조, 1215, 1216))에 저장된 읽기 데이터를 뱅크들(도 6 참조, 1210_1~1210_n)로 저장할 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 모듈에 대한 쓰기 명령이 수행되는 과정을 나타내는 순서도이다. 도 10은 도 1, 도 2 및 도 6을 참조하여 설명될 것이다.
S210 단계에서, 메모리 모듈(도 2 참조, 1000)은 프로세서(도 1 참조, 110)로부터 쓰기 명령을 입력 받을 수 있다. 메모리 모듈(도 2 참조, 1000)은 프로세서(도 1 참조, 110)로부터 쓰기 명령에 대응하는 쓰기 어드레스들도 입력 받을 수 있다.
S220 단계에서, 레지스터 클락 드라이버(도 2 참조, 1500)는 태그 정보를 제 3 메모리 장치(도 2 참조, 1300)로부터 입력 받을 수 있다. 레지스터 클락 드라이버(도 2 참조, 1500)는 상술한 태그 정보와 프로세서(도 1 참조, 110)가 입력한 쓰기 어드레스들에 포함된 태그 정보를 비교할 수 있다.
S230 단계에서, S220 단계에서의 비교를 참조하여, 레지스터 클락 드라이버(도 2 참조, 1500)는 상술한 태그 정보들이 일치하는지 여부(Hit)를 확인할 수 있다. 프로세서(도 1 참조, 110)가 입력한 쓰기 어드레스들에 포함된 태그 정보와 제 3 메모리 장치(도 2 참조, 1300)에 저장된 태그 정보가 일치하는 경우(Yes), S240 단계가 수행될 수 있다. 일치하지 않는 경우(No), S250 단계가 수행될 수 있다. 상술한 태그 정보들의 일치 여부에 관계없이 쓰기 데이터는 제 1 및 제 2 메모리 장치들(도 2 참조, 1200a, 1200b)에 저장될 수 있다.
S240 단계에서, 레지스터 클락 드라이버(도 2 참조, 1500)는 제 1 및 제 2 메모리 장치들(도 2 참조, 1200a, 1200b) 내의 데이터가 제 1 및 제 2 초고용량 메모리 장치들(도 2 참조, 1100a, 1100b)에 저장되었는지 여부(Clean)를 확인할 수 있다. 저장된 경우(Yes), S241 단계가 수행될 수 있다. 저장되지 않은 경우(No, Dirty), S243 단계가 수행될 수 있다.
S241 단계에서, 레지스터 클락 드라이버(도 2 참조, 1500)는 쓰기 데이터를 제 1 및 제 2 메모리 장치들(도 2 참조, 1200a, 1200b)에 저장할 수 있다. S242 단계에서, 제 1 및 제 2 메모리 장치들(도 2 참조, 1200a, 1200b) 저장된 쓰기 데이터와 제 1 및 제 2 초고용량 메모리 장치들(도 2 참조, 1100a, 1100b)에 저장된 데이터가 상이해졌으므로, 레지스터 클락 드라이버(도 2 참조, 1500)는 더티 비트(Dirty Bit)를 설정할 수 있다. 여기서, 더티 비트는 제 1 및 제 2 메모리 장치들(도 2 참조, 1200a, 1200b) 저장된 쓰기 데이터와 제 1 및 제 2 초고용량 메모리 장치들(도 2 참조, 1100a, 1100b)에 저장된 데이터가 상이함을 나타낼 수 있다. 더티 비트는 제 1, 제 2, 또는 제 3 메모리 장치들(도 2 참조, 1200a, 1200b, 1300)에 저장될 수 있다.
S243 단계에서, 레지스터 클락 드라이버(도 2 참조, 1500)는 쓰기 데이터를 제 1 및 제 2 메모리 장치들(도 2 참조, 1200a, 1200b)에 저장할 수 있다. S243 단계를 수행하기 전에 이미 더티 비트가 설정되어 있었으므로, 레지스터 클락 드라이버(도 2 참조, 1500)는 S242 단계를 수행할 필요는 없을 수 있다.
S250 단계에서, 레지스터 클락 드라이버(도 2 참조, 1500)는 제 1 및 제 2 메모리 장치들(도 2 참조, 1200a, 1200b) 내의 데이터가 제 1 및 제 2 초고용량 메모리 장치들(도 2 참조, 1100a, 1100b)에 저장되었는지 여부(Clean)를 확인할 수 있다. 저장된 경우(Yes), 레지스터 클락 드라이버(도 2 참조, 1500)는 S251 단계를 수행한다. 저장되지 않은 경우(No, Dirty), 레지스터 클락 드라이버(도 2 참조, 1500)는 S253 단계를 수행한다.
S251 단계에서, 제 1 및 제 2 메모리 장치들(도 2 참조, 1200a, 1200b) 내의 데이터가 제 1 및 제 2 초고용량 메모리 장치들(도 2 참조, 1100a, 1100b)에 저장된 경우(Yes), 레지스터 클락 드라이버(도 2 참조, 1500)는 쓰기 데이터를 제 1 및 제 2 메모리 장치들(도 2 참조, 1200a, 1200b)에 저장할 수 있다.
S252 단계에서, 제 1 및 제 2 메모리 장치들(도 2 참조, 1200a, 1200b)에 저장된 쓰기 데이터와 제 1 및 제 2 초고용량 메모리 장치들(도 2 참조, 1100a, 1100b)에 저장된 데이터가 상이해졌으므로, 레지스터 클락 드라이버(도 2 참조, 1500)는 더티 비트(Dirty Bit)를 설정할 수 있다.
S253 단계에서, 레지스터 클락 드라이버(도 2 참조, 1500)는 제 1 및 제 2 메모리 장치들(도 2 참조, 1200a, 1200b)에 저장된 이전 데이터(Old Data)를 제 1 및 제 2 초고용량 메모리 장치들(도 2 참조, 1100a, 1100b)에 저장할 수 있다(Write Back or Migration). S253 단계를 수행하기 위해, 레지스터 클락 드라이버(도 2 참조, 1500)는 제 1 및 제 2 초고용량 메모리 장치들(도 2 참조, 1100a, 1100b)에 곧바로 이전 데이터(Old Data)를 쓰는 대신에, 제 1 및 제 2 메모리 장치들(도 2 참조, 1200a, 1200b)의 버퍼메모리(비트라인 센스앰프 어레이들(도 6 참조, 1215, 1216))에 이전 데이터(Old Data)를 쓸 수 있다. 전술한대로, 일반적인 DRAM 셀 영역에 접근하는 시간에 비하여 버퍼메모리(비트라인 센스앰프 어레이들(1215, 1216))에 접근하는 시간은 상대적으로 감소될 수 있다. 레지스터 클락 드라이버(도 2 참조, 1500)가 버퍼메모리(비트라인 센스앰프 어레이들(도 6 참조, 1215, 1216))에 이전 데이터(Old Data)를 씀으로써, S253 단계가 완료될 수 있다. 이후, 레지스터 클락 드라이버(도 2 참조, 1500)는 버퍼메모리(비트라인 센스앰프 어레이들(도 6 참조, 1215, 1216))에 이전 데이터(Old Data)를 제 1 및 제 2 초고용량 메모리 장치들(도 2 참조, 1100a, 1100b)에 저장할 수 있다(Write Back or Migration).
S254 단계에서, 레지스터 클락 드라이버(도 2 참조, 1500)는 쓰기 데이터를 제 1 및 제 2 메모리 장치들(도 2 참조, 1200a, 1200b)에 저장할 수 있다. S254 단계를 수행하기 전에 이미 더티 비트가 설정되어 있었으므로, 레지스터 클락 드라이버(도 2 참조, 1500)는 S252 단계를 수행할 필요가 없을 수 있다.
도 9 및 도 10을 통하여, 본 발명의 실시 예에 따른 메모리 모듈(도 2 참조, 1000)이 읽기 명령을 수행하는 과정 및 쓰기 명령을 수행하는 과정을 살펴보았다. 본 발명의 실시 예에 따른 메모리 모듈(도 2 참조, 1000)은 상대적으로 접근 시간이 빠른 대신 용량이 적은 메모리 장치(도 2 참조, 1200) 및 상대적으로 접근 시간이 느린 대신 용량이 많은 제 1 및 제 2 초고용량 메모리 장치들(도 2 참조, 1100a, 1100b)를 모두 포함할 수 있다. 메모리 장치(도 2 참조, 1200) 및 초고용량 메모리 장치(도 2 참조, 1100)에 대한 접근 시간들의 차이를 극복하기 위해, 본 발명의 실시 예에 따른 메모리 장치(도 2 참조, 1200)는 접근 시간이 매우 빠른 버퍼메모리(비트라인 센스앰프 어레이들(도 6 참조, 1215, 1216))를 추가적으로 포함할 수 있다. 따라서, 메모리 모듈(1000)은 메모리 장치(도 2 참조, 1200)에서 제 1 및 제 2 초고용량 메모리 장치들(도 2 참조, 1100a, 1100b)로의 데이터 이주(Migration, S160, S253)를 버퍼메모리(비트라인 센스앰프 어레이들(도 6 참조, 1215, 1216))를 통해 효율적으로 수행할 수 있다. 또한, 메모리 모듈(도 2 참조, 1000)은 초고용량 메모리 장치(도 2 참조, 1100)에서 메모리 장치(도 2 참조, 1200)로의 데이터 이주(Migration, S180)를 버퍼메모리(비트라인 센스앰프 어레이들(도 6 참조, 1215, 1216))를 통해 효율적으로 수행할 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 모듈의 일부를 예시적으로 보여주는 도면이다. 도 11을 참조하면, 메모리 모듈(1000)은 초고용량 메모리 장치(1100), 메모리 장치(1200), 및 데이터 버퍼(1400)을 포함할 수 있다. 도 11은 도 3, 도 6, 도 8, 도 9 및 도 10을 참조하여 설명될 것이다.
초고용량 메모리 장치(1100)는 뱅크(1110), 및 주변 회로(1140)를 포함할 수 있다. 뱅크(1110)의 상세한 설명은 도 3에서 설명되었으므로 생략하기로 한다. 주변 회로(1140)의 상세한 설명은 도 3에서 설명되었으므로 생략하기로 한다. 도 11을 참조하면, 주변 회로(1140)는 병렬화기(Deserializer, 1145)를 더 포함할 수 있다. 도시되진 않았지만, 병렬화기(1145)는 주변 회로(1140)가 아닌 뱅크(1110)에 분산되어 배치될 수도 있다. 메모리 장치(1200)에서 초고용량 메모리 장치(1100)로 데이터가 이주(S160, S253)되는 경우, 병렬화기(1145)는 메모리 장치(1200)로부터 전송된 데이터를 병렬화할 수 있다. 병렬화된 데이터는 뱅크(1110)로 전송될 수 있다.
메모리 장치(1200)는 뱅크들(1210_1~1210_n) 및 주변 회로(1240)를 포함할 수 있다. 뱅크(1210)의 상세한 설명은 도 6 및 도 8에서 설명되었으므로 생략하기로 한다. 주변 회로(1240)의 상세한 설명은 도 6에서 설명되었으므로 생략하기로 한다. 도 11을 참조하면, 주변 회로(1240)는 직렬화기(Serializer, 1245)를 포함할 수 있다. 도시되진 않았지만, 직렬화기(1245)는 주변 회로(1240)가 아닌 뱅크들(1210_1~1210_n) 각각에 분산되어 배치될 수 있다. 본 발명의 실시 예에 따른 메모리 장치(1200)에서 초고용량 메모리 장치(1100)로 데이터가 이주(도 9 참조, S160, 도 10 참조, S253)되는 경우, 직렬화기(1245)는 버퍼메모리들(1211_1~1211_n, 1212_1~1212_n)에 저장된 데이터를 직렬화할 수 있다. 직렬화기(1245)는 뱅크들(1210_1~1210_n)에 저장된 데이터를 직렬화할 수 있다. 도시되진 않았지만, 직렬화기(1245)는 내부에 클락(Clock) 발생 회로를 포함할 수 있다. 직렬화된 데이터는 초고용량 메모리 장치(1100)로 전송될 수 있다.
예를 들면, 전송 방식은 싱글-엔디드(Single-ended) 또는 디퍼런셜-엔디드(Differential-ended) 방식일 수 있다. 예를 들면, 직렬화된 데이터는 멀티-레벨 시그널링(Multi- level Signaling)에 의해 전송 속도가 향상될 수도 있다. 실시 예에 있어서, 초고용량 메모리 장치(1100)에서 메모리 장치(1200)로도 데이터가 전송될 수 있다. 즉, 초고용량 메모리 장치(1100) 및 메모리 장치(1200) 사이에 이중 통신(Duplex)이 이루어질 수도 있다. 이중 통신을 위해, 초고용량 메모리 장치(1100) 및 메모리 장치(1200) 사이에 별도의 채널(Channel)이 구비될 수 있다.
데이터 버퍼(1400)의 상세한 설명은 도 2에서 설명되었으므로 생략하기로 한다.
도 12는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다. 도 12는 도 8 및 도 11을 참조하여 설명될 것이다. 도 12를 참조하면, 메모리 장치(1200)는 뱅크들(1210_1~1210_n), 직렬화기들(1245_1~1245_n), 및 패드(DQE, 1248)를 포함할 수 있다.
뱅크들(1210_1~1210_n)의 상세한 설명은 도 8에서 설명되었으므로 생략하기로 한다. 도 11과 달리, 도 12에서는 메모리 장치(1200)는 복수의 직렬화기들(1245_1~1245_n)을 포함할 수 있다. 복수의 직렬화기들(1245_1~1245_n)은 주변 회로(미도시)에 포함될 수도 있고, 뱅크들(1210_1~1210_n)에 포함될 수도 있다. 직렬화기들(1245_1~1245_n) 각각은 버퍼메모리들(1211_1~1211_n, 1212_1~1212_n) 각각에 저장된 데이터를 직렬화할 수 있다. 직렬화기들(1245_1~1245_n) 각각은 뱅크들(1210_1~1210_n) 각각에 저장된 데이터를 직렬화할 수 있다. 직렬화된 데이터는 패드(1248)를 통해 초고용량 메모리 장치로 전송될 수 있다. 도 12에서 패드(1248)는 하나만 도시되어 있으나, 패드의 개수는 복수일 수 있다. 도시되진 않았지만, 직렬화된 데이터는 뱅크들(1210_1~1210_n)에 저장된 데이터가 출력되는 별도의 패드(미도시)를 통해 초고용량 메모리 장치로 전송될 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 13을 참조하면, 메모리 장치(1200)는 뱅크들(1210_1~1210_n), 직렬화기들(1245_1~1245_n), 패드(DQE, 1243), 및 TSV 영역(Through Silicon Via Area, 1250_1~1250_2)을 포함할 수 있다. 뱅크들(1210_1~1210_n), 직렬화기들(1245_1~1245_n), 및 패드(1248)의 상세한 설명은 도 12에서 설명되었으므로 생략하기로 한다.
TSV 영역(1250_1~1250_2)은 버퍼메모리들(1211_1~1211_n, 1212_1~1212_n)에 저장된 데이터가 이동하는 경로가 될 수 있다. TSV 영역(1250_1~1250_2)은 뱅크들(1210_1~1210_n)에 저장된 데이터가 이동하는 경로가 될 수도 있다. 메모리 모듈(1000)은 용량 증대를 위해 TSV 영역(1250_1~1250_2)을 통해 적층된 메모리 장치들(1200)을 포함할 수 있다. 버퍼메모리들(1211_1~1211_n, 1212_1~1212_n)에 저장된 데이터는 메모리 장치들(1200) 각각의 TSV 영역을 통해 최하층의 메모리 장치(1200)의 직렬화기들(1245_1~1245_n)로 전송될 수 있다. 뱅크들(1210_1~1210_n)에 저장된 데이터는 메모리 장치들(1200) 각각의 TSV 영역을 통해 최하층의 메모리 장치(1200)의 직렬화기들(1245_1~1245_n)로 전송될 수도 있다. 직렬화기들(1245_1~1245_n)로 전송된 데이터는 패드(1248)를 통해 초고용량 메모리 장치(1100)로 전송될 수 있다. 한편 이러한 내부 구성의 배치는 본 발명을 제한하지 않는다고 이해되어야 할 것이다.
도 14는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 14를 참조하면, 메모리 장치(1200)는 뱅크들(1210_1~1210_n), 직렬화기들(1245_1~1245_n), 패드(DQE, 1248), 및 TSV 영역(1250_1~1250_2)을 포함할 수 있다. 도 13과 달리, 도 14에서는 직렬화기들(1245_1~1245_n)과 TSV 영역(1250_1~1250_2)의 배치 순서가 바뀌었다. 한편 이러한 내부 구성의 배치는 본 발명을 제한하지 않는다고 이해되어야 할 것이다.
버퍼메모리들(1211_1~1211_n, 1212_1~1212_n)에 저장된 데이터는 직렬화기들(1245_1~1245_n)을 통해 직렬화될 수 있다. 뱅크들(1210_1~1210_n)에 저장된 데이터는 직렬화기들(1245_1~1245_n)을 통해 직렬화될 수 있다. 직렬화된 데이터는 메모리 장치들(1200) 각각의 TSV 영역을 통해 최하층의 메모리 장치(1200)의 패드(1248)으로 전송될 수 있다. 뱅크들(1210_1~1210_n), 직렬화기들(1245_1~1245_n), 패드(1248), 및 TSV 영역(1250_1~1250_2)의 상세한 설명은 도 13에서 설명되었으므로 생략하기로 한다.
도 15는 본 발명의 실시 예에 따른 메모리 장치가 적층된 구조를 예시적으로 보여주는 블록도이다. 도 15를 참조하면, 메모리가 적층된 구조는 메모리 장치들(1200_1~1200_n)을 포함할 수 있다. 메모리 장치들(1200_1~1200_n) 각각은 도 14에서 도시된 메모리 장치(1200)와 동일할 수 있다.
메모리 장치(1200_2~1200_n)에 저장된 데이터는 TSV들을 통해 최하층 메모리 장치(1200_1)으로 전송될 수 있다. 최하층 메모리 장치(1200_1)는 외부와 인터페이싱을 수행하는 마스터 칩(Master Chip)일 수 있고, 나머지 메모리 장치들(1200_2~1200_n)은 슬레이브 칩들(Slave Chips)일 수 있다.
도시되진 않았지만, 메모리가 적층된 구조는 최하층에 마스터 칩 역할을 수행하는 별도의 메모리 장치를 더 포함할 수 있다. 메모리 장치(1200_1~1200_n)에 저장된 데이터는 TSV들을 통해 최하층 마스터 칩으로 전송될 수 있다. 이 경우, 메모리 장치들(1200_1~1200_n)은 슬레이브 칩들일 수 있다.
도 16은 본 발명의 실시 예에 따른 메모리 모듈을 예시적으로 보여주는 도면이다. 도 16을 참조하면 메모리 모듈(2000)은 제 1, 제 2, 제 3, 및 제 4 초고용량 메모리 장치들(UDRAMs, 2100a, 2100b, 2100c, 2100d), 제 1 및 제 2 데이터 버퍼들(DBs, 2400a, 2400b), 및 레지스터 클락 드라이버(RCD, 2500)를 포함할 수 있다. 초고용량 메모리 장치, 제 1 및 제 2 데이터 버퍼들(DBs, 2400a, 2400b), 및 레지스터 클락 드라이버(RCD, 2500)는 도 2에서 도시된 초고용량 메모리 장치, 제 1 및 제 2 데이터 버퍼들(DBs, 1400a, 1400b), 및 레지스터 클락 드라이버(RCD, 1500)와 각각 동일한 기능을 수행하므로 이에 대한 설명은 생략하기로 한다.
메모리 모듈(2000)가 초고용량 메모리 장치들(2100)을 포함하므로, 메모리 모듈(도 2 참조, 1000)과 비교하여 메모리 모듈(2000)의 용량은 더 클 수 있다.
도 17은 본 발명의 실시 예에 따른 메모리 모듈을 예시적으로 보여주는 도면이다. 도 17을 참조하면 메모리 모듈(3000)은 제 1 및 제 2 비휘발성 메모리 장치들(NVMs, 3100a, 3100b), 제 1, 제 2, 및 제 3 메모리 장치들(DRAMs, 3200a, 3200b, 3300), 제 1 및 제 2 데이터 버퍼들(DBs, 3400a, 3400b), 레지스터 클락 드라이버(RCD, 3500), 제 1 및 제 2 비휘발성 메모리 장치 컨트롤러들(NVM CTRLs, 3600a, 3600b)을 포함할 수 있다. 제 1, 제 2 및 제 3 메모리 장치들(DRAMs, 3200a, 3200b, 3300), 제 1 및 제 2 데이터 버퍼들(DBs, 3400a, 3400b), 및 레지스터 클락 드라이버(RCD, 3500)는 도 2에서 도시된 제 1, 제 2 및 제 3 메모리 장치들(DRAMs, 1200a, 1200b, 1300), 제 1 및 제 2 데이터 버퍼들(DBs, 1400a, 1400b), 및 레지스터 클락 드라이버(RCD, 1500)와 각각 동일한 기능을 수행하므로 이에 대한 설명은 생략하기로 한다.
비휘발성 메모리 장치(Non-Volatile Memory Device, 3100)는 도 2에서 전술한 초고용량 메모리 장치(1100)와 동일한 기능을 수행할 수 있다. 다만 초고용량 메모리 장치(도 3 참조, 1100)와 달리, 비휘발성 메모리 장치(3100)는 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있다. 비휘발성 메모리 장치(3100)는 낸드(NAND) 셀들을 포함할 수도 있고, 노아(NOR) 셀들을 포함할 수도 있다. 제 1 및 제 2 비휘발성 메모리 장치 컨트롤러들(3600a, 3600b) 각각은 제 1 및 제 2 비휘발성 메모리 장치들(3100a, 3100b)을 제어할 수 있다.
도 18은 본 발명의 실시 예에 따른 2DPC 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 18을 참조하면, 2DPC(DIMM Per Channel) 메모리 시스템(10)은 메모리 모듈들(DIMM1, DIMM2) 및 소켓들(Socket1, Socket2)을 포함할 수 있다.
메모리 모듈들(DIMM1, DIMM2) 각각은 도 2에서 도시된 메모리 모듈(1000)과 동일할 수 있다. 메모리 모듈들(DIMM1, DIMM2) 각각의 한 면은 한 랭크를 구성할 수 있다. 메모리 모듈(DIMM1)은 제 1 랭크 및 제 2 랭크를 포함할 수 있다. 메모리 모듈(DIMM2)은 제 3 랭크 및 제 4 랭크를 포함할 수 있다. 메모리 모듈(DIMM1)은 제 1 소켓에 장착될 수 있다. 메모리 모듈(DIMM2)은 제 2 소켓에 장착될 수 있다.
도 19는 본 발명의 실시 예에 따른 2DPC 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 19를 참조하면, 2DPC 메모리 시스템(20)은 메모리 모듈들(DIMM1, DIMM2) 및 소켓들(Socket1, Socket2)을 포함할 수 있다.
메모리 모듈들(DIMM1, DIMM2) 각각의 한 면은 한 랭크를 구성할 수 있다. 메모리 모듈(DIMM1)은 제 1 랭크 및 제 2 랭크를 포함할 수 있다. 제 1 랭크는 메모리 장치들(1200)을 포함할 수 있다. 제 2 랭크는 초고용량 메모리 장치들(1100)을 포함할 수 있다. 메모리 모듈(DIMM2)은 제 3 랭크 및 제 4 랭크를 포함할 수 있다. 제 3 랭크는 메모리 장치들(1200)을 포함할 수 있다. 제 4 랭크는 초고용량 메모리 장치들(1100)을 포함할 수 있다. 메모리 모듈(DIMM1)은 제 1 소켓에 장착될 수 있다. 메모리 모듈(DIMM2)은 제 2 소켓에 장착될 수 있다.
도 20은 본 발명의 실시 예에 따른 2DPC 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 20을 참조하면, 2DPC 메모리 시스템(30)은 메모리 모듈들(DIMM1, DIMM2) 및 소켓들(Socket1, Socket2)을 포함할 수 있다.
메모리 모듈들(DIMM1, DIMM2) 각각의 한 면은 한 랭크를 구성할 수 있다. 메모리 모듈(DIMM1)은 제 1 랭크 및 제 2 랭크를 포함할 수 있다. 제 1 랭크 및 제 2 랭크 각각은 메모리 장치들(1200)을 포함할 수 있다. 메모리 모듈(DIMM2)은 제 3 랭크 및 제 4 랭크를 포함할 수 있다. 제 3 랭크 및 제 4 랭크 각각은 초고용량 메모리 장치들(1100)을 포함할 수 있다. 제 4 랭크는 초고용량 메모리 장치들(1100)을 포함할 수 있다. 메모리 모듈(DIMM1)은 제 1 소켓에 장착될 수 있다. 메모리 모듈(DIMM2)은 제 2 소켓에 장착될 수 있다.
도 21은 본 발명의 실시 예에 따른 2DPC 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 21을 참조하면, 2DPC 메모리 시스템(40)은 메모리 모듈들(DIMM1, DIMM2) 및 소켓들(Socket1, Socket2)을 포함할 수 있다. 메모리 모듈들(DIMM1, DIMM2) 각각은 도 16에서 도시된 메모리 모듈(2000)과 동일할 수 있다. 메모리 모듈들(DIMM1, DIMM2) 각각의 한 면은 한 랭크를 구성할 수 있다. 메모리 모듈(DIMM1)은 제 1 랭크 및 제 2 랭크를 포함할 수 있다. 메모리 모듈(DIMM2)은 제 3 랭크 및 제 4 랭크를 포함할 수 있다. 메모리 모듈(DIMM1)은 제 1 소켓에 장착될 수 있다. 메모리 모듈(DIMM2)은 제 2 소켓에 장착될 수 있다.
Figure pat00001
표 1을 참조하면, 도 18, 도 19, 도 20, 및 도 21에서 나타낸 2DPC 메모리 시스템 각각에 포함된 랭크가 포함하는 메모리 장치의 종류를 확인할 수 있다.
도 22는 본 발명의 실시 예에 따른 2DPC 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 22를 참조하면, 2DPC 메모리 시스템(50)은 메모리 모듈들(DIMM1, DIMM2) 및 소켓들(Socket1, Socket2)을 포함할 수 있다. 용량 증대를 위해, 2DPC 메모리 시스템(50)은 도 18에 도시된 메모리 모듈(DIMM) 보다 더 높은 메모리 모듈(DIMM)을 포함할 수 있다. 도 18에 도시된 메모리 모듈(DIMM)은 2열의 메모리 장치들을 포함할 수 있다. 도 22에 도시된 메모리 모듈(DIMM)은 4열의 메모리 장치들을 포함할 수 있다.
도 23은 본 발명의 실시 예에 따른 2DPC 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 23을 참조하면, 2DPC 메모리 시스템(60)은 메모리 모듈들(DIMM1, DIMM2) 및 소켓들(Socket1, Socket2)을 포함할 수 있다. 용량 증대를 위해, 2DPC 메모리 시스템(50)은 도 18에 도시된 메모리 모듈(DIMM)과 달리 PCB(Printed Circuit Board)가 적층된 메모리 모듈(DIMM)을 포함할 수 있다. 도 23을 참조하면, 메모리 모듈들(DIMM1, DIMM2) 각각은 좌우로 PCB가 적층될 수 있다. 메모리 장치들(1200) 및 초고용량 메모리 장치들(1100)은 적층된 PCB에 연결될 수 있다.
도 24는 본 발명의 실시 예에 따른 2DPC 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 24를 참조하면, 2DPC 메모리 시스템(70)은 메모리 모듈들(DIMM1, DIMM2) 및 소켓들(Socket1, Socket2)을 포함할 수 있다. 메모리 모듈들(DIMM1, DIMM2) 각각은 도 2에서 도시된 메모리 모듈(1000)과 동일할 수 있다. 다만, 용량 증대를 위해, 메모리 모듈들(DIMM1, DIMM2) 각각은 패키지 스태킹(Package Stacking) 방식으로 메모리 장치들(1200)을 적층할 수 있다. 용량 증대를 위해, 메모리 모듈들(DIMM1, DIMM2) 각각은 패키지 스태킹(Package Stacking) 방식으로 초고용량 메모리 장치들(1100)을 적층할 수 있다.
도 25는 본 발명의 실시 예에 따른 2DPC 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 25를 참조하면, 2DPC 메모리 시스템(80)은 메모리 모듈들(DIMM1, DIMM2) 및 소켓들(Socket1, Socket2)을 포함할 수 있다. 메모리 모듈들(DIMM1, DIMM2) 각각은 도 2에서 도시된 메모리 모듈(1000)과 동일할 수 있다. 다만, 용량 증대를 위해, 메모리 모듈들(DIMM1, DIMM2) 각각은 TSV를 통해 메모리 장치들(1200)을 적층할 수 있다. 용량 증대를 위해, 메모리 모듈들(DIMM1, DIMM2) 각각은 TSV를 통해 초고용량 메모리 장치들(1100)을 적층할 수 있다. 도 18, 도 19, 도 20, 도 21, 도 22, 도 23, 도 24, 및 도 25에서는 2DPC 메모리 시스템을 예시적으로 도시하였다. 다만, 채널에 연결된 메모리 모듈들의 개수는 도시된 것에 한정되지 않는다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
10, 20, 30, 40, 50, 60, 70, 80: 2DPC 메모리 시스템
1000, 2000: 메모리 모듈
1100: 초고용량 메모리 장치
1200, 1300: 메모리 장치
1400: 데이터 버퍼
1500: 레지스터 클락 드라이버

Claims (10)

  1. 워드라인 및 비트라인과 연결된 메모리 셀;
    상기 비트라인을 통해 상기 메모리 셀에 연결되고, 상기 비트라인의 신호를 증폭하는 제 1 비트라인 센스앰프; 및
    상기 제 1 비트라인 센스앰프에 인접하여 배치되고, 상기 비트라인과 연결되지 않는 제 2 비트라인 센스앰프를 포함하되,
    외부로부터 수신된 어드레스에 의해 상기 제 2 비트라인 센스앰프가 선택되고, 외부로부터 수신된 명령에 따라 상기 제 2 비트라인 센스앰프에 데이터가 저장되거나 상기 제 2 비트라인 센스앰프로부터 상기 데이터가 출력되는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 2 비트라인 센스앰프는 상기 제 1 비트라인 센스앰프와 동일한 구조를 갖는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 명령에 기초하여 상기 제 2 비트라인 센스앰프에 대한 활성화 명령, 읽기 명령, 또는 쓰기 명령을 생성하는 커맨드 디코더;
    상기 어드레스에 기초하여 상기 제 2 비트라인 센스앰프에 대응하는 행 어드레스 및 열 어드레스를 생성하는 어드레스 버퍼; 및
    상기 워드라인을 통해 상기 메모리 셀과 연결되고, 서브 워드라인을 통해 상기 제 2 비트라인 센스앰프에 연결되고, 상기 활성화 명령 및 상기 행 어드레스를 참조하여 상기 제 2 비트라인 센스앰프를 선택하는 행 디코더를 더 포함하는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 행 디코더는:
    상기 비트라인의 신호를 감지하고 증폭하기 위해 상기 제 1 비트라인 센스앰프에 전원을 공급하는 제 1 비트라인 센스앰프 제어회로; 및
    상기 서브 워드라인을 통해 상기 제 2 비트라인 센스앰프를 제어하는 제 2 비트라인 센스앰프 제어회로를 포함하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 2 비트라인 센스앰프 제어회로는 상기 제 1 비트라인 센스앰프 제어회로와 동일한 구조를 갖는 메모리 장치.
  6. 제 3 항에 있어서,
    상기 제 2 비트라인 센스앰프에 저장된 데이터를 직렬화하는 직렬화기; 및
    상기 제 2 비트라인 센스앰프에 저장될 데이터를 병렬화하는 병렬화기를 더 포함하는 메모리 장치.
  7. 제 6 항에 있어서,
    입출력 라인을 통해 상기 제 2 비트라인 센스앰프와 연결되고, 상기 읽기 명령, 상기 쓰기 명령, 및 상기 열 어드레스를 참조하여 상기 제 2 비트라인 센스앰프를 선택하는 열 디코더를 더 포함하는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 직렬화기 및 상기 병렬화기에 연결되고, 상기 열 디코더의 제어에 따라 상기 제 2 비트라인 센스앰프에 데이터를 쓰거나 상기 제 2 비트라인 센스앰프에 저장된 데이터를 감지하는 입출력 게이트를 더 포함하는 메모리 장치.
  9. 제 1 메모리 장치 및;
    제 1 메모리 장치와 다른 동작 속도 또는 다른 용량을 갖는 제 2 메모리 장치를 포함하되,
    상기 제 1 메모리 장치는,
    복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    복수의 비트라인들을 통하여 상기 복수의 메모리 셀들에 연결되고, 상기 복수의 비트라인들의 신호를 증폭하는 제 1 비트라인 센스앰프 회로;
    상기 제 1 비트라인 센스앰프 회로에 인접하여 배치되고, 상기 복수의 비트라인들과 연결되지 않는 제 2 비트라인 센스앰프 회로; 및
    상기 복수의 메모리 셀들에 연결된 복수의 워드라인들 및 상기 제 2 비트라인 센스앰프 회로에 연결된 서브 워드라인을 선택하는 행 디코더를 포함하는 메모리 모듈.
  10. 제 9 항에 있어서,
    상기 제 1 메모리 장치는 상기 제 2 메모리 장치의 캐시(Cache)로써 동작하는 메모리 모듈.
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