KR102476201B1 - 메모리 장치 및 그의 테스트 회로 - Google Patents

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Abstract

본 기술은 메모리 장치 및 그의 테스트 회로에 관한 것으로서, 복수의 메모리 셀 어레이들, 메모리 셀 어레이들로부터 각각 다수의 데이터 입출력 라인들을 통해 병렬로 리드되는 데이터를 전송하는 복수의 데이터 전송부들, 및 테스트 모드 시, 복수의 데이터 전송부들 중 하나의 데이터 전송부를 선택해서, 선택된 데이터 전송부로부터 병렬로 전송되는 데이터를 복수의 데이터 입출력 패드들 중 하나의 데이터 입출력 패드로 순차적으로 출력하는 테스트 회로를 제공한다.

Description

메모리 장치 및 그의 테스트 회로{MEMORY DEVICE AND TEST CIRCUIT THEREOF}
본 발명은 메모리 장치에 관한 것으로서, 보다 상세하게는, 메모리 장치의 테스트 동작을 수행하는 테스트 회로에 관한 것이다.
메모리 시스템은 소비자용 또는 산업용 여러 전자 장치들, 예를 들면, 컴퓨터, 휴대폰, PDA(Portable Digital Assistant), 디지털 카메라, 게임기, 항법 장치, 등에 적용되어 주 기억 장치 또는 보조 기억 장치로 사용된다. 메모리 시스템을 구현하는 메모리 장치들은 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), FRAM(Ferroelectric RAM), PRAM(Phase-change RAM), MRAM(Magnetoresistive RAM), RRAM(Resistive RAM), 플래시 메모리, 등과 같은 비휘발성 메모리 장치로 구분될 수 있다.
메모리 장치는 데이터를 저장하기 위한 다수의 메모리 셀들을 포함할 수 있다. 메모리 장치의 집적도가 증가함에 따라, 메모리 셀들의 수가 증가하고 증가된 메모리 셀들을 테스트하기 위해 더 많은 시간과 비용이 소요된다. 따라서, 메모리 장치를 테스트하기 위해 병렬 테스트 방식(parallel test scheme)이 적용될 수 있다.
예를 들어, 복수의 DRAM 칩들을 테스트할 때, DRAM 칩들의 데이터 입출력 패드들 중 하나만을 이용해서 테스트 데이터를 DRAM 칩들에 라이트할 수 있다. 즉, 하나의 데이터 입출력 패드를 통해 테스트 데이터가 입력되고, 입력된 테스트 데이터는 복사되어 복수의 DRAM 칩들의 대응하는 메모리 셀들에 저장될 수 있다. 그리고, 리드 동작을 통해, 복수의 DRAM 칩들의 대응하는 메모리 셀들로부터 데이터를 리드해서 비교할 수 있다. 비교 결과에 따라, 복수의 DRAM 칩들의 대응하는 메모리 셀들에 모두 같은 데이터가 저장되었는지를 판단하고, 판단 결과가 테스트 패스(pass)/페일(fail) 형태로 하나의 데이터 패드를 통해 출력될 수 있다.
이러한 테스트 동작에 의해 테스트 페일 시, 메모리 셀의 불량 발생 여부만을 확인할 수 있을 뿐, 불량이 발생한 메모리 셀의 주소는 확인할 수 없다. 물론, 복수의 DRAM 칩들의 모든 데이터 입출력 패드들을 통해 테스트 데이터를 그대로 리드한다면, 불량이 발생한 메모리 셀의 주소를 확인할 수 있다. 하지만, 데이터 입출력 패드에 연결되는 테스트 장비의 프로브(probe) 핀의 개수는 정해져 있기 때문에, 이 경우 테스트 장비에서 동시에 테스트할 수 있는 DRAM 칩들의 개수가 줄어들게 된다. 결국, 메모리 장치의 테스트 시간이 길어지게 되고, 메모리 장치의 공정 비용이 증가할 수 있다. 따라서, 메모리 장치를 테스트하는데 소요되는 시간 및 비용을 줄일 수 있는 메모리 장치의 테스트 회로 및 테스트 방법이 요구되고 있다.
본 발명은 메모리 장치의 테스트 동작에 따라 메모리 장치에 입출력되는 데이터를 제어할 수 있는 테스트 회로를 제공하고자 한다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 셀 어레이들; 상기 메모리 셀 어레이들로부터 각각 다수의 데이터 입출력 라인들을 통해 병렬로 리드되는 데이터를 전송하는 복수의 데이터 전송부들; 및 테스트 모드 시, 상기 복수의 데이터 전송부들 중 하나의 데이터 전송부를 선택해서, 상기 선택된 데이터 전송부로부터 병렬로 전송되는 데이터를 복수의 데이터 입출력 패드들 중 하나의 데이터 입출력 패드로 순차적으로 출력하는 테스트 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 데이터 입출력 라인 그룹들; 상기 데이터 입출력 라인 그룹들에 각각 대응하여, 상기 대응하는 그룹의 데이터 입출력 라인들을 통해 전송되는 데이터를 직렬화하는 복수의 직렬화부들; 및 테스트 모드 시, 상기 복수의 데이터 입출력 라인 그룹들 중 하나를 선택하고, 선택된 그룹의 데이터 입출력 라인들을 통해 전송되는 데이터를 상기 직렬화부들 중 하나로 출력하는 테스트 회로를 포함할 수 있다.
본 기술은 메모리 장치의 테스트 모드 시, 메모리 장치에 포함되는 복수의 메모리 셀들에 데이터를 라이트하고, 라이트된 데이터를 다시 리드하여 확인할 수 있다. 라이트된 데이터 및 리드된 데이터를 각각 비교해서 불량 발생 여부 뿐 아니라 불량이 발생한 메모리 셀의 위치를 검출할 수 있다.
더 나아가, 복수의 메모리 셀들의 데이터를 하나의 데이터 입출력 패드만을 사용하여 확인하기 때문에, 동시에 여러 메모리 장치들을 테스트하면서도 테스트 동작의 신뢰성을 증가시킬 수 있다. 메모리 장치들을 테스트하는데 소요되는 시간 및 비용 증가를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도.
도 2는 본 발명의 일 실시예에 따른 도 1에 도시된 입출력 회로 및 테스트 회로를 나타내는 블록도.
도 3은 본 발명의 또 다른 실시예에 따른 도 1에 도시된 입출력 회로 및 테스트 회로를 나타내는 블록도.
도 4는 도 3에 도시된 입출력 회로 및 테스트 회로의 신호 파형도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
도 1은 본 발명의 실시예에 따른 메모리 장치(100)를 나타내는 블록도이다. 메모리 장치(100)는 복수의 메모리 셀 어레이들(110), 어드레스 수신부(120), 제어 로직(130), 로우 디코더(140), 컬럼 디코더(150), 입출력 회로(160), 및 테스트 회로(170)를 포함할 수 있다.
메모리 셀 어레이들(110)은 복수의 비트 라인(BL)들 및 복수의 워드 라인(WL)들 간에 접속되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이들(110)은 각각 센스 앰프부들에 대응하고, 복수의 메모리 셀들에 리드/라이트되는 데이터는 센스 앰프부에 의해 감지 및 증폭될 수 있다.
어드레스 수신부(120)는 어드레스 단자(ADD)를 통해 외부로부터 어드레스를 입력 받을 수 있다. 어드레스 수신부(120)는 입력된 어드레스로부터 각각 로우 어드레스(RADD), 컬럼 어드레스(CADD)를 생성할 수 있다. 또는, 어드레스 수신부(120)는 레지스터를 포함하여, 입력된 어드레스를 저장한 후 출력할 수 있다.
로우 어드레스(RADD)에 따라, 로우 디코더(140)는 메모리 셀 어레이(110) 내에 대응하는 로우, 즉, 워드 라인(WL)을 선택할 수 있다. 로우 디코더(140)는 로우 어드레스(RADD)를 디코딩해서 대응하는 워드 라인(WL)을 나타내는 워드 라인 구동 신호(WDL)를 생성할 수 있다.
컬럼 어드레스(CADD)에 따라, 컬럼 디코더(150)는 메모리 셀 어레이(110) 내에 대응하는 컬럼, 즉, 입출력 라인(IO)을 선택할 수 있다. 컬럼 디코더(150)는 컬럼 어드레스(CADD)를 디코딩해서 대응하는 입출력 라인(IO)을 나타내는 컬럼 선택 신호(YI)를 생성할 수 있다.
제어 로직(130)은 커맨드 단자(CMD)를 통해 외부로부터 입력되는 신호에 따라 내부 커맨드를 생성할 수 있다. 특히, 외부로부터 입력되는 신호의 조합이 테스트 모드를 나타낼 경우, 제어 로직(130)은 테스트 회로(170)를 제어하기 위한 테스트 모드 신호(TM) 또는 선택 신호(SEL)를 생성할 수 있다. 제어 로직(130)은 커맨드 디코더 및 모드 레지스터 셋(mode register set), 등을 포함할 수 있다. 제어 로직(130)은 외부로부터 입력되는 신호의 조합에 따라, 모드 레지스터 셋에 설정된 값을 바탕으로 테스트 모드 신호(TM) 또는 선택 신호(SEL)를 생성할 수 있다
입출력 회로(160)는 입출력 라인(IO)을 통해 메모리 셀 어레이들(110)에 연결될 수 있다. 컬럼 디코더(150)에 의해 생성되는 컬럼 선택 신호(YI)에 응답해, 입출력 회로는(160) 입출력 라인(IO)과 데이터 패드(DQ) 사이에 데이터를 전송할 수 있다.
테스트 회로(170)는 입출력 회로(160)를 통해 입출력 라인(IO)에 연결될 수 있다. 테스트 회로(170)는 제어 로직(130)에 의해 생성되는 테스트 모드 신호(TM) 또는 선택 신호(SEL)에 응답해 테스트 동작을 수행할 수 있다. 테스트 모드 시, 테스트 회로(170)는 입출력 라인(IO)으로부터 데이터를 입력 받고, 테스트 동작으로 얻어지는 데이터를 데이터 패드(DQ)로 출력할 수 있다. 본 발명의 실시예에 따른 입출력 회로(160) 및 테스트 회로(170)의 구성은 도 2 및 도 3을 참조하여 보다 더 구체적으로 설명하고자 한다.
도 2는 본 발명의 일 실시예에 따른 도 1에 도시된 입출력 회로(160) 및 테스트 회로(170)를 나타내는 블록도이다.
앞서 설명한 것과 같이, 도 1의 메모리 장치(100)는 복수의 메모리 셀 어레이들(110)을 포함할 수 있다. 각각의 메모리 셀 어레이들(110)은 다수의 데이터 입출력 라인들(IO)을 통해 병렬로 입출력되는 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(110)는 8 개의 메모리 셀 어레이들(110)을 포함할 수 있다. 그리고, 메모리 장치(110)의 버스트 랭스(burst length)가 16 일 경우, 각각의 메모리 셀 어레이들(110)에는 16 개의 데이터 입출력 라인들(IO1<0:15> to IO8<0:15)을 통해 데이터가 병렬로 리드/라이트될 수 있다. 이하에서는 보다 빠른 이해를 위해 이 같은 실시예를 바탕으로 설명하고 있지만, 본 발명이 이에 한정되는 것은 아니다.
도 2를 참조하면, 입출력 회로(160)는 메모리 셀 어레이들(110)에 대응하여 8 개의 데이터 전송부들(220_1 to 220_8)을 포함할 수 있다. 데이터 전송부들(220_1 to 220_8)은 메모리 셀 어레이들(110)로부터 각각 16 개의 입출력 라인들(IO1<0:15> to IO8<0:15)을 통해 병렬로 리드되는 데이터를 전송할 수 있다.
예를 들어, 제1 데이터 전송부(220_1)는 도 1의 메모리 셀 어레이들(110) 중 첫번째 메모리 셀 어레이에 대응할 수 있다. 제1 데이터 전송부(220_1)는 첫번째 메모리 셀 어레이로부터 16개의 데이터 입출력 라인들(IO1<0:15>)을 통해 병렬로 리드되는 데이터를 대응하는 출력 라인들로 전송할 수 있다.
이때, 제1 데이터 전송부(220_1)는 리피터(repeater)를 포함할 수 있다. 즉, 제1 데이터 전송부(220_1)는 데이터 입출력 라인들(IO1<0:15>)의 논리 레벨을 그대로 출력 라인들의 논리 레벨로 구동할 수 있다. 따라서, 이하에서는 설명의 편의를 위해, 데이터 전송부들(220_1 to 220_8)의 출력 라인들 역시 데이터 입출력 라인들(IO1<0:15> to IO8<0:15)과 같은 부호로 나타내고자 한다.
마찬가지로, 제8 데이터 전송부(220_8)는 도 1의 메모리 셀 어레이들(110) 중 마지막 메모리 셀 어레이에 대응할 수 있다. 제8 데이터 전송부(220_8)는 마지막 메모리 셀 어레이로부터 16개의 데이터 입출력 라인들(IO8<0:15>)을 통해 병렬로 리드되는 데이터를 대응하는 출력 라인들(IO8<0:15>)로 전송할 수 있다.
도 2는 본 발명의 일 실시예에 따른 테스트 회로(170_1)를 나타내고 있다. 테스트 회로(170_1)는 데이터 전송부들(220_1 to 220_8)의 16 개의 출력 라인들(IO1<0:15> to IO8<0:15)에 각각 대응하는 다수의 조합부들(210_1 to 210_16)을 포함할 수 있다.
테스트 모드 시, 제어 로직(130)에 의해 생성되는 데이트 모드 신호(TM)에 응답해, 조합부들(210_1 to 210_16)은 대응하는 출력 라인들(IO1<0:15> to IO8<0:15)의 출력 신호들을 조합할 수 있다. 즉, 조합부들(210_1 to 210_16)은 대응하는 출력 라인들(IO1<0:15> to IO8<0:15)의 논리 레벨들을 비교하고, 비교 결과를 출력 라인들(T<0:15>)로 출력할 수 있다.
예를 들어, 제1 조합부(210_1)는 데이터 전송부들(220_1 to 220_8)의 첫번째 출력 라인들(IO1<0> to IO8<0>)에 대응할 수 있다. 제1 조합부(210_1)는 데이터 전송부들(220_1 to 220_8)의 첫번째 출력 라인들(IO1<0> to IO8<0>)의 출력 신호들에 XOR 논리 연산을 수행할 수 있다. 따라서, 데이터 전송부들(220_1 to 220_8)의 첫번째 출력 라인들(IO1<0> to IO8<0>)의 출력 신호들의 논리 레벨이 다를 경우, 제1 조합부(210_1)는 논리 하이 레벨의 신호를 출력 라인(T<0>)으로 출력할 수 있다.
마찬가지로, 제16 조합부(210_16)는 데이터 전송부들(220_1 to 220_8)의 마지막 출력 라인들(IO1<15> to IO8<15>)에 대응할 수 있다. 제16 조합부(210_16)는 데이터 전송부들(220_1 to 220_8)의 마지막 출력 라인들(IO1<15> to IO8<15>)의 출력 신호들에 XOR 논리 연산을 수행할 수 있다. 따라서, 데이터 전송부들(220_1 to 220_8)의 마지막 출력 라인들(IO1<15> to IO8<15>)의 출력 신호들의 논리 레벨이 다를 경우, 제16 조합부(210_16)는 논리 하이 레벨의 신호를 출력 라인(T<15>)로 출력할 수 있다.
도 2를 참조하면, 입출력 회로(160)는 8 개의 데이터 전송부들(220_1 to 220_8)에 각각 대응하여 8 개의 직렬화부들(230_1 to 230_8)을 더 포함할 수 있다. 직렬화부들(230_1 to 230_8)은 대응하는 데이터 전송부들(220_1 to 220_8)로부터 병렬로 전송되는 데이터를 데이터 입출력 패드들(DQ1 to DQ8)로 순차적으로 출력할 수 있다.
테스트 모드 시, 조합부들(210_1 to 210_16)은 대응하는 출력 라인들(IO1<0:15> to IO8<0:15)의 논리 레벨들을 비교하고, 비교 결과를 직렬화부들(230_1 to 230_8) 중 하나로, 예를 들면, 제1 직렬화부(230_1)로 출력할 수 있다. 따라서, 제1 직렬화부(230_1)는 조합부들(210_1 to 210_16)의 출력 라인들(T<0:15>)을 통해 전송되는 비교 결과들을 순차적으로 제1 데이터 입출력 패드(DQ1)로 출력할 수 있다.
본 발명의 일 실시예에 따르면, 테스트 모드 시 복수의 메모리 셀 어레이들(110)에 같은 데이터를 라이트할 수 있다. 라이트된 데이터가 복수의 메모리 셀 어레이들(110)의 입출력 라인들(IO1<0:15> to IO8<0:15)을 통해 병렬로 다시 리드될 수 있다. 리드된 데이터는 조합부들(210_1 to 210_16)에 이해 비교되고, 비교 결과가 하나의 데이터 입출력 패드(DQ1)를 통해 순차적으로 출력될 수 있다. 따라서, 메모리 셀 어레이들(110)에 포함된 메모리 셀의 불량 여부가 빠르게 확인될 수 있다. 또한, 하나의 데이터 입출력 패드(DQ1)를 사용하기 때문에, 테스트 장비에서 동시에 여러 메모리 장치들을 테스트하여 테스트 시간 및 비용을 줄일 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 도 1에 도시된 입출력 회로(160) 및 테스트 회로(170)를 나타내는 블록도이다.
앞서 설명한 것과 같이, 도 1의 메모리 장치(100)는 8 개의 메모리 셀 어레이들(110)을 포함할 수 있고, 각각의 메모리 셀 어레이들(110)에는 16 개의 데이터 입출력 라인들(IO1<0:15> to IO8<0:15)을 통해 데이터가 병렬로 리드/라이트될 수 있다. 이하에서는 도 2의 구성과 동일한 구성에 대한 중복되는 설명은 생략하고, 특히, 본 발명의 또 다른 실시예에 따른 테스트 회로(170_2)를 중심으로 설명하고자 한다.
테스트 모드 시, 테스트 회로(170_2)는 데이터 전송부들(220_1 to 220_8) 중 하나의 데이터 전송부를 선택할 수 있다. 이에 따라, 복수의 제1 내지 제8 데이터 입출력 라인 그룹들(IO1<0:15> to IO8<0:15) 중 하나의 데이터 입출력 라인 그룹이 선택될 수 있다. 테스트 회로(170_2)는 선택된 그룹의 데이터 입출력 라인들을 통해 전송되는 데이터를 직렬화부들(230_1 to 230_8) 중 하나의 직렬화부, 예를 들면, 제1 직렬화부(230_1)로 출력할 수 있다.
비록, 도 3에서는 제1 직렬화부(230_1)가 입출력 회로(160)에 포함되도록 도시되었지만, 본 발명의 실시예에 따라 제1 직렬화부(230_1)는 테스트 회로(170_2)에 포함될 수 있다. 이에 따라, 테스트 회로(170_2)는 선택된 데이터 전송부로부터 병렬로 전송되는 데이터를 데이터 패드들(DQ1 to DQ8) 중 하나의 데이터 패드, 예를 들면 제1 데이터 패드(DQ1)로 순차적으로 출력할 수 있다.
테스트 회로(170_2)는 데이터 입출력 라인 그룹들(IO1<0:15> to IO8<0:15)의 다수의 데이터 입출력 라인들에 각각 대응하는 다수의 선택부들(310_1 to 310_16)을 포함할 수 있다. 즉, 선택부들(310_1 to 310_16)는 데이터 전송부들(220_1 to 220_8)의 16 개의 출력 라인들(IO1<0:15> to IO8<0:15)에 각각 대응할 수 있다.
테스트 모드 시, 제어 로직(130)에 의해 생성되는 선택 신호들(SEL1 to SEL8)에 응답해, 선택부들(310_1 to 310_16)는 선택된 데이터 입출력 라인 그룹의 데이터 입출력 라인, 즉, 선택된 데이터 전송부의 출력 라인의 데이터를 출력 라인들(T<0:15>)로 출력할 수 있다. 예를 들어, 테스트 모드 시, 제어 로직(130)에 의해 제1 선택 신호(SEL1)가 활성화되면, 선택부들(310_1 to 310_16)에 의해 제1 데이터 입출력 라인 그룹(IO1<0:15>), 즉, 제1 데이터 전송부(220_1)가 선택될 수 있다. 활성화된 제1 선택 신호(SEL1)에 응답해, 선택부들(310_1 to 310_16)은 제1 데이터 입출력 라인 그룹(IO1<0:15>), 즉, 제1 데이터 전송부(220_1)의 출력 라인들(IO1<0:15>)의 데이터를 제1 직렬화부(230_1)로 출력할 수 있다.
구체적으로, 제1 선택부(310_1)는 데이터 전송부들(220_1 to 220_8)의 첫번째 출력 라인들(IO1<0> to IO8<0>)에 대응할 수 있다. 테스트 모드 시, 제1 제1 선택 신호(SEL1)가 활성화되면, 제1 선택부(310_1)는 데이터 전송부들(220_1 to 220_8)의 첫번째 출력 라인들(IO1<0> to IO8<0>) 중 제1 데이터 전송부(220_1)의 첫번째 출력 라인(IO1<0>)을 선택해서, 선택된 출력 라인(IO1<0>)의 데이터를 출력 라인(T<0>)으로 출력할 수 있다.
마찬가지로, 제16 선택부(310_16)는 데이터 전송부들(220_1 to 220_8)의 마지막 출력 라인들(IO1<15> to IO8<15>)에 대응할 수 있다. 테스트 모드 시, 제1 선택 신호(SEL1)가 활성화되면, 제16 선택부(310_16)는 데이터 전송부들(220_1 to 220_8)의 마지막 출력 라인들(IO1<15> to IO8<15>) 중 제1 데이터 전송부(220_1)의 마지막 출력 라인(IO1<15>)을 선택해서, 선택된 출력 라인(IO1<15>)의 데이터를 출력 라인(T<15>)으로 출력할 수 있다.
따라서, 제1 내지 제16 선택부들(310_1 to 310_16)에 의해, 제1 데이터 전송부(220_1)의 출력 라인들(IO1<0:15>)의 데이터가 제1 직렬화부(230_1)로 전송될 수 있다. 제1 직렬화부(230_1)는 전송된 데이터를 순차적으로 제1 데이터 입출력 패드(DQ1)를 통해 출력할 수 있다.
선택부들(310_1 to 310_16)은 각각 제1 멀티플렉서(multiplexer)를 포함할 수 있다. 제1 멀티플렉서는 8 개의 입력 신호들 중 하나를 선택해서 출력하는 1:8 멀티플렉서를 포함할 수 있다. 이때, 직렬화부들(230_1 to 230_8)은 각각 제2 멀티플렉서를 포함할 수 있다. 제2 멀티플렉서는 16 개의 입력 신호들 중 하나를 선택해서 출력하는 1:16 멀티플렉서를 포함할 수 있다.
본 발명의 실시예에 따라, 테스트 모드 시, 외부로부터 입력되는 신호에 응답해, 도 1의 제어 로직(130)은 카운트 동작을 수행할 수 있다. 제어 로직(130)은 카운트 동작을 바탕으로 선택 신호들(SEL1 to SEL8)을 순차적으로 생성할 수 있다. 순차적으로 생성되는 선택 신호들(SEL1 to SEL8)에 응답해, 선택부들(310_1 to 310_16)은 데이터 전송부들(220_1 to 220_8)을 순차적으로 선택하고, 선택된 데이터 전송부의 출력 라인들의 데이터를 제1 직렬화부(230_1)로 출력할 수 있다. 이 같은 동작에 대해서는 도 4의 신호 파형도를 바탕으로 보다 더 구체적으로 설명하고자 한다.
한편, 메모리 장치(100)에 입출력되는 데이터 내에 이전 데이터와 비교해 위상이 바뀌는 비트가 많을수록 SSN(Simultaneous Switching Noise) 현상 및 ISI(Inter Symbol Interface) 현상이 발생할 수 있다. 따라서, 메모리 장치(100)에 입출력되는 데이터의 비트들 중 이전 시점에 비해 위상이 바뀌는 비트가 많이 포함되는 경우 데이터를 반전시켜 전송하는 DBI(Data Bus Inversion) 회로들이 포함될 수 있다. 또는, DBI 회로들은 메모리 장치(100)에 입출력되는 데이터 내에 특정 논리 레벨의 비트를 카운트하고, 카운트 값을 바탕으로 데이터를 반전시켜 전송할 수 있다. 따라서, 특정 논리 레벨의 비트가 상대적으로 적게 포함된 데이터가 라이트/리드됨으로써, 메모리 장치(100)에 발생할 수 있는 피크 전류를 줄일 수 있다.
DBI 회로들은 데이터 전송부들(220_1 to 220_8)의 16 개의 출력 라인들(IO1<0:15> to IO8<0:15)에 각각 대응하여, 대응하는 출력 라인들의 논리 레벨을 선택적으로 반전할 수 있다. 본 발명의 실시예에 따라 선택부들(310_1 to 310_16)은 DBI 회로들에 인접하게 배치되어, 각각의 입력 라인들을 공유할 수 있다.
도 4는 도 3에 도시된 입출력 회로(160) 및 테스트 회로(170_2)의 신호 파형도이다. 앞서 설명한 것과 같이, 도 4는 도 1의 제어 로직(130)이 카운트 동작을 수행하고, 선택 신호들(SEL1 to SEL8)을 순차적으로 생성하는 경우를 일례로 도시하고 있다.
우선, 테스트 모드 시, 복수의 메모리 셀 어레이들(110)에 테스트 데이터가 라이트될 수 있다. 라이트된 테스트 데이터는 메모리 셀 어레이들(110)에 각각 대응하는 데이터 입출력 라인 그룹들(IO1<0:15> to IO8<0:15>)을 통해 병렬로 리드될 수 있다.
외부로부터 테스트 모드를 나타내는 신호가 입력되면, 제어 로직(130)은 일정한 시간 간격으로 선택 신호들(SEL1 to SEL8)을 순차적으로 생성할 수 있다. 제어 로직은(130)은 카운트 동작을 수행하여, 카운트 값이 기준 값에 다다를 때 마다, 선택 신호들(SEL1 to SEL8)을 순차적으로 생성할 수 있다.
도 4를 참조하면, 제어 로직(130)에 의해 제1 선택 신호(SEL1)가 첫번째로 활성화될 수 있다. 활성화된 제1 선택 신호(SEL1)에 응답해, 선택부들(310_1 to 310_16)는 제1 데이터 전송부(220_1)를 선택할 수 있다. 즉, 제1 데이터 입출력 라인 그룹(IO1<0:15>)의 데이터(D1<0:15>)를 선택해서 출력 라인들(T<0:15>)로 출력할 수 있다. 따라서, 제1 직렬화부(230_1)는 출력 라인들(T<0:15>)을 통해 입력되는 데이터(D1<0:15>)를 제1 데이터 입출력 패드(DQ1)로 순차적으로 출력할 수 있다.
제1 선택 신호(SEL1)가 활성화되고 일정 시간이 경과되면, 제어 로직(130)은 제2 선택 신호(SEL2)를 활성화시킬 수 있다. 활성화된 제2 선택 신호(SEL2)에 응답해, 선택부들(310_1 to 310_16)는 제2 데이터 전송부(220_2)를 선택할 수 있다. 즉, 제2 데이터 입출력 라인 그룹(IO2<0:15>)의 데이터(D2<0:15>)를 선택해서 출력 라인들(T<0:15>)로 출력할 수 있다. 제1 직렬화부(230_1)는 출력 라인들(T<0:15>)을 통해 입력되는 데이터(D2<0:15>)를 데이터(D1<0:15>)에 이어서 제1 데이터 입출력 패드(DQ1)로 순차적으로 출력할 수 있다.
선택 신호들(SEL1 to SEL8) 순차적으로 활성화되면, 마지막으로 제8 선택 신호(SEL8)가 활성화될 수 있다. 활성화된 제8 선택 신호(SEL8)에 응답해, 선택부들(310_1 to 310_16)는 제8 데이터 전송부(220_8)를 선택할 수 있다. 즉, 제8 데이터 입출력 라인 그룹(IO8<0:15>)의 데이터(D8<0:15>)를 선택해서 출력 라인들(T<0:15>)로 출력할 수 있다. 제1 직렬화부(230_1)는 출력 라인들(T<0:15>)을 통해 입력되는 데이터(D8<0:15>)를 제1 데이터 입출력 패드(DQ1)로 순차적으로 출력할 수 있다.
본 발명의 실시예에 따르면, 테스트 모드 시 메모리 셀 어레이들(110)의 모든 메모리 셀들에 라이트된 데이터를 다시 리드하여 확인할 수 있다. 라이트된 데이터 및 리드된 데이터를 각각 비교해서 불량이 발생한 메모리 셀의 위치, 즉, 불량이 발생한 데이터의 어드레스를 검출할 수 있다. 따라서, 메모리 장치를 보다 정확하게 테스트할 수 있다.
또한, 모든 메모리 셀들의 데이터를 각각 확인하면서도 하나의 데이터 입출력 패드(DQ1)만을 사용하기 때문에, 테스트 동작을 위해 사용되는 입출력 라인들의 수를 줄이고, 동시에 여러 메모리 장치들이 테스트될 수 있다. 결국, 메모리 장치들을 테스트하는데 소요되는 시간 및 비용을 증가시키지 않고, 테스트 동작의 신뢰성을 증가시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (19)

  1. 복수의 메모리 셀 어레이들;
    상기 메모리 셀 어레이에 각각 대응되며, 상기 대응되는 메모리 셀 어레이로부터 다수의 데이터 입출력 라인들을 통해 병렬로 리드되는 데이터를 각각 전송하는 복수의 데이터 전송부들; 및
    테스트 모드 시, 상기 복수의 데이터 전송부들 중 하나의 데이터 전송부를 선택해서, 상기 선택된 데이터 전송부에 대응하는 하나의 메모리 셀 어레이로부터 병렬로 전송되는 데이터를 복수의 데이터 입출력 패드들 중 하나의 데이터 입출력 패드로 순차적으로 출력하는 테스트 회로를 포함하는
    메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 테스트 회로는
    상기 데이터 전송부들의 다수의 출력 라인들에 각각 대응하여, 선택 신호들에 응답해 상기 선택된 데이터 전송부의 출력 라인의 데이터를 출력하는 다수의 선택부들을 포함하는 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 데이터 전송부들에 각각 대응하여, 상기 데이터 전송부들로부터 병렬로 전송되는 데이터를 상기 데이터 입출력 패드들로 순차적으로 출력하는 복수의 직렬화부들을 더 포함하는 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 테스트 회로는 상기 복수의 직렬화부들 중 하나의 직렬화부를 포함하고,
    상기 테스트 모드 시, 상기 하나의 직렬화부는 상기 선택부들로부터 출력되는 데이터를 병렬로 입력 받고, 상기 입력 받은 데이터를 상기 데이터 입출력 패드들 중 하나의 데이터 입출력 패드로 순차적으로 출력하는 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 테스트 모드 시, 외부로부터 입력되는 커맨드에 응답해 상기 선택 신호들을 생성하는 제어 로직을 더 포함하는 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제어 로직은 카운트 동작을 수행하여, 상기 선택 신호들을 일정한 시간 간격으로 순차적으로 생성하는 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 다수의 선택부들은 상기 순차적으로 생성되는 선택 신호들에 응답해, 상기 데이터 전송부들을 순차적으로 선택하고, 상기 선택된 데이터 전송부의 출력 라인의 데이터를 출력하는 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 데이터 전송부들의 다수의 출력 라인들에 각각 대응하여, 상기 대응하는 출력 라인들의 논리 레벨을 선택적으로 반전하는 다수의 DBI(Date Bus Inversion) 회로들을 더 포함하는 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 다수의 선택부들은 상기 다수의 DBI 회로들에 인접하여 배치되어, 각각의 입력 라인들을 공유하는 메모리 장치.
  10. 복수의 메모리 셀 어레이에 각각 대응되는 복수의 데이터 입출력 라인 그룹들;
    상기 데이터 입출력 라인 그룹들에 각각 대응하여, 상기 대응하는 그룹의 데이터 입출력 라인들을 통해 병렬로 전송되는 데이터를 직렬화하는 복수의 직렬화부들; 및
    테스트 모드 시, 상기 복수의 데이터 입출력 라인 그룹들 중 하나를 선택하고, 상기 선택된 그룹의 데이터 입출력 라인들을 통해 병렬로 전송되는 데이터를 상기 직렬화부들 중 하나의 직렬화부로 출력하는 테스트 회로를 포함하고,
    상기 테스트 회로는 상기 테스트 모드 시 상기 선택된 그룹에 대응하는 하나의 메모리 셀 어레이로부터 병렬로 전송되는 데이터를 상기 하나의 직렬화부로 출력하는 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 테스트 회로는
    상기 데이터 입출력 라인 그룹들의 다수의 데이터 입출력 라인들에 각각 대응하여, 선택 신호들에 응답해 상기 선택된 그룹의 데이터 입출력 라인의 데이터를 출력하는 다수의 제1 선택부들을 포함하는 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 직렬화부들에 각각 대응하는 복수의 데이터 입출력 패드들을 더 포함하는 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 직렬화부들은 각각
    상기 대응하는 그룹의 데이터 입출력 라인들을 통해 병렬로 전송된 데이터를 상기 데이터 입출력 패드들 중 대응하는 데이터 입출력 패드로 순차적으로 출력하는 제2 선택부를 포함하는 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 테스트 모드 시, 상기 하나의 직렬화부의 제2 선택부는 상기 제1 선택부들로부터 출력되는 데이터를 병렬로 입력 받고, 상기 입력 받은 데이터를 상기 대응하는 데이터 입출력 패드로 순차적으로 출력하는 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 테스트 모드 시, 외부로부터 입력되는 커맨드에 응답해 상기 선택 신호들을 생성하는 제어 로직을 더 포함하는 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제어 로직은 카운트 동작을 수행하여, 상기 선택 신호들을 일정한 시간 간격으로 순차적으로 생성하는 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 다수의 제1 선택부들은 상기 순차적으로 생성되는 상기 선택 신호들에 응답해, 상기 데이터 입출력 라인 그룹들을 순차적으로 선택하고, 상기 선택된 그룹의 데이터 입출력 라인의 데이터를 출력하는 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 데이터 입출력 라인 그룹들의 다수의 데이터 입출력 라인들에 각각 대응하여, 상기 대응하는 데이터 입출력 라인들의 논리 레벨을 선택적으로 반전하는 다수의 DBI(Date Bus Inversion) 회로들을 더 포함하는 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 다수의 제1 선택부들은 상기 다수의 DBI 회로들에 인접하여 배치되어, 각각의 입력 라인들을 공유하는 메모리 장치.
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