CN117059156A - 包括灵活列修复电路的存储器件 - Google Patents

Abstract

一种存储器件，包括具有多个存储单元的存储单元阵列，该多个存储单元跨被分组为段的多个行和被分组为节的多个列。节包括正常节和备用节，备用节跨存储单元阵列中的存储单元的至少一个冗余列。提供了一种修复电路，该修复电路被配置为：(i)用正常节之一中的合格列的第一目的地地址修复跨多个段的第一故障列的第一源地址，然后(ii)进一步用备用节内的对应于第一目的地地址的第一冗余列修复该合格列的第一目的地地址。

Description

包括灵活列修复电路的存储器件

优先权的引用

本申请要求于2022年5月13日递交的韩国专利申请No.10-2022-0059182和于2022年6月29日递交的韩国专利申请No.10-2022-0080000的优先权，其公开内容通过引用并入本文。

技术领域

本发明构思涉及半导体存储器件，并且更具体地，涉及支持灵活的列修复并且支持减小存储故障地址的熔丝阵列的尺寸的存储器件。

背景技术

半导体芯片通过半导体制造工艺来制造，然后通过以下级别的测试设备进行测试：晶片、管芯或封装芯片。通过测试来选择故障部件或故障芯片，并且当某些存储单元发生故障时，对故障单元执行修复操作，以挽救半导体芯片。在半导体芯片(例如，动态随机存取存储器(DRAM))中，随着精细加工的不断进行，制造过程中发生错误的可能性会增加。此外，即使在初始测试阶段中未检测到故障单元，在芯片的操作期间也可能发生错误。

为了稳定且快速地实时处理大容量数据，对大容量DRAM的需求越来越大。然而，DRAM的性能质量可能随着时间而改变。存储系统可能期望与DRAM相关的可靠性、可用性和可服务性(RAS)功能。因此，任何DRAM都可以被配置为对存储单元阵列(MCA)执行测试和修复操作，提供用于检测MCA中的故障单元的测试模式，以及将MCA中的故障存储单元修复为冗余存储单元。

此外，在测试中检测到的故障地址可以存储在DRAM中的非易失性存储器(例如，熔丝阵列)中，并且可以对该故障地址进行修复操作。当使用多个熔丝来存储故障地址时，根据故障地址的数量，可能需要成比例的大量熔丝，并且用于存储故障地址的熔丝阵列空间可能不足。因此，当熔丝阵列的一部分可以在修复操作中被共享和重用时，可以使用有限的熔丝阵列资源来满足RAS期望。此外，可以最小化熔丝阵列的尺寸。

发明内容

本发明构思提供了一种具有灵活的列修复电路的存储器件，其中熔丝阵列的一部分被共享和重用以减小熔丝阵列的尺寸。

根据本发明构思的一个方面，提供了一种用于存取与突发长度(BL)相对应的数据的存储器件，其包括存储单元阵列。该存储器件包括设置在多个行和多个列的交叉处的多个存储单元。存储单元阵列将多个行划分为段，并且将多个列划分为节。该节包括与每个段中的具有BL的突发数据相对应的正常节、以及被配置为用冗余列修复正常节的故障列的备用节。提供了一种修复电路，其首先用其中产生第一故障列的第一正常节中的合格列的第一目的地地址，修复在每个段中产生的第一故障列的第一源地址，其次用备用节的对应于第一目的地地址的第一冗余列修复第一目的地地址。在一些实施例中，修复电路执行以下修复操作：存储与第一源地址和第一目的地地址相关的第一源-目的地(SD)标志信号，基于第一源地址和施加到存储器件的列地址来产生第二SD标志信号，确定第一SD标志信号和第二SD标志信号是否彼此匹配，以及用第一冗余列替换第一故障列。

根据本发明构思的另一方面，提供了一种用于存取与突发长度(BL)相对应的数据的存储器件，其包括存储单元阵列，该存储单元阵列具有设置在多个行和多个列的交叉点处的多个存储单元。存储单元阵列将多个行划分为段，并且将多个列划分为节。该节包括与每个段中的具有BL的突发数据相对应的正常节、以及用冗余列修复正常节的故障列的备用节。提供了一种修复电路，其首先用其中产生第一故障列的第一正常节中的合格列的第一目的地地址修复在每个段中产生的第一故障列的第一源地址，其次用备用节的对应于第一目的地地址的第一冗余列修复第一目的地地址。有利地，修复电路执行以下修复操作：存储与第一源地址和第一目的地地址相关的第一源-目的地(SD)标志信号，基于施加到存储器件的列地址、第一源地址、以及与第一源地址相关的标志信号来产生第二SD标志信号，确定第一SD标志信号和第二SD标志信号是否彼此匹配，以及用第一冗余列替换第一故障列。

根据本发明构思的另一方面，提供了一种用于存取与突发长度(BL)相对应的数据的存储器件。该存储器件包括存储单元阵列，该存储单元阵列具有设置在多个行和多个列的交叉处的多个存储单元。存储单元阵列将多个行划分为段，并且将多个列划分为节。该节包括与每个段中的具有BL的突发数据相对应的正常节、以及被配置为用冗余列修复正常节的故障列的备用节。提供了一种修复电路，该修复电路用于：(i)存储第一源-目的地(SD)标志信号，该第一SD标志信号指示在每个段中产生的第一故障列的第一源地址与其中产生第一故障列的第一正常节中的合格列的第一目的地地址之间的映射关系，以及(ii)存储第二SD标志信号，该第二SD标志信号指示在第一正常节中产生的第二故障列的第二源地址被映射到第一目的地地址。该修复电路首先用第一目的地地址修复第一源地址和第二源地址，然后进一步用备用节的对应于第一目的地地址的第一冗余列和第二冗余列分别修复第一目的地地址。

根据本发明构思的另一方面，提供了一种操作存储器件的方法，该方法包括：通过执行源-目的地修复(SD)操作来修复存储单元阵列中的存储单元的列，该存储单元阵列具有被分组为多个段的多个行、以及被分组为备用节和多个正常节的多个列，该备用列跨存储单元阵列内的存储单元的至少一个冗余列。该SD操作包括：(i)用正常节中的第一正常节内的在第一目的地地址处的合格列，替换正常节中的第一正常节内的在第一源地址处的存储单元的第一故障列；然后(ii)进一步用备用节内的第一冗余列修复在第一目的地地址处的合格列。

附图说明

根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：

图1是概念性地示出了根据一些实施例的测试存储器件的测试系统的图；

图2和图3是示出了根据一些实施例的列修复方法的图；

图4至图6是示出了图1的修复地址存储电路的图；

图7是示出了图1的修复电路的图；

图8至图10是概念性地示出了根据一些实施例的共享熔丝阵列的一部分以便减小熔丝阵列的尺寸的方法的图；

图11至图14是示出了根据实施例的源-目的地标志产生电路的图；

图15是示出了根据一些实施例的修复电路的图；以及

图16是示出了根据一些实施例的包括灵活列修复电路的系统的框图。

具体实施方式

图1是概念性地示出了根据一些实施例的测试存储器件的测试系统的图。如图所示，该测试系统100包括用于测试该测试系统100中的存储器件120的测试设备110。测试设备110可以包括测试主机112，测试主机112测试作为被测设备(DUT)的存储器件120。测试主机112可以包括中央处理单元(CPU)114，CPU 114控制硬件、软件和固件对存储器件120执行测试操作。测试主机112可以向存储器件120发送CPU 114的测试信号，或者可以向CPU 114发送存储器件120的通过基于测试信号执行测试操作而获得的结果。

测试主机112可以实现为测试程序。测试程序可以包括用于执行测试操作的测试算法或模式。例如，测试主机112可以将特定数据存储在DUT的存储区域中，例如存储在存储器件120的存储单元阵列122中，并且可以读取该特定数据，并根据测试操作是否通过/失败来确定DUT的合格/故障。测试主机112可以测量存储器件120在各种驱动条件下的电压/电流/频率的变化，以测试这些变化是否在允许范围内。

存储器件120可以实现为DRAM，但不限于此。例如，存储器件120可以对应于双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率(LPDDR)SDRAM、图形双倍数据速率(GDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)等。备选地，存储器件120可以实现为静态RAM(SRAM)、高带宽存储器(HBM)或存储器中处理器(PIM)。在其他实施例中，存储器件120可以实现为非易失性存储器件。例如，存储器件120可以实现为闪存或诸如相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)等的电阻存储器。

测试主机112可以通过通道130测试存储器件120。通道130可以包括将测试主机112物理连接或电连接到存储器件120的总线。例如，存储器件120通过时钟总线接收时钟CK，存储器件120通过命令/地址总线接收命令和地址CA，并且可以通过数据总线在测试主机112和存储器件120之间提供数据DQ。为了附图的简洁，信号被示出为通过测试主机112和存储器件120之间的一条信号线来发送。尽管如此，每条总线通常可以包括被提供信号的一条或多条信号线。

测试主机112可以向存储器件120提供命令以测试存储操作。存储器命令的非限制性示例可以包括用于控制各种操作的定时的定时命令、用于存取存储器的存取命令，例如用于执行读取操作的读取命令和用于执行写入操作的写入命令等。

在测试期间，当测试主机112向存储器件120提供写入命令和相关地址时，存储器件120可以接收写入命令和相关地址，执行写入操作，并且在与相关地址相对应的存储器位置处存储从测试主机112接收到的写入数据。测试主机112根据与写入命令的接收相关的定时向存储器件120提供写入数据。例如，该定时可以基于写入时延(WL)值，该WL值指示当测试主机112向存储器件120提供写入数据时在写入命令之后的时钟周期数。测试主机112可以将该WL值编程到存储器件120的模式寄存器集(MRS)中。众所周知，存储器件120的MRS可以被编程为用于设置各种操作模式的信息和/或用于选择用于存储操作的特征的信息。

在测试期间，当测试主机112向存储器件120提供读取命令和相关地址时，存储器件120可以接收读取命令和相关地址，执行读取操作，并且从与相关地址相对应的存储器位置输出读取数据。存储器件120可以根据与读取命令的接收相关的定时向测试主机112提供读取数据。例如，该定时可以基于读取时延(RL)值，该RL值指示当读取数据由存储器件120提供给测试主机112时在读取命令之后的时钟周期数。RL值可以由测试主机112设置在存储器件120中。例如，可以将RL值编程到存储器件120的MRS。

测试主机112可以在测试期间检测故障地址并向存储器件120提供所检测到的故障地址。测试主机112可以将故障地址存储在存储器件120中的非易失性存储器(例如，熔丝阵列)中，并指示存储器件120对故障地址执行修复操作。存储器件120可以通过用冗余字线替换由故障地址选择的故障字线、或通过用冗余位线替换由故障地址选择的故障位线来执行修复操作。

存储器件120可以包括存储单元阵列122和修复电路124。存储单元阵列122可以包括多个行(或字线)、多个列(或位线)、以及形成在行和列的交叉处的多个存储单元。存储单元阵列122的存储单元可以是易失性存储单元，例如DRAM单元。此外，存储单元阵列122可以包括冗余行和/或冗余列，当存储单元中出现不可修复的缺陷或故障时用于修复故障存储单元的冗余存储单元连接到该冗余行和/或冗余列。

根据一些实施例，存储单元阵列122可以包括被划分为段(segment)的行和被划分为节(tick)的列，如图2所示。节可以包括与每个段中的具有突发长度的突发数据相对应的正常节、以及用冗余列修复正常节的故障列的备用节。

修复电路124可以被配置为用冗余存储单元修复在存储单元阵列122中检测到的故障存储单元。修复电路124可以在存储器件120的半导体制造工艺之后修复通过EDS测试检测到的故障单元。此外，修复电路124可以执行用冗余存储单元修复在存储器件120的封装/模块/安装测试期间产生的故障存储单元的封装后修复(PPR)操作。

修复电路124可以包括源-目的地(SD)标志产生电路126和修复地址存储电路128，以用冗余列修复在存储单元阵列122中检测到的故障列。

根据一些实施例，修复电路124可以首先用其中产生第一故障列的第一正常节中的合格列的第一目的地地址，修复存储单元阵列122的每个段中产生的第一故障列的第一源地址，其次用备用节的对应于第一目的地地址的第一冗余列来修复第一源地址。

根据一些实施例，修复电路124可以执行以下修复操作：存储与第一源地址和第一目的地地址相关的第一SD标志信号，基于第一源地址和施加到存储器件120的列地址来产生第二SD标志信号，确定第一SD标志信号和第二SD标志信号是否彼此匹配，以及用第一冗余列替换第一故障列。

根据一些实施例，修复电路124可以执行以下修复操作：存储与第一源地址和第一目的地地址相关的第一SD标志信号，基于施加到存储器件120的列地址、第一源地址、以及与第一源地址相关的标志信号来产生第二SD标志信号，确定第一SD标志信号和第二SD标志信号是否彼此匹配，以及用第一冗余列替换第一故障列。

根据一些实施例，修复电路124可以存储指示第一源地址和其中产生第一故障列的第一正常节中的合格列的第一目的地地址之间的映射关系的第一SD标志信号，存储指示在第一正常节中产生的第二故障列的第二源地址被映射到第一目的地地址的第二SD标志信号，首先用第一目的地地址修复第一源地址和第二源地址，然后进一步用备用节的对应于第一目的地地址的第一冗余列和第二冗余列来分别修复第一源地址和第二源地址。

图2和图3是示出了根据一些实施例的列修复方法的图。图2示出了图1的存储单元阵列122在行方向和列方向上的结构，而图3示出了在图2的多个段SEG[0]至SEG[m-1]中的例如SEG[1]段中产生的故障列类型。

参考图2，存储单元阵列122可以在行方向上被划分为m(m是自然数)个段SEG[0]至SEG[m-1]，并且在列方向上被划分为n+1(n是自然数)个节TICK[0]至TICK[n]。存储单元阵列122可以包括被划分为段和节的多个子阵列201，并且多个子阵列201中的每个子阵列可以包括多条字线WL₁至WL_i以及多条位线BL₁至BL_j。多个存储单元MC可以位于字线WL₁至WL_i与位线BL₁至BL_j的交叉处。

在段SEG[0]至SEG[m-1]中的每个段中，n+1个节TICK[0]至TICK[n]中的n个节TICK[0]至TICK[n-1]可以被配置为存储与在存储器件120中设置的突发长度BL相对应的突发数据。此外，剩余的节TICK[n]可以被配置为用作备用节，该备用节能够将节TICK[0]至TICK[n-1]中产生的故障列修复为冗余列。

在一些实施例中，当设置突发长度BL＝16时，段SEG[0]至SEG[m-1]中的每个段可以包括17个节TICK[0]至TICK[16]。节TICK[0]可以被配置为存储第一突发数据BL0，节TICK[1]可以被配置为存储第二突发数据BL1，以及节TICK[15]可以被配置为存储最后的突发数据BL15。此外，附加节TICK[16]可以被配置为用作用于修复在16个节TICK[0]至TICK[15]中的一个或多个节中产生的故障位线的备用节。为了便于描述，可以将其中存储突发数据BLO的节TICK[0]称为节0T，可以将其中存储突发数据BL1的节TICK[1]称为节1T，可以将其中存储突发数据BL2的节TICK[2]称为节2T，以及可以将备用节称为节ST。可以将存储与突发长度BL相对应的突发数据的节称为正常节。

根据一些实施例，存储单元阵列122可以被配置为还包括纠错码(ECC)节，该ECC节存储基于对应于突发长度BL＝16的数据集而产生的ECC。在这种情况下，段SEG[0]至SEG[m-1]中的每个段可以包括18个节TICK[0]至TICK[17]。节TICK[0]至TICK[15]可以存储对应于突发长度BL＝16的数据集，附加节TICK[16]可以存储ECC，以及最后的节TICK[17]可以用作备用节ST。

根据一些实施例，当设置突发长度BL＝32时，存储单元阵列122可以被配置为：包括存储第一突发长度BL＝16数据集的节TICK[0]至TICK[15]、以及存储针对第一突发长度BL＝16数据集的ECC的节TICK[16]，并且包括存储第二突发长度BL＝16数据集的节TICK[17]至TICK[32]、以及存储针对第二突发长度BL＝16数据集的ECC的节TICK[33]。节TICK[34]可以用作备用节ST。

如图2所示，可以根据存储器件120中设置的突发长度BL将存储单元阵列122划分为不同数量的节。可以用备用节ST的冗余列来修复存储与突发长度BL相对应的数据的节0T、1T、2T…中的每个节中包括的故障列。为了更有效地执行这种列修复操作，存储单元阵列122可以包括各种数量的段。例如，可以将存储单元阵列122划分为16个段SEG[0]至SEG[15]。

图3示出了修复在图2的多个段SEG[0]至SEG[m-1]中的SEG[1]段中产生的故障列的方法。段SEG[1]中包括的节0T、1T、2T…中的每个节存储对应于突发长度BL的数据，并且可以通过由列选择信号CSL选择的位线来存取对应于突发长度BL的数据。列选择信号CSL可以通过对列地址进行解码来产生。例如，段SEG[1]中包括的节0T、1T、2T…中的每个节可以包括4个列(或位线)，并且该4个列可以被设计为由第一列选择信号CSL0至第四列选择信号CSL3来选择。根据实施例，0T、1T、2T…可以包括不同数量的列，并且这些列中的每个列可以由与其对应的列选择信号CSL来存取。

例如，由第一列选择信号CSL0输出的第一突发数据集可以被配置为使得突发数据BL0从节0T的列300输出、突发数据BL1从节1T的列310输出、以及突发数据BL2可以从节2T的列320输出。由第二列选择信号CSL1输出的第二突发数据集可以被配置为突发数据BL0从节0T的列301输出，突发数据BL1从节1T的列311输出、以及突发数据BL2可以从节2T的列321输出。由第三列选择信号CSL2输出的第三突发数据集可以被配置为突发数据BL0从节0T的列302输出、突发数据BL1从节1T输出、以及突发数据BL2可以从节2T输出。由第四列选择信号CSL3输出的第四突发数据集可以被配置为突发数据BL0从节0T的列303输出、突发数据BL1从节1T输出、以及突发数据BL2可以从节2T输出。

在节0T和2T处，SEG[1]段示出了与第一列选择信号CSL0相关的第一故障类型A和与第二列选择信号CSL1相关的第二故障类型B。第一故障类型A包括节0T的故障列300和节2T的故障列320，并且第二故障类型B包括节0T的故障列301和节2T的故障列321。使用源-目的地修复操作，可以用节ST的冗余列333、330、332和331分别修复节0T和2T的故障列300、320、301和321。

在第一故障类型A中，当响应于第一列选择信号CSLO而从节0T的列300输出突发数据BL0、从节1T的列310输出突发数据BL1、以及从节2T的列320输出突发数据BL2时，作为测试主机112(图1)的测试结果，节0T的列300和节2T的列320可以被检测为故障列。最终可以用节ST的冗余列333和冗余列330分别修复节0T的故障列300和节2T的故障列320。

具体地，可以直接用节ST的冗余列330修复节2T的故障列320(A-①)。首先可以用节0T中的合格列303修复节0T的故障列300(A-②)。修复节0T的故障列300的节0T的合格列303可以被称为修复列303。修复列303可以设置为节0T中的合格列中的任一合格列。其次可以将节0T的修复列303修复为节ST的冗余列333(A-③)。用同一节0T的修复列303来修复节0T的故障列300的操作A-②可以被称为源-目的地修复操作。故障列300对应于源-目的地修复操作的源地址，而修复列303对应于目的地地址。源-目的地修复操作可以与SD修复操作互换使用。

在第二故障类型B中，当响应于第二列选择信号CSL1而从节0T的列301输出突发数据BL0、从节1T的列311输出突发数据BL1、以及从节2T的列321输出突发数据BL2时，作为测试主机112的测试结果，节0T的列301和节2T的列321可以被检测为故障列。因此，可以直接将节2T的故障列321修复为节ST的冗余列331(B-①)，首先可以通过SD修复操作用节0T中的修复列302来修复节0T的故障列301(B-②)，然后进一步可以将节0T的修复列302修复为节ST的冗余列332(B-③)。修复列302可以设置为节0T中的合格列中的任一合格列。在本实施例中，修复列302可以设置为与第一故障类型A中设置的修复列303不同的列。

存储器件120可以存储源-目的地映射信息，使得首先用同一节0T的修复列303和302来修复节0T的故障列300和301。源-目的地映射信息可以存储在图4的修复地址存储电路128a中。

图4至图6是示出了图1的修复地址存储电路128的图。在下文中，附图标记所附的下标(例如，128a中的a、128b中的b、128c中的c)用于区分具有相同功能的多个电路。

参考图4，当设置突发长度BL＝16时，修复地址存储电路128a可以包括多个熔丝盒400至416。对于段SEG[0]至SEG[m-1]中的每个段被配置为存储具有突发长度BL＝16的数据集和ECC的示例，可以提供熔丝盒400至416以存储在对应于突发数据和ECC的节0T、1T…15T和16T处的源-目的地映射信息。

在多个熔丝盒400至416中，熔丝盒400通常可以存储：源地址，其寻址节0T中包括的故障列；以及目的地地址，其寻址节0T中的修复列，该修复列在段SEG[0]至SEG[m-1]中的每个段中修复节0T的故障列。熔丝盒401可以存储：源地址，其寻址节1T中包括的故障列；以及目的地地址，其寻址节1T中的修复列，该修复列在段SEG[0]至SEG[m-1]中的每个段中修复节1T的故障列。类似地，熔丝盒415可以存储：源地址，其寻址节15T中包括的故障列；以及目的地地址，其寻址节15T中的修复列，该修复列在段SEG[()]至SEG[m-1]中的每个段中修复节15T的故障列。熔丝盒416可以存储：源地址，其寻址节16T中包括的故障列；以及目的地地址，其寻址节16T中的修复列，该修复列在段SEG[0]至SEG[m-1]中的每个段中修复节16T的故障列。

在熔丝盒400中，以10位为单位的熔丝阵列600(图6)可以实现为使得以例如6位存储源地址并且以例如4位存储目的地地址。当存储单元阵列122被划分为例如16个段SEG[0]至SEG[15]时，熔丝盒400可以包括10*16＝160个熔丝610(图6)。因此，对于17个节0T、1T…16T，修复地址存储电路128a的熔丝盒400至416可以需要17*(10*16)＝2720个熔丝610。

参考图5，当设置突发长度BL＝32时，修复地址存储电路128b可以包括多个熔丝盒400至416以及500至516。可以提供第一组的熔丝盒400至416，以存储在存储第一突发长度BL＝16数据集的节0T至15T处以及在存储针对第一突发长度BL＝16数据集的ECC的节16T处的源-目的地映射信息，并且可以提供第二组的熔丝盒500至516，以存储在存储第二突发长度BL＝16数据集的节17T至32T处以及在存储针对第二突发长度BL＝16数据集的ECC的节33T处的源-目的地映射信息。与图4的修复地址存储电路128a相比，修复地址存储电路128b可以需要两倍数量的熔丝，即，5440个熔丝610。

如图6所示，修复地址存储电路128可以包括其中设置有多个熔丝610的熔丝阵列600、产生用于改变熔丝610的电阻状态的高电压的电平转换器6201至620m、以及感测/放大熔丝阵列600中存储的信息的读出放大器630。此外，存储通过读取熔丝阵列600中存储的信息而产生的熔丝数据的寄存器单元640可以包括在修复地址存储电路128中。

熔丝阵列600包括多个熔丝610，并且信息存储在熔丝610中的每个熔丝中。熔丝阵列600可以包括其连接由激光照射控制的激光熔丝、或其连接由电信号控制的电熔丝。备选地，熔丝阵列600可以包括反熔丝，并且反熔丝具有其状态通过电信号(例如，高电压信号)从高电阻状态转变为低电阻状态的特性。上述多种类型中的任一种可以应用于熔丝阵列600，并且在以下实施例中，假设熔丝阵列600是包括用于源-目的地地址映射操作的反熔丝的反熔丝阵列。熔丝阵列600可以用作并称为反熔丝阵列600，并且熔丝610可以用作并称为反熔丝610。此外，将反熔丝610中存储的信息或从反熔丝610读取的数据称为熔丝数据。

反熔丝阵列600具有其中反熔丝610设置在多个行和列的交叉处的阵列结构。例如，当反熔丝阵列600包括m个行和n个列时，反熔丝阵列600包括m*n个反熔丝610。反熔丝阵列600包括：m条字线WL1至WLm，用于存取以m个行布置的反熔丝610；以及n条位线BL1至BLn，被布置为对应于n个列以便传输从反熔丝610读取的信息。

通过将从电平转换器620_1至620_m提供的电压信号VS1至VSm施加到反熔丝阵列600并改变反熔丝610的状态来编程反熔丝阵列600。反熔丝610以高电阻状态开始并通过编程操作改变为低电阻状态，并存储信息。反熔丝610可以具有包括两个导电层和其间的介电层的结构(即，电容器结构)，并且通过在两个导电层之间施加高电压从而击穿介电层来进行编程。

在反熔丝阵列600被编程之后，对反熔丝阵列600的读取操作可以与存储器件120的开始驱动一起执行。可以与存储器件120的驱动同时地对反熔丝阵列600执行读取操作，或者可以在从存储器件120的驱动开始的预定时间之后执行读取操作。可以通过反熔丝阵列600的字线WL1至WLm提供字线选择信号，并且可以通过位线BL1至BLn向读出放大器630提供所选反熔丝610中存储的信息。由于阵列结构的特性，可以通过驱动字线WL1至WLm以及位线BL1至BLn来随机存取反熔丝阵列600的信息。

读出放大器630可以感测、放大和输出由反熔丝阵列600存取的信息。将从读出放大器630输出的熔丝数据OUT1至OUTn提供给寄存器单元640。寄存器单元640可以以反熔丝阵列600的行为单位接收熔丝数据OUT1至OUTn。例如，当选择反熔丝阵列600的任一行时，可以并行地向寄存器单元640提供来自与所选行的字线连接的反熔丝610的熔丝数据OUT1至OUTn。寄存器单元640中存储的熔丝数据OUT1至OUTn是用于修复在测试之后检测到故障的节的故障列的信息，并且可以存储故障列的源地址S_ADDR和映射到该源地址S_ADDR的目的地地址D_ADDR。

图7是示出了图1的修复电路124的图。在下文中，附图标记所附的下标(例如，124a中的a和124b中的b)用于区分具有相同功能的多个电路。图7的修复电路124a可以结合图4的修复地址存储电路128a针对参考图3描述的段SEG[1]执行修复操作。在段SEG[1]中，可以在节0T、1T…16T处顺序地输出与突发长度BL＝16相对应的数据和ECC。

参考图7，修复电路124a可以接收施加到存储器件120的列地址CA[5：0]。如图3的第一故障类型A所示，指示节0T的故障列300的源地址S_ADDR和指示节0T的修复列303的目的地地址D_ADDR可以存储在熔丝盒400中。指示对应节的故障列的源地址S_ADDR和指示对应节的修复列的目的地地址D_ADDR也可以存储在其余的熔丝盒401至416中。

修复电路124a可以包括分别对应于节0T、1T…16T设置的比较器710、711…726和源-目的地修复电路730、731…746。例如，比较器710、711和726中的每个比较器可以接收列地址CA[5：0]和修复地址存储电路128a的熔丝盒400、401和416中的每个熔丝盒中存储的源地址S_ADDR。比较器710、711和726中的每个比较器可以将列地址CA[5：0]与源地址S_ADDR进行比较，并且可以根据比较结果来激活或去激活匹配信号MAT。比较器710、711和726中的每个比较器可以在列地址CA[5：0]和源地址S_ADDR彼此匹配时输出激活的匹配信号MAT，并且在列地址CA[5：0]和源地址S_ADDR不匹配时输出去激活的匹配信号MAT。

例如，当列地址CA[5：0]寻址图3的第一种故障类型A所示的节0T的故障列300时，列地址CA[5：0]可以匹配第一熔丝盒400中存储的源地址S_ADDR。比较器710可以输出激活的匹配信号MAT，而比较器711和726可以输出去激活的匹配信号MAT。可以分别向源-目的地修复电路730、731和746提供比较器710、711和726的匹配信号MAT。

源-目的地修复电路730、731和746中的每个源-目的地修复电路可以接收匹配信号MAT，并且根据匹配信号MAT是否被激活来对列地址CA[5：0]执行修复操作。从比较器710接收激活的匹配信号MAT的源-目的地修复电路730可以接收列地址CA[5：0]和第一熔丝盒400中存储的目的地地址D_ADDR，用目的地地址D_ADDR替换列地址CA[5：0]，以及输出目的地地址D_ADDR作为节0T的指定列地址CA_0T。因此，源-目的地修复电路730可以对列地址CA[5：0]执行到目的地地址D_ADDR的修复操作。

另一方面，分别从比较器711和726接收去激活的匹配信号MAT的源-目的地修复电路731和746不对列地址CA[5：0]执行修复操作，并且可以输出列地址CA[5：0]作为节1T和节15T的指定列地址CA_1T和CA_16T。可以向列解码器700提供源-目的地修复电路730、731和746的指定列地址CA_0T、CA_1T和CA_16T。

列解码器700可以包括列解码和驱动电路750、751…766，它们被设置为分别对应于节0T、1T…16T。例如，列解码和驱动电路750、751和766可以分别解码指定列地址CA_0T、CA_1T和CA_16T，并分别针对节0T、1T和16T产生列选择信号CSL_OT、CSL_1T和CSL_16T。列选择信号CSL_OT、CSL_1T和CSL_16T可以分别对应于参考图3描述的第一列选择信号CSL0至第四列选择信号CSL3。

在列解码器700中，列解码和驱动电路750可以解码第一熔丝盒400的目的地地址D_ADDR，并输出列选择信号CSL_OT。结合图3的第一故障类型A，列选择信号CSL_OT可以对应于节ST的第四列选择信号CSL3。因此，通过由故障列300的列地址CA[5：0]产生用于选择节ST的冗余列333的列选择信号CSL_OT(而不产生在节0T处的列选择信号CSLO)，可以用节ST的冗余列333来修复节OT的故障列300。

例如，当列地址CA[5：0]寻址图3的第二故障类型B所示的节OT的故障列301时，列地址CA[5：0]匹配第一熔丝盒400中存储的源地址S_ADDR，因此比较器710可以输出激活的匹配信号MAT。源-目的地修复电路730可接收激活的匹配信号MAT，用第一熔丝盒400中存储的目的地地址D_ADDR替换列地址CA[5：0]，以及输出目的地地址D_ADDR作为节()T的指定列地址CA_OT。列解码和驱动电路750解码该指定列地址CA_0T以输出列选择信号CSL_OT，该列选择信号CSL_OT可以对应于节ST的第三列选择信号CSL2。因此，通过由故障列301的列地址CA[5：0]产生用于选择节ST的冗余列332的列选择信号CSL_0T(而不产生在节OT处的列选择信号CSL1)，可以将节OT的故障列301修复为节ST的冗余列332。

图8至图10是概念性地示出了根据一些实施例的共享熔丝阵列的一部分以便减小熔丝阵列的尺寸的方法的图。图8和图9结合图3示出了针对节0T的熔丝盒400a，并假设：在针对节0T的熔丝盒400a中，针对故障列300的源地址S_ADDR例如是位“00”，而针对故障列301的源地址S-ADDR例如是位“01”。

参考图8，映射到故障列300的位“00”的源地址S_ADDR的目的地地址D_ADDR可以设置为位“11”，并且映射到故障列301的位“01”的源地址S_ADDR的目的地地址D_ADDR也可以同样地设置为位“11”。熔丝盒400a可以使用图6的反熔丝阵列600中的8个反熔丝610来存储针对不同故障列300和301中的每个故障列的源地址S_ADDR到同一目的地地址D_ADDR的映射。

参考图9，熔丝盒400b可以使用源-目的地修复标志信号SDF来设置要映射到不同故障列300和301中的每个故障列的源地址S_ADDR的一个目的地地址D_ADDR。例如，当熔丝盒400b中的源-目的地修复标志信号SDF是位“0”时，位“11”的目的地地址D_ADDR可以设置为映射到故障列300的位“00”的源地址S_ADDR，并且当源-目的地修复标志信号SDF是位“1”时，位“11”的目的地地址D_ADDR可以设置为映射到故障列301的位“01”的源地址S_ADDR。与图8的熔丝盒400a相比，熔丝盒400b似乎仅可以减少一个反熔丝610。然而，当扩展到整个存储单元阵列122时，熔丝盒400b可以实现为分别对应于图10所示的修复地址存储电路128c的节0T、1T…16T设置的熔丝盒1000至1016。

参考图10，可以提供熔丝盒1000至1016以存储在与突发长度BL＝16相对应的突发数据和ECC的节0T、1T…16T处的源-目的地映射信息。熔丝盒1000至1016中的典型熔丝盒1000可以存储源-目的地修复标志信号SDF和目的地地址D_ADDR。例如，源-目的地修复标志信号SDF可以设置为3位，并且目的地地址D_ADDR可以设置为4位，与参考图4描述的熔丝盒400的目的地地址D_ADDR一样。在熔丝盒1000中，一个目的地地址D_ADDR可以通过3位的源-目的地修复标志信号SDF在七个源地址之间共享并映射到七个源地址。此外，指示段SEG[0]至SEG[m-1]中的哪个段与源-目的地修复标志信号SDF和目的地地址D_ADDR相对应的段标志信号SF可以存储在熔丝盒1000中。可以分配与段SEG[0]至SEG[m-1]的数量一样多的段标志信号SF。

在计算熔丝盒1000中使用的反熔丝610时，通过将存储3位的源-目的地修复标志信号SDF的3个反熔丝610、存储4位的目的地地址D_ADDR的4个反熔丝610、以及存储1位的段标志信号SF的16个反熔丝610相加，可以使用3+4+16＝23个反熔丝610。因此，对于17个节0T、1T…16T，修复地址存储电路128c的熔丝盒1000至1016可以分别需要17*23＝391个反熔丝610。

在一些实施例中，在设置突发长度BL＝32的情况下，如参考图5所述，当熔丝盒1000至1016包括存储第一突发长度BL＝16数据集的节0T至15T、存储针对第一突发长度BL＝16数据集的ECC的节16T、存储第二突发长度BL＝16数据集的节17T至32T、以及存储针对第二突发长度BL＝16数据集的ECC的节33T时，熔丝盒1000至1016可以需要图10的反熔丝610的数量的两倍，即2*391＝782个反熔丝610。

图11至图14是示出了根据实施例的源-目的地标志产生电路126的图。在下文中，附图标记所附的下标(例如，126a中的a和126b中的b)用于区分具有相同功能的多个电路。描述以下示例：图11的源-目的地标志产生电路126a针对在图2的多个段SEG[m-1：0]中产生的故障列的源地址S_ADDR产生源-目的地标志信号SD_FLAG。图12示出了图11的比较电路1120、1121和1122。

参考图11，源-目的地标志产生电路126a可以包括比较电路1120、1121和1122以及编码器1130。比较电路1120、1121和1122可以存储多个段SEG[m-1∶0]中产生的故障列的源地址S_ADDR，并接收列地址CA[5∶0]。如图1 2所示，每个比较电路11 20、1121和1122可以包括存储多个段SEG[m-1：0]中产生的故障列的源地址S_ADDR的熔丝阵列1200、以及比较器1202。

在熔丝阵列1200中，例如，源地址S_ADDR可以针对16个段SEG[0]至SEG[15]中的每个段存储为例如6位。比较器1202可以接收列地址CA[5：0]和熔丝阵列1200中存储的源地址S_ADDR，将列地址CA[5：0]与源地址S_ADDR进行比较，并且作为比较的结果，当列地址CA[5：0]与源地址S_ADDR相同时，产生命中信号HFGO、HFG1和HFG2。可以向编码器1130提供比较电路1120、1121和1122的命中信号HFGO、HFG1和HFG2。图11的编码器1130可以对比较电路1120、1121和1122的命中信号HFGO、HFGl和HFG2进行编码，并产生源-目的地标志信号SD_FLAG。例如，源-目的地标志信号SD_FLAG可以包括3位。3位的源-目的地标志信号SD_FLAG[2：0]可以具有2³＝8个状态，并且除初始状态之外的7个状态可以用于源-目的地映射。

在计算图11的源-目的地标志产生电路126a中使用的反熔丝610时，针对图12的熔丝阵列1200中的16个段SEG[0]至SEG[15]中的每一个分配6位的源地址S_ADDR，使得16*6＝96个反熔丝610用于单位源-目的地映射，因此7*96＝672个反熔丝610可以用于源-目的地映射7次。

如图10所述，当设置突发长度BL＝32时，修复地址存储电路128c的熔丝盒1000至1016可以使用782个反熔丝610。图11和图12的源-目的地标志产生电路126a可以使用672个反熔丝610。因此，修复地址存储电路128c和源-目的地标志产生电路126a可以使用782+672＝1454个反熔丝610。可以看出，与图5中使用的5440个反熔丝610相比，反熔丝可以减少约-73％。

根据另一实施例，描述了以下示例：图13的源-目的地标志产生电路126b基于源地址S_ADDR和针对多个段SEG[m-1：0]中的每个段的标志信号FG_EN来产生源目的地标志信号SD_FLAG。图14示出了图13的比较电路1320、1321和1322。

参考图13，源-目的地标志产生电路126b可以包括比较电路1320、1 321和1 322以及复用器1 330。比较电路1320、1321和1 322可以存储多个段SEG[m-1：0]的源地址S_ADDR和针对源地址S_ADDR的标志信号FG_EN，并接收列地址CA[5：0]。如图14所示，每个比较电路1320、1321和1322可以包括存储多个段SEG[m-1：0]的源地址S_ADDR和标志信号FG_EN的熔丝阵列1400、以及比较器1402。

在熔丝阵列1400中，例如，源地址S_ADDR可以针对16个段SEG[0]至SEG[15]中的每个段存储为6位，并且标志信号FG_EN可以存储为2位。比较器1402可以接收列地址CA[5：0]和熔丝阵列1200中存储的源地址S_ADDR，将列地址CA[5：0]与源地址S_ADDR进行比较，并且作为比较的结果，当列地址CA[5：0]与源地址S_ADDR相同时，产生命中信号HFGO、HFG1和HFG2。此外，比较器1402可以输出与所产生的命中信号HFGO、HFG1和HFG2相关的源地址S_ADDR的标志信号FG_EN作为标志使能信号FG_ENO、FG_EN1和FG_EN2。

可以向复用器1330提供比较电路1420、1421和1422的命中信号HFGO、HFG1和HFG2以及标志使能信号FG_ENO、FG_EN1和FG_EN2。图13的复用器1330可以通过响应于标志使能信号FG_ENO、FG_EN1和FG_EN2组合命中信号HFGO、HFG1和HFG2来产生源-目的地标志信号SD_FLAG。可以向图15的修复电路124b提供由图11或图13的源-目的地标志产生电路126a或126b产生的源-目的地标志信号SD_FLAG。

图15是示出了根据一些实施例的修复电路124b的图。图15的修复电路124b可以结合图10的修复地址存储电路128c和图11的源-目的地标志产生电路126a来执行修复操作。

参考图15，修复电路124b可以接收从源-目的地标志产生电路126a输出的源-目的地标志信号SD_FLAG。针对图3的第一故障类型A所示的节OT的故障列300的源-目的地修复标志信号SDF、以及目的地地址D_ADDR可以存储在熔丝盒1000中。针对对应节的故障列的源-目的地修复标志信号SDF、以及目的地地址D_ADDR也可以存储在其余的熔丝盒1001至1016中。

修复电路124b可以包括分别对应于节0T、1T…16T设置的比较器1510、1511…1526和源-目的地修复电路1530、1531…1546。例如，比较器1510、1511和1526中的每个比较器可以接收源-目的地标志产生电路126a的源-目的地标志信号SD_FLAG、以及熔丝盒1000、1001和1016的的每个熔丝盒中存储的源-目的地修复标志信号SDF。比较器1510、1511和1526中的每个比较器可以将源-目的地标志信号SD_FLAG和源-目的地修复标志信号SDF进行比较，并且可以根据比较结果激活或去激活匹配信号MAT。比较器1510、1511和1526中的每个比较器可以在源-目的地标志信号SD_FLAG和源-目的地修复标志信号SDF彼此匹配时输出激活的匹配信号MAT，并且在源-目的地标志信号SD_FLAG和源-目的地修复标志信号SDF彼此不匹配时输出去激活的匹配信号MAT。为了便于描述，可以将修复地址存储电路128c的熔丝盒1000、1001和1016中的每个熔丝盒中存储的源-目的地修复标志信号SDF称为第一SD标志信号，并且可以将从源-目的地标志产生电路126a输出的源-目的地标志信号SD_FLAG称为第二SD标志信号。

例如，当列地址CA[5：0]寻址图3的第一种故障类型A所示的节0T的故障列300时，由源-目的地标志产生电路126a产生的源-目的地标志信号SD_FLAG可以匹配熔丝盒1000中存储的源-目的地修复标志信号SDF。比较器1510可以输出激活的匹配信号MAT，而比较器1511和1526可以输出去激活的匹配信号MAT。可以分别向源-目的地修复电路1530、1531和1546提供比较器1510、1511和1526的匹配信号MAT。

源-目的地修复电路1530、1531和1546中的每个源-目的地修复电路可以接收匹配信号MAT，并且根据匹配信号MAT是否被激活来对列地址CA[5：0]执行修复操作。从比较器1510接收激活的匹配信号MAT的源-目的地修复电路1530可以接收列地址CA[5：0]和第一熔丝盒1000中存储的目的地地址D_ADDR，用目的地地址D_ADDR替换列地址CA[5：0]，以及输出目的地地址D_ADDR作为节0T的指定列地址CA_0T。因此，源-目的地修复电路1530可以对列地址CA[5：0]执行到目的地地址D_ADDR的修复操作。

另一方面，分别从比较器1511和1526接收去激活的匹配信号MAT的源-目的地修复电路1531和1546不对列地址CA[5：0]执行修复操作，并且可以输出列地址CA[5：0]作为节1T和节15T的指定列地址CA1T和CA_16T。可以向列解码器700提供源-目的地修复电路1530、1531和1546的指定列地址CA_0T、CA_1T和CA_16T。

在列解码器700中，列解码和驱动电路750可以解码第一熔丝盒1000的目的地地址D_ADDR，并输出列选择信号CSL_0T，该列选择信号CSL_0T可以对应于节ST的与图3的第一故障类型A的故障列300连接的第四列选择信号CSL3。当列地址CA[5：0]与图3的第二故障类型B的故障列301连接时，列选择信号CSL_0T可以对应于节ST的第三列选择信号CSL2。

如上所述，结合修复地址存储电路128c和源-目的地标志产生电路126a，修复电路124b可以将节0T的故障列300修复为节ST的冗余列333，并且将节0T的故障列301修复为节ST的冗余列332。

图16是示出了根据一些实施例的包括灵活列修复电路的系统2000的框图。参考图16，系统2000可以包括相机2100、显示器2200、音频处理器2300、调制解调器2400、DRAM2500a和2500b、闪存2600a和2600b、I/O设备2700a和2700b、以及应用处理器(AP)1800。系统2000可以实现为膝上型计算机、移动电话、智能电话、平板个人计算机(PC)、可穿戴设备、医疗保健设备或物联网(IoT)设备。此外，系统2000可以实现为服务器或PC。

相机2100可以根据用户的控制捕捉静止图像或运动图像，并且可以存储所捕捉的图像/运动图像数据或将其发送给显示器2200。音频处理器2300可以处理闪存设备2600a和2600b中包括的音频数据或网络的内容。调制解调器2400可以调制并发送信号以发送/接收有线/无线数据，并且接收端可以解调信号以恢复原始信号。I/O设备2700a和2700b可以包括提供数字输入和/或输出功能的设备，例如通用串行总线(USB)或存储设备、数字相机、安全数字(SD)卡、数字多功能光盘(DVD)、网络适配器、触摸屏等。

AP 2800可以控制系统2000的整体操作。AP 2800可以控制显示器2200以在显示器2200上显示闪存设备2600a和2600b中存储的内容的一部分。当通过I/0设备2700a和2700b接收到用户输入时，AP 2800可以执行对应于用户输入的控制操作。AP 2800可以包括作为用于人工智能(AI)数据操作的专用电路的加速器块，或者可以包括与AP 2800分离的加速器芯片2820。DRAM 2500b可以附加地安装到加速器块或加速器芯片2820。加速器块或加速器芯片2820是专业地执行AP 2800的特定功能的功能块，并且可以包括作为专业地执行图形数据处理的功能块的GPU、作为专业地执行AT计算和推理的块的神经处理单元(NPU)、以及作为专业地执行数据传输的块的数据处理单元(DPU)。

系统2000可以包括多个DRAM 2500a和2500b。AP 2800可以通过符合联合电子设备工程委员会(JEDEC)标准的命令和模式寄存器(MRS)设置来控制DRAM 2500a和2500b，或者可以通过设置DRAM接口协议来与DRAM 2500a和2500b进行通信以使用公司特定功能(例如，低电压/高速/可靠性)和循环冗余校验(CRC)/ECC功能。例如，AP 2800可以通过诸如LPDDR4、LPDDR5和HBM之类的符合JEDEC标准的接口与DRAM 2500a进行通信，并且加速器块或加速器芯片2820可以通过设置新的DRAM接口协议与DRAM 2500a进行通信，以便控制具有比DRAM2500a宽的带宽的用于加速器的DRAM 2500b。

图16仅示出了DRAM 2500a和2500b，但本发明构思不限于此，并且只要满足AP2800或加速器芯片2820的带宽、响应速度和电压条件，可以使用任何存储器，例如PRAM、SRAM、MRAM、RRAM、FRAM或混合RAM。与I/O设备2700a和2700b或闪存2600a和2600b相比，DRAM2500a和2500b具有相对较小的时延和带宽。DRAM 2500a和2500b可以在系统2000加电时被初始化，加载操作系统和应用数据，以及用作操作系统和应用数据的临时存储位置或用作各种软件代码的执行空间。

在DRAM 2500a和2500b中，可以执行四种算术运算(例如，加法、减法、乘法和除法)、矢量计算、地址计算或快速傅立叶变换(FFT)计算。此外，可以在DRAM 2500a和2500b中执行用于推理的操作的功能。这里，可以使用人工神经网络在深度学习算法中执行推理。深度学习算法可以包括用于通过各种数据训练模型的训练操作和使用训练模型识别数据的推理操作。作为实施例，用户通过相机2100捕捉的图像被信号处理并存储在DRAM 2500b中，并且加速器块或加速器芯片2820可以使用DRAM 2500b中存储的数据和推理中使用的函数执行用于识别数据的AT数据操作。

系统2000可以包括多个存储设备或多个闪存2600a和2600b，每一个具有比DRAM2500a和2500b更大的容量。加速器块或加速器芯片2820可以使用闪存设备2600a和2600b执行训练操作和AI数据计算。在实施例中，闪存2600a和2600b可以使用在存储器控制器2610中设置的计算设备，更有效地执行由AP 2800和/或加速器芯片2820执行的用于AI数据计算的训练操作和推理AT数据操作。闪存2600a和2600b可以存储通过相机2100捕捉的图像或通过数据网络发送的数据。例如，闪存2600a和2600b可以存储增强现实/虚拟现实内容、高清(HD)内容或超高清(UHD)内容。

在系统2000中，DRAM 2500a和2500b可以被配置为支持参考图1至图15描述的灵活列修复电路。灵活列修复电路可以首先将存储单元阵列122的每个段中产生的第一故障列的第一源地址修复为其中产生第一故障列的第一正常节中的合格列的第一目的地地址，其次将第一目的地地址修复为备用节的对应于第一目的地地址的第一冗余列。灵活列修复电路可以执行以下修复操作：存储与第一源地址和第一目的地地址相关的第一SD标志信号，基于第一源地址和施加到DRAM 2500a和2500b的列地址来产生第二SD标志信号，确定第一SD标志信号和第二SD标志信号是否彼此匹配，以及用第一冗余列替换第一故障列。灵活列修复电路可以执行以下修复操作：存储与第一源地址和第一目的地地址相关的第一SD标志信号，基于施加到存储器件120的列地址、第一源地址、以及与第一源地址相关的标志信号来产生第二SD标志地址，确定第一SD标志信号和第二SD标志信号是否彼此匹配，以及用第一冗余列替换第一故障列。灵活列修复电路可以存储指示第一源地址和其中产生第一故障列的第一正常节中的合格列的第一目的地地址之间的映射关系的第一SD标志信号，存储指示在第一正常节中产生的第二故障列的第二源地址被映射到第一目的地地址的第二SD标志信号，首先将第一源地址和第二源地址修复为第一目的地地址，然后进一步将第一源地址和第二源地址分别修复为备用节的对应于第一目的地地址的第一冗余列和第二冗余列。

尽管已经参考本发明构思的实施例具体示出和描述了本发明构思，但将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种存储器件，包括：

具有多个存储单元的存储单元阵列，所述多个存储单元跨被分组为段的多个行和被分组为节的多个列，所述节包括正常节和备用节，所述备用节跨所述存储单元阵列中的存储单元的至少一个冗余列；以及

修复电路，被配置为：用所述正常节中的第一正常节中的合格列的第一目的地地址修复跨多个所述段的第一故障列的第一源地址；然后进一步用所述备用节内的对应于所述第一目的地地址的第一冗余列修复所述合格列的所述第一目的地地址。

2.根据权利要求1所述的存储器件，其中，所述第一故障列的所述第一源地址和所述合格列的所述第一目的地地址都在同一节内。

3.根据权利要求1所述的存储器件，其中，所述修复电路被配置为：存储与所述第一源地址和所述第一目的地地址相关的第一源-目的地SD标志信号，基于所述第一源地址和施加到所述存储器件的列地址来产生第二SD标志信号，确定所述第一SD标志信号和所述第二SD标志信号是否彼此匹配，以及用所述第一冗余列替换所述第一故障列。

4.根据权利要求3所述的存储器件，其中，所述修复电路包括：

修复地址存储电路，被配置为存储指示所述第一源地址和所述第一目的地地址之间的映射关系的所述第一SD标志信号；以及

源-目的地标志产生电路，被配置为：存储所述段中的每个段的所述第一源地址，通过将所述第一源地址与列地址进行比较来产生命中信号，以及通过对所述命中信号进行编码来输出所述第二SD标志信号。

5.根据权利要求4所述的存储器件，其中，所述修复地址存储电路还被配置为存储第三SD标志信号，所述第三SD标志信号指示在所述第一正常节中产生的第二故障列的第二源地址被映射到所述第一目的地地址。

6.根据权利要求4所述的存储器件，其中，所述修复地址存储电路包括反熔丝阵列，所述反熔丝阵列存储所述第一SD标志信号、所述第一目的地地址、以及指示哪个段对应于所述第一SD标志信号和所述第一目的地地址的段标志信号。

7.根据权利要求4所述的存储器件，其中，所述源-目的地标志产生电路包括存储所述第一源地址的反熔丝阵列。

8.一种操作存储器件的方法，包括：

通过执行源-目的地修复操作来修复存储单元阵列中的存储单元的列，所述存储单元阵列具有被分组为多个段的多个行、以及被分组为备用节和多个正常节的多个列，所述备用列跨所述存储单元阵列内的存储单元的至少一个冗余列，所述源-目的地修复操作包括：

用所述正常节中的第一正常节内的在第一目的地地址处的合格列，替换所述正常节中的所述第一正常节内的在第一源地址处的存储单元的第一故障列；然后

进一步用所述备用节内的第一冗余列修复在所述第一目的地地址处的所述合格列。

9.根据权利要求8所述的方法，还包括：

用所述备用节内的第二冗余列替换在所述正常节中的第二正常节内的存储单元的故障列。

10.根据权利要求9所述的方法，其中，在不使用源-目的地修复操作的情况下执行对在所述正常节中的第二正常节内的存储单元的故障列的所述替换。

11.一种用于存取与突发长度BL相对应的数据的存储器件，所述存储器件包括：

存储单元阵列，包括设置在多个行和多个列的交叉处的多个存储单元，其中，所述存储单元阵列将所述多个行划分为段并将所述多个列划分为节，其中，所述节包括正常节和备用节，所述正常节与所述段中的每个段中的具有BL的突发数据相对应，所述备用节用冗余列修复所述正常节的故障列；以及

修复电路，被配置为：首先用其中产生第一故障列的第一正常节中的合格列的第一目的地地址，修复在所述段中的每个段中产生的所述第一故障列的第一源地址，然后进一步将所述第一目的地地址修复为所述备用节的对应于所述第一目的地地址的第一冗余列；

其中，所述修复电路执行以下修复操作：存储与所述第一源地址和所述第一目的地地址相关的第一源-目的地SD标志信号，基于所述第一源地址和施加到所述存储器件的列地址来产生第二SD标志信号，确定所述第一SD标志信号和所述第二SD标志信号是否彼此匹配，以及用所述第一冗余列替换所述第一故障列。

12.根据权利要求11所述的存储器件，其中，所述修复电路包括：

修复地址存储电路，针对每个段的每个正常节，存储指示所述第一源地址到所述第一目的地地址的映射关系的所述第一SD标志信号、以及所述第一目的地地址；以及

源-目的地标志产生电路，存储所述段中的每个段的所述第一源地址，通过将所述第一源地址与所述列地址进行比较来产生命中信号，以及通过对所述命中信号进行编码来输出所述第二SD标志信号。

13.根据权利要求12所述的存储器件，其中，所述修复地址存储电路还存储第三SD标志信号，所述第三SD标志信号指示在所述第一正常节中产生的第二故障列的第二源地址被映射到所述第一目的地地址。

14.根据权利要求12所述的存储器件，其中，所述修复地址存储电路包括反熔丝阵列，所述反熔丝阵列存储所述第一SD标志信号、所述第一目的地地址、以及指示哪个段对应于所述第一SD标志信号和所述第一目的地地址的段标志信号。

15.根据权利要求12所述的存储器件，其中，所述源-目的地标志产生电路包括存储所述第一源地址的反熔丝阵列。

16.根据权利要求12所述的存储器件，其中，所述修复电路还包括：

比较电路，被配置为：接收针对每个段的每个正常节的所述第一SD标志信号，将所述第一SD标志信号与所述第二SD标志信号进行比较，以及输出匹配信号，所述匹配信号在所述第一SD标志信号和所述第二SD标志信号彼此匹配时被激活；以及

源-目的地修复电路，被配置为：接收所述列地址和针对每个段的每个正常节的所述第一目的地地址，并且响应于被激活的匹配信号来输出所述第一目的地地址以执行所述修复操作。

17.根据权利要求16所述的存储器件，还包括：列解码器，被配置为通过解码所述第一目的地地址来存取所述备用节的所述第一冗余列。

18.根据权利要求17所述的存储器件，其中，所述源-目的地修复电路在所述匹配信号被去激活时将所述列地址输出到所述列解码器，并且所述列解码器解码所述列地址。

19.根据权利要求11所述的存储器件，其中，所述正常节还包括存储纠错码ECC的节，所述ECC针对具有所述BL的突发数据集。

20.根据权利要求11所述的存储器件，其中，在所述存储器件的模式寄存器集中，所述BL被设置为16或32。