CN117524291A - 封装后修复电路、封装后修复方法和存储器装置 - Google Patents

Abstract

本公开提供一种封装后修复电路、封装后修复方法和存储器装置，涉及半导体技术领域。封装后修复电路包括：第一地址存储区域和第二地址存储区域，第一地址存储区域被配置为：存储第一行地址和第一标志位；第一解码电路，被配置为：接收第一行地址的第一地址位和第一标志位产生第一冗余行的状态信号；弃用使能电路，被配置为：接收第一行地址、待修复行的第二行地址和第一冗余行的状态信号产生第一冗余行的弃用使能信号；写入控制电路，被配置为：接收有效的第一冗余行的弃用使能信号，将第一行地址的第一地址位和第一标志位修改为第二状态；将第二行修复信息写入第二地址存储区域。本公开的封装后修复电路可以修复冗余行，并避免行地址编码出错。

Description

封装后修复电路、封装后修复方法和存储器装置

技术领域

本公开涉及半导体技术领域，尤其涉及一种封装后修复电路、封装后修复方法和存储器装置。

背景技术

在动态随机存取存储器（Dynamic Random Access Memory，DRAM）中，存储阵列中设置有冗余行，冗余行可以用来替换存储阵列中的缺陷行，以实现行修复。根据修复时机的不同，行修复可以分为封装前修复和封装后修复（Post-Package Repair，PPR）。在进行封装后修复时，容易产生需要修复的缺陷行已经为冗余行的情况，如果对同一缺陷行重复修复，则可能会造成行地址编码出错。因此，如何提高封装后修复的可靠性成为了目前亟待解决的问题。

发明内容

有鉴于此，本公开实施例为解决现有技术中存在的至少一个问题而提供一种封装后修复电路、封装后修复方法和存储器装置。

为达到上述目的，本公开实施例的技术方案是这样实现的：

第一方面，本公开实施例提供一种封装后修复电路，包括：

熔丝阵列，包括至少一个第一地址存储区域和至少一个第二地址存储区域，所述第一地址存储区域被配置为：存储第一行修复信息，所述第一行修复信息包括N位的第一行地址和第一标志位；所述N为正整数；

第一解码电路，被配置为：接收所述第一行地址的第一地址位和所述第一标志位产生与所述第一地址存储区域对应的第一冗余行的状态信号；其中，若所述第一行地址的第一地址位和所述第一标志位具有第一状态，所述第一冗余行的状态信号有效；

弃用使能电路，被配置为：接收所述第一行地址、待修复行的第二行地址和所述第一冗余行的状态信号产生所述第一冗余行的弃用使能信号；

写入控制电路，被配置为：接收有效的所述第一冗余行的弃用使能信号，将所述第一行地址的第一地址位和所述第一标志位修改为第二状态；将第二行修复信息写入所述第二地址存储区域；所述第二行修复信息包括N位的所述第二行地址和第二标志位；所述第二地址存储区域对应第二冗余行。

在一种可选的实施方式中，所述弃用使能电路包括：

地址匹配电路，被配置为：接收所述第一行地址和所述第二行地址产生地址匹配信号；其中，若所述第一行地址与所述第二行地址相同，所述地址匹配信号有效；

使能信号产生电路，与所述第一解码电路和所述地址匹配电路耦接，并被配置为：接收所述第一冗余行的状态信号和所述地址匹配信号产生所述第一冗余行的弃用使能信号；其中，若所述第一冗余行的状态信号和所述地址匹配信号有效，所述弃用使能信号有效。

在一种可选的实施方式中，所述第二地址存储区域被配置为：在存储所述第二行修复信息之前，存储N位的初始地址位和初始标志位；

所述第一解码电路还被配置为：接收所述初始地址位的第一地址位和所述初始标志位产生所述第二冗余行的初始状态信号；其中，若所述初始地址位的第一地址位和所述初始标志位具有第三状态，所述第二冗余行的初始状态信号有效。

在一种可选的实施方式中，所述封装后修复电路还包括：

第二解码电路，被配置为：接收有效的所述第二冗余行的初始状态信号和所述第二行地址产生所述第二地址存储区域的地址；

编码电路，被配置为：接收所述第二行地址的第一地址位产生所述第二标志位；所述第二行地址的第一地址位和所述第二标志位具有所述第一状态。

在一种可选的实施方式中，所述第一解码电路具体被配置为：将所述第一行地址的第一地址位和所述第一标志位进行异或运算，以产生所述第一冗余行的状态信号。

在一种可选的实施方式中，所述地址匹配电路具体被配置为：将所述第一行地址和所述第二行地址进行同或运算，以产生所述地址匹配信号；

所述使能信号产生电路具体被配置为：将所述第一冗余行的状态信号和所述地址匹配信号进行与运算，以产生所述第一冗余行的弃用使能信号。

在一种可选的实施方式中，所述第一解码电路具体被配置为：将所述初始地址位的第一地址位和所述初始标志位进行或非运算，以产生所述第二冗余行的初始状态信号。

第二方面，本公开实施例提供一种存储器装置，包括：

存储阵列，包括缺陷行和替换所述缺陷行的冗余行；

上述任一实施例中的封装后修复电路，被配置为：响应于封装后修复命令对所述存储阵列中的所述缺陷行进行修复，并将行修复信息存储在熔丝阵列中；所述行修复信息包括所述缺陷行的行地址和标志位；

匹配逻辑电路，被配置为：响应于指示访问所述存储阵列的访问命令，接收目标访问行的行地址、所述缺陷行的行地址和所述标志位产生冗余行匹配信号；

地址编码电路，被配置为：接收有效的冗余行匹配信号产生所述冗余行的行地址。

在一种可选的实施方式中，所述匹配逻辑电路包括：

第一子逻辑电路，被配置为：接收所述缺陷行的行地址与所述目标访问行的行地址产生第一匹配信号；其中，若所述缺陷行的行地址与所述目标访问行的行地址相同，所述第一匹配信号有效；

第二子逻辑电路，被配置为：接收所述缺陷行的行地址的第一地址位和所述标志位产生第二匹配信号；其中，若所述缺陷行的行地址的第一地址位和所述标志位不同，所述第二匹配信号有效；

第三子逻辑电路，被配置为：接收所述第一匹配信号和所述第二匹配信号产生所述冗余行匹配信号；其中，若所述第一匹配信号和所述第二匹配信号有效，所述冗余行匹配信号有效。

在一种可选的实施方式中，所述第一子逻辑电路具体被配置为：将所述缺陷行的行地址与所述目标访问行的行地址进行同或运算，以产生所述第一匹配信号；

所述第二子逻辑电路具体被配置为：将所述缺陷行的行地址的第一地址位和所述标志位进行异或运算，以产生所述第二匹配信号；

所述第三子逻辑电路具体被配置为：将所述第一匹配信号和所述第二匹配信号进行与非运算，以产生所述冗余行匹配信号。

第三方面，本公开实施例提供一种封装后修复方法，包括：

熔丝阵列输出第一地址存储区域存储的第一行修复信息；所述第一行修复信息包括N位的第一行地址和第一标志位；所述N为正整数；

第一解码电路接收所述第一行地址的第一地址位和所述第一标志位产生与所述第一地址存储区域对应的第一冗余行的状态信号；其中，若所述第一行地址的第一地址位和所述第一标志位具有第一状态，所述第一冗余行的状态信号有效；

弃用使能电路接收所述第一行地址、待修复行的第二行地址和所述第一冗余行的状态信号产生所述第一冗余行的弃用使能信号；

写入控制电路接收有效的所述第一冗余行的弃用使能信号，将所述第一行地址的第一地址位和所述第一标志位修改为第二状态；

写入控制电路将第二行修复信息写入第二地址存储区域；所述第二行修复信息包括N位的所述第二行地址和第二标志位；所述第二地址存储区域对应第二冗余行。

在一种可选的实施方式中，所述弃用使能电路接收所述第一行地址、待修复行的第二行地址和所述第一冗余行的状态信号产生所述第一冗余行的弃用使能信号，包括：

地址匹配电路接收所述第一行地址和所述第二行地址产生地址匹配信号；其中，若所述第一行地址与所述第二行地址相同，所述地址匹配信号有效；

使能信号产生电路接收所述第一冗余行的状态信号和所述地址匹配信号产生所述第一冗余行的弃用使能信号；其中，若所述第一冗余行的状态信号和所述地址匹配信号有效，所述弃用使能信号有效。

在一种可选的实施方式中，所述封装后修复方法还包括：

在所述写入控制电路将第二行修复信息写入第二地址存储区域之前，所述第一解码电路接收所述第二地址存储区域存储的N位的初始地址位的第一地址位和初始标志位产生所述第二冗余行的初始状态信号；其中，若所述初始地址位的第一地址位和所述初始标志位具有第三状态，所述第二冗余行的初始状态信号有效。

在一种可选的实施方式中，所述封装后修复方法还包括：

第二解码电路接收有效的所述第二冗余行的初始状态信号和所述第二行地址产生所述第二地址存储区域的地址；

编码电路接收所述第二行地址的第一地址位产生所述第二标志位；所述第二行地址的第一地址位和所述第二标志位具有所述第一状态。

在一种可选的实施方式中，所述第一解码电路接收所述第一行地址的第一地址位和所述第一标志位产生与所述第一地址存储区域对应的所述第一冗余行的状态信号，包括：

所述第一解码电路将所述第一行地址的第一地址位和所述第一标志位进行异或运算，以产生所述第一冗余行的状态信号。

在一种可选的实施方式中，所述地址匹配电路接收所述第一行地址和所述第二行地址产生地址匹配信号，和所述使能信号产生电路接收所述第一冗余行的状态信号和所述地址匹配信号产生所述第一冗余行的弃用使能信号，包括：

所述地址匹配电路将所述第一行地址和所述第二行地址进行同或运算，以产生所述地址匹配信号；

所述使能信号产生电路将所述第一冗余行的状态信号和所述地址匹配信号进行与运算，以产生所述第一冗余行的弃用使能信号。

在一种可选的实施方式中，所述第一解码电路接收所述第二地址存储区域存储的N位的初始地址位的第一地址位和初始标志位产生所述第二冗余行的初始状态信号，包括：

所述第一解码电路将所述初始地址位的第一地址位和初始标志位进行或非运算，以产生所述第二冗余行的初始状态信号。

在本公开所提供的技术方案中，提供了一种封装后修复电路、封装后修复方法和存储器装置。在进行封装后修复时，可以先利用熔丝阵列中的第一地址存储区域存储的第一行修复信息判断待修复行是否为处于使用状态的第一冗余行，在待修复行为处于使用状态的第一冗余行的情况下，可以将第一行修复信息中的第一地址位和第一标志位修改为第二状态，以将第一冗余行标识为弃用状态，再将待修复行的第二行地址和第二标志位写入第二地址存储区域，以使用与第二地址存储区域对应的第二冗余行替换待修复行，从而可以实现对于第一冗余行的修复，并且，当接收访问命令时，只有在目标访问行的行地址与缺陷行的行地址相同，且该缺陷行对应的冗余行处于使用状态的情况下，地址编码电路才会产生该冗余行的行地址，从而可以有效避免编码出错的情况，提高封装后修复的可靠性。

附图说明

图1为本公开实施例提供的封装后修复电路的组成示意图；

图2为本公开实施例提供的第一解码电路的电路图；

图3为本公开实施例提供的弃用使能电路的组成示意图；

图4为本公开实施例提供的弃用使能电路的电路图；

图5为本公开实施例提供的编码电路的电路图；

图6为本公开实施例提供的封装后修复方法的流程示意图；

图7为本公开一具体示例提供的封装后修复方法的时序图；

图8为本公开实施例提供的存储器装置的组成示意图；

图9为本公开实施例提供的匹配逻辑电路的组成示意图；

图10为本公开实施例提供的匹配逻辑电路和地址编码电路的示意图。

具体实施方式

下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，自始至终相同附图标记表示相同的元件。

应当明白，空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述术语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

存储器装置的存储阵列中设置有冗余行，冗余行可以用来替换存储阵列中的缺陷行，以实现行修复。具体地，存储器装置中设置有包括多个阵列排布的熔丝存储单元的熔丝阵列，熔丝阵列可以被划分为多个熔丝组，每个熔丝组可以作为一个地址存储区域，且对应于存储阵列中的一个冗余行。当检测到存储阵列中存在缺陷行时，可以将缺陷行的行地址写入熔丝阵列中的一个地址存储区域中，即代表使用与该地址存储区域对应的冗余行来替换该缺陷行。当接收到包括该缺陷行的行地址的访问命令时，冗余行的地址编码电路可以产生与存储该缺陷行的行地址的地址存储区域对应的冗余行的行地址，从而可以访问替换该缺陷行的冗余行。

根据修复时机的不同进行分类，行修复可以包括封装前修复和封装后修复。具体地，熔丝阵列中的一部分地址存储区域可以被配置为在执行封装前修复时存储缺陷行的行地址，熔丝阵列中的另一部分地址存储区域可以被配置为在执行封装后修复时存储缺陷行的行地址。而在执行封装后修复时，待修复的缺陷行可能已被冗余行替换，即该缺陷行的行地址可能已被存储在熔丝阵列中的一个地址存储区域，在这种情况下，执行封装后修复后，同一缺陷行的行地址会同时被存储在两个不同的地址存储区域中，当冗余行的地址编码电路被使能，需要得到存储该缺陷行的行地址的地址存储区域对应的冗余行的行地址时，会产生编码出错的情况，以至于无法得到正确的冗余行的行地址，从而会导致封装后修复的可靠性降低。

在一些实施例中，可以通过在冗余行的地址编码电路中增加优先编码电路的方式来避免上述编码出错的情况。具体地，当接收到访问命令时，如果目标访问行为缺陷行，且一旦检测到目标访问行与执行封装后修复时使用的冗余行匹配，则会屏蔽其他匹配信号，优先编码电路会输出执行封装后修复时使用的冗余行的行地址。此外，当该目标访问行同时与两个执行封装后修复时使用的冗余行匹配时，最后一次执行封装后修复时使用的冗余行具有更高的优先级，优先编码电路会输出具有最高优先级的冗余行的行地址。然而，增加优先编码电路不仅会增加冗余行的行地址的获取时间，导致存储器装置的操作效率降低，还会增加冗余行的地址编码电路的占用面积，不利于存储器装置的小型化发展。

因此，如何在减小对于存储器装置的操作效率以及集成度的负面影响的情况下，提高封装后修复的可靠性成为了目前亟待解决的问题。对此，本公开提出了以下实施方式。

本公开提供了一种封装后修复电路，图1为本公开实施例提供的封装后修复电路的组成示意图。如图1所示，封装后修复电路包括：熔丝阵列101，熔丝阵列101包括至少一个第一地址存储区域1011和至少一个第二地址存储区域1012，其中，第一地址存储区域1011被配置为存储第一行修复信息Rowx[z:0]，第一行修复信息Rowx[z:0]包括N位的第一行地址Rowx[z:1]和第一标志位Rowx[0]，这里，N为正整数，z可以等于N。

在本公开实施例中，第一地址存储区域1011和第二地址存储区域1012均包括多个熔丝存储单元，每个熔丝存储单元可以存储行修复信息中的一位数据，这里，以第一地址存储区域1011和第二地址存储区域1012均包括N+1个熔丝存储单元为例，其中，第一地址存储区域1011可以为熔丝阵列101中的在执行封装前修复时，或者在执行上一次封装后修复时已使用的地址存储区域，即每个第一地址存储区域1011中已存储有缺陷行的行地址，每个第一地址存储区域1011可以对应于一个已使用的第一冗余行。第二地址存储区域1012可以为熔丝阵列101中在执行当前封装后修复时还未被使用的地址存储区域，一个第二地址存储区域1012可以对应于一个未被使用的第二冗余行，第二地址存储区域1012可以存储第二冗余行的初始状态信息，包括N位的初始地址位和初始标志位，且初始地址位和初始标志位上的值可以均为0。

需要说明的是，熔丝阵列101中的熔丝存储单元为一次性可编程存储单元，一种情况是，熔丝存储单元为反熔丝单元，在被烧写前，其存储的数据为0，在被烧写后，其存储的数据为1，因此熔丝存储单元存储的数据可以由0改写为1，而无法由1改写为0；另一种情况是，熔丝存储单元为熔丝单元，在被烧写前，其存储的数据为1，在被烧写后，其存储的数据为0，因此熔丝存储单元存储的数据可以由1改写为0，而无法由0改写为1。在本公开实施例中，以熔丝阵列101中的熔丝存储单元为反熔丝单元为例。

在本公开实施例中，封装后修复电路可以被配置为：响应于封装后修复命令，执行封装后修复，以将待修复行的行地址存储于熔丝阵列101中的一个地址存储区域，在此之前，需要先确定该待修复行是否已为冗余行。

在一些实施例中，封装后修复电路包括：广播电路，广播电路可以响应于封装后修复命令被使能，广播电路可以包括广播地址计数器106，广播地址计数器106可以对熔丝地址进行计数，并将多个熔丝地址组传输至熔丝阵列101，以使熔丝阵列101中的多个地址存储区域存储的数据可以经由感测电路1013传输至熔丝阵列101外部，广播地址计数器106还可以将熔丝地址组传输至地址锁存器105。

在本公开实施例中，每个熔丝地址组可以对应于一个地址存储区域，即一个熔丝地址组为一个地址存储区域在熔丝阵列101中的地址，其包括多个熔丝存储单元的地址。例如，参照图1，熔丝地址组x可以对应于任意一个第一地址存储区域1011，熔丝地址组y可以对应于任意一个第二地址存储区域1012。

需要说明的是，封装后修复电路在接收封装后修复命令时，还会接收待修复行的地址，这里，待修复行的地址中包括待修复行所在的存储体（Bank）的地址，存储器装置可以包括多个存储体，每个存储体可以包括多个冗余行，多个冗余行对应于熔丝阵列101中的多个地址存储区域，即一个存储体可以对应于熔丝阵列101中的多个地址存储区域，因而在进行广播操作时，可以仅将与待修复行所在的存储体对应的多个地址存储区域的熔丝地址组传输至熔丝阵列101，熔丝阵列101仅需输出与待修复行所在的存储体对应的多个地址存储区域中的数据，而不需要输出所有地址存储区域中的数据。

在本公开实施例中，一个地址存储区域存储的行修复信息包括N位的行地址和标志位，行地址中的第一地址位和标志位可以共同表示与该地址存储区域对应的冗余行的状态信息。以一个第一地址存储区域1011中存储的第一行修复信息Rowx[z:0]为例，第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]可以共同表示与该第一地址存储区域1011对应的第一冗余行的状态信息。具体地，第一行地址的第一地址位Rowx[1]可以为0或者1，第一标志位Rowx[0]也可以为0或者1，第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]可以具有三种状态，第一状态为第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]不同，第二状态为第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]均为1，第三状态为第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]均为0，由此，可以通过第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]的三种状态来对应标识第一冗余行的三种状态。具体地，第一状态标识第一冗余行处于使用状态，第二状态标识第一冗余行处于弃用状态，第三状态标识第一冗余行处于未使用状态。

在一些实施例中，参照图1，封装后修复电路包括：第一解码电路102，被配置为：接收第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]，产生第一冗余行的状态信号RWL_valid。

在本公开实施例中，第一冗余行可以处于使用状态或者弃用状态，即第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]可以具有第一状态或者第二状态，当第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]具有第一状态时，第一冗余行的状态信号RWL_valid有效；当第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]具有第二状态时，第一冗余行的状态信号RWL_valid无效。

需要说明的是，在本公开实施例中，信号有效指该信号处于第一逻辑电平，信号无效指该信号处于第二逻辑电平，第一逻辑电平相对于第二逻辑电平可以为高电平，第二逻辑电平相对于第一逻辑电平可以为低电平。

在一些具体示例中，图2为本公开实施例提供的第一解码电路的电路图，第一解码电路102具体被配置为：将第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]进行异或运算，以产生第一冗余行的状态信号RWL_valid。

在一些具体示例中，如图2所示，第一解码电路102可以包括异或门1021和或非门1022，其中，异或门1021的两个输入端可以分别接收第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]，并输出第一冗余行的状态信号RWL_valid；或非门1022的两个输入端可以分别接收第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]，并输出未使用标识信号RWL_unuse。这里，由于第一冗余行处于使用状态或者弃用状态，即第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]处于第一状态或者第二状态，未使用标识信号RWL_unuse无效。

在一些实施例中，图3为本公开实施例提供的弃用使能电路的组成示意图，结合参照图1和图3，弃用使能电路103包括：地址匹配电路1031，被配置为：接收第一行地址Rowx[z:1]和待修复行的第二行地址Fail RowAdd[z-1:0]产生地址匹配信号；使能信号产生电路1032，与第一解码电路102和地址匹配电路1031耦接，并被配置为：接收第一冗余行的状态信号RWL_valid和地址匹配信号产生第一冗余行的弃用使能信号。

在一些具体示例中，地址匹配电路1031接收第一行地址Rowx[z:1]和第二行地址Fail RowAdd[z-1:0]，并将第一行地址Rowx[z:1]和第二行地址Fail RowAdd[z-1:0]进行匹配，产生地址匹配信号，若第一行地址Rowx[z:1]与第二行地址Fail RowAdd[z-1:0]相同，地址匹配信号有效。

在一些具体示例中，使能信号产生电路1032接收地址匹配信号和第一冗余行的状态信号RWL_valid并产生弃用使能信号，若第一冗余行的状态信号RWL_valid和地址匹配信号均有效，则弃用使能信号有效。即当第一冗余行的状态信号RWL_valid指示第一冗余行处于使用状态，且地址匹配信号指示第一行地址Rowx[z:1]与第二行地址Fail RowAdd[z-1:0]相同时，代表在当前执行的封装后修复中，待修复行即为第一冗余行，因而需要弃用第一冗余行。

在一些实施例中，地址匹配电路1031具体被配置为：将第一行地址Rowx[z:1]和第二行地址Fail RowAdd[z-1:0]进行同或运算，以产生地址匹配信号；使能信号产生电路1032具体被配置为：将第一冗余行的状态信号RWL_valid和地址匹配信号进行与运算，以产生第一冗余行的弃用使能信号。

在一具体示例中，图4为本公开实施例提供的弃用使能电路的电路图，结合参照图3和图4，地址匹配电路1031可以包括同或门1033，同或门1033的两个输入端分别接收第一行地址Rowx[z:1]与第二行地址Fail RowAdd[z-1:0]，并在输出端输出地址匹配信号；使能信号产生电路1032可以包括与门1034，与门1034的一个输入端与同或门1033的输出端连接，可以接收同或门1033输出的地址匹配信号，与门1034的另一个输入端可以接收第一冗余行的状态信号RWL_valid，从而产生第一冗余行的弃用使能信号。

在一些实施例中，返回参照图1，封装后修复电路包括：写入控制电路104，被配置为：接收有效的第一冗余行的弃用使能信号，将第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]修改为第二状态。

在一些实施例中，封装后修复电路还包括：地址锁存器105，被配置为：接收弃用使能信号和熔丝地址组。具体地，若第一冗余行的弃用使能信号有效，地址锁存器105可以锁存第一地址存储区域1011的熔丝地址组x，并锁存需要写入第一地址存储区域1011中的位。

在一些具体示例中，当第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]具有第一状态时，第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]不同。一种情况是第一行地址的第一地址位Rowx[1]为0，第一标志位Rowx[0]为1，这种情况下，可以将第一行地址的第一地址位Rowx[1]改写为1；另一种情况是第一行地址的第一地址位Rowx[1]为1，第一标志位Rowx[0]为0，这种情况下，可以将第一标志位Rowx[0]改写为1。也就是说，在将第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]由第一状态修改为第二状态时，第一地址存储区域1011中仅需要写入一位数据，地址锁存器105可以锁存需要写入的位，并可以将其锁存的第一地址存储区域1011的熔丝地址组x以及需要写入的位一并输出至写入控制电路104。

在一些实施例中，写入控制电路104在接收到第一地址存储区域1011的熔丝地址组x以及需要写入的位后，可以响应于第一写入使能信号，对第一地址存储区域1011中需要写入的位进行烧写，以将第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]由第一状态修改为第二状态。

在一些实施例中，若第一行地址Rowx[z:1]与第二行地址Fail RowAdd[z-1:0]不同和/或第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]具有第二状态，则弃用使能信号无效，在这种情况下，当前封装后修复需要修复的待修复行并不是处于使用状态的冗余行，广播地址计数器106会在预设时长后将下一个地址存储区域的熔丝地址组发送至熔丝阵列101，以将下一个地址存储区域中存储的行修复信息输出至第一解码电路102和弃用使能电路103，直至与待修复行所在的存储体对应的所有地址存储区域中的数据均已被输出至第一解码电路102和弃用使能电路103。

在一些实施例中，除了第一地址存储区域1011的熔丝地址组x以外，广播地址计数器106还会将与同一存储体对应的尚未存储行修复信息的第二地址存储区域1012的熔丝地址组y发送至熔丝阵列101。第二地址存储区域1012可以被配置为：在存储第二行修复信息之前，存储N位的初始地址位和初始标志位，初始地址位和初始标志位可以均为0，其代表与第二地址存储区域1012对应的第二冗余行处于未使用状态。第一解码电路102具体被配置为：将初始地址位的第一地址位和初始标志位进行或非运算，以产生第二冗余行的初始状态信号。具体地，参照图2，第一解码电路102中的或非门1022可以接收初始地址位的第一地址位和初始标志位，并产生第二冗余行的初始状态信号，这里，第二冗余行的初始状态信号可以为未使用标识信号RWL_unuse，此时，第二地址存储区域1012中存储的初始地址位的第一地址位和初始标志位均为0，即初始地址位的第一地址位和初始标志位处于第三状态，第二冗余行的初始状态信号有效。

在一些实施例中，继续参照图1，封装后修复电路还包括：第二解码电路107，被配置为：接收有效的第二冗余行的初始状态信号和第二行地址产生第二地址存储区域1012的地址。这里，第二地址存储区域1012的地址即为第二地址存储区域1012的熔丝地址组y。

在一些具体示例中，第二解码电路107可以包括解码器和寄存器，寄存器可以响应于有效的第二冗余行的初始状态信号，缓存处于未使用状态的第二冗余行对应的第二地址存储区域1012的地址，这里，处于未使用状态的第二冗余行可能有多个，对应地，尚未存储行修复信息的第二地址存储区域1012也有多个。第二解码电路107可以从广播地址计数器106接收广播完成信号，还可以接收封装后修复命令和待修复行的地址，解码器可以对待修复行的地址进行解码以得到待修复行的第二行地址Fail RowAdd[z-1:0]，并产生一个第二地址存储区域1012的地址，该第二地址存储区域1012可以为尚未存储行修信息的多个第二地址存储区域1012中的一个，在当前封装后修复中可以用来存储待修复行的第二行修复信息。

在一些实施例中，封装后修复电路包括：编码电路108，被配置为：接收第二行地址Fail RowAdd[z-1:0]的第一地址位Fail RowAdd[0]产生第二标志位Rowy[0]，并将第二标志位Rowy[0]与第二行地址Fail RowAdd[z-1:0]进行组合，以产生第二行修复信息Rowy[z:0]。

在一些具体示例中，图5为本公开实施例提供的编码电路的电路图，如图5所示，编码电路108包括反相电路1081，反相电路1081可以包括奇数个反相器，这里，以反相电路1081包括一个反相器为例。反相电路1081可以将第二行地址的第一地址位Fail RowAdd[0]进行反相，以得到第二标志位Rowy[0]，第二行地址的第一地址位Fail RowAdd[0]经编码电路108后可以输出为Rowy[1]。编码电路108还包括延迟电路1082，延迟电路1082可以包括偶数个反相器，这里，以延迟电路1082包括两个反相器为例。延迟电路1082可以被配置为：对第二行地址的其他地址位Fail RowAdd[z-1:1]进行延迟，并输出Rowy[z:2]，从而可以将第二标志位Rowy[0]与第二行地址Fail RowAdd[z-1:0]进行组合，以得到第二行修复信息Rowy[z:0]，在第二行修复信息Rowy[z:0]中，第二行地址可以表示为Rowy[z:1]，第二行地址的第一地址位可以表示为Rowy[1]，且第二行地址的第一地址位Rowy[1]与第二标志位Rowy[0]具有第一状态，即第二行地址的第一地址位Rowy[1]与第二标志位Rowy[0]不同。

在一些实施例中，写入控制电路104可以被配置为：接收第二行修复信息Rowy[z:0]和第二地址存储区域1012的熔丝地址组y，并响应于第二写入使能信号，将第二行修复信息Rowy[z:0]写入第二地址存储区域1012。

在本公开实施例中，封装后修复电路可以在确定待修复行为第一冗余行的情况下，弃用第一冗余行，并使用第二冗余行替换待修复行，相当于实现了对于第一冗余行的修复，此外，在修复第一冗余行后，虽然第一地址存储区域中存储的行地址与第二地址存储区域中存储的行地址相同，但由于第一地址存储区域中的行地址的第一地址位和第一标志位被修改为第二状态，而第二地址存储区域中的行地址的第一地址位和第二标志位被设置为第一状态，由此，可以将第一地址存储区域中存储的行修复信息与第二地址存储区域中存储的行修复信息区分开，从而可以在修复冗余行的同时预防冗余行的行地址编码出错的问题。

基于与上述封装后修复电路类似的构思，本公开还提供一种封装后修复方法，图6为本公开实施例提供的封装后修复方法的流程示意图，如图6所示，封装后修复方法包括：

步骤S10：熔丝阵列输出第一地址存储区域存储的第一行修复信息；第一行修复信息包括N位的第一行地址和第一标志位；N为正整数；

步骤S20：第一解码电路接收第一行地址的第一地址位和第一标志位产生与第一地址存储区域对应的第一冗余行的状态信号；其中，若第一行地址的第一地址位和第一标志位具有第一状态，第一冗余行的状态信号有效；

步骤S30：弃用使能电路接收第一行地址、待修复行的第二行地址和第一冗余行的状态信号产生第一冗余行的弃用使能信号；

步骤S40：写入控制电路接收有效的第一冗余行的弃用使能信号，将第一行地址的第一地址位和第一标志位修改为第二状态；

步骤S50：写入控制电路将第二行修复信息写入第二地址存储区域；第二行修复信息包括N位的第二行地址和第二标志位；第二地址存储区域对应第二冗余行。

在一些实施例中，图1为本公开实施例提供的封装后修复电路的组成示意图，上述封装后修复方法可以由该封装后修复电路执行。

在一些实施例中，结合参照图1和图6，步骤S10的具体过程可以包括：广播地址计数器106响应于封装后修复命令被使能，广播地址计数器106可以依次将多个熔丝地址组传输至熔丝阵列101，一个熔丝地址组可以对应于熔丝阵列101中的一个地址存储区域，从而使熔丝阵列101输出地址存储区域存储的数据。例如，广播地址计数器106可以将一个第一地址存储区域1011的熔丝地址组x输出至熔丝阵列101，以使熔丝阵列101输出第一地址存储区域1011存储的第一行修复信息Rowx[z:0]，第一行修复信息Rowx[z:0]包括N位的第一行地址Rowx[z:1]和第一标志位Rowx[0]。

在一些实施例中，结合参照图1、图2和图6，步骤S20的具体过程可以包括：第一解码电路102接收第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]，并将第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]进行异或运算，以产生第一冗余行的状态信号RWL_valid。

在一些实施例中，结合参照图1、图3和图6，步骤S30的具体过程可以包括：地址匹配电路1031接收第一行地址Rowx[z:1]和第二行地址Fail RowAdd[z-1:0]，并将第一行地址Rowx[z:1]和第二行地址Fail RowAdd[z-1:0]进行匹配，产生地址匹配信号，若第一行地址Rowx[z:1]与第二行地址Fail RowAdd[z-1:0]相同，地址匹配信号有效；使能信号产生电路1032接收第一冗余行的状态信号RWL_valid和地址匹配信号产生第一冗余行的弃用使能信号；其中，若第一冗余行的状态信号RWL_valid和地址匹配信号有效，第一冗余行的弃用使能信号有效。

在一些具体示例中，结合参照图1、图3、图4和图6，步骤S30的具体过程可以包括：地址匹配电路1031将第一行地址Rowx[z:1]和第二行地址Fail RowAdd[z-1:0]进行同或运算，以产生地址匹配信号；使能信号产生电路1032将第一冗余行的状态信号RWL_valid和地址匹配信号进行与运算，以产生第一冗余行的弃用使能信号。

在一些实施例中，结合参照图1和图6，步骤S40的具体过程可以包括：地址锁存器105接收有效的第一冗余行的弃用使能信号，锁存第一地址存储区域1011的熔丝地址组x，并锁存需要写入第一地址存储区域1011中的位；写入控制电路104响应于第一写入使能信号，将第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]修改为第二状态，具体地，当第一行地址的第一地址位Rowx[1]为0，第一标志位Rowx[0]为1时，将第一行地址的第一地址位Rowx[1]改写为1；当第一行地址的第一地址位Rowx[1]为1，第一标志位Rowx[0]为0时，将第一标志位Rowx[0]改写为1。

在一些实施例中，结合参照图1、图2和图6，在步骤S50之前，封装后修复方法还包括：若第一行地址Rowx[z:1]与第二行地址Fail RowAdd[z-1:0]不同和/或第一行地址的第一地址位Rowx[1]和第一标志位Rowx[0]具有第二状态，则弃用使能信号无效，广播地址计数器106会在预设时长后将下一个地址存储区域的熔丝地址组发送至熔丝阵列101，以将下一个地址存储区域中存储的行修复信息输出至第一解码电路102和弃用使能电路103，直至与待修复行所在的存储体对应的所有地址存储区域中的数据均已被输出至第一解码电路102和弃用使能电路103。在此过程中，当熔丝阵列101输出第二地址存储区域1012存储的N位的初始地址位和初始标志位时，第一解码电路102接收第二地址存储区域1012存储的N位的初始地址位的第一地址位和初始标志位产生第二冗余行的初始状态信号；其中，若初始地址位的第一地址位和初始标志位具有第三状态，第二冗余行的初始状态信号有效。这里，第二冗余行的初始状态信号可以为未使用标识信号RWL_unuse。

在一些实施例中，结合参照图1和图6，在步骤S50之前，封装后修复方法还包括：与待修复行所在的存储体对应的所有地址存储区域中的数据均已被输出至第一解码电路102和弃用使能电路103之后，广播地址计数器106产生广播完成信号；第二解码电路107从广播地址计数器106接收广播完成信号，并接收封装后修复命令和待修复行的地址，对待修复行的地址进行解码以得到待修复行的第二行地址Fail RowAdd[z-1:0]，并产生一个第二地址存储区域1012的地址。这里，第二地址存储区域1012的地址即为第二地址存储区域1012的熔丝地址组y。

在一些实施例中，结合参照图1、图5和图6，在步骤S50之前，封装后修复方法还包括：编码电路108接收第二行地址Fail RowAdd[z-1:0]的第一地址位Fail RowAdd[0]产生第二标志位Rowy[0]，并将第二标志位Rowy[0]与第二行地址Fail RowAdd[z-1:0]进行组合，以产生第二行修复信息Rowy[z:0]。

在一些实施例中，结合参照图1和图6，步骤S50的具体过程可以包括：写入控制电路104接收第二地址存储区域1012的地址和第二行修复信息Rowy[z:0]；写入控制电路104响应于第二写入使能信号，将第二行修复信息Rowy[z:0]写入第二地址存储区域1012。

图7为本公开一具体示例提供的封装后修复方法的时序图，在本示例中，同一存储体包括五个冗余行：冗余行RWL0、冗余行RWL1、冗余行RWL2、冗余行RWL3和冗余行RWL4，其中，冗余行RWL0和冗余行RWL4处于未使用状态，冗余行RWL1、冗余行RWL2和冗余行RWL3处于使用状态，且待修复行的行地址Fail RowAdd[z-1:0]已被存储在与熔丝地址组3对应的地址存储区域中，即待修复行为该存储体中的冗余行RWL3。

结合参照图1和图7，封装后修复方法可以包括：响应于封装后修复命令，广播电路被使能，广播地址计数器106依次将与该存储体中的五个冗余行对应的地址存储区域的熔丝地址组0、熔丝地址组1、熔丝地址组2、熔丝地址组3、和熔丝地址组4传输至熔丝阵列101，熔丝阵列101可以依次输出与五个冗余行对应的地址存储区域存储的数据，其中，与熔丝地址组0对应的地址存储区域和与熔丝地址组4对应的地址存储区域在当前封装后修复之前处于未使用状态，存储N位的初始地址位和初始标志位，与熔丝地址组1对应的地址存储区域存储行修复信息Row1[z:0]，与熔丝地址组2对应的地址存储区域存储行修复信息Row2[z:0]，与熔丝地址组3对应的地址存储区域存储行修复信息Row3[z:0]。这里，分别与熔丝地址组1、熔丝地址组2、熔丝地址组3对应的三个地址存储区域即可以为上述实施例中的第一地址存储区域1011，分别与熔丝地址组0、熔丝地址组4对应的两个地址存储区域即可以为上述实施例中的第二地址存储区域1012。

结合参照图1和图7，在熔丝阵列101输出一个地址存储区域存储的数据后，第一解码电路102接收行地址的第一地址位和标志位，并产生冗余行的状态信号RWL_valid。由于冗余行RWL0和冗余行RWL4处于未使用状态，冗余行RWL1、冗余行RWL2和冗余行RWL3处于使用状态，当熔丝阵列101输出与熔丝地址组0和熔丝地址组4对应的地址存储区域中存储的初始地址位和初始标志位时，初始地址位的第一地址位和标志位具有第三状态，冗余行的状态信号RWL_valid无效；当熔丝阵列101输出与熔丝地址组1、熔丝地址组2、熔丝地址组3对应的地址存储区域中存储的行地址和标志位时，行地址的第一地址位和标志位具有第一状态，冗余行的状态信号RWL_valid有效。

结合参照图1、图3和图7，在第一解码电路102产生冗余行的状态信号RWL_valid的同时，弃用使能电路103中的地址匹配电路1031接收待修复行的行地址Fail RowAdd[z-1:0]和熔丝阵列101输出的行地址，并产生地址匹配信号，弃用使能电路103中的使能信号产生电路1032接收地址匹配信号和冗余行的状态信号RWL_valid产生弃用使能信号，这里，由于待修复行为冗余行RWL3，待修复行的行地址Fail RowAdd[z-1:0]与冗余行RWL3的行地址Row3[z:1]相同，此时，地址匹配信号有效，冗余行的状态信号RWL_valid有效，则弃用使能信号有效，代表需要将冗余行RWL3弃用。

结合参照图1和图7，响应于有效的弃用使能信号，写入控制电路104接收第一写入使能信号、第一写入地址和第一写入数据，将第一写入数据写入与第一写入地址对应的地址存储区域。这里，第一写入地址为与冗余行RWL3对应的地址存储区域的地址熔丝地址组3，第一写入数据为Row3[1:0]=2'b11，代表将行地址的第一地址位Row3[1]和标志位Row3[0]修改为第二状态，即将第一地址位Row3[1]改写为1或者将标志位Row3[0]改写为1，以使第一地址位Row3[1]和标志位Row3[0]均为1。由此，即代表将冗余行RWL3弃用。

结合参照图1和图7，在第一次写入结束后，写入控制电路104接收第二写入使能信号、第二写入地址和第二写入数据，将第二写入数据写入与第二写入地址对应的地址存储区域。这里，第二写入地址可以为与该存储体中一个未使用的冗余行RWL0对应的地址存储区域的熔丝地址组0，第二写入数据为待修复行的行地址Fail RowAdd[z-1:0]经编码电路108编码后产生的行修复信息Row0[z:0]。由此，即代表使用冗余行RWL0替换待修复的冗余行RWL3。

在本公开实施例中，通过上述封装后修复方法，可以在进行封装后修复时确定待修复行是否已为冗余行，且在待修复行为第一冗余行的情况下，将与第一冗余行对应的第一地址存储区域中存储的第一行地址的第一地址位和第一标志位由第一状态修改为第二状态，以将第一冗余行标识为弃用状态，然后再将待修复行的第二行地址写入一个未使用的第二地址存储区域，并将第二行地址的第一地址位和第二标志位设置为第一状态，从而可以使用第二冗余行替换待修复行，由此，即使第一行地址与第二行地址相同，即同一缺陷行的行地址被存储在两个不同的地址存储区域中，也可以通过行地址的第一地址位和标志位的状态差异来区分第一冗余行和第二冗余行的状态，从而实现对同一缺陷行的多次修复。

本公开还提供一种存储器装置，图8为本公开实施例提供的存储器装置的组成示意图，如图8所示，存储器装置200包括存储阵列201、封装后修复电路202、匹配逻辑电路203和地址编码电路204。需要说明的是，图8仅示出了存储器装置的部分组成。

在一些具体示例中，存储阵列201包括多个阵列排布的存储单元，并包括缺陷行和替换缺陷行的冗余行。

在一些实施例中，封装后修复电路202、匹配逻辑电路203和地址编码电路204可以均位于外围电路中。

在一些实施例中，封装后修复电路202可以为上述任一实施例中的封装后修复电路，其被配置为：响应于封装后修复命令对存储阵列201中的缺陷行进行修复，并将行修复信息存储在封装后修复电路202的熔丝阵列中，这里，行修复信息可以表示为Fail Rowaddress[z:0]，包括缺陷行的行地址Fail Row address[z:1]和标志位Fail Row address[0]。

在一些具体示例中，封装后修复电路202的熔丝阵列中存储的缺陷行的行修复信息Fail Row address[z:0]会被广播至行译码器的本地寄存器中，响应于指示访问存储阵列201的访问命令，匹配逻辑电路203可以从行译码器的本地寄存器获取缺陷行的行修复信息Fail Row address[z:0]。

在一些实施例中，图9为本公开实施例提供的匹配逻辑电路的组成示意图，匹配逻辑电路203被配置为：响应于指示访问存储阵列201的访问命令，接收目标访问行的行地址ACT Row address[z-1:0]、缺陷行的行地址Fail Row address[z:1]和标志位Fail Rowaddress[0]产生冗余行匹配信号。

在一些具体示例中，如图9所示，匹配逻辑电路203包括：第一子逻辑电路2031，被配置为：接收缺陷行的行地址Fail Row address[z:1]和目标访问行的行地址ACT Rowaddress[z-1:0]，产生第一匹配信号，若缺陷行的行地址Fail Row address[z:1]和目标访问行的行地址ACT Row address[z-1:0]相同，第一匹配信号有效。

匹配逻辑电路203还包括：第二子逻辑电路2032，被配置为：接收缺陷行的行地址的第一地址位Fail Row address[1]和标志位Fail Row address[0]，产生第二匹配信号，若第一地址位Fail Row address[1]和标志位Fail Row address[0]不同，第二匹配信号有效。

匹配逻辑电路203还包括：第三子逻辑电路2033，被配置为：接收第一匹配信号和第二匹配信号，产生冗余行匹配信号，若第一匹配信号和第二匹配信号有效，冗余行匹配信号有效。

在一些具体示例中，图10为本公开实施例提供的匹配逻辑电路和地址编码电路的示意图，结合参照图9和图10，第一子逻辑电路2031可以包括同或门2034，第二子逻辑电路2032可以包括异或门2035，第三子逻辑电路2033可以包括与非门2036。第一子逻辑电路2031具体被配置为：将缺陷行的行地址Fail Row address[z:1]与目标访问行的行地址ACTRow address[z-1:0]进行同或运算，以产生第一匹配信号；第二子逻辑电路具体被配置为：将缺陷行的行地址的第一地址位Fail Row address[1]和标志位Fail Row address[0]进行异或运算，以产生第二匹配信号；第三子逻辑电路具体被配置为：将第一匹配信号和第二匹配信号进行与非运算，以产生冗余行匹配信号。地址编码电路204被配置为：接收有效的冗余行匹配信号产生冗余行的行地址。

在一些实施例中，匹配逻辑电路203可以包括多个由同或门2034、异或门2035和与非门2036组成的重复单元，每个重复单元可以接收一个缺陷行的行修复信息和目标访问行的行地址，并产生与替换该缺陷行的冗余行对应的冗余行匹配信号。例如，图10中的第一个重复单元接收第一缺陷行的行修复信息Fail Row address0[z:0]和目标访问行的行地址ACT Row address[z-1:0]，并产生第一冗余行匹配信号RWL0_match，第二个重复单元接收第二缺陷行的行修复信息Fail Row address1[z:0]和目标访问行的行地址ACT Rowaddress[z-1:0]，并产生第二冗余行匹配信号RWL1_match。若第一缺陷行的行地址FailRow address0[z:1]与目标访问行的行地址ACT Row address[z-1:0]相同，且第一缺陷行的行地址的第一地址位Fail Row address0[1]与标志位Fail Row address0[0]不同，则第一冗余行匹配信号RWL0_match有效，地址编码电路204接收有效的第一冗余行匹配信号RWL0_match产生第一冗余行的行地址；若第二缺陷行的行地址Fail Row address1[z:1]与目标访问行的行地址ACT Row address[z-1:0]相同，且第二缺陷行的行地址的第一地址位Fail Row address1[1]与标志位Fail Row address1[0]不同，则第二冗余行匹配信号RWL1_match有效，地址编码电路204接收有效的第二冗余行匹配信号RWL1_match产生第二冗余行的行地址。

在本公开实施例中，由于封装后修复电路202在进行封装后修复时，会利用缺陷行的行地址的第一地址位Fail Row address[1]和标志位Fail Row address[0]对替换该缺陷行的冗余行的状态进行标识，具体地，第一地址位Fail Row address[1]和标志位FailRow address[0]不同标识冗余行处于使用状态，第一地址位Fail Row address[1]和标志位Fail Row address[0]均为1标识冗余行处于弃用状态，由此，匹配逻辑电路203仅会在目标访问行的行地址ACT Row address[z-1:0]与缺陷行的行地址Fail Row address[z:1]相同，且第一地址位Fail Row address[1]和标志位Fail Row address[0]标识冗余行处于使用状态的情况下才会产生有效的冗余行匹配信号，从而可以避免产生由于同一缺陷行被多次修复，而导致产生多个有效的冗余行匹配信号，并进一步导致地址编码电路编码出错的情况。

此外，第一子逻辑电路2031对于缺陷行的行地址Fail Row address[z:1]和目标访问行的行地址ACT Row address[z-1:0]的逻辑运算，以及第二子逻辑电路2032对于缺陷行的行地址的第一地址位Fail Row address[1]和标志位Fail Row address[0]的逻辑运算可以同时进行，因而，不会增加冗余行匹配信号的产生时间，也不会增加冗余行的行地址的获取时间，从而可以避免对于存储器装置的操作效率产生负面影响。

本公开所提供的几个装置实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的装置实施例。

本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。

Claims (17)

1.一种封装后修复电路，其特征在于，包括：

熔丝阵列，包括至少一个第一地址存储区域和至少一个第二地址存储区域，所述第一地址存储区域被配置为：存储第一行修复信息，所述第一行修复信息包括N位的第一行地址和第一标志位；所述N为正整数；

第一解码电路，被配置为：接收所述第一行地址的第一地址位和所述第一标志位产生与所述第一地址存储区域对应的第一冗余行的状态信号；其中，若所述第一行地址的第一地址位和所述第一标志位具有第一状态，所述第一冗余行的状态信号有效；

弃用使能电路，被配置为：接收所述第一行地址、待修复行的第二行地址和所述第一冗余行的状态信号产生所述第一冗余行的弃用使能信号；

写入控制电路，被配置为：接收有效的所述第一冗余行的弃用使能信号，将所述第一行地址的第一地址位和所述第一标志位修改为第二状态；将第二行修复信息写入所述第二地址存储区域；所述第二行修复信息包括N位的所述第二行地址和第二标志位；所述第二地址存储区域对应第二冗余行。

2.根据权利要求1所述的封装后修复电路，其特征在于，所述弃用使能电路包括：

地址匹配电路，被配置为：接收所述第一行地址和所述第二行地址产生地址匹配信号；其中，若所述第一行地址与所述第二行地址相同，所述地址匹配信号有效；

使能信号产生电路，与所述第一解码电路和所述地址匹配电路耦接，并被配置为：接收所述第一冗余行的状态信号和所述地址匹配信号产生所述第一冗余行的弃用使能信号；其中，若所述第一冗余行的状态信号和所述地址匹配信号有效，所述弃用使能信号有效。

3.根据权利要求1所述的封装后修复电路，其特征在于，所述第二地址存储区域被配置为：在存储所述第二行修复信息之前，存储N位的初始地址位和初始标志位；

所述第一解码电路还被配置为：接收所述初始地址位的第一地址位和所述初始标志位产生所述第二冗余行的初始状态信号；其中，若所述初始地址位的第一地址位和所述初始标志位具有第三状态，所述第二冗余行的初始状态信号有效。

4.根据权利要求3所述的封装后修复电路，其特征在于，所述封装后修复电路还包括：

第二解码电路，被配置为：接收有效的所述第二冗余行的初始状态信号和所述第二行地址产生所述第二地址存储区域的地址；

编码电路，被配置为：接收所述第二行地址的第一地址位产生所述第二标志位；所述第二行地址的第一地址位和所述第二标志位具有所述第一状态。

5.根据权利要求1所述的封装后修复电路，其特征在于，所述第一解码电路具体被配置为：将所述第一行地址的第一地址位和所述第一标志位进行异或运算，以产生所述第一冗余行的状态信号。

6.根据权利要求2所述的封装后修复电路，其特征在于，所述地址匹配电路具体被配置为：将所述第一行地址和所述第二行地址进行同或运算，以产生所述地址匹配信号；

所述使能信号产生电路具体被配置为：将所述第一冗余行的状态信号和所述地址匹配信号进行与运算，以产生所述第一冗余行的弃用使能信号。

7.根据权利要求3所述的封装后修复电路，其特征在于，所述第一解码电路具体被配置为：将所述初始地址位的第一地址位和所述初始标志位进行或非运算，以产生所述第二冗余行的初始状态信号。

8.一种存储器装置，其特征在于，包括：

存储阵列，包括缺陷行和替换所述缺陷行的冗余行；

权利要求1至7任一项所述的封装后修复电路，被配置为：响应于封装后修复命令对所述存储阵列中的所述缺陷行进行修复，并将行修复信息存储在熔丝阵列中；所述行修复信息包括所述缺陷行的行地址和标志位；

匹配逻辑电路，被配置为：响应于指示访问所述存储阵列的访问命令，接收目标访问行的行地址、所述缺陷行的行地址和所述标志位产生冗余行匹配信号；

地址编码电路，被配置为：接收有效的冗余行匹配信号产生所述冗余行的行地址。

9.根据权利要求8所述的存储器装置，其特征在于，所述匹配逻辑电路包括：

第一子逻辑电路，被配置为：接收所述缺陷行的行地址与所述目标访问行的行地址产生第一匹配信号；其中，若所述缺陷行的行地址与所述目标访问行的行地址相同，所述第一匹配信号有效；

第二子逻辑电路，被配置为：接收所述缺陷行的行地址的第一地址位和所述标志位产生第二匹配信号；其中，若所述缺陷行的行地址的第一地址位和所述标志位不同，所述第二匹配信号有效；

第三子逻辑电路，被配置为：接收所述第一匹配信号和所述第二匹配信号产生所述冗余行匹配信号；其中，若所述第一匹配信号和所述第二匹配信号有效，所述冗余行匹配信号有效。

10.根据权利要求9所述的存储器装置，其特征在于，所述第一子逻辑电路具体被配置为：将所述缺陷行的行地址与所述目标访问行的行地址进行同或运算，以产生所述第一匹配信号；

所述第二子逻辑电路具体被配置为：将所述缺陷行的行地址的第一地址位和所述标志位进行异或运算，以产生所述第二匹配信号；

所述第三子逻辑电路具体被配置为：将所述第一匹配信号和所述第二匹配信号进行与非运算，以产生所述冗余行匹配信号。

11.一种封装后修复方法，其特征在于，包括：

熔丝阵列输出第一地址存储区域存储的第一行修复信息；所述第一行修复信息包括N位的第一行地址和第一标志位；所述N为正整数；

第一解码电路接收所述第一行地址的第一地址位和所述第一标志位产生与所述第一地址存储区域对应的第一冗余行的状态信号；其中，若所述第一行地址的第一地址位和所述第一标志位具有第一状态，所述第一冗余行的状态信号有效；

弃用使能电路接收所述第一行地址、待修复行的第二行地址和所述第一冗余行的状态信号产生所述第一冗余行的弃用使能信号；

写入控制电路接收有效的所述第一冗余行的弃用使能信号，将所述第一行地址的第一地址位和所述第一标志位修改为第二状态；

写入控制电路将第二行修复信息写入第二地址存储区域；所述第二行修复信息包括N位的所述第二行地址和第二标志位；所述第二地址存储区域对应第二冗余行。

12.根据权利要求11所述的封装后修复方法，其特征在于，所述弃用使能电路接收所述第一行地址、待修复行的第二行地址和所述第一冗余行的状态信号产生所述第一冗余行的弃用使能信号，包括：

地址匹配电路接收所述第一行地址和所述第二行地址产生地址匹配信号；其中，若所述第一行地址与所述第二行地址相同，所述地址匹配信号有效；

使能信号产生电路接收所述第一冗余行的状态信号和所述地址匹配信号产生所述第一冗余行的弃用使能信号；其中，若所述第一冗余行的状态信号和所述地址匹配信号有效，所述弃用使能信号有效。

13.根据权利要求11所述的封装后修复方法，其特征在于，所述封装后修复方法还包括：

在所述写入控制电路将第二行修复信息写入第二地址存储区域之前，所述第一解码电路接收所述第二地址存储区域存储的N位的初始地址位的第一地址位和初始标志位产生所述第二冗余行的初始状态信号；其中，若所述初始地址位的第一地址位和所述初始标志位具有第三状态，所述第二冗余行的初始状态信号有效。

14.根据权利要求13所述的封装后修复方法，其特征在于，所述封装后修复方法还包括：

第二解码电路接收有效的所述第二冗余行的初始状态信号和所述第二行地址产生所述第二地址存储区域的地址；

编码电路接收所述第二行地址的第一地址位产生所述第二标志位；所述第二行地址的第一地址位和所述第二标志位具有所述第一状态。

15.根据权利要求11所述的封装后修复方法，其特征在于，所述第一解码电路接收所述第一行地址的第一地址位和所述第一标志位产生与所述第一地址存储区域对应的所述第一冗余行的状态信号，包括：

所述第一解码电路将所述第一行地址的第一地址位和所述第一标志位进行异或运算，以产生所述第一冗余行的状态信号。

16.根据权利要求12所述的封装后修复方法，其特征在于，所述地址匹配电路接收所述第一行地址和所述第二行地址产生地址匹配信号，和所述使能信号产生电路接收所述第一冗余行的状态信号和所述地址匹配信号产生所述第一冗余行的弃用使能信号，包括：

所述地址匹配电路将所述第一行地址和所述第二行地址进行同或运算，以产生所述地址匹配信号；

所述使能信号产生电路将所述第一冗余行的状态信号和所述地址匹配信号进行与运算，以产生所述第一冗余行的弃用使能信号。

17.根据权利要求13所述的封装后修复方法，其特征在于，所述第一解码电路接收所述第二地址存储区域存储的N位的初始地址位的第一地址位和初始标志位产生所述第二冗余行的初始状态信号，包括：

所述第一解码电路将所述初始地址位的第一地址位和初始标志位进行或非运算，以产生所述第二冗余行的初始状态信号。