JPH0652697A - 誤り訂正機能付半導体メモリ - Google Patents

Abstract

(57)【要約】 【目的】半導体集積回路の製造工程において生じる半導
体メモリのメモリセルの不良および半導体メモリの使用
時などにおけるソフトエラーに起因するメモリセルのメ
モリデータの誤りを簡単な回路構成で容易に訂正するこ
とができ、製造工程での高歩留りを実現することのでき
る誤り訂正機能付半導体メモリ、およびこの誤り訂正機
能を持つ高信頼性モードと、従来の通常モードとを切り
換えることのできる半導体メモリの提供。 【構成】１つのアドレスの１つのビットに対して３個以
上の奇数個のメモリセルを有するメモリセルアレイ部１
２と、多数決回路２０を有するデータ出力部１８とを備
えた誤り訂正機能付半導体メモリおよび通常モードと高
信頼性モードで書き込むメモリセルを切り換えるセレク
タ２６と、読み出されたメモリデータと多数決回路から
の出力データとを切り換えるマルチプレクサ２８とを備
えた半導体メモリ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、誤り訂正機能を有する
半導体メモリに関し、詳しくは半導体集積回路の、製造
工程において生じるセル不良およびソフトエラー等によ
るメモリセルデータの誤りを訂正することのできる誤り
訂正機能を有する半導体メモリに関する。

【０００２】

【従来の技術】従来の半導体メモリは、一般的に図５に
示すように概略構成されている。同図に示すように半導
体メモリ１００は、多数のメモリセルがアレイ状に配列
されたメモリセルアレイ１０２と、データを書き込むべ
きアドレス（行と列）またはデータを読み出すべきアド
レス（行と列）を選択するアドレスデコーダ１０４と、
書き込むデータを入力するデータ入力部１０６と、読み
出されたデータを出力するデータ出力部１０８とを有
し、メモリセルアレイ１０２と、アドレスデコーダ１０
４、データ入力部１０６およびデータ出力部１０８との
間はそれぞれデータバスによって接続されている。

【０００３】ここで、このような従来の半導体メモリ１
００は、１つのアドレスの１つのビットに対して１つの
メモリセルが割り当てられている。このような半導体メ
モリ１００において、メモリ１００にデータを書き込む
時は、アドレスデコーダ１０４によってアドレスを１つ
選択して、そのアドレスに対応するメモリセルアレイ１
０２中のメモリセルにデータ入力部１０６から入力され
た入力データを書き込んでいる。この時、データ長が、
例えば４ビット（ｂｉｔ）であれば、４つのメモリセル
に同時に入力データが書き込まれる。一方、半導体メモ
リ１００からデータを読み出す時は、アドレスを１つ選
択して、そのアドレスに対応するメモリセルから記憶さ
れていたデータをデータ出力部１０８に出力する。

【０００４】ところで、半導体メモリの製造工程（ウェ
ーハプロセスや組立プロセス）において、メモリセルの
不良が発生した場合、１つ（１ビット）でもセルの不良
があると、そのメモリは不良品となり、製造工程の歩留
りが低下することになる。また、メモリの使用時におい
ては、例えば、放射線等によるソフトエラーを引き起こ
し、メモリセルに蓄えられたデータが変化し、誤ったデ
ータとなり、この半導体メモリを含むシステムの誤動作
を招く可能性がある。さらに使用中に静電気等によるメ
モリセルの破壊やデバイスそのものの破壊等に到る可能
性もある。

【０００５】従来より、半導体集積回路メモリ（ＩＣメ
モリ）においては、メモリの高集積化に伴い、製造工程
で発生する不良セルによる歩留りの低下を防ぐため、予
めチップ上に必要以上のメモリセルを具備しておき、製
造工程終了後にテストして、少数ビットの不良セルを良
好なほかのメモリセル（予備のメモリセル）に置き換え
る冗長回路技術が開発されてきた。このようなメモリＩ
Ｃにおいて、メモリセルの置換は、多結晶Ｓｉなどから
なるヒューズ素子をレーザ光照射や過大電流によって焼
き切ることで行ったり、不良セルのあるビット線のアド
レスを記憶させ、このアドレスが来たら補助のビット線
をセレクトし、このビット線に繋がっているメモリセル
列にアクセスするようにメモリに記憶させることで行っ
ている。

【０００６】この冗長回路技術を用いて、製造工程の歩
留りを向上させることができる。特に不良モードが製造
技術そのものにある場合には多数のビットに不良が発生
するが、不良モードが製造技術によるものではなく、統
計的なものである場合には、少数ビット、通常は１、２
ビットしか不良は発生しない。従って、この冗長回路技
術による予備ビット（冗長ビット）の導入は、このよう
な統計的な要因による不良に対しては極めて大幅な歩留
り改善を得ることができる。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た冗長回路技術は、製造工程の歩留りを向上させること
ができるが、そのためには、製造工程終了後にテストを
して、レーザカット、過大電流によるカットなどの新た
なトリミング工程が必要となるという問題がある。ま
た、このような冗長ビットでは、使用時におけるソフト
エラーなどに対拠できないという問題もある。

【０００８】一方、ソフトエラーに対しては、特に、コ
ンピュータの記憶装置ではデータの信頼性を高めるた
め、デジタル情報の伝送の際に通信路で生じた誤りを訂
正するために情報に適切な冗長性を付加する誤り訂正符
号（ＳＥＣ／ＤＥＤ、ＳｂＥＣ／ＤｂＥＤ）を用いる記
憶誤り訂正方式や冗長度符号チェック方式（ＣＲＣ）な
ど適用していた。このような誤り訂正機能を半導体メモ
リに付けると、誤り訂正符号のためのデコーダやエンコ
ーダなどの専用の回路が必要であるし、回路構成が複雑
になるという問題がある。また、このような誤り訂正機
能付の半導体メモリには、誤り訂正率が低いなどの問題
もある。

【０００９】本発明の主目的は、上記従来技術の問題点
を解消し、半導体集積回路の製造工程において生じる半
導体メモリのメモリセルの不良および半導体メモリの使
用時などにおけるソフトエラーに起因するメモリセルの
メモリデータの誤りを簡単な回路構成で容易に訂正する
ことができ、製造工程での高歩留りを実現することので
きる誤り訂正機能付半導体メモリを提供するにある。

【００１０】本発明の他の目的は、上記目的に加え、従
来の１ビットに１メモリセルを割り当てる通常モード
と、ソフトエラー等による誤動作が極めて小さい１つの
アドレスの１つのビットに対して３個以上の奇数個のメ
モリセルを割り当てる高信頼性モードとを切り換えて用
いることができる誤り訂正機能付半導体メモリを提供す
るにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様は、１つのアドレスの１つのビ
ットに対して３個以上の奇数個のメモリセルを有するメ
モリセルアレイ部と、多数決回路を有するデータ出力部
とを備えたことを特徴とする誤り訂正機能付半導体メモ
リを提供するものである。また、本発明の第２の態様
は、１つのアドレスの１つのビットに対して３個以上の
奇数個のメモリセルを割り当てることが可能なメモリセ
ルアレイ部と、このメモリセルアレイ部の各メモリセル
を１つのアドレスの１つのビットに対して１個割り当て
る通常モードと１つのアドレスの１つのビットに対して
３個以上の奇数個のメモリセルを割り当てる高信頼性モ
ードとを切り換えるセレクタを有するデータ入力部と、
１つのアドレスの１つのビットに対する前記奇数個のメ
モリセルのメモリデータの多数決をとる多数決回路およ
び通常モードでは１つのメモリセルのメモリデータを出
力し、高信頼性モードでは多数決回路の出力データを出
力するマルチプレクサを有するデータ出力部とを備えた
ことを特徴とする誤り訂正機能付半導体メモリを提供す
るものである。

【００１２】

【発明の作用】本発明の第１の態様の誤り訂正機能付半
導体メモリは、１つのアドレスの１つのビットに対して
３以上の奇数個のメモリセルを割り当てることができる
ように構成されたメモリセルアレイと、１つのアドレス
の１つのビットに対して割り当てられた３以上の奇数個
のメモリセルから読み出されたメモリデータの多数決を
取る多数決回路とを有し、同一データを同一アドレス同
一ビットの３以上の奇数個のメモリセルに書き込み、読
み出し時にこれらの奇数個のメモリセルからメモリデー
タを読み出して、これらを多数決回路で多数決を取って
その結果、すなわち過半数を占めるデータを最終データ
として出力することができる。従って、本態様の半導体
メモリは、製造工程において生じるメモリセル不良、使
用状態でのソフトエラーによるメモリデータの誤りや読
み出し不良などを訂正することができ、製造工程におけ
る歩留りを向上させ、使用時での高信頼性を得ることが
できる。

【００１３】本発明の第２の態様の半導体メモリは、上
記第１の態様の半導体メモリにおいて、そのデータ入力
部に書き込むメモリセル（の数）を切り換えるセレクタ
と、データ出力部に読み出すメモリセル（の数）を切り
換えるマルチプレクサとを有し、上述の半導体メモリと
同じ誤り訂正機能を有する半導体メモリとして使用可能
な高信頼性モードと、１つのアドレス、１つのビットに
対して１つのメモリセルを割り当てる従来の半導体メモ
リとして使用可能な通常モードと切り換えて使用するこ
とができる。従って、本発明の半導体メモリは、大容量
データを処理する必要がある場合には通常モードで大容
量メモリとして使うことができ、高信頼性が要求される
用途では高信頼性モードで誤り訂正機能付メモリとして
使用することができる。

【００１４】

【実施例】本発明に係る誤り訂正機能付半導体メモリを
添付の図面に示す好適実施例に基づいて詳細に説明す
る。

【００１５】図１は本発明の第１の態様の誤り訂正機能
付半導体メモリの一実施例の概略構成図である。同図に
示すように、半導体メモリ１０は、１つのアドレスの１
つのビットに対して３個のメモリセルを有し、これら３
個のメモリセルがそれぞれ多数アレイ状、例えば２次元
行列（アレイ）状に配列された３つのメモリセルサブア
レイ１２ａ、１２ｂおよび１２ｃからなるメモリセルア
レイ１２と、データ（０または１）を書き込むべきアド
レス（例えば、行アドレスおよび列アドレス）またはデ
ータ（０または１）を読み出すべきアドレス（例えば、
行アドレスおよび列アドレス）を選択するアドレスデコ
ーダ１４と、メモリセルアレイ１２の３つのサブアレイ
１２ａ、１２ｂおよび１２ｃの同一のアドレスに書き込
むデータ（０または１）を入力するデータ入力部１６
と、メモリセルアレイ１２の３つのサブアレイ１２ａ、
１２ｂおよび１２ｃの同一アドレスの同一ビットから読
み出されたデータ（０または１）の多数決を取り、その
結果を出力するデータ出力部１８とを有し、データ出力
部１８は、３つのサブアレイ１２ａ、１２ｂおよび１２
ｃの同一アドレスの同一ビットから読み出されたデータ
の多数決を取る多数決回路２０と多数決回路２０から出
力される結果をデータとして出力するデータ出力回路２
２からなる。

【００１６】ここで、メモリセルアレイ１２は、同一ア
ドレス同一ビットが割り当てられたメモリセルをそれぞ
れ１つずつ有する３つのメモリセルサブアレイ１２ａ、
１２ｂおよび１２ｃから構成される。従って、各メモリ
セルサブアレイ１２ａ、１２ｂおよび１２ｃの同一アド
レス同一ビットの３つのメモリセルには同一のデータす
なわち“０”または“１”が書き込まれ、記憶される。
本発明の半導体メモリ１０に用いられるメモリセルアレ
イ１２は、３つのメモリセルサブアレイ１２ａ、１２ｂ
および１２ｃの各々１ビットに同一のアドレスを割り当
てることができるものであればどのようなものでもよ
い。

【００１７】これらの３つのメモリセルのうち、１つの
メモリセルが不良で、本来書き込まれるデータと異なる
データを記憶している場合であっても、残りの２つが正
常であれば正しく書き込まれているので、読み出したと
しても少なくとも２つは正しいメモリデータが読み出さ
れるので、後述する多数決回路２０で多数決を取ってや
れば、常に正しいメモリデータが読み出される。従っ
て、同一アドレスの同一ビットの３つのメモリセルのう
ち２個以上が不良である場合は、このメモリセルアレイ
１２、従って、半導体メモリ１０は救済できないが同一
アドレスの同一ビットの３つのメモリセルのうち不良な
ものが各アドレスの各ビットについて１個以下であれ
ば、そのメモリセルアレイ１２は正しく動作することに
なり、半導体メモリ１０は救済できることになる。すな
わち、本発明の半導体メモリ１０は、同一アドレスの同
一ビットで２個以上の不良セルがなければメモリセルア
レイ１２のメモリセルのうち最大１／３のメモリセルが
不良であっても、救済でき、正しく動作する。ここで、
本発明の半導体メモリ１０のメモリセルアレイ１２のメ
モリセルに存在してもよい不良は、製造工程（ウェーハ
プロセス、組立プロセス）において生じた不良であって
もよいし、使用状態において、紫外線、静電気、放射線
等のノイズによって生じたソフトエラーや静電破壊等々
による不良であってもよい。

【００１８】アドレスデコーダ１４は、データ書込時ま
たはデータ読出時にメモリセルアレイ１２の３つのメモ
リセルサブアレイ１２ａ、１２ｂおよび１２ｃの各々１
つの合計３つのメモリセルを割り当てる同一のアドレス
を選択するものである。ここで、アドレスデコーダ１４
は、３つのメモリセルサブアレイ１２ａ、１２ｂ、１２
ｃの各メモリセルに対し同一アドレスを割り当てられれ
ば、特に制限的ではなく、従来公知のアドレスデコーダ
を用いることができる。

【００１９】データ入力部１６は、データ入力回路２４
からなり、データを書き込む時、データ入力回路２４は
アドレスデコーダ１４によって選択された１つのアドレ
ス、１つのビットに対して割り当てられた３つのメモリ
セルサブアレイ１２ａ、１２ｂおよび１２ｃの各１個の
メモリセルに書き込むための同一データを入力するため
のものである。このデータ入力部１６のデータ入力回路
２４から各サブアレイ１２ａ、１２ｂ、１２ｃに同一デ
ータが入力され、その選択された同一アドレス同一ビッ
トの３つのメモリセルに同一データが書き込まれる。デ
ータ入力回路２４は、同一アドレスの３つのメモリセル
に同一データを出力し、書き込むことができればどのよ
うなものでもよく、従来公知の回路を用いることができ
る。

【００２０】データ出力部１８は、前述したように多数
決回路２０とデータ出力回路２２からなり、データを読
み出す時、アドレスデコーダ１４により１つのアドレス
を選択し、対応する３つのセルからデータを読み出して
出力し、その３つの出力データを多数決回路２０により
多数決を取り、２つ以上同一であるデータを最終データ
（その結果）としてデータ出力回路２２から出力する。
ここで、データ出力回路２２は、特に制限的ではなく、
従来公知の回路を用いることができる。

【００２１】多数決回路２０は、サブアレイ１２ａ、１
２ｂ、１２ｃの同一アドレスの各メモリセルから読み出
されたデータ“０”または“１”のうち２つ以上同一で
あるデータを選択して多数決（最終）データとして出力
するものであり、その一例を図２に示す。同図におい
て、Ａ、Ｂ、Ｃはそれぞれサブアレイ１２ａ、１２ｂ、
１２ｃの各メモリセルの読出データの入力線であり、Ｙ
が多数決データの出力線である。多数決回路２０は、入
力線ＡとＢとのアンド（論理積：ＡＮＤ）をとるアンド
回路３２と、入力線ＡとＢとのイクスクルーシブ オア
（排他的論理和：Exclusive OR）をとるイクスクルーシ
ブ オア回路３４と、このイクスクルーシブ オア回路
３４の出力と入力線Ｃとのアンドをとるアンド回路３６
と、アンド回路３２と３６の各出力のオア（論理和：Ｏ
Ｒ）を取るオア回路３８とからなり、オア回路３８の出
力が出力線Ｙに出力される。

【００２２】この多数決回路２０の真理値表は図３に示
すようになる。このように入力線Ａ、Ｂ、Ｃのうちの少
なくとも２つが“０”であれば出力線Ｙは“０”となり
“１”であれば“１”となって、入力線Ａ、Ｂ、Ｃの入
力データの多数決の結果が出力線Ｙに出力されているこ
とがわかる。本発明に用いられる多数決回路２０は、図
２に示す例に限定されるわけではなく、入力線Ａ、Ｂ、
Ｃのうちの少なくとも２つのが同一であるデータを出力
線Ｙに出力できれば、特に制限的ではなく、どのような
ものでもよく従来公知の論理回路素子をどのように組み
合わせて多数決の論理回路を構成してもよい。

【００２３】本発明の第１の態様の誤り訂正機能付半導
体メモリ１０は基本的に以上のように構成されるが、以
下にその作用を説明する。本発明の半導体メモリ１０に
おいては、データ書込時に、アドレスデコーダ１４によ
って選択された、それぞれ全く同じアドレスが割り当て
られたメモリセルをメモリセルアレイ１２の３つのサブ
アレイ１２ａ、１２ｂ、１２ｃに各１つずつ３つ用意
し、これらの３つのメモリセルにデータ入力部１６のデ
ータ入力回路２４から同一の１つのデータを入力し、書
き込む。

【００２４】次に、半導体メモリ１０において、このよ
うにしてメモリセルアレイ１２に書き込まれたデータを
読み出す。データ読出時には、１つのアドレスを選択し
て、３つのサブアレイ１２ａ、１２ｂ、１２ｃの各１つ
の３つのメモリセルを同時に選択する。ここで不良がな
ければ、データ出力部１８では、選択された同一アドレ
スの３つのメモリセルから同じデータが読み出されるの
で、多数決回路２０を経由しても同じデータが出力さ
れ、データ出力回路２２からも同じデータが最終データ
として出力される。一方、同一アドレスの３つのメモリ
セルのうちに不良セルがあっても、不良セルが１個のみ
であれば、残りの２個のメモリセルからは正しいメモリ
データが読み出される。従って、この場合には読み出さ
れた３個のメモリデータを多数決回路２０で多数決演算
することにより正しいメモリデータを選択し、データ出
力回路２２から最終データとして出力することができ
る。これに対し、不良セルが２個以上ある場合には、多
数決回路２０は、２個以上同じ値のデータがあれば、そ
れを出力するので、データ出力回路２２から出力される
データは正しいデータであるかどうか不明である。

【００２５】しかしながら、メモリセルアレイのメモリ
セルのうち、同一アドレスに割り当てられる３つのメモ
リセルのうち１つのメモリセルが不良となっても、すな
わち、最大で１／３のメモリセルが不良となっても、本
発明の半導体メモリを救済することができる。このた
め、本発明の半導体メモリは、従来１ビットないし数ビ
ットのメモリセルの不良しか救済できない冗長回路技術
を適用した（冗長ビットを有する）メモリに比べ製造工
程での歩留りを大幅に向上させることができる。さら
に、冗長回路技術では救済できない、使用状態でのソフ
トエラーによるメモリセルの不良も大幅に救済すること
ができる。従って、本発明の半導体メモリは、特に高信
頼性が要求される用途や故障が許されない分野、例え
ば、宇宙・航空技術、軍事、原子力、通信、検査・解
析、情報処理、画像処理などの分野・用途に最適であ
る。

【００２６】上述した例では、選択された同一アドレス
の３つのメモリセルに同一データを同時に入力する実施
例について述べたが、本発明はこれに限定されず、所定
ビット長のデータを３回各々のサブアレイの所定ビット
のメモリセルに順次入力するようにしてもよい。この例
は、回線のノイズ等によりデータの誤りやメモリセル不
良が生じやすい通信用途に最適である。また、この例
は、セレクタ等で３つの所定ビット長のメモリセルを選
択できるようにして、複数の画像のデータを重ね合わせ
カスケードで処理することで画像処理の分野にも適用可
能である。

【００２７】次に、本発明の第２の態様の誤り訂正機能
付半導体メモリの一実施例を図４に示す。同図に示す半
導体メモリ３０は、従来の半導体メモリと同様に１つの
アドレスの１つのビットに対して１個のメモリセルを割
り当てる通常（ノーマル）モードと、図１に示す本発明
の第１の態様の半導体メモリ１０と同様に１つのアドレ
スの１つのビットに対して３個のメモリセルを割り当て
る高信頼性モードとの２つの使用モードを有し、用途に
応じて２つの使用モードを使い分けることができるもの
で、特に、製造工程での歩留り向上より使用状態でのソ
フトエラーによるセル不良やデータの誤りの発生および
静電気やノイズによるセル破壊やデータの誤りの発生な
どを防止し、または極めて低く抑制するものである。

【００２８】このため、本態様の半導体メモリ３０は、
データ入力部１６にセレクタ２６およびデータ出力部１
８にマルチプレクサ２８を有している点を除き、図１に
示す半導体メモリ１０と同様の構成を有しているので、
同一の構成要素には同一の番号を付し、その詳細な説明
は省略する。

【００２９】ここで、アドレスデコーダ１４から延びる
バスラインはメモリセルアレイ１２に接続されるととも
に、このバスラインは分岐してデータ入力部１６のセレ
クタ２６に接続される。アドレスデコーダ１４は、通常
モードではメモリセルアレイ１２の全てのメモリセル１
つ１つに対して１つのアドレスを割り当て、高信頼性モ
ードではメモリセルアレイ１２の３つのメモリセルサブ
アレイ１２ａ，１２ｂ，１２ｃの各１つのメモリセルに
対して１つのアドレスを割り当てることができる。そし
て、アドレスデコーダ１４からはデータ入力部１６のセ
レクタ２６に通常モードでメモリセルアレイ１２の１つ
のメモリセルに入力データを書き込むか、高信頼性モー
ドで各サブアレイ１２ａ，１２ｂ，１２ｃの各々１つの
メモリセルに入力データを書き込むかのコントロール信
号が入力される。

【００３０】データ入力部１６は、データ入力回路２４
とセレクタ２６とからなる。データ入力回路２４から延
びたバスラインはセレクタ２６に接続され、セレクタ２
６からの３本のバスラインがメモリセルアレイ１２のサ
ブアレイ１２ａ，１２ｂ，１２ｃの各々に１本ずつ接続
される。データ入力回路２４には、書き込まれるデータ
（“０”または“１”）が入力され、セレクタ２６に
は、データ入力回路２４から入力されたデータと、アド
レスデコーダ１４からの使用モード（通常モードか高信
頼性モード）に応じたコントロール信号とが入力され
る。従って、セレクタ２６は、通常モードでは、アドレ
スデコーダ１４によって１つのアドレス、１つのビット
を選択し、その対応する１つのメモリセルにデータ入力
回路２４から入力されたデータを書き込み、高信頼性モ
ードでは、アドレスデコーダ１４によって選択された１
つのアドレス１つのビットに対し割り当てられた３つの
メモリサブアレイ１２ａ，１２ｂ，１２ｃの各１個の合
計３個のメモリセルにデータ入力回路２４から入力され
た同一のデータを書き込むように、データの書き込みモ
ードを切り換える。

【００３１】データ出力部１８は、多数決回路２０とデ
ータ出力回路２２とマルチプレクサ２８とからなる。メ
モリセルアレイ１２の各サブアレイ１２ａ，１２ｂ，１
２ｃからそれぞれバスラインが延びて多数決回路２０に
接続され、またこれらのバスラインは分岐してマルチプ
レクサ２８にも接続される。多数決回路２０から延びた
バスラインはマルチプレクサ２８に接続され、マルチプ
レクサ２８から延びたバスラインはデータ出力回路２２
に接続される。

【００３２】データ読み出し時において、通常モードで
あれば、メモリセルアレイ１２の３つのサブアレイ１２
ａ，１２ｂ，１２ｃのいずれか１つのサブアレイの中か
らアドレスデコーダ１４によって選択されたアドレスに
対応する１つのメモリセルのデータを読み出し、マルチ
プレクサ２８はサブアレイ１２ａ，１２ｂ，１２ｃのい
ずれか１つを選択して読み出されたメモリデータをデー
タ出力回路２２に出力し、データ出力回路２２はこのデ
ータを最終データとして出力する。

【００３３】これに対し、高信頼性モードでは、選択さ
れたアドレスに対応する３つのサブアレイの各々１つず
つのメモリセルからそれぞれメモリデータを読み出し、
これらの読み出された３個のメモリデータは多数決回路
２０に入力され、多数決回路２０において多数決が取ら
れ、２個以上同一となったデータを出力データとしてマ
ルチプレクサ２８に入力する。次いで、マルチプレクサ
２８では、多数決回路２０からのバスラインを選択し、
多数決された出力データを得、データ出力回路２２に出
力し、データ出力回路２２はこのデータを最終データと
して出力する。

【００３４】このように本態様の半導体メモリ３０は、
大容量データを記憶するために大容量メモリとして使用
する通常モードと、高信頼性が必要である用途の高信頼
性モードとを切り換えて使用することが可能である。従
って、通常は大容量メモリとして使用し、例えば、宇
宙、軍事、通信等々の分野において、ソフトエラーが生
じやすい過酷な条件で高信頼性が要求される場合には高
信頼性を発揮する誤り訂正機能付メモリとして使用する
ことができる。なお、セレクタ２６およびマルチプレク
サ２８も特に制限的ではなく、従来公知のものを用いる
ことができる。

【００３５】上述した例では、１つのアドレス、１つの
ビットに対して選択されるメモリセル（従ってメモリセ
ルサブアレイ）の数を３個としているが、本発明はこれ
に限定されず、多数決によってデータが決められる３個
以上の奇数個であれば、何個であってもよい。また、こ
れらのメモリセルからなるサブアレイは、図示例のよう
に平面的な領域として分かれている必要はなく、３個以
上の奇数個のメモリセルが順次繰り返されていてもよい
し、電気的にアドレスが選択可能であれば物理的にアレ
イ状でなくてもよい。

【００３６】

【発明の効果】以上、詳述したように、本発明の第１の
態様によれば、読出データの誤りを訂正する機能を有し
ているので、製造工程において発生するメモリセル不良
を修正することができ、歩留りを大幅に向上させること
ができる。また、本態様によれば、従来の誤り訂正符号
による誤り訂正機能に比べ、極めて簡単な回路構成で、
冗長回路技術ではできなかったソフトエラーによるメモ
リセルのデータの誤りやメモリセル不良による読出デー
タの誤りを訂正することができる。従って、本態様の半
導体メモリは、宇宙・航空、軍事、通信などの高信頼性
が要求される分野に最適である。

【００３７】本発明の第２の態様によれば、上述の第１
の態様の効果を持つ高信頼性メモリとして使用する高信
頼性モードと従来の大容量メモリとして使用する通常モ
ードとを切り換えて使うことができる。従って、本態様
の半導体メモリは、様々な用途に応じて使い分けること
ができる。

【図面の簡単な説明】

【図１】 本発明に係る誤り機能付半導体メモリの一実
施例の概略構成ブロック図である。

【図２】 図１に示す半導体メモリに用いられる多数決
回路の一実施例の回路図である。

【図３】 図２に示す多数決回路の真理値表である。

【図４】 本発明に係る誤り機能付半導体メモリの別の
実施例の概略構成ブロック図である。

【図５】 従来の半導体メモリのブロック図である。

【符号の説明】

１０，３０ 半導体メモリ １２ メモリセルアレイ １２ａ，１２ｂ，１２ｃ メモリセルサブアレイ １４ アドレスデコーダ １６ データ入力部 １８ データ出力部 ２０ 多数決回路 ２２ データ出力回路 ２４ データ入力回路 ２６ セレクタ ２８ マルチプレクサ

Claims (2)

【特許請求の範囲】
1. 【請求項１】１つのアドレスの１つのビットに対して３
   個以上の奇数個のメモリセルを有するメモリセルアレイ
   部と、多数決回路を有するデータ出力部とを備えたこと
   を特徴とする誤り訂正機能付半導体メモリ。
2. 【請求項２】１つのアドレスの１つのビットに対して３
   個以上の奇数個のメモリセルを割り当てることが可能な
   メモリセルアレイ部と、このメモリセルアレイ部の各メ
   モリセルを１つのアドレスの１つのビットに対して１個
   割り当てる通常モードと１つのアドレスの１つのビット
   に対して３個以上の奇数個のメモリセルを割り当てる高
   信頼性モードとを切り換えるセレクタを有するデータ入
   力部と、１つのアドレスの１つのビットに対する前記奇
   数個のメモリセルのメモリデータの多数決をとる多数決
   回路および通常モードでは１つのメモリセルのメモリデ
   ータを出力し、高信頼性モードでは多数決回路の出力デ
   ータを出力するマルチプレクサを有するデータ出力部と
   を備えたことを特徴とする誤り訂正機能付半導体メモ
   リ。