JPS6114539B2

JPS6114539B2 -

Info

Publication number: JPS6114539B2
Application number: JP51041454A
Authority: JP
Inventors: Takashi Takesono; Takashi Kanie
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1976-04-12
Filing date: 1976-04-12
Publication date: 1986-04-19
Also published as: US4089063A; DE2715751B2; JPS52124826A; DE2715751A1; DE2715751C3

Description

【発明の詳細な説明】本発明は、記憶装置に関するもので、具体的に
は装置を構成するメモリ・モジユールに一部不良
ビツトが含まれていても、あらかじめ用意された
予備メモリ・モジユールに切換えて正常に動作し
得る記憶装置に関するものである。

近年における半導体技術の進歩には目ざましい
ものがある。すなわち、計算機用メモリの大部分
がICメモリに切替り、さらに最近はウエハ・メ
モリが検討されるまでに至つている。

ウエハ・メモリを実現しようとした場合に生じ
る最大の問題は、如何にして歩留りを向上させる
かということである。従来のように、ウエハから
メモリ・モジユールを切出す場合には、ウエハで
ある程度の歩留りが確保されていれば、良品モジ
ユールのみを切出してプリント板に実装すること
により、簡単にシステム構成が可能である。とこ
ろが、ウエハ・レベルでシステムを構成する場合
には、通常、ウエハ上のメモリ・モジユールはす
べて良品であることが必要条件となる。しかし、
現在の半導体技術では、これは不可能に近い。そ
こで、従来より良品モジユールの切出しと同等の
ことをウエハ上で行う種々の方法が検討されてき
た。

その一つの例として、デイスクリシヨナリ・ワ
イヤリング（Dis−cretionary Wiring）があげら
れる。これは、原理的には、あらかじめ予想され
る不良メモリ・モジユールの数だけ多くメモリ・
モジユールを作つておき、各メモリ・モジユール
ごとにテストを行つた後、良品にだけ配線するも
のである。

この方法によれば、任意のモジユールを取出す
ことが可能であるが、配線の工程が増加するこ
と、それぞれのウエハごとに専用の配線マスクが
必要なこと、テストおよびこの結果にもとづくマ
スク作成が繁雑で、経済的に困難であること等の
理由により、あまり実用的ではない。

また、部分的にワイヤリング（Wiring）して
配線を簡素化することも可能であるが、一般的に
は、この場合、任意のモジユールの選択は不可能
となり、モジユールの使用効率は低下して、歩留
り向上にはあまり寄与しなくなつてしまう。

また、他の方法として、不良モジユールを何ら
かの形で表示する記憶装置と、電気的切換回路を
持ち、不良モジユールを良品モジユールに切換え
る種々の方法が考案されている。例えば、不良モ
ジユールを含むマトリクス状に配置されたモジユ
ール群があつた場合、不良を含む行の行アドレス
を記憶しておき、外部よりこのアドレスがアクセ
スされた場合、これを検出して補助モジユール行
に切換える方法が知られている。また、同じよう
にして、列方向に切換える方法もある。しかし、
これらの方法には、不良アドレスを記憶するため
の記憶装置が必要であり、しかも一般には、この
記憶装置のアクセス・タイムがモジユール本来の
アクセス・タイムに加算されてしまう場合が多
い。さらに、この場合、切換単位は行または列単
位であり、モジユールの使用効率が悪く、また歩
留り向上にあまり寄与しない。他方、切換単位を
小さくした場合、効率が改善されるのは勿論であ
るが、その反面、切換回路は複雑かつ多量にな
り、切換回路そのものの歩留り、信頼性が問題と
なり、また不良アドレスを記憶するため大容量の
記憶装置を必要とする。したがつて、この方法も
あまり実用的とは思われない。

本発明は、上記のような問題を解決するもので
あつて、その目的は、任意の不良モジユールをほ
ぼ任意の予備モジユールに切換えることができ、
各モジユールが良品か不良品かという単純な１ビ
ツト情報により切換制御が可能であり、モジユー
ル本来のアクセス・タイムをあまり劣化させるこ
となく切換えが可能であり、またモジユール・ア
レイの中に特殊回路を設けることなく、アレイの
外側でのみ制御するこができ、さらに少ないハー
ド量を必要とするのみで、IC化が容易であり、
切換回路の歩留り、信頼性が装置全体の歩留り、
信頼性にあまり影響を及ぼさず、しかも、テステ
イング・パツド、テスト用回路等を特に設けるこ
となく、予備モジユールを含む全モジユールを外
部から検査することができ、さらに任意のモジユ
ール間の切換えを行うため、予想される不良モジ
ユール数とほぼ同数の予備モジユールを用意する
のみですむような記憶装置を実現することにあ
る。

以下、図面により、本発明を詳細に説明する。

第１図は本発明の動作原理図である。

１は各モジユール列を構成するｍ個のモジユー
ルのうちの１個を選択するためのアドレス・バ
ス、２はアドレス変換装置、３はｍ行ｎ列のモジ
ユール・アレイ、４はモジユール選択装置
（koutofn回路）、５はモジユール状態表示装置、
６は表示装置のアドレス変換回路、７はPkビツ
トの入出力バスである。

不良モジユールを一部に含むｍ×ｎ個のモジユ
ールをｍ行ｎ列に配置してモジユール・アレイ３
を構成する。いま、このモジユールは、それぞれ
Ｐビツト×ｑワードの構成をとるものとする。そ
して、各モジユール列を構成するｍ個のモジユー
ルのうちの１個を選択するため、アドレス・バス
１を通してアドレスが与えられる。アドレス・バ
ス１の情報は、それぞれのモジユール列ごとに設
けられたアドレス変換装置２を経て、各モジユー
ル列に分配される。そして、各列ごとにアドレス
変換回路で修飾されたアドレス情報により、各列
より１個ずつ合計ｎ個のモジユールが選択され
る。

一方、これと並行して、モジユール状態表示装
置５にもアドレス・バス１の情報の一部が送ら
れ、アドレス変換回路６を通つて、モジユール状
態記憶部にアクセスすると、いま選択されたｎ個
のモジユールの良、不良に関する情報が読出され
て、モジユール選択装置（koutofn回路）４に入
力される。ｋは、必要なデータ・ビツト数をｌビ
ツトとしたとき、ｋ＝ｌ／ｐとする。ｎ個のモジ
ユールのそれぞれについて、良、不良の情報を得
たモジユール選択装置４は、ｎ個のモジユール中
より不良モジユールを除いたｋ個のモジユールを
入出力バス７に接続する。

ところで、ｍ×ｎのモジユール・アレイ中にあ
る不良モジユール数の合計が（ｎ−ｋ）×ｍ個よ
り少ない場合、いずれかの行に不良モジユールが
ｎ−ｋ個より多くあると、その行については必要
なモジユール数ｋ個が得られなくなるが、他の行
には（ｎ−ｋ−１）個以下の不良モジユールしか
ないはずであるから、不良モジユールに与えられ
ているアドレスを修飾し直して、同時に選択され
るｎ個のモジユール中にはｎ−ｋ個より多い不良
モジユールを含まないようにアドレス変換装置２
によりアドレス変換することが可能である。この
ようにして、同時に選択される各行のｎ個のモジ
ユール中には、いずれもｎ−ｋ個以下の不良モジ
ユールしか含まないようにアドレスが変換される
と、モジユール選択装置４がｎ個のモジユール中
から各モジユールの良、不良信号により良品のｋ
個を選択する。このアドレス変換装置２は一般に
簡単な回路で構成できるとともに、従来の行切換
方式と比較して、アクセス・タイムに及ぼす影響
は著しく少くなる。また、予備モジユールのほぼ
すべてを使いきるまで不良モジユールの切換えが
可能であるため、予備メモリ・モジユールとして
は単にモジユール単体の歩留りによつて算出され
る数だけ用意すればよく、使用効率がよくなると
ともに、歩留り向上に大いに寄与できる。なお、
モジユール状態表示装置５のアドレス変換回路６
は、必要に応じて設ければよく省略してもよい。

第２図は、本発明の一実施例を示すもので、８
×10のモジユール・アレイの回路図である。２は
アドレス変換装置、４はモジユール選択装置、８
はモジユール・アレイおよびモジユール状態表示
装置、９はモジユール・セレクト・デコーダ、１
０はメモリ・モジユール、１１はROM書込み端
子、１２はα乗算回路、１３はデマルテイプレク
サ回路、１４はメモリ状態表示装置、１５は行選
択アドレス、１６はアドレス変換情報セツト端
子、１７はEORゲート、１８は入出力バツフ
ア、１９は入出力ライン、２０はROM読出しラ
イン、２１はガロア体GF（α^２）のプリセツト
端子である。

ここで実際に必要なモジユール・アレイは、８
×８であつて、８×２のモジユール・アレイは予
備モジユールである。また、図中、各モジユール
内のストレージ・セルを選択するためのアドレス
配線は省略してあり、各列とも８個のモジユール
中の１個を選択するためのアドレス配線のみが示
されている。さらに、第２図では、簡単のため
に、各モジユールの読出し、書込み線を共通にし
て、１本の線で示してあるが、入力と出力を別個
にすることは勿論のこと、多ビツト構成にするこ
ともできる。

第２図の例では、モジユール・アレイ中にはモ
ジユール状態表示装置が組込まれており、モジユ
ール状態表示装置には、各モジユールごとにモジ
ユール選択デコーダ９で同時にアクセスされる１
ビツトのROMが配置されている。勿論、モジユ
ール状態表示装置を、第１図のように、外部に設
置することも可能である。

アドレス変換装置２では、３本の行選択アドレ
ス・バス１５を経て入力するアドレス信号と、３
本のセツト端子１６よりあらかじめセツトされる
変換情報との排他的論理和（EOR）をとり、こ
れを各列ごとに分配している。

モジユール選択装置４は、モジユール状態表示
装置から“不良”の情報を与えられると、その不
良モジユールからのデータを非選択状態にする一
方、“良”情報のときには、データを選択状態に
し、順次これを繰返すことにより、最終的に良品
モジユール８個からのデータを揃えて、入出力バ
ツフア１８に接続する機能を有する。

さて、すべての製造工程が終了した時点で、モ
ジユール・アレイに対する検査が行われる。この
とき、アドレス変換情報セツト端子１６には、す
べて“０”がセツトされる。また、主モジユー
ル・アレイをテストするときには、ガロア体GF
（α^２）プリセツト端子２１にはα^０がセツトさ
れ、また予備モジユール・アレイをテストすると
きには、α^２がセツトされる。以上の操作のみ
で、すべてのメモリ・モジユールを実際に使用し
ているときと全く同一条件で、外部よりテストす
ることができる。すなわち、テスト用パツドや複
雑な専用制御回路は不要である。

このようにして、すべてのモジユールについて
検査が行われ、その結果にもとづいて各モジユー
ルに設けられているROMにプログラムがなされ
る。いま、不良のときは“１”をプログラムする
ものとし、予備メモリ・モジユール数に等しい16
個のモジユールに不良があるものとする。

第３図ａは、この場合の不良モジユール配置図
である。第３図ａは、第２図の８行10列のメモ
リ・モジユール・アレイに対応しており、各行左
段の３ビツトは行選択アドレス１５、各列上段の
３ビツトはアドレス変換情報１６である。

この例では、アドレス（000）および（001）に
不良品が集中しており、これらの行については必
要モジユール数８個を確保できない。そこで、ア
ドレス変換を各行ごとに行つてこの不良モジユー
ルを分散させる。いま、左から３列目の不良モジ
ユール２個の移動を考える。アドレス変換情報と
して（010）をセツトすると、外部から与えられ
るアドレス情報とこのセツト情報のEORをとる
ことによりアドレス（010）と（011）に変換さ
れ、結局（000）および（001）番地のモジユール
は外部より（010）および（011）がアドレスされ
たときに選択される。これは、等価的に（000）
および（001）番地の不良モジユールが（010）お
よび（011）番地に移動したことになる。同じよ
うにして、どのアドレスに対しても同時に選択さ
れる10個のモジユール中に、必ず良品モジユール
が必要数８個だけ存在するように、16個の不良モ
ジユールを移動させると、第３図ｂのようにな
る。

この状態で、いま（010）番地がアクセスされ
たとすると、このとき読出されるROMパターン
は（0011000000）であり、それぞれのROM読出
しライン２０を通つてモジユール選択装置４のα
乗算回路１２に入力される。

各モジユール列にアドレス変換情報（第２図、
１６）をセツトすると、行選択アドレス（第２
図、１５）が修飾される。そのため各列ごとに異
なつた行位置のモジユールを選択することが可能
となり、メモリモジユールの論理的な再配置を行
なうことが出来る。

第３図は、その１例を表わしている。第３図ａ
では、アドレス変換情報１６は、セツトされてお
らず、全て０である。従つて、行選択アドレスの
修飾は行なわれない。図中の数字１は、その位置
のメモリモジユールが不良であることを表わして
いる。この状態では、不良モジユールは、行選択
アドレス（000）および（001）で選択される行に
集中している。第３図ｂは、アドレス変換情報１
６を表のようにセツトすることにより、第３図ａ
の状態の不良モジユールが、論理的に分散され、
１つの行選択アドレスで選択される１組のモジユ
ール中に不良モジユールを２個しか含まぬよう
に、モジユールの再配置が行なわれることを表わ
している。

例えば、左から３番目のモジユール列を例にと
る。この列にはアドレス変換情報１６として
（010）がセツトされている。行選択アドレスは、
この（010）とビツトごとにEORをとられ、例え
ば、行選択アドレス（000）は（010）に変換され
る。同様にして、行選択アドレス（001）、
（010）、（011）、（100）、（101）、（110）、（111
）
は、各々（011）、（000）、（001）、（110）、（111
）、
（100）、（101）に変換される。そのため第３図ａ
では行選択アドレス（000）と（001）で選択され
る３列目の不良モジユールは、第３図ｂでは行選
択アドレス（010）と（011）で選択されることに
なる。

このように、各列ごとにアドレス変換情報をセ
ツトすることによりモジユールの論理的な分散と
再配置を行なうことが出来る。

第４図ａはアレイ中に16個の不良モジユールを
含む他の配置例を示す図であり、第４図ｂはアド
レス変換を行つた後の不良モジユールの配置図で
ある。

第５図はモジユール選択装置の説明図であつ
て、第５図ａはα乗算回路の状態図、第５図ｂは
デマルチプレクサと入出力バツフアと間の接続図
である。また、第６図はα乗算回路の一例を示す
接続図である。

ここで、αはガロア体GF（2²）の要素
（Primitive Element）である。α乗算回路１２
は、ROMの“１”“０”の情報により、不良に相
当する“１”のときにはＸα^１を行い、良に相当
する“０”のときにはＸα^０を行う。次のデマル
チプレクサ１３は、α乗算回路１２の演算結果得
られるα^０、α^１、α^２を切換え情報として、１
〜３ラインを切換え動作する。例えば、第３図の
モジユール・アレイで（010）番地がアクセスさ
れ、ROMからパターン情報（0011000000）がそ
れぞれα乗算回路１２に入力すると、第５図ａに
示すように、ガロア体GF（2²）プリセツト端子に
セツトされたα^０は、α^０あるいはα^１を乗算さ
れて、α^０、α^１、α^２のいずれかの値を出力す
る。デマルチプレクサ回路１３は、コントロール
端子にα^０が入力されたときには、モジユールの
入出力端子Ｉ／Ｏと第２図のα^０の出力端子とを
接続し、またα^１が入力されたときには、モジユ
ール入出力端子とα^１出力端子とを接続し、さら
にα^２が入力されたときには、α^２出力端子を接
続する。ただし、この接続動作は、読出された
ROMの情報（ROMIN）が“０”のときだけであ
つて、“１”が読出されているときには、モジユ
ールの入出力端子はいずれの出力にも接続されな
いものとする。α乗算回路１２は、例えば第６図
に示すような論理回路で構成される。αⁿはガロ
ア体GF（2²）のプリセツト入力、ROMINはメモ
リ状態表示装置からの入力である。ガロア体の要
素をベクトルで表示すると、α^０は（１、０）、
α^１は（０、１）、α^２は（１、１）で表わされ
る。いま、プリセツト入力にα^０すなわち“１、
０”をセツトし、ROMINを０（良品）とする
と、出力側にはα^０すなわち“１、０”が得ら
れ、またROMINを１（不良）とすると、出力側
にはα^１すなわち“０、１”が得られる。第６図
の回路の出力を順次、10個のα乗算回路１２に入
力するように接続すれば、第５図ａのような各出
力α^０、α^１、α^２を得ることができる。デマル
チプレクサ１３の端子α^０、α^１、α^２と入出力
バツフア１８の間は第２図に示すようなラインで
接続されているので、結局外部よりみたアドレス
（010）に対応する10個のモジユールは、第５図ｂ
に示すように、入出力バツフア回路１８に接続さ
れる。この場合、当然ROMから情報が読出さ
れ、前述の切換動作が終了するまでの時間が問題
となるが、これはメモリ・モジユールの動作と並
行して行われるので、ROM読出時間がメモリ・
モジユール単体のアクセス・タイムより短いなら
ば全く支障はない。

他のアドレスの10個のモジユールをアクセスし
た場合も、前述の場合と同じように動作し、外部
からは全く良品の８×８のモジユール・アレイと
して使用することができる。

第５図ｂのDMXの回路構成を具体的に説明す
る。DMXは例えば第８図に示す回路で構成され
る。第８図に示す回路で、例えばαとしてα^０＝
（1.0）が入力されるとANDゲート３１が選択さ
れ出力が１になる。ANDゲート３８，４５は非
選択のため出力は０であり、入出力回路４３，４
４，５０，５１は各々高インピーダンス状態に保
持される。選択されたANDゲート３１の出力は
NANDゲート３２，３３に供給される。データの
読み出しの場合Ｒ／Ｗ入力が１のためNANDゲー
ト３３が選択され出力が０になる。選択されなか
つたNANDゲートの出力は１であり、ORゲート
３４を通して入力回路３６に供給され、この入力
回路３６の出力を高インピーダンス状態に保持す
る。選択されたNANDゲート３３の出力０はOR
ゲート３５に供給され、メモリモジユールが良品
であるとROM IN入力も０のため出力回路３７
は、動作状態に保たれる。メモリモジユールから
の読み出しデータはＩ／Ｏ線から出力回路３７を
通りＩ／Ｏ（α^０）から出力される。書き込みの
場合はNANDゲート３２が選択、NANDゲート３
３が非選択になり出力回路３７が高インピーダン
ス状態に保持される。書き込みデータは入力回路
３６を通して、メモリモジユールにに供給され
る。

αとしてα^１が入力された場合には、同様に
Ｉ／Ｏ（α^１）のみが能動状態に保持され、α^２
の場合はＩ／Ｏ（α^２）のみが能動状態に保持さ
れる。

不良メモリモジユールの場合はROM INが１と
なり、他の入力条件に関係なく入出力回路３６，
３７，４３，４４，５０，５１がすべて高インピ
ーダンスに保持され、データの入出力は行なわれ
ない。

DMXのデータ入出力端子の接続が、第２図の
ように行なわれている場合、ROM INデータとし
て〔０、０、１、１、０、０、０、０、０〕が与
えられると、第５図ｂに示したようにDMX１３
とＩ／OBF１８の接続が行なわれることにな
る。

第２図においては、モジユール選択装置４にα
乗算回路１２を使用したが、これは加算回路（＋
１回路）を用いることもできる。すなわち多ビツ
ト構成のモジユール・アレイの場合、α乗算回路
路１２を使用し、デマルチプレクサ１３のコント
ロールにガロア体の要素を使用すると、ビツト数
が増加しても回路が増加せず回路構成を簡単にで
きるという利点がある。しかし、ビツト数が少い
場合には、＋１回路を使用し、通常のバイナリ情
報を使用すればさらに簡単である。以下、＋１回
路を用いた場合について説明する。＋１回路は、
具体的には第７図に示す回路で構成され、ROM
情報入力端に“０”が入力された場合には、入力
端子INに加えられた切換回路（デマルチプレク
サ）制御用情報の２ビツトをそのまま出力し、
ROM情報入力端に“１”が入力された場合に
は、２ビツト情報に１を加算して出力する。この
場合の切換回路（デマルチプレクサ）１３は第２
図の回路と機能的には同一のものである。切換情
報としては、第２図ではα^０（１、０）、α^１
（０、１）α^２（１、１）を使用しているが、こ
の場合には通常のバイナリ情報（00）、（10）、
（01）を使用する。

したがつて、第５図ａの場合と同じように、
ROMより〔0011000000〕が読出されたときに
は、第９図のようにセツトされるので、デマルチ
プレクサ１３は第５図ｂの場合と同一の接続動作
を行う。

第２図の例では、モジユール状態表示にはモジ
ユール当り１ビツトを使用し、モジユール単位で
切換えを行つているが、例えばモジユール当り４
ビツトを使用して、1/4モジユール単位で切換え
ることも可能である。この場合、アドレス変換に
関しては、モジユール内を分割しない場合と同一
条件であつても、切換えを例えば1/4単位に分割
して行えば、第１０図に示すように、１行６モジ
ユール不良の場合でも救済することができる。

以上説明したように、本発明によれば、アクセ
ス・タイムを劣化させることなく、かつモジユー
ル・アレイ中に特殊回路を設置することなく、ア
レイの外部からの制御により、任意の不良モジユ
ールをほぼ任意の予備モジユールに切換えること
ができるので、ウエハ・メモリを実現した場合、
モジユールの使用効率を向上させるとともに、歩
留りを著しく向上させることができる。

【図面の簡単な説明】

第１図は本発明の動作原理図、第２図は本発明
の一実施例を示す接続図、第３図、第４図はそれ
ぞれアドレス変換の一例を示す配置図、第５図は
第２図におけるモジユール選択装置の動作説明
図、第６図は第２図のα乗算回路の一例を示す論
理接続図、第７図は本発明の他の実施例を示すモ
ジユール選択装置の接続図、第８図は第５図ｂの
DMX１３の一例の詳細な構成を示す図、第９図
は第７図における加算回路の動作説明図、第１０
図は本発明のさらに他の実施例を示す切換状態説
明図である。１：アドレス・バス、２：アドレス変換装置、
３：メモリ・モジユール・アレイ、４：モジユー
ル選択装置、５：モジユール状態表示装置、６：
表示装置のアドレス変換回路、７：入出力バス、
８：モジユール・アレイおよびモジユール状態表
示装置、９：モジユール・セレクト・デコーダ、
１０：メモリ・モジユール、１２：α乗算回路、
１３：デマルチプレクサ回路（切換回路）、１
８：入出力バツフア回路、ROM IN：モジユール
状態表示装置からの良、不良の入力情報、
CNT：コントロール端子、Ｉ／Ｏ：モジユール
入出力端子、Ｒ／Ｗ：リード・ライト切換情報。

Claims

【特許請求の範囲】

１不良ビツトを含むメモリ・モジユールがｍ行
ｎ例に配列されたメモリ・モジユール・アレイ
と、前記メモリ・モジユール・アレイの各ｎ列に
対応して設けられ、各ｎ列ｍ個のモジユール中よ
り１個のモジユールを選択するアドレス変換装置
と、各モジユールの良、不良を表示するモジユー
ル状態表示装置と、前記モジユール状態表示装置
の情報により、各ｍ行ｎ個のモジユール中から良
品モジユールを任意に選択し得るモジユール選択
装置とを備え、前記アドレス変換装置は、メモ
リ・モジユール選択のため、メモリ・モジユー
ル・アレイの外部から与えられる入力アドレス
と、偏在する不良メモリ・モジユールを全体に拡
散させるためにメモリ・モジユール・アレイの外
部から与えられる修飾アドレスとの演算回路によ
り構成されており、また、前記モジユール選択装
置は、選択されたモジユールの前記モジユール状
態表示装置の情報を使用し、ガロア体の要素αの
乗算を行なう演算回路、もしくは、＋１を行なう
加算回路により構成されていることを特徴とする
記憶装置。