JPS59119743A - 集積回路の冗長構成方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、欠陥を許容する集積回路の冗長構成方式に関
し、とくに同一機能を有する回路ブロックと該回路ブロ
ックを複数個含む回路ブロックとを階層化してなる集積
回路の冗長構成方式に関する。

技術の背景 集積回路は、シリコン単結晶等の基板に導体パターン形
成や絶縁層形成等の工程を介してトランジスタや配線か
らなる所定の規模の回路を作シつけ、この回路を単位と
して基板を切断したチップとして製造される。通常、こ
れらの工程は極めて清浄″゛なｉ境のもとで行われるが
、全工程を通して基板−法面にわたって回路が欠陥とな
ることを防止できないため、無欠陥のチップを選別して
使用に供せられる。

今日、集積回路は１個のチップ内によシ多くの機能を組
み込む大規模化の途をたどシつつあるが、その背景には
回路を集積化することによって機能当シの生産性が向上
することと、外部接続点数が減少するため装置の小形化
と高信頼化をはか如得ることがねらいとなっている。

ところで、集積回路の大規模化をはかるには、トランジ
スタや配線のパターン寸法を微細化する方法とチップ面
積を拡大する方法とがある。このうち、パターン寸法を
微細化するにあたっては、トランジスタの構造上の問題
を解決し製造機器の精度を向上させることが必要なため
、現状の技術レベルを超えてパターン寸法を微細にする
ことはできない。また、こうした技術レベルの進歩に伴
い従来よシもパターン寸法の微細化を施した集積回路を
製造するにあたっては、従来無視できた塵埃や欠陥が回
路の欠陥をひき起すため、妥当なチップの製造歩留シを
得るに至るには技術の習熟と製造環境の整備を必要とし
てきた。一方、チップ面積についてもパターン寸法の微
細化と同様に技術レベルの進歩に伴って徐々に大面積化
の傾向をたどシつつある。しかし、不用意に大面積化を
行うと必然的に回路が欠陥となる確率が大となる。

したがって、一般には製造歩留シを考慮して妥当なチッ
プ面積が決定され、積極的に大規模イヒに適にかつ高歩
留シで製造するには、回路力（欠陥でおる場合でも正常
な機能を可能にする欠陥救済技術が必要となる。

従来技術と問題点 欠陥救済の従来技術としては、メモリ集積回路において
セルアレイを基本部分と冗長部分とに分け、基本部分に
欠陥を含む場合には冗長部分へ切替えて使用する冗長構
成が既知でｈ　ｋ”　ｏ第１図は、従来の冗長構成を示
す概念図である。第１図中、ＩＳ、ＩＲは第１階層の回
路ブロック、２は第２嘴層の回路ブロックである。第１
図に示す従来の冗長構成は、同一機能を有する複数個の
第１階層の回路ブロックのうち一部をＳで示す基本ブロ
ック１Ｓ、残りをＲで示す冗長ブロック１Ｒとする冗長
イヒを実施し、基本ブロック１Ｓが欠陥である場合には
この基本ブロック１Ｓを冗長ブロック１Ｒへ切替える操
作を実施することによシ、基本ブロック１Ｓの個数に等
しい無欠陥の基本ブロック１Ｓもしくは冗長ブロック１
Ｒをもって第２階層の回路ブロックの所定の正常な機能
を可能にする。

第１図では基本ブロック１Ｓが４個で冗長ブロック１Ｒ
が１個の場合を示したが、とれらの個数は任意であシ、
一般に基本ブロック１Ｓかに個で冗長ブロック１Ｒが（
ｎ−り個の場合にはｋ　ｏｕｔ　ｏｆ　ｎ　冗長構成と
呼ばれる。また、特に基本ブロック１Ｓの個数と冗長ブ
ロック１Ｒの個数を等しくし、個々の基本ブロック１Ｓ
に対応する冗長ブロック１Ｒへ切替える操作を実施する
場合は２重化構成と呼ばれる。

以上説明した第１図の従来の冗長構成をメモリ集積回路
に適用した場合には、第１階層の回路ブロックＩＳ、１
７？はセルアレイを例えはピット線を単位として区分し
たブロック、第２階層の回路ブロック２はセルアレイン
周辺回路からなる集積回路全体に相当する。

次に、第２図もまた従来の冗長構成を示す概念図である
。第２°図で１ｃＬおよび１ｂは同一回路に対して区分
の仕方を変えた２種類の第１階層の回路ブロックでＳ、
Ｒは第１図と同様基本ブロック、冗長ブロックである。

２は第２階層の回路ブロックである。第２図の従来の冗
長構成は、第１図の従来の冗長構成の変形であシ、２種
類の第１階層の回路ブロック１αおよび１ｂのそれぞれ
において一部をＳで示す基本ブロック、残シをＲで示す
冗長ブロックとする冗長化を実施し、第１階層の基本ブ
ロック１αＳが欠陥である場合には冗長ブロック１αＲ
へ切替える操作を実施し、基本ブロック１ｂＳが欠陥で
ある場合には冗長ブロック１ｂＲへ切替える操作を実施
することによシ、それぞれ基本ブロック１αｓ、’＋ｂ
ｓの個数に等しい個数の無欠陥の第１階層の回路ブロッ
ク１αおよび１ｂをもって第２階層の回路ブロックの所
定の正常な機能を可能にする。以上説明した第２図の従
来の冗長構成をメモリ集積回路に適用した場合には、２
種類の第１階層の回路ブロック１ａおよび１ｂはセルア
レイを例えばビット線およびワード線を単位として区分
したブロック、第２階層の回路ブロック２はセルアレイ
と周辺回路からなる集積回路全体に相当する。

以上説明した第１図および第２図の従来の冗長構成では
、欠陥救済の対象となるのは第２階層の回路ブロック内
に含まれる冗長化を実施した第１階層の回路ブロックで
ある。したがって、第２階層の回路ブロックの所定の正
常な機能を可能にするには、第１階層の回路ブロックに
おいて欠陥である基本ブロックが全て無欠陥である冗長
ブロックへ切替えられ、かつ第２階層の回路ブロック内
で第１階層の回路ブロックを除いた部分が無欠陥である
ことが必要である。このうち、冗長化を実施した第１階
層の回路ブロックについては回路を細分化して切替単位
となる回路規模を小さくし、かつ基本ブロックの個数に
刻して冗長ブロックの個数を多くすることによって欠陥
救済効果を高めることができる。しかし、このような冗
長化を実施することは、基本ブロックを冗長ブロックへ
切替える操作を具体的に実施するための切替回路等の付
加回路量を増加させることになる。しかもこれらの付加
回路は欠陥救済の対象となる第１階層の回路ブロックを
除いた第２階層の回路ブロックに属するため、逆にこの
部分が欠陥となる確率を増大させることになる。したが
って、これらの従来の冗長構成の適用目的は、数ミ’）
メートル角のチップを対象として冗長化を実施しない場
合よシも製造歩留シを改善することにあシ、チップ面積
を拡大して集積回路の大規模化をはかる目的には、いか
に基本ブロックの個数に対して冗長ブロックの個数を増
大しても集積回路全体のＪ造歩留シを向上し得ない問題
があった。また、これらの従来の冗長構成は、メモリ集
積回路のように、セルアレイに対して周辺回路の回路規
模が少なくかつセルアレイの細分化が可能な集積回路に
は適用し得るが、プロセッサ集積回路など任意に回路を
区分することが困難でかつ制御回路など繰シ返し性に乏
しい回路を有する集積回路では適用に限界があった。

発明の目的 本発明の目的は、従来技術の問題点や限界を除去し、集
積回路内において冗長構成の切替単位を階層的に設定し
、少い冗長度で集積回路のほとんどの箇所の欠陥を効率
良く救済することを特徴とし、チップ面積の拡大によυ
大規模化をはかった集積回路を歩留シ良く製造可能とす
る高い欠陥救済能力で、かつ自動的な欠陥救済に適する
集積回路の冗長構成方式を提供するにある。以下本発明
を実施例によシ詳細に説明する。

発明の実施例 第３図は本発明の一実施例である冗長構成を示す概念図
である。第３図で、１は第１階層の回路ブロック、２は
第２階層の回路ブロック、６は第３階層の回路ブロック
である。本ｉに示すように、本実施例では同一機能を有
する第１階層の回路ブロック１を複数個含んで第２階層
の回路ブロックゐ。すなわち、本実施例は第１階層の回
路ブロックをもとにして２回の階層化を実施してなる第
３階層の回路ブロックをもって集積回路の一部もしくは
全体を構成する場合を示している。次に本実雄側では、
第２階層の回路ブロックの各々に含まれる第１階層の回
路ブロックのうち一部をＳで示す基本ブロック、残シを
Ｒで示す冗長ブロックとする冗長化を実施し、第３階層
の回路ブロックに含まれる第２階層の回路ブロックのう
ち一部をＳで示す基本ブロック、残シをＲで示す冗長ブ
ロックとする冗長化を実施している。なお、本実施例で
は第２階層の回路ブロックの各々に含まれる第１階層の
回路ブロックが５個で、これらりうち４個が基本ブロッ
ク１Ｓ、１個が冗長ブロック１Ｒの場合で、かつ第３階
層の回路ブロックに含まれる第２階層の回路ブロックが
５個で、これらのうち４個が基本ブロック２Ｓ、１個が
冗長ブロック２Ｒの場合を示している。次に本実施例の
冗長構成では、第２階層の回路ブロックの各々に含まれ
る第１階層の回路ブロックにおいて基本ブロックが欠陥
であシ正常に機能し得ない場合には冗長ブロックへ切替
える操作を実施する。この操作において欠陥である基本
ブロックが全て無欠陥である冗長ブロックへ切替えられ
、かつ第２階層の回路ブロック内の第１階層の回路ブロ
ック以外の部分が無欠陥であれば、この第２階層の回路
ブロックは基本ブロックと同数の無欠陥の第１階層の回
路ブロックをもって正常に機能し得るため無欠陥と等価
になる。そこで本実施例の冗長構成では、第３階層の回
路ブロックに含まれる第２階層の回路ブロックにおいて
、基本ブロックが欠陥であシ正常に機能し得ない場合に
は冗長ブロックへ切替える操作を実施する。この操作に
おいて欠陥である基本ブロックが全て無欠陥もしくは無
欠陥と等価な冗長ブロックへ切替えられ、かつ第６階層
の回路ブロック内の第２階層の回路ブロック以外の部分
が無欠陥であれば、この第３階層の回路ブロックは基本
ブロックと同数の無欠陥もしくは無欠陥と等価な第２階
層の回路ブロックをもって所定の正常な機能を可能にす
る。

以上説明した本実施例の冗長構成では、第１階層の回路
ブロックに関して切替える操作によって第２階層の回路
ブロックの欠陥救済が行われ、かつ第２階層の回路ブロ
ックに関して切替える操作が実施されるため、第３階層
の回路ブロックが欠陥となる確率を著しく小さくできる
。また、第１階層の回路ブロックに関して切替える操作
を具体的に実施するだめの切替回路等の付加回路は欠陥
救済の対象である第２階層の回路ブロック内に含めるこ
とができるため、これらの回路の欠陥にも対処すること
ができ高い欠陥救済効果が得られる。

以上説明した本実施例の冗長構成において、基本ブロッ
クと冗長ブロックとを切替える操作（以下切替操作と称
する。）の具体的な方法を本発明の冗長構成を適用した
例について説明する。

第４図は、第６図に示した本発明の一実施例である冗長
構成を適用した一次元接続マルチプロセツザ集積回路の
ブロック構成図である。以下第４図に従って集積回路の
構成を説明する。第４図で１は第１階層の回路ブロック
であるプロセッサユニット、２は第２階層の回路ブロッ
クであるユニット群、３は第３階層の回路ブロックであ
るモジュールであシ本集積回路全体を構成している。こ
こで第１階層および第２階層の回路ブロックに付記した
ＳおよびＲは基本ブロックおよび冗長ブロックであるこ
とを示している。４はデータバスであシ、第１階層の回
路ブロックであるプロセッサユニットを基本的には一次
元で接続している。５はユニット切替回路、６はユニッ
ト群切替回路であり、前者のユニット切替回路５は第１
階層の回路ブロックであるプロセッサユニットに関して
、後者のユニット群切替回路６は第２階層の回路ブロッ
クであるユニット群に関して、後に説明する欠陥モード
に従ってデータバスの接続状態を切替えることができる
。７は切替情報発生回路でｓｂ、第１階層の回路ブロッ
クであるプロセッサユニットから欠陥であるか否かを示
すフラグ情報を得てこれを保持し、このフラグ情報にも
とづいて前記ユニット切替回路５とユニット群切替回路
乙に付与する切替情報を発生する機能を有している。８
はユニット制御回路であシ、第１階層の回路ブロックで
あるプロセッサユニットの演算動作および前記フラグ情
報を発生する試験動作を制御する制御情報を発生する機
能を有している。なおユニツト制御回路８は、たとえば
通常のマイク四コンピュータ用の順序制御回路が適用さ
れる。これらの回路を接続している配線のうち、９はフ
ラグ情報線、１０はユニット切替情報線、１１はユニッ
ト群切替情報線、１２はユニット制御情報線である。ま
た、第４図中の論理シンボル１６および１４はＯＲ回路
と反転回路であシ、これらの回路によってユニット群切
替情報伝達回路を構成している。以上説明した本集積回
路の構成は、第３図に示した本実施例の冗長構成の概念
図とそれぞれの階層の回路ブロック数および冗長化の仕
方において同一である。しかし、第４図では、第２階層
の回路ブロックであるユニット群のうち第６図における
左端の基本ブロック２個と右端の冗長ブロック１個を示
し残シは省略している。また、配線については本発明を
説明するにあたって必要なもののみを示し、データバス
４やユニット制御情報線１２については１本で代表して
示している。

次に、本集積回路の切替操作にかかわる回路の構成の詳
細を説明する。

第５図は、第４図の要部の拡大図であシ、第４図におけ
る左端から２番目の第２階層の回路ブロックであるユニ
ット群の上部付近を示している。

第５図に示すように、ユニット切替回路５およびユニッ
ト群切替回路６は、反転回路１４′と双方向性スイッチ
回路１５とで構成されている。　この双方向性スイッチ
回路１５は、矢印の配線を情報の′１″に付勢すると導
通状態となシ、情報の・０”に付勢すると遮断状態とな
る。切替情報発生回路７は、ＡＮＤ回路１６、レジスタ
回路１７、それにＯＲ回路１３′で構成されている。ま
た、配線１８は１き込み信号線である。この切替情報発
生回路７は、第２階層の回路ブロックである二ニット群
において、第１階層の回路ブロックであるプロセッサユ
ニットの各々において発生する７ラグ情報ＥＦＯか、ら
ＥＦ４の保持手段と、これらの第１階層の回路ブロック
であるプロセッサユニットの切替情報ＣＨＯからＣＨ４
および第２階層の回路ブロックであるユニット群の切替
情報ＣＧの発生手段を構成している。なお、フラグ情報
ＥＦＱからＥＦ４の発生手段は第１階層の回路ブロック
であるプロセッサユニット内に具備している。以上説明
した第２階層の回路ブロックであるユニット群の構成は
他のユニット群についても同一である。ただし、第５図
中でＯＲ回路１６のみが示されているユニット群切替情
報伝達回路は、第４図に示したように左端と右端のユニ
ット群を除いて第５図と同一である。

以上の構成をもって本集積回路を動作させるには、電源
投入後、データの演算処理を行う通常動作による運用開
始に先行して試験モード時を設け、以下に説明する手順
に従って切替操作を実施する。

はじめに第１階層の回路ブロックである個々のプロセッ
サユニットにおいて、ユニット制御回路８から付与され
る制御情報に従って試験動作を実施する。この試験動作
によって所定の結果が得られたか否かを個々の第１階層
の回路ブロックであるプロセッサユニットの演算機能と
ユニット制御回路８によるユニット制御機能等からなる
フラグ情報発生手段によシ検出し、所定の結果が得られ
た場合は無欠陥であると判定してフラグ情報の１０”を
発生し、所定の結果が得られなかった場合は欠陥である
と判定してフラグ情報の１”を発生する。

フラグ情報の′１″が発生した欠陥であるプロセッサユ
ニットでハ、データバス４がプロセッサユニットに内蔵
している図示しないスイッチ回路（たとえばトライステ
ートバッファ回路）によ、ｂ＋；ＩＪ離される。第２階
層の回路ブロックであるユニット群の各々においては、
ユニット群内に含まれる第１階層の回路ブロックである
プロセッサユニット５個に対応したフラグ情報ＥＦＯか
らＥＦ４がフラグ情報線９を介して切替情報発生回路７
へ伝送される。この切替情報発生回路７では、書き込み
信号線１８に情報の′１″を付勢することによってこれ
らのフラグ情報ＥＦＯからＥＦ４を５個のレジスタ回路
１７に書き込み保持する。これとともに読み出されゆフ
ラグ情報にもとづいて、第１階層の回路ブロックである
プロセッサユニットに関するユニット切替情報ＣＨＯか
らＣＨ４とこれらのプロセッサユニットを含む第２階層
の回路ブロックであるユニット群に関するユニット群切
替情報ＣＧを発生する。

次に、第６図を参照してフラグ情報からこれらの切替情
報を発生する仕方を説明する。

第６図は、第４図および第５図に示す集積回路の第２階
層の回路ブロックであるユニット群において、第１階層
の回路ブロックであるプロセッサユニット５個に関する
フラグ情報ＥＦＯからＥＦ４とユニット切替情報ＣＨＯ
からＣＨ４およびユニット群切替情報ＣＧとの論理関係
の一例を示す図である。

個々のユニット群にはそれぞれ５個の第１階層の回路ブ
ロックでおるプロセッサユニットが含まれている。した
がって、これらのプロセッサユニットの欠陥状況によっ
て、フラグ情報ＥＦＤからＥＦ４は第６図に示す３２通
シの欠陥モード＃０がら＃６１までのいずれか一つに該
当する値をとる。ここで、。

フラグ情報が′１”である場合は対応するプロセッサユ
ニットが欠陥であシ、′０”である場合は無欠陥である
。なお第６図では、３２通シの欠陥モードのうち代表的
な９通シを示し、残シは省略している。本集積回路では
、フラグ情報ＥＦＯがらＥＦ３に対応するプロセッサユ
ニットが第１階層の回路ブロックにおける基本ブロック
であシ、フラグ情報ＥＦ４に対応する残９１個が冗長ブ
ロックである。

したがって、フラグ情報ＥＦＯからＥＦ４の全てが′０
″である欠陥モード＃０と、１個のみが′１″で残シが
ｇ　ＯＨである欠陥モード、たとえば＃１．＃２゜＃４
　、＃１６などの場合には、この第２階層の回路ブロッ
クであるユニット群は無欠陥であるかもしくは無欠陥と
等価にできる。一方、フラグ情報ＥＦＯからＥＦ４のう
ち“１”が２個以上である欠陥モード、たとえば＃３　
、＃５　、＃１７　、＃３１　などの場合には、このユ
ニット群は欠陥となる。そこで、これらの欠陥モードに
対応して切替操作を実施するにあたシ、ユニット切替情
報ＣＨＯからＣｌＩ４は、対応するフラグ情報ＥＦＯか
らＥＦ４が第６図の下方から最初に１１”となるビット
以下を全て１０”とし当該ピット以上は全て１１′とす
る仕方で発生する。また、ユニット群切替情報ＣＧは、
フラグ情報ＥＦＯからＥＦ４において＃１”が２個以下
の場合には′０”とし、・１″が２個以上の場合には１
１”とする仕方で発生する。以上説明したユニット切替
情報ＣＨＯからＣＨ４とユニット群切替情報ＣＧは、そ
れぞれユニット切替情報線１０とユニット群切替情報線
１１を介してユニット切替回路５とユニット群切替回路
６へ伝送される。これらの回路では、以下に説明する仕
方によシデータバス４を切替えて具体的な切替操作を実
施する。

第７図は第２階層の回路ブロックでおるユニット群内お
よび隣接するユニット群間におけるデータバスの接続状
態を示す概念図である。なお、第７図では第６図に示し
た欠陥モードに対応してユニット群を配置しておシ、第
４図および第５図に示した集積回路の実際の構成を示し
てはいない。

第７図中、（×）を付記した第１階層の回路ブロックで
おるプロセッサユニットは欠陥であることを示している
。第７図に示すように、第１階層の回路ブロックの基本
ブロックが全て無欠陥である欠陥モード＃０と＃１６で
は、とれらの基本ブロックによって第２階層の回路ブロ
ックが機能し得るため切替操作が実施されずデータバス
はこれらの基本ブロックに接続された状態となる。基本
ブロック中の１個が欠陥でおる欠陥モード、たとえば＃
　１１　ｉｅ　２１　＃　４等においては、欠陥である
基本ブロックに替って冗長ブロックが使用されるように
データバスの接続を切替えて切替操作が実施される。

一方、欠陥である第１階層の回路ブロックが２個以上で
ある欠陥モード、たとえば＃３．＃５１＃１７．＃３１
等においては第２階層の回路ブロックが機能し得ないた
め欠陥となる。そこで全ての第１階層の回路ブロックを
迂回するようにデータバスの接続を切替えて第２階層の
回路ブロックに関する切替操作が実施される。以上説明
した切替操作により、第２階層の回路ブロックであるユ
ニット群のうち欠陥であるユニット群が１個を超えない
場合には、本集積回路を構成している第３階層の回路ブ
ロックであるモジュールは、欠陥の存在を許容して所、
廓の機能を実行することが可能となる。なお、本！′集
積回路では第２階層の回路ブロックであるユニット群の
うち、基本ブロックであるユニット群の全てが無欠陥も
しくは無欠陥と等価である場合には、冗長ブロックであ
るユニット群は先に説明したユニット群切替情報伝達回
路によってデータバスが迂回した状態となシ使用されな
い。

以上説明した実施例では、２回の階層化を実施した集積
回路を示したが、本発明の冗長構成ではさらに階層化を
実施することも可能である。

第８図もまた本発明の他の実施例である冗長構成を示す
概念図である。第８図中、１は第１階層の回路ブロック
、２は第２階層の回路ブロック、６は第６階層の回路ブ
ロック、１９は第４階層の回路ブロックである。第８図
に示すように、本実施例では同一機能を有する第１階層
の回路ブロックを複数個含んで第２階層の回路ブロック
を構成し、この第２階層の回路ブロックを複数個含んで
第３階層の回路ブロックを構成し、この第３階層の回路
ブロックを複数個含んで第４階層の回路ブロックを構成
している。すなわち、本実施例は第３図に示した前記実
施例の冗長構成よシも１回多い３回の階層化を実施して
なる第４階層の回路ブロックをもって集積回路の一部ま
たは全体を構成する場合を示している。なお、第８図中
、ＳおよびＲを付記して示す冗長化の仕方ならびに欠陥
である基本ブロックを冗長ブロックへ切替える切替操作
の仕方については第６図に示した前記実施例と同様であ
る。本実施例の冗長構成の応用例としては、前記の一次
元接続マルチプロセッサー集積回路において、プロセッ
サユニット内の主要部分を３個のビットスライス形回路
で構成し、２個を基本ブロック、残シ１個を冗長ブロッ
クとした場合に相当している。すなわちＪ第１階層の回
路ブロックをビットスライス形回路、第２階層の回路ブ
ロックをプロセッサユニット、第３階層の回路ブロック
をユニット群、第４階層の回路ブロックをモジュールと
することにょシ本実施例の冗長構成を応用している。ま
た本実施例においては、少くとも第１階層の回路ブロッ
クであるピットスライス形回路に対応してこれらの回路
が欠陥であるか否かを示すフラグ情報の発生子−を具備
することにょシ、第４図および第５図に示した前記実施
例の応用例と同様の方法で具体的な切替操作を実施する
ことができる。以上説明した本実施例の冗長構成は、た
とえばプロセッサユニットの回路規模が大きい場合には
第６図に示した前記実施例の冗長構成よシも欠陥救済効
果を向上させることができ、プロセッサユニット数を増
大してよシ犬規模化をはかる場合にも有効である。

第９図もまた本発明の他の実施例である冗長構成を示す
概念図である。第９図中、１αおよび１ｂは機能が異な
る２種類の第１階層の回路ブロック、２αおよび２ｂは
それぞれ第１階層の回路ブロック１αおよび１ｂを複数
個含んでなる２種類の第２階層の回路ブロック、３は第
３階層の回路ブロックである。また第９図中に付記した
ＳおよびＲは基本ブロックと冗長ブロックであることを
示している。本実施例の冗長構成は第３図に示した前記
実施例の冗長構成の変形であシ、２種類の第１階層の回
路ブロック複数個をもって互いに独立して第２階層の回
路ブロックを構成し、これら２種類の第２階層の回路ブ
ロックそれぞれ複数個をもって第６階層の回路ブロック
を構成している。本実施例においても冗長化の仕方およ
び切替操作の仕方は、第３図に示した前１己実施例の場
合と同様に実施できる。本実施例の冗長構成の応用例と
しては、第１階層の回路ブロック１αと１ｂをそれぞれ
プロセッサユニットとメモリユニット、第２階層の回路
ブロック２αと２ｂをそれぞれプロセッサユニット群と
メモリユニット群とすることにょシフモリ内蔵形プロセ
ッサ集積回路に適用できる。なお、第９図に示した本実
施例の冗長構成では、第２階層の回路ジローツク２αお
よび２ｂは互いに独立しているが一体化した場合も考え
られる。このような場合の応用例としては、第５図に示
した前記実施例の冗長構成の応用例である第４図の一次
元接続マルチプロセッサ集積回路において、例えばユニ
ット制御回路８を２個設は一方を基本ブロック互、残シ
を冗長ブロックＲとした場合に相当する。以上説明した
本実施例の冗−長椙成は、機能が異なる複数種の回路ブ
ロックからなる集積回路の欠陥救済効果を向上すること
ができる。

発明の詳細 な説明したように、本発明の集積回路の冗長構成方式に
よれば、従来技術ではなし得なかった切替操作を実施す
るための付加回路をも欠陥救済の対象とすることができ
、かつ欠陥の波及ｆ８４１ＭＡに応じて切替単位となる
回路規模を選択できるため、少い冗長度で高い欠陥救済
効果を得ることができる。しだがって、チップ面積の拡
大によシ犬規模化をはかった集積回路を歩留シ良く生産
可能にする利点が得られる。また、フラグ情報の発生手
段と保持手段、切替情報の発生手段を集積回路内に具備
したことによシ自動的な欠陥救済が可能になシ、運用開
始後に発生する欠陥についても試験モード時における切
替操作を実施することにょシ対処できる。また、本発明
は階層化が可能な集積回路であれば、論理集積回路およ
びメモリ集積（９）路を問わずいかなる集積回路にも応
用できる。

本発明の実施例では２回および３回の階層化を実施した
場合を示したがさらに階層化を実施することも可能でア
シ、冗長化の仕方についても幾多の変形は可能である。

また、本発明の実施例ではフラグ情報の発生手段と保持
手段を第１階層の回路ブロックに対応して具備する場合
を示したが、さらに上位階層の回路ブロックに対応して
具備するなど幾多の変形が可能である。またこれらフラ
グ情報の発生手段と保持手段、切替情報の発生手段につ
いては実施例で説明した以外の方法や他の回路構成を適
用することも可能である。一方、本発明の実施例では全
て自動で切替操作を実施する場合を示したが、例えばヒ
ユーズ素子によるプログラミングなど外部的な切替操作
と併用することももちろん可能である。

【図面の簡単な説明】

第１図および第２図は従来の冗長構成の概念図、第３図
は本発明の一実施例の冗長構成の概念図、第４図は第３
図の冗長構成を応用した一次元接続マルチプロセッサ集
積回路のブロック構成図、第５図は第４図の切替操作に
かかわる部分の要部拡大図、第６図はフラグ情報、ユニ
ット切替情報およびユニット群切替情報との論理関係の
一例を示す図、第７図は第４図の集積回路における具体
的な切替操作を示す概念図、第８図および第９図はそれ
ぞれ第６図とは異なる本発明の他の実施例の冗長構成の
概念図である。 １・・・第１階層の回路ブロック、２・・・第２階層の
回路ブロック、６・・・第６階層の回路ブロック、４・
・・データバス、５・・・ユニット切替回路、６・・・
ユニット群切替回路、７・・・切替情報発生回路、８・
・・ユニット制御回路、９・・・フラグ情報線、１０・
・・ユニット切替情報線、１１・・・ユニット群切替情
報線、１２・、ユニット制御情報線、１３．１３’・・
・ＯＲ回路、１４゜１４′・・・反転回路、１５・・・
双方向性スイッチ回路、１６・・・ＡＮＤ回路、１７・
・・レジスタ回路、１８・・・書き込み信号線、１９・
・・第４階層の回路ブロック、Ｓ・・・基本ブロック、
Ｒ・・・冗長ブロック。 特許出願人　日本電信電話公社 代理人弁理士　玉蟲久五部 （外６名）′ 第８図 第９図

Claims (2)

【特許請求の範囲】
1. （１）　　同一機能を有する回路ブロックと該回路ブロ
   ックを複数個含む回路ブロックとを階層化してなる集積
   回路において、前記同一機能を有する第４階層（ｉは任
   意の正の整数）の回路ブロックを複数個含んで第（ｊ−
   １−１）階層の回路ブロックを構成する階層化を、第１
   階層の回路ブロックをもとにして（ｎ−１）回（ｎ≧６
   ）実施してなる第ｎ階層の回路ブロックをもって前記集
   積回路の一部または全゛体を構成し、前記第１階層から
   第（ｎ−１）階層の回路ブロックのそれぞれについて前
   記第（ｊ−＋−１）階層の回路ブロックのそれぞれに含
   まれる第４階層の回路ブロックのうち一部を基本ブロッ
   ク、他の残シを冗長ブロックとする冗長化を実施し、前
   記第１階層から第（ｎ−４）階層の回路ブロックについ
   て前記第（ｚ＋１　）階層の回路ブロックのそれぞれに
   含まれる第４階層の回路ブロックの基本ブロックが欠陥
   でかつ正常に機能し得ない場合冗長ブロックへ切替える
   ことを特徴とする集積回路の冗長構成方式。
2. （２）　　前記階層化してなる集積回路の第４階層の回
   路ブロックのうち少くとも第１階層の回路ブロックに対
   応して該回路ブロックが欠陥であるか否かを示すフラグ
   情報の発生手段と、該フラグ情報の保持手段と、該第１
   階層から第（ｓ−１）階層の回路ブロックのそれぞれに
   対応して基本ブロックを冗長ブロックへ切替える切替情
   報の発生手段とを具備し、前記フラグ情報の発生手段に
   よシフラグ情報を発生し、該フラグ情報を前記フラグ情
   報の保持手段に保持し、該フラグ情報の保持手段から読
   み出されるフラグ情報にもとづいて前記切替情報の発生
   手段を介して切替情報を発生し、該切替情報により基本
   ブロックを冗長ブロックへ切替えることを特徴とする特
   許請求の範囲等１項記載の集積回路の冗長構成方式。