JPS6158254A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6158254A JPS6158254A JP17967684A JP17967684A JPS6158254A JP S6158254 A JPS6158254 A JP S6158254A JP 17967684 A JP17967684 A JP 17967684A JP 17967684 A JP17967684 A JP 17967684A JP S6158254 A JPS6158254 A JP S6158254A
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- JP
- Japan
- Prior art keywords
- block
- blocks
- test
- bus line
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は超大規模集積口＋ｔｊ’ｔ （Ｖ Ｌ Ｓ ｆ
）をチップまたはウェハ内において複数ブロックに分
割し、各ブロック間をバスラインで接続してなる集積回
路に関する。
）をチップまたはウェハ内において複数ブロックに分
割し、各ブロック間をバスラインで接続してなる集積回
路に関する。
近年ＶＬＳ Ｉの進展に伴い、小規模の場合と同様の設
計方式をＶＬＳ Ｉに適用すると、歩留り、試験の効率
等で問題が残る。
計方式をＶＬＳ Ｉに適用すると、歩留り、試験の効率
等で問題が残る。
周知のように、生産歩留は確率的に集積回路の大規模化
に伴って激減する。従ってゲート数の多いロジック回路
、またばビット数の大きいメモリ回路のようなｉｉ’ｔ
−機能のＶＬＳ Ｉにおいても、複数個のブロックに
分割し、各ブロックを■チップ・マイクロコンピュータ
のようにハスラインに１妾続する方式が有望になってき
た。
に伴って激減する。従ってゲート数の多いロジック回路
、またばビット数の大きいメモリ回路のようなｉｉ’ｔ
−機能のＶＬＳ Ｉにおいても、複数個のブロックに
分割し、各ブロックを■チップ・マイクロコンピュータ
のようにハスラインに１妾続する方式が有望になってき
た。
そのために１つのチップを複数個のブロックに分けて設
計しておき、各ブロックを個々に試験して不良ブロック
を除去するか、あるいは良品ブロックと置き換える方法
が、検討され始めている。
計しておき、各ブロックを個々に試験して不良ブロック
を除去するか、あるいは良品ブロックと置き換える方法
が、検討され始めている。
特に大型子ノブの代わりにウェハ全体を用いたたＶＬＳ
［を機能ウェハと呼んでいる。
［を機能ウェハと呼んでいる。
〔従来の技ｆＪｊ ）
第７図は従来の技術で設計された機能ウェハを模式的に
示す平面図である。
示す平面図である。
図？／侍おいて、ウェハ１の上に多数のブロック２を配
設し、各ブロックはバスライン３に接続され、全体とし
て大規模の機能を有するようにしている。
設し、各ブロックはバスライン３に接続され、全体とし
て大規模の機能を有するようにしている。
ブロック２は、例えば６４にビットのダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）、あるいは１０
００ゲートのランダム・ロジック、あるいはアナログ／
ディジクル変換回路、ディジタル／アナログ変換回路、
フィルタ、増幅器等のアナログ回路よりなる。
ンダム・アクセス・メモリ（ＤＲＡＭ）、あるいは１０
００ゲートのランダム・ロジック、あるいはアナログ／
ディジクル変換回路、ディジタル／アナログ変換回路、
フィルタ、増幅器等のアナログ回路よりなる。
ハスライン３は信号線と電源線よりなり、この内信号線
はアドレス信号線、データ信号線、制御信号線、同期信
号線、ブロックの選択信号線等を含む。
はアドレス信号線、データ信号線、制御信号線、同期信
号線、ブロックの選択信号線等を含む。
従来例（ＩＢＭ Ｌａｂ、 ）１．Ｂａｒｓｕｈｎ 、
ＥＳＳＣＩＲＣ’７７Ｄｉｇｅｓｔ ｏｆ Ｔｅｃ
ｈｎｉｃａｌ Ｐａｐｅｒｓ ｐ７９−８０．）による
と、各ブロックは第１層目配線層を形成した後、個々に
試験される。このあとプログラムされたバイア・ボール
・マスクを用いて、良品ブロックはバスライン３に接続
される。不良ブロックは、その表面にこのブロックと鏡
像の関係にある良品ブロックよりなる別のチップを俯け
に接続して１）ン復される。 ・ 〔発明が解決しようとする問題点〕 ウェハ製造工程の途中においてブロックの試験を行うこ
とは生産効率、歩留、信頼性の上から好ましくない。
ＥＳＳＣＩＲＣ’７７Ｄｉｇｅｓｔ ｏｆ Ｔｅｃ
ｈｎｉｃａｌ Ｐａｐｅｒｓ ｐ７９−８０．）による
と、各ブロックは第１層目配線層を形成した後、個々に
試験される。このあとプログラムされたバイア・ボール
・マスクを用いて、良品ブロックはバスライン３に接続
される。不良ブロックは、その表面にこのブロックと鏡
像の関係にある良品ブロックよりなる別のチップを俯け
に接続して１）ン復される。 ・ 〔発明が解決しようとする問題点〕 ウェハ製造工程の途中においてブロックの試験を行うこ
とは生産効率、歩留、信頼性の上から好ましくない。
またブロックの試験と不良ブロックの除去／修復が複雑
である。
である。
（問題点を解決するための手段〕
上記問題点の解決は、複数個の回路ブロックと、バスラ
インと、該回路ブロックを該ハスラインに接続／切断が
任意にできるスイッチ手段と、該スイッチ手段を接続／
切断の制御をする情報の記憶手段とが同一の半導体チッ
プに形成され、ブロック試験後該記憶手段の記憶情報を
固定することにより該スイッチ手段を選択し、良品ブロ
ックのみをバスラインに接続可能にしてなる本発明によ
る半導体集積回路装置により達成される。
インと、該回路ブロックを該ハスラインに接続／切断が
任意にできるスイッチ手段と、該スイッチ手段を接続／
切断の制御をする情報の記憶手段とが同一の半導体チッ
プに形成され、ブロック試験後該記憶手段の記憶情報を
固定することにより該スイッチ手段を選択し、良品ブロ
ックのみをバスラインに接続可能にしてなる本発明によ
る半導体集積回路装置により達成される。
特に前記ブロック中に試験パターンの発生、あるいは試
験パターンのチェックを行う試験ブロックを含ませると
好都合である。
験パターンのチェックを行う試験ブロックを含ませると
好都合である。
試験ブロックは、試験パターンの発生と該被試験ブロッ
クより発生する出力データのチェックを行う。
クより発生する出力データのチェックを行う。
各ブロックとバスライン間のスイッチの接′Ｉｐ、／切
断は、読出し専用メモリ （ＲＯＭ）に会き込まれた以
下のプログラムに従って行われる。
断は、読出し専用メモリ （ＲＯＭ）に会き込まれた以
下のプログラムに従って行われる。
ウニハエ程終了後、
上記スイッチを用いて各ブロックを１個、または複数個
宛試験ブロックにバスラインを経由して接続して全ブロ
ックの試験を行う。
宛試験ブロックにバスラインを経由して接続して全ブロ
ックの試験を行う。
上記スイッチを用いて良品ブロックのみバスラインに接
続する。
続する。
上記スイッチを用いて不良ブロックをハスラインより切
断する。
断する。
上記スイッチを用いて予備の良品ブロックをバスライン
に接続する。
に接続する。
以上により、簡易に、しかも確実にブロック設計による
ＶＬＳ Ｉを実現できる。
ＶＬＳ Ｉを実現できる。
第１図は本発明による機能ウェハを模式的に示す平面図
である。
である。
図において、ウェハ１の上にｎ個のブロック２を配設し
、各ブロック間に格子状にハスライン３を走らせ、各ブ
ロックに接続可能な構成とする。
、各ブロック間に格子状にハスライン３を走らせ、各ブ
ロックに接続可能な構成とする。
４は接続パッドを示す。
ブロック２は、１０００ゲートのランダム・ロジックで
、２Ｔは試験ブロックである。
、２Ｔは試験ブロックである。
バスライン３は図では簡単のために３本しか示されてい
ないが実際は数本乃至故１０本の配線よりなる。
ないが実際は数本乃至故１０本の配線よりなる。
各ブロック２とバスライン３間の接続／切断が任意にで
きるスイッチ手段として第２図に示すトランスミッショ
ン・ゲートを用いる。このスイッチの接続／切断を制御
する情報は各ブロックに配設された第３図に示すＲＯＭ
に四き込まれる。ＲＯＭは永久的に固定可能なｆｕｓｅ
ＲＯＭと、半永久的に固定可能なＥＰＲＯＭ （消去可
能なプログラマブルＲＯＭ）を含む。
きるスイッチ手段として第２図に示すトランスミッショ
ン・ゲートを用いる。このスイッチの接続／切断を制御
する情報は各ブロックに配設された第３図に示すＲＯＭ
に四き込まれる。ＲＯＭは永久的に固定可能なｆｕｓｅ
ＲＯＭと、半永久的に固定可能なＥＰＲＯＭ （消去可
能なプログラマブルＲＯＭ）を含む。
第３図はブロックとバスライン間のスイッチを制御する
ＲＯＭの回路図である。
ＲＯＭの回路図である。
図において、Ｄ−Ｔｒはデプレ、ジョン型トランジスタ
、Ｅ−Ｔｒはエンハンスメント型トランジスタ、Ｆば多
結晶珪素の抵抗層よりなるフユーズ、ＶＣＣは電源電圧
である。
、Ｅ−Ｔｒはエンハンスメント型トランジスタ、Ｆば多
結晶珪素の抵抗層よりなるフユーズ、ＶＣＣは電源電圧
である。
第３図（，１）１において、
Ｆを不切断のとき、Ａ点の電位＝ＧＮＤＦを切断のとき
、 Ａ点の電位＝■、。
、 Ａ点の電位＝■、。
第３図（ｂｌにおいて、
Ｆを不切断のとき、Ｂ点の電位＝ＧＮＤＦを切断のとき
、 Ｂ点の電位＝■。、−Ｖいここに、■いはＥ−Ｔｒ
のしぎい値電圧を表す。
、 Ｂ点の電位＝■。、−Ｖいここに、■いはＥ−Ｔｒ
のしぎい値電圧を表す。
つぎに試験は、Ｑｉ−ブロックあるいは複数ブロックで
行う。このとき試験に関与しないブロックは上記スイッ
チを用いて一時的に切断することにより、バスラ・イン
３より外す。
行う。このとき試験に関与しないブロックは上記スイッ
チを用いて一時的に切断することにより、バスラ・イン
３より外す。
即ちブロック毎に試験を行うためには、試験するブロッ
クか、あるいは他のブロックかいずれかを、ＲＯＭを固
定することなしにハスライン３より切り離す必要がある
。
クか、あるいは他のブロックかいずれかを、ＲＯＭを固
定することなしにハスライン３より切り離す必要がある
。
第４図はＲＯＭを固定することなしにブロックをバスラ
インより切り離す手段を示す回路図である。
インより切り離す手段を示す回路図である。
図において、ＲＯＭの出力とチェックパッド６の間に高
出力インピーダンスの回路７を入れる。
出力インピーダンスの回路７を入れる。
スイッチはチェックパッド６より強制的に信号を与える
ことにより行う。
ことにより行う。
全ブロックの試験完了後、上記スイッチを永久的あるい
は半永久的に固定し、バスライン３と良品ブロックを接
続し、不良ブロックを外す。
は半永久的に固定し、バスライン３と良品ブロックを接
続し、不良ブロックを外す。
不良ブロックについては、予（Ｊｉｉｉのプロ・ツクを
ハスライン３に接続するか、あるいはバスライン３に接
続された接続パッド４を経由して別の良品ブロックと接
続する。
ハスライン３に接続するか、あるいはバスライン３に接
続された接続パッド４を経由して別の良品ブロックと接
続する。
第５図はスイッチ手段の他の回路例を示す。
図において、
制御端子が“Ｌ”レベルのときは、トランジスタＴｒ＋
＋ Ｔｒｚは両方ともＯＦＦとなるため、データ端子
とバスラインとは切断される。
＋ Ｔｒｚは両方ともＯＦＦとなるため、データ端子
とバスラインとは切断される。
制御端子が“Ｈ”レベルのときは、データ端子とハスラ
インとは接続される。
インとは接続される。
第６図はスイッチ手段制御回路の配置図である。
図において、スイッチ手段制御回路５により、必要なト
ランスミッション・ゲートを一時的にＯＮにして試験を
行う。
ランスミッション・ゲートを一時的にＯＮにして試験を
行う。
前述のように３Ａ験の結果、被試験ブロックが良の場合
はトランスミッション・ゲートが永久的あるいは半永久
的にＯＮとなるように、前記フユーズＦあるいはＩＥ
Ｉ） ＲＯＭの書込を行い、不良の場合は叶１５となる
ように占き込む。
はトランスミッション・ゲートが永久的あるいは半永久
的にＯＮとなるように、前記フユーズＦあるいはＩＥ
Ｉ） ＲＯＭの書込を行い、不良の場合は叶１５となる
ように占き込む。
以上詳＜＋Ｕに説明したように本発明によれば、ウニハ
エ程後にブロックの試験を行うことができ、かつブロッ
クの試験と不良ブロックの除去／修復を簡易にしかも確
実に行うことができ、生産効率、歩留、信頼性の上から
優れたＶ 、Ｌ Ｓ Ｉの実現が可能となる。
エ程後にブロックの試験を行うことができ、かつブロッ
クの試験と不良ブロックの除去／修復を簡易にしかも確
実に行うことができ、生産効率、歩留、信頼性の上から
優れたＶ 、Ｌ Ｓ Ｉの実現が可能となる。
第１図は本発明による機能ウェハを模式的に示す平面図
、 第２図はトランスミッション・ゲートの回路図、第３図
はブロックとバスライン間のスイッチを制御するＲＯＭ
の回路図、 第４図はＲＯＭを固定することなしにブロックをバスラ
インより切り離す手段を示す回路図、第５図はスイッチ
手段の他の回路図、 第６図はスイッチ手段制御回路の配置図、第７図は従来
の技術で設計された機能ウェハを模式的に示す平面図で
ある。 図において、 １ばウェハ、 ２はブロック、３はバスライン
、 ４は接続パッド５はスイッチ手段制御回路 を示す。 第 １ 図 第５図 ｃＣ テ゛−タ立種チ 第 ２ 国 第 ４ 図
、 第２図はトランスミッション・ゲートの回路図、第３図
はブロックとバスライン間のスイッチを制御するＲＯＭ
の回路図、 第４図はＲＯＭを固定することなしにブロックをバスラ
インより切り離す手段を示す回路図、第５図はスイッチ
手段の他の回路図、 第６図はスイッチ手段制御回路の配置図、第７図は従来
の技術で設計された機能ウェハを模式的に示す平面図で
ある。 図において、 １ばウェハ、 ２はブロック、３はバスライン
、 ４は接続パッド５はスイッチ手段制御回路 を示す。 第 １ 図 第５図 ｃＣ テ゛−タ立種チ 第 ２ 国 第 ４ 図
Claims (2)
- （１）複数個の回路ブロックと、バスラインと、該回路
ブロックを該バスラインに接続／切断が任意にできるス
イッチ手段と、該スイッチ手段を接続／切断の制御をす
る情報の記憶手段とが同一の半導体チップに形成され、
ブロック試験後該記憶手段の記憶情報を固定することに
より該スイッチ手段を選択し、良品ブロックのみをバス
ラインに接続可能にしてなることを特徴とする半導体集
積回路装置。 - （２）前記ブロック中に試験パターンの発生、あるいは
試験パターンのチェックを行う試験ブロックを含むこと
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17967684A JPS6158254A (ja) | 1984-08-29 | 1984-08-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17967684A JPS6158254A (ja) | 1984-08-29 | 1984-08-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6158254A true JPS6158254A (ja) | 1986-03-25 |
Family
ID=16069922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17967684A Pending JPS6158254A (ja) | 1984-08-29 | 1984-08-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158254A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6316633A (ja) * | 1985-07-24 | 1988-01-23 | ハインツ クル−ク | 集積回路の構成部品を試験するための回路装置 |
| JPH01228144A (ja) * | 1988-03-08 | 1989-09-12 | Nec Corp | トリミングコード設定用回路 |
| US5118915A (en) * | 1990-05-30 | 1992-06-02 | Mitsubishi Denki K.K. | Electric discharge machine |
-
1984
- 1984-08-29 JP JP17967684A patent/JPS6158254A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6316633A (ja) * | 1985-07-24 | 1988-01-23 | ハインツ クル−ク | 集積回路の構成部品を試験するための回路装置 |
| JPH01228144A (ja) * | 1988-03-08 | 1989-09-12 | Nec Corp | トリミングコード設定用回路 |
| US5118915A (en) * | 1990-05-30 | 1992-06-02 | Mitsubishi Denki K.K. | Electric discharge machine |
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