JPS6316633A - 集積回路の構成部品を試験するための回路装置 - Google Patents

集積回路の構成部品を試験するための回路装置

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JPS6316633A
JPS6316633A JP61171925A JP17192586A JPS6316633A JP S6316633 A JPS6316633 A JP S6316633A JP 61171925 A JP61171925 A JP 61171925A JP 17192586 A JP17192586 A JP 17192586A JP S6316633 A JPS6316633 A JP S6316633A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路の構成部品を試験するための回路構
成に関する。
〔従来の技術および発明が解決しようとする問題点〕
この種類の回路構成については、Ｆｒａｎｋ　Ｆ、Ｔｓ
ｕｉによるｒＩｎ−Ｓｉｔｕ　Ｔｅ５ｔａｂｉｌｉｔｙ
　ＤｅｓｉｇｎＪが、ＩＥＥＢ会報第７０巻第１号１９
８２年１月号の５９ページから７８ページに記載されて
いる。この公知の回路構成においては、複数の集積回路
の構成部品（チップ）が形成される基板（ウェハ）に個
々のまたはすべての回路構成部品に接続される多数の外
部接続領域（パッド）を形成する必要がある。
適当なインタフェースを介して、試験装置はこれらの外
部接続部に接続される。この試験装置を使用して、基板
上の薗路構成部品が試験される。しかしながら、このた
めには、回路構成部品がデジタル装置であり、そのデジ
タル装置内で、通常の動作に必要な構成素子に加えて、
付加的な構成素子が回路構成部品を、全構成素子の機能
を決定する偽動作条件に切換可能にする制御接続部と一
体化されることが前提となる。付加的な構成素子が存在
するため、回路構成部品の利用可能な表面がある程度失
われ、必要とされる付加的な接続部のために、動作中に
実際利用可能な接続部の数が減少する。基板を試験回路
のインタフェースに接続することにより、インタフェー
スは試験過程の全持続時間を通して占有され、精度およ
び完全さを犠牲にして試験の持続時間を短縮しない限り
試験される基板のスループットは低い。
□　各回路構成部品が自身の試験回路を固定的に内蔵し
たその他の従来技術もあるが、この方式では、完成品の
回路構成部品の面積および利用可能な外部接続部の面積
が大幅に失われる。さらに、これらの回路構成部品は個
々に試験される必要があり、多大な時間を浪費する。誤
差は回路構成部品の最終的な段階でのみ検出されるので
、最終段階に至るまでの多くの製造工程が徒労に終わる
。
本発明の目的は、経済的な試験を特徴とする特許請求の
範囲第１項の前文による回路構成を開発することにある
。
〔問題点を解決するための手段〕
この目的は特許請求の範囲第１項の特徴項に記載された
手段によって本発明により達成される。
本発明によれば、試験回路に必要な面積が試験される回
路の面積に関して従来技術より減少され、試験費用の減
少分が生産されるべき集積回路の面積の追加分に必要な
付加的な経費を上回るため、自己試験型集積回路は経済
的に生産される。
従って、本発明による回路構成においては、専用の試験
回路が回路構成部品の基板上に形成される。試験回路は
、基板上の個別に制御されるスイッチ段および接続線を
介して個々の回路構成部品に接続され、個別の試験段階
を実行することが可能である。試験結果は、試験回路の
出力回路によって出力される。その結果、試験のために
は基板のみを適当な電源に接続すれば良く、その後基板
の回路構成部品の試験は自動的に行われる。このような
簡単な接続により、合理的な方法でほぼ同時に複数の基
板または基板上の複数の回路構成部品の試験が可能とな
る。回路構成部品はアナログおよび／またはデジタル回
路のいずれでも良く、試験用に特別な部分を含む必要は
ない。さらに、同一の基板上に異なる回路構成部品を形
成しても良（、特別な種類の回路に制限する必要もない
。
個々の基板上に形成される試験回路は、必要な試験手順
および要求された精度を達成するように設計されてさえ
いれば良い。これは、異なる種類の回路および異なる試
験条件によって多様な応用を考慮しなければならない従
来の試験装置に比べ、かなり簡略化されていることを意
味する。試験回路およびスイッチ段は基板上にある程度
の面積を必要とするが、この面積の割合は回路構成部品
の面積に比べるとかなり小さい。回路構成部品自体は試
験のために何ら変更されることがないので、利用可能な
面積は失われず、実際の動作に使用可能な接続部の数も
維持される。本発明の回路構成による複数の基板におけ
る回路構成部品の簡単な同時試験は、たとえば容量の大
きなプロセッサフィールド等を有する記憶装置のように
、個々の回路構成部品の試験が非常に時間を消費するよ
うな場合には、特に有利である。
（実施例〕 本発明による回路構成の有利な実施例は、従属フレーム
に定義される。
以下、添付の図面を参照して本発明の詳細な説明する。
第１図は、試験される複数の回路構成部品２が集積回路
として形成される基板１を示す平面図である。試験を行
う目的で、試験回路３が基板１の太い線で示す部分に形
成され、本実施例では、試験回路３は中央装置４、プロ
グラム用記憶装置５、および結実用記憶装置６と表示Ｗ
置７とから成る出力回路を具備する。さらに、基板１に
は外部接続用の接続領域８が形成される。
基板１は、たとえば、半導体の製造に通常使用される半
導体基板（ウェハ）である。形成される回路構成部品の
性質に応じて、基板ｌをこれと異なる基板とし、他の形
状たとえば矩形としても良い。試験される回路構成部品
２はデジタル回路、アナログ回路またはデジタル／アナ
ログ混成回路でも良い。所望の機能的原理に応じて、回
路構成部品２は、超電導体、有機的または生物的スイッ
チング素子、光波導体等を全体的または部分的に含むこ
ともできる。それらは多様な機能を持つように構成され
ており、すなわち、単純なスイッチング素子または増幅
器から大容量の記憶装置までを含むモジュールとして構
成される。回路構成部品２が不揮発性の記憶装置として
使用されるのであれば、それらはまずプログラム可能な
記憶装置の形態をとり、次に試験中または試験後所望の
固定値にプログラムされる。回路構成部品が余分の記憶
セルを有する記憶装置の場合、必要に応じて、余分の記
憶セルは試験の結果「不良」と判明したセルを交換する
ように切換可能である。
試験回路３は基板１上に個々の回路構成部品２より大き
な面積を占有するが、回路構成部品のひとつひとつに内
蔵され合計すればさらに大きな面積を占有し、特に回路
構成部品の機能素子の数を減少させるような分離した試
験回路の必要はなくなる。
試験回路３は中央装置４およびプログラム用記憶装置５
を有するマイクロプロセッサなどを含む。
中央装置４は、スイッチング装置２を接続するためのイ
ンタフェースと、これらの接続を制御する目的で、試験
信号、クロック信号、制御信号等を発生する発振器と、
プログラムの実行等を制御する時間発生器とを含む。中
央装置４は自己試験型回路を含んでも良く、自己試験の
結果あるブロックまたはチャネルが排除された場合、交
換のために接続可能な余分のブロックまたは余分のチャ
ネルを具備しても良い。中央装置４はプログラム用記憶
装置５に記憶された試験用プログラムを実行する。試験
用プログラムは、試験される回路構成の性質、試験され
るパラメータの種類、所望の精度等に応じて構成される
。従って、適切なプログラムのパターンをプログラム用
記憶装置５のために用意することが可能であり、これら
は中央装置４の回路のパターンを変更することなく選択
的に使用される。
さらに、試験回路３は、結実用記憶装置６および表示装
置７から成る出力回路を含む。プログラム用記憶装置５
の場合には、結実用記憶装置６は、試験される回路構成
部品および検査基準に応じて構成することができ、プロ
グラム用記憶装置と同様に、選択的に使用することがで
きる。結実用記憶装置６は、「良／不良」データ、誤差
の種類のデータ、品質の範囲等のデータを記憶すること
ができ、これらのデータは試験結果として中央装置４を
介して導入される。試験データは、個々の回路構成部品
２に関連する結実用記憶装置６の所定の記憶位置に記憶
される。結実用記憶装置６は、たとえば試験結果をプリ
ントしたり、試験結果に応じて修理またはマーキングを
行う目的で、記憶内容が中央装置４によって読出し可能
であるプログラム可能な読出し専用記憶装置等の不揮発
性記憶装置の形態であることが好ましい。たとえば、レ
ーザ光を使用して、基板１上の不良な回路構成部品２を
修理することができる場合には、結実用記憶装置６は、
修理終了後に消去され、かつ新たな試験結果の記憶に使
用される消去可能なプログラム可能記憶装置（ＥＦＲＯ
Ｍ）の形態をとる。表示装置７は、試験結果を所望の程
度に可視表示する機能を有する。表示装置７は結実用記
憶装置６の内容によって動作されるか、またはたとえば
品質分類等のある種の試験結実用の独自の記憶用セルを
含むこともできる。望ましくは、表示装置７は試験され
る各回路構成部品について少なくともひとつの表示素子
、たとえば発光ダイオードまたは溶融状態を光学的に検
出できる溶融可能な接続部を具備する。第１図によれば
、表示装置７の表示素子は、表示素子が回路構成部品２
と同一のパターンで配置される表示領域内に組合わされ
る。試験終了後、誤差の分析、さらに不良な回路構成部
品をインキでマークし、かつ誤差の数が過剰な場合は基
板全体の排除等を行なうために、表示領域を自動的にお
よび／または虫眼鏡か顕微鏡による検査によって評価す
ることもできる。図には示さないが、表示領域の代わり
または表示領域に加えて表示素子を対応する回路構成部
品２の近傍に配置し、試験結果を評価する際の割付を簡
略化しても良い。
基板１上の接続領域８は、回路構成部品２および試験回
路３の電源用として、またデータの入力および出力用と
して機能する。たとえば、個々の接続領域８を介して、
結実用記憶装置６の内容を登録の目的等で出力したり、
特定の部分的な試験、またはある試験結果の場合は付加
的な試験を実行させるために試験開始の指令を中央装置
４に供給しても良い。
試験回路３は、第２図に示す方法で接続線およびスイッ
チ段を介して回路構成部品２に接続される。第２図によ
れば、入力バス９はすべての回路構成部品２の入力端子
に接続されるが、回路構成部品の出力端子は試験回路３
の制御下にある個々のスイッチ段１０を介して試験回路
３の中央装置４に接続される共通の出力バス１１に接続
される。
スイッチ段ｌＯは制′ａ線１２および１３を介して中央
装置４により制御される。第２図において、スイッチ段
１０は、ステップ線を形成するループした制御線１２を
介してステップ段１０が連続的にオンおよびオフに切換
えられるシフトレジスタの形態をとるチェーン回路を形
成するために接続される。制御線１３はステップ用のク
ロック信号を伝送する。
単一の回路構成部品２を試験する場合、適当なスイッチ
段１０がオンされるが、他のスイッチ段はすべてオフさ
れる。回路構成部品２は、入力バス９を介して、出力バ
ス１１で適当な出力信号になるべきある入力信号を受信
する。中央装置４により、試験回路３は出力バス１１で
実際発生している信号が所望の信号に対応しているが、
または所望の範囲内にあるかを検出する。
同様に、スイッチ段１０は、バス９と回路構成部品２の
入力端子との間に接続されても良く、回路構成部品の出
力端子において適当なスイッチ段１０とともに個々に制
御されても良い。これにより、回路構成部品２に多く入
力することに起因する過負荷、すなわち、バス９を駆動
する中央装置４の出力段の過負荷を防ぐことが可能であ
る。
第３図は、スイッチ段１０の構成の実施例を示す図であ
る。スイッチ段１０は記憶素子１４および少なくともひ
とつのスイッチング素子１５を含む。記憶素子１４は、
第３図の完成した回路においては、チェーン回路の部分
を成すフリップフロツブの形態であり、先行するスイッ
チ段１０のスイッチング条件に応じて、制御線１３にお
いてクロック信号の制御下にあるステップ線１２を介し
て切換えられる。記憶素子１４の出力信号は接続された
スイッチング素子１５を切換える機能を有し、そのいく
つかの例が第３図に示されている。
第３図によれば、特定のスイッチング素子１５は、スイ
ッチバッファまたは増幅器、スイッチインバータ、ＡＮ
Ｄゲート、ＮＡＮＤゲートまたはスイッチングトランジ
スタでも良い。スイッチング素子は、回路構成部品２の
性質に応じてアナログスイッチング素子またはデンタル
スイッチング素子の形態をとる。さらに、スイッチ段１
０は、第３図による複数の部分段を含み、たとえば信号
の反転、レベルの変化、信号の組合せ等の連続する試験
段階用の異なる試験条件を提供する。
第４図は、個々の回路構成部品２のための電源を示す、
第４図の実施例では、回路構成部品２の２つの電力線の
それぞれは、電流消費が過剰になると溶融する溶融可能
なリンク１６を含み、このような溶融状態は光学的に確
認できることが好ましい。リンク１６は、回路構成部品
全体の駆動を妨げ、かつそれにより試験を不可能にする
おそれのある不良な回路構成部品２を切離すヒユーズと
して機能する。さらに、第４図が示す２つのスイッチン
グトランジスタ１７により、試験回路３の制御の下で、
不良であると検出された回路構成部品をマークするため
、またはこの回路構成部品により「不安定な発振」を介
して与えられる悪影響を試験から除去するために、電源
電圧を印加して特定の溶融可能なリンク１６を意図的に
溶融させることが可能である。このような溶融可能なリ
ンク１６が回路構成部品２の特定の入力線および出力線
に設けられるので、短絡の発生により中央装置４が非動
作状態になるのを避けることも可能である。さらに、溶
融可能なリンク１６の代わりまたはそれに加えて他のス
イッチングトランジスタ（図示せず）を設け、試験回路
３の制御の下で、回路構成部品２の単一の部品または単
一のグループのみに電流を供給して試験中の電力消費を
減少することもできる。
スイッチ段１０、人力バス９および出力バス１１、溶融
可能なリンク１６およびスイッチングトランジスタ１７
は、電力線とともに、基板１が個々の回路構成部品を得
るためにレーザ光分離等により、分割される時に除外さ
れる基板１上の領域に配設されることが望ましい。基板
１を分割すると、試験されかつ機能に必要な構成素子お
よび接続のみを含む回路構成部品２が得られる。
第１図は、回路構成部品２とともに試験回路３の構成の
１実施例のみを示す。これに限らず、試験回路３を第１
図の一方の側に配置する代わりに基ｖｉ、１０周辺部に
沿って配置したり、リード線を短くするために基板１の
中央部に配置したり、また基板１が異なる回路構成部品
を具備する場合は、試験回路３に別の読出し可能なプロ
グラム用記ｔα装置を設けることも可能である。
前述の実施例による回路構成部品を、電気的信号用の回
路構成部品を試験するための電気的温体およびスイッチ
ング装置とともに説明した。しかしながら、同様に、少
なくとも部分的に光波導体、超電導体、有機的導体等に
よって形成された回路構成部品を試験するための回路構
成を構成することができる。この場合、回路構成の各接
続線およびスイッチング素子を適切に形成する必要があ
る。
第１図において、試験回路３は回路構成部品２の外の区
域に位置するが、たとえば試験用信号増幅器、デジタル
バッファ、範囲限定スイッチ等の試験回路の部分は、長
すぎる試験用信号線によって起こる誤差を排除するため
に、回路構成部品の出力端子および入力端子の近傍に配
設することも可能である゛。
【図面の簡単な説明】
第１図は、本発明による回路構成の実施例を示す平面図
； 第２図は、回路構成を示す回路図；　　′第３図は、回
路構成のスイッチ段の１実施例を示す図；および　　　
− 第４図は、試験される回路構成部品の電源の１実施例を
示す図。 １・・・基板、２・・・回路構成部品、３・・・試験回
路、４・・・中央装置、５・・・プログラム用記憶装置
、６・・・結実用記憶装置、７・・・表示装置、８・・
・接続領域、９・・・入力バス、ｌＯ・・・スイッチ段
、１１・・・出力バス、１２．１３・・・制御線、１４
・・・記憶素子、１５・・・スイッチング素子、１６・
・・溶融可能なリンク、１７・・・スイッチングトラン
ジスタ。 以下余白 Ｃ乃 Ｕ− ヘ σ 匡口 手続補正書（方式） １、事件の表示 昭和６１年特許願第１７１９２５号 ２、発明の名称 集積回路の構成部品を試験するための回路装置３、補正
をする者 事件との関係　　特許出願人 氏名　ハインツ　クルーク ４、代理人 住所　〒１０５東京都港区虎ノ門−丁目８番１０号５、
補正命令の日付 ６、補正の対象 図　　　面 ７、補正の内容 図面の浄書（内容に変更なし） ８、添付書類の目録 浄書図面　　　　　１通

Claims (1)

  1. 【特許請求の範囲】 １、試験回路およびスイッチ段とともに集積回路として
    共通の基板上に形成され、基板の共通の電力線を介して
    動作可能である回路の構成部品を試験するための回路構
    成であって、スイッチ段が試験回路によって制御可能で
    あり、試験回路が試験データを出力するための出力回路
    を具備するものにおいて、試験回路（３）は、少なくと
    もひとつの試験パラメータについて試験中に得られた実
    際の値と所望の値とを比較するように構成され、複数の
    回路構成部品（２）の試験用に構成された中央装置（４
    ）を具備し、中央装置（４）は少なくともひとつの試験
    パラメータに関して不良な回路構成部品と良好な回路構
    成部品とを区別し、複数の回路構成部品のそれぞれの機
    能を時間的シーケンスにおいて決定することを特徴とす
    る、集積回路の構成部品を試験するための回路装置。 ２、試験回路（３）がプログラム用記憶装置（５）およ
    び中央装置（４）内のマイクロプロセッサを具備するこ
    とを特徴とする、特許請求の範囲第１項に記載の回路装
    置。 ３、試験回路（３）が自己試験用に構成されかつ自己試
    験の結果に応じてオン可能な等価回路部を有することを
    特徴とする、特許請求の範囲第１項または第２項に記載
    の回路装置。 ４、各回路構成部品（２）の電源が試験回路（３）によ
    ってオンおよびオフに切換可能であることを特徴とする
    、特許請求の範囲第１項から第３項のいずれか１項に記
    載の回路装置。 ５、各回路構成部品（２）がヒューズ（１６）を介して
    電力線に接続され、前記ヒューズ（１６）が関連する回
    路構成部品の内部短絡回路において溶融するかまたは試
    験回路（３）によって動作されるトランジスタ（１７）
    によって電源電圧を印加することで遮断可能であること
    を特徴とする、特許請求の範囲第１項から第４項のいず
    れか１項に記載の回路装置。 ６、出力回路（６、７）が、各回路構成部品（２）に割
    付けられた記憶位置を有し関連する回路構成部品の機能
    についての情報を記憶するための結実用記憶装置（６）
    を具備することを特徴とする、特許請求の範囲第１項か
    ら第５項のいずれか１項に記載の回路装置。 ７、結実用記憶装置（６）が不揮発性の記憶装置の形態
    であることを特徴とする、特許請求の範囲第６項に記載
    の回路装置。 ８、結実用記憶装置（６）が基板（１）の外部接続部（
    ８）を介して読出し可能であることを特徴とする、特許
    請求の範囲第６項または第７項に記載の回路装置。 ９、出力回路（６、７）が試験結果を可視表示するため
    の表示装置（７）を具備することを特徴とする、特許請
    求の範囲第１項から第８項のいずれか１項に記載の回路
    装置。 １０、表示装置（７）が各回路構成部品（２）につき少
    なくともひとつの表示素子を具備し、該表示素子が関連
    する各回路構成部品（２）の近傍または分離した表示領
    域内に配設されること特徴とする、特許請求の範囲第９
    項に記載の回路装置。 １１、表示素子が発光ダイオードまたは溶融した状態が
    視覚的に確認可能である溶融可能な接続部であることを
    特徴とする、特許請求の範囲第１０項に記載の回路装置
    。 １２、表示素子が不揮発性の記憶セルと関連することを
    特徴とする、特許請求の範囲第１１項に記載の回路装置
    。 １３、スイッチ段（１０）および／または前記スイッチ
    段を試験回路に接続するための接続線（９、１１）が基
    板（１）の分割時に基板の除去される領域上に形成され
    ることを特徴とする、特許請求の範囲第１項から第１２
    項のいずれか１項に記載の回路装置。 １４、各スイッチ段（１０）が記憶素子（１４）および
    記憶素子（１４）によって制御され接続線（９、１１）
    の一方を関連する回路構成部品（２）に切換えるための
    少なくともひとつのスイッチング素子（１５）を具備す
    ることを特徴とする、特許請求の範囲第１項から第１３
    項のいずれか１項に記載の回路装置。 １５、記憶素子（１４）がスイッチ・オン記憶条件をシ
    フト可能であるチェーン回路を形成するように接続され
    ることを特徴とする、特許請求の範囲第１４項に記載の
    回路装置。 １６、スイッチ段（１０）が少なくとも部分的に電気的
    信号または電磁放射の形態による信号を切換えるかまた
    は供給するために形成されることを特徴とする、特許請
    求の範囲第１項から第１５項のいずれか１項に記載の回
    路装置。 １７、試験回路（３）による試験の結果、不良であると
    判明した回路構成部品（２）を少なくともひとつの共通
    の電力線および／または接続線（９、１１）における試
    験回路からの制御信号によって一時的または固定的にオ
    フ可能であることを特徴とする、特許請求の範囲第１項
    から第１６項のいずれか１項に記載の回路装置。
JP61171925A 1985-07-24 1986-07-23 集積回路の構成部品を試験するための回路装置 Pending JPS6316633A (ja)

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DE (2) DE3526485A1 (ja)
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