JP3026308B2 - 不揮発性記憶装置および不揮発性記憶装置の製造方法 - Google Patents
不揮発性記憶装置および不揮発性記憶装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】この発明は不揮発性記憶装置
および不揮発性記憶装置の製造方法に関し、特に、不揮
発性記憶装置のデータ保持特性の改善に関する。
および不揮発性記憶装置の製造方法に関し、特に、不揮
発性記憶装置のデータ保持特性の改善に関する。
【０００２】
【従来の技術】電源を切ってもデータを保持し得る半導
体メモリとして、不揮発性メモリが知られている。不揮
発性メモリの製造工程においては、一般に、データ保持
特性試験が行なわれる。データ保持特性試験は、不揮発
性メモリを構成する各メモリ素子に、データとして、”
０”または”１”を書込み、各メモリ素子が書込まれた
データをどのくらいの期間保持することができるかを検
査するためにおこなわれる。
体メモリとして、不揮発性メモリが知られている。不揮
発性メモリの製造工程においては、一般に、データ保持
特性試験が行なわれる。データ保持特性試験は、不揮発
性メモリを構成する各メモリ素子に、データとして、”
０”または”１”を書込み、各メモリ素子が書込まれた
データをどのくらいの期間保持することができるかを検
査するためにおこなわれる。
【０００３】メモリ素子が書込まれたデータを保持し得
る期間は、極めて長い。一方、メモリ素子を加熱する
と、データを保持し得る期間は短くなる。そこで、加熱
下においてデータ保持特性試験を行なうことにより、試
験期間の短縮化を図っている。
る期間は、極めて長い。一方、メモリ素子を加熱する
と、データを保持し得る期間は短くなる。そこで、加熱
下においてデータ保持特性試験を行なうことにより、試
験期間の短縮化を図っている。
【０００４】
【発明が解決しようとする課題】しかし、上記のような
従来の不揮発性メモリの製造工程には、次のような問題
点があった。従来の不揮発性メモリの製造工程において
は、図６に示すように、まず、不揮発性メモリにテスト
データを書込み（ステップＳＴ２）、ウエハの状態にお
いて、加熱下で、データ保持特性試験を行なう（ステッ
プＳＴ４）。データ保持特性試験の際書込まれたデータ
が保持されたまま、パッケージ封止工程が実施される
（ステップＳＴ６）。パッケージ封止工程も、加熱下に
おいて行なわれる。
従来の不揮発性メモリの製造工程には、次のような問題
点があった。従来の不揮発性メモリの製造工程において
は、図６に示すように、まず、不揮発性メモリにテスト
データを書込み（ステップＳＴ２）、ウエハの状態にお
いて、加熱下で、データ保持特性試験を行なう（ステッ
プＳＴ４）。データ保持特性試験の際書込まれたデータ
が保持されたまま、パッケージ封止工程が実施される
（ステップＳＴ６）。パッケージ封止工程も、加熱下に
おいて行なわれる。
【０００５】パッケージ封止工程の後、再び、データ保
持特性試験が行なわれる（ステップＳＴ８）。このデー
タ保持特性試験においても、先に行なわれた、ウエハの
状態におけるデータ保持特性試験の際書込まれたデータ
と同一のデータが、各メモリ素子に書込まれ、同様に、
加熱下で、データ保持特性試験が行なわれる。したがっ
て、各メモリ素子は、同一のデータを保持したまま、３
回の加熱工程を経ることになる。
持特性試験が行なわれる（ステップＳＴ８）。このデー
タ保持特性試験においても、先に行なわれた、ウエハの
状態におけるデータ保持特性試験の際書込まれたデータ
と同一のデータが、各メモリ素子に書込まれ、同様に、
加熱下で、データ保持特性試験が行なわれる。したがっ
て、各メモリ素子は、同一のデータを保持したまま、３
回の加熱工程を経ることになる。
【０００６】一方、メモリ素子の中には、強誘電体を用
いたメモリ素子のように、「くせ付け」が行なわれるメ
モリ素子があることが知られている。くせ付けとは、同
一のデータ（例えば”１”）を保持したまま、長期間放
置されるか加熱されることにより、保持されたデータと
逆のデータ（上述の例では”０”）を保持する保持特性
が劣化する現象をいう。
いたメモリ素子のように、「くせ付け」が行なわれるメ
モリ素子があることが知られている。くせ付けとは、同
一のデータ（例えば”１”）を保持したまま、長期間放
置されるか加熱されることにより、保持されたデータと
逆のデータ（上述の例では”０”）を保持する保持特性
が劣化する現象をいう。
【０００７】このため、このようなくせ付けが行なわれ
るメモリ素子については、上述の従来の不揮発性メモリ
の製造工程によっては、出荷前に、データ保持特性の劣
化を生ずるおそれがある。
るメモリ素子については、上述の従来の不揮発性メモリ
の製造工程によっては、出荷前に、データ保持特性の劣
化を生ずるおそれがある。
【０００８】この発明は、このような従来の不揮発性メ
モリなど不揮発性記憶装置の製造方法の問題点を解決
し、「くせ付け」が行なわれる不揮発性記憶装置につい
て、出荷前におけるデータ保持特性の劣化の少ない不揮
発性記憶装置およびその製造方法を提供することを目的
とする。
モリなど不揮発性記憶装置の製造方法の問題点を解決
し、「くせ付け」が行なわれる不揮発性記憶装置につい
て、出荷前におけるデータ保持特性の劣化の少ない不揮
発性記憶装置およびその製造方法を提供することを目的
とする。
【０００９】
【課題を解決するための手段】 請求項１の不揮発性記
憶装置の製造方法は、記憶すべきデータの各値に対応す
るデータ保持特性が、記憶されたデータの値、データを
記憶している時間およびデータを記憶している状態にお
いて印加された温度の影響を受ける、強誘電体を用いた
くせ付けが生ずる記憶素子を有する書き換え可能な不揮
発性記憶装置の製造方法であって、データを記憶してい
る状態で加熱を行なう記憶状態加熱工程を２以上設け、
少なくとも１つの記憶状態加熱工程における記憶データ
の値を、他の記憶状態加熱工程における記憶データの値
と異なる値とするとともに、少なくとも１つの記憶状態
加熱工程における、データを記憶している時間およびデ
ータを記憶している状態において印加された温度のうち
いずれかまたは双方を、記憶素子のくせ付けが軽減され
るよう調整することにより、記憶すべきデータの各値に
対応するデータ保持特性相互をより近い値とするよう構
成したこと、を特徴とする。
憶装置の製造方法は、記憶すべきデータの各値に対応す
るデータ保持特性が、記憶されたデータの値、データを
記憶している時間およびデータを記憶している状態にお
いて印加された温度の影響を受ける、強誘電体を用いた
くせ付けが生ずる記憶素子を有する書き換え可能な不揮
発性記憶装置の製造方法であって、データを記憶してい
る状態で加熱を行なう記憶状態加熱工程を２以上設け、
少なくとも１つの記憶状態加熱工程における記憶データ
の値を、他の記憶状態加熱工程における記憶データの値
と異なる値とするとともに、少なくとも１つの記憶状態
加熱工程における、データを記憶している時間およびデ
ータを記憶している状態において印加された温度のうち
いずれかまたは双方を、記憶素子のくせ付けが軽減され
るよう調整することにより、記憶すべきデータの各値に
対応するデータ保持特性相互をより近い値とするよう構
成したこと、を特徴とする。
【００１０】
【００１１】請求項２の不揮発性記憶装置の製造方法
は、請求項１の不揮発性記憶装置の製造方法において、
記憶状態加熱工程のうち少なくとも１つが、データ保持
特性試験であること、を特徴とする。
は、請求項１の不揮発性記憶装置の製造方法において、
記憶状態加熱工程のうち少なくとも１つが、データ保持
特性試験であること、を特徴とする。
【００１２】
【００１３】
【００１４】
【００１５】
【発明の効果】 請求項１の不揮発性記憶装置の製造方
法は、強誘電体を用いたくせ付けが生ずる記憶素子を有
する書き換え可能な不揮発性記憶装置の製造方法であっ
て、少なくとも１つの記憶状態加熱工程における記憶デ
ータの値を、他の記憶状態加熱工程における記憶データ
の値と異なる値とするとともに、記憶状態加熱工程にお
ける、データを記憶している時間および温度のうちいず
れかまたは双方を、記憶素子のくせ付けが軽減されるよ
う調整することにより、記憶すべきデータの各値に対応
するデータ保持特性相互をより近い値とするよう構成し
たことを特徴とする。
法は、強誘電体を用いたくせ付けが生ずる記憶素子を有
する書き換え可能な不揮発性記憶装置の製造方法であっ
て、少なくとも１つの記憶状態加熱工程における記憶デ
ータの値を、他の記憶状態加熱工程における記憶データ
の値と異なる値とするとともに、記憶状態加熱工程にお
ける、データを記憶している時間および温度のうちいず
れかまたは双方を、記憶素子のくせ付けが軽減されるよ
う調整することにより、記憶すべきデータの各値に対応
するデータ保持特性相互をより近い値とするよう構成し
たことを特徴とする。
【００１６】したがって、記憶データの値を、全ての記
憶状態加熱工程において同一の値とする場合に比し、強
誘電体を用いたメモリ素子のくせ付けが生じにくい。こ
のため、記憶すべきデータの各値に対応するデータ保持
特性相互が、より近い値となる。すなわち、出荷前にお
けるデータ保持特性の劣化を防止することができる。さ
らに、強誘電体を用いたメモリ素子のくせ付けがより生
じ難くなるよう、記憶状態加熱工程の条件を調整するこ
とができる。このため、記憶すべきデータの各値に対応
するデータ保持特性相互が、さらに、より近い値とな
る。すなわち、出荷前におけるデータ保持特性の劣化
を、さらに防止することができる。
憶状態加熱工程において同一の値とする場合に比し、強
誘電体を用いたメモリ素子のくせ付けが生じにくい。こ
のため、記憶すべきデータの各値に対応するデータ保持
特性相互が、より近い値となる。すなわち、出荷前にお
けるデータ保持特性の劣化を防止することができる。さ
らに、強誘電体を用いたメモリ素子のくせ付けがより生
じ難くなるよう、記憶状態加熱工程の条件を調整するこ
とができる。このため、記憶すべきデータの各値に対応
するデータ保持特性相互が、さらに、より近い値とな
る。すなわち、出荷前におけるデータ保持特性の劣化
を、さらに防止することができる。
【００１７】
【００１８】
【００１９】請求項２の不揮発性記憶装置の製造方法
は、請求項１の不揮発性記憶装置の製造方法において、
記憶状態加熱工程のうち少なくとも１つが、データ保持
特性試験であることを特徴とする。
は、請求項１の不揮発性記憶装置の製造方法において、
記憶状態加熱工程のうち少なくとも１つが、データ保持
特性試験であることを特徴とする。
【００２０】したがって、高温下において行なわれるデ
ータ保持特性試験において、メモリ素子のくせ付けが加
速されることはない。すなわち、データ保持特性試験が
必要な不揮発性記憶装置においても、出荷前におけるデ
ータ保持特性の劣化を防止することができる。
ータ保持特性試験において、メモリ素子のくせ付けが加
速されることはない。すなわち、データ保持特性試験が
必要な不揮発性記憶装置においても、出荷前におけるデ
ータ保持特性の劣化を防止することができる。
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【発明の実施の形態】図１に、この発明の一実施形態に
よる不揮発正記憶装置の製造方法である強誘電体メモリ
（以下「メモリ」と略記する）の製造方法の一部を、フ
ローチャートの形で示す。
よる不揮発正記憶装置の製造方法である強誘電体メモリ
（以下「メモリ」と略記する）の製造方法の一部を、フ
ローチャートの形で示す。
【００２６】図１に示すように、まず、ウエハの状態に
おいて、強誘電体メモリに記憶データであるテストデー
タを書込む（ステップＳ２）。テストデータは、たとえ
ば、”０１００１０１１１０...”のような２進数のパ
タンで与えられ、２進数の各ビットが、強誘電体メモリ
を構成する各強誘電体メモリ素子に記憶される。便宜
上、上述のテストデータのパタンを第１パタンと呼ぶ。
おいて、強誘電体メモリに記憶データであるテストデー
タを書込む（ステップＳ２）。テストデータは、たとえ
ば、”０１００１０１１１０...”のような２進数のパ
タンで与えられ、２進数の各ビットが、強誘電体メモリ
を構成する各強誘電体メモリ素子に記憶される。便宜
上、上述のテストデータのパタンを第１パタンと呼ぶ。
【００２７】つぎに、第１パタンのテストデータを書込
んだ状態のまま、記憶状態加熱工程であるデータ保持特
性試験を行なう（ステップＳ４）。データ保持特性試験
は、ウエハを加熱下に一定時間放置し、その後、強誘電
体メモリがデータを保持しているか否かについて検査す
ることにより行なう。
んだ状態のまま、記憶状態加熱工程であるデータ保持特
性試験を行なう（ステップＳ４）。データ保持特性試験
は、ウエハを加熱下に一定時間放置し、その後、強誘電
体メモリがデータを保持しているか否かについて検査す
ることにより行なう。
【００２８】つぎに、ステップＳ２において強誘電体メ
モリに書込んだ第１パタンのデータを逆パタンのデータ
に書き換える（ステップＳ６）。たとえば、ステップＳ
２において”０”を書込んだ強誘電体メモリ素子につい
ては、”１”に書き換える。上述の例（”０１００１０
１１１０...”）では、”１０１１０１０００１...”と
いうパタンに書き換える。便宜上、このテストデータの
パタンを第２パタンと呼ぶ。
モリに書込んだ第１パタンのデータを逆パタンのデータ
に書き換える（ステップＳ６）。たとえば、ステップＳ
２において”０”を書込んだ強誘電体メモリ素子につい
ては、”１”に書き換える。上述の例（”０１００１０
１１１０...”）では、”１０１１０１０００１...”と
いうパタンに書き換える。便宜上、このテストデータの
パタンを第２パタンと呼ぶ。
【００２９】つぎに、記憶状態加熱工程であるパッケー
ジ封止工程を実施する（ステップＳ８）。パッケージ封
止工程では、第２パタンのデータを保持したまま、強誘
電体メモリに熱が加えられる。
ジ封止工程を実施する（ステップＳ８）。パッケージ封
止工程では、第２パタンのデータを保持したまま、強誘
電体メモリに熱が加えられる。
【００３０】つぎに、つぎの記憶状態加熱工程である、
パッケージ後のデータ保持特性試験の条件を設定する
（ステップＳ１０）。ステップＳ１０の工程を、図２に
詳述する。この工程においては、図２に示すように、ま
ず、既に行なった記憶状態加熱工程、すなわち、ステッ
プＳ４のウエハ状態におけるデータ保持特性試験および
ステップＳ８のパッケージ封止工程について、データパ
タンごとに、ストレスの算出を行なう（ステップＳ１０
２）。
パッケージ後のデータ保持特性試験の条件を設定する
（ステップＳ１０）。ステップＳ１０の工程を、図２に
詳述する。この工程においては、図２に示すように、ま
ず、既に行なった記憶状態加熱工程、すなわち、ステッ
プＳ４のウエハ状態におけるデータ保持特性試験および
ステップＳ８のパッケージ封止工程について、データパ
タンごとに、ストレスの算出を行なう（ステップＳ１０
２）。
【００３１】データパタンごとの、ストレスを算出する
式を示す、 Ｓ1＝Σi=1,n（Ｄ1i×exp（Ｅa／ｋ×（１／Ｔa−１／Ｔb1i））） Ｓ2＝Σi=1,m（Ｄ2i×exp（Ｅa／ｋ×（１／Ｔa−１／Ｔb2i））） ...式１。
式を示す、 Ｓ1＝Σi=1,n（Ｄ1i×exp（Ｅa／ｋ×（１／Ｔa−１／Ｔb1i））） Ｓ2＝Σi=1,m（Ｄ2i×exp（Ｅa／ｋ×（１／Ｔa−１／Ｔb2i））） ...式１。
【００３２】上式において、 Ｓ1：第１パタンにおけるストレス Ｓ2：第２パタンにおけるストレス ｎ：第１パタンを保持した既処理記憶状態加熱工程の数 ｍ：第２パタンを保持した既処理記憶状態加熱工程の数 Ｄ1i：第１パタンを保持した第ｉ記憶状態加熱工程の加
熱時間 Ｄ2i：第２パタンを保持した第ｉ記憶状態加熱工程の加
熱時間 Ｔb1i：第１パタンを保持した第ｉ記憶状態加熱工程の
加熱温度（絶対温度） Ｔb2i：第２パタンを保持した第ｉ記憶状態加熱工程の
加熱温度（絶対温度） Ｅa：強誘電体メモリ素子を構成する材料の活性化エネ
ルギ ｋ：ボルツマン定数（８．６２×１０-5ｅＶ／゜Ｋ） Ｔa：常温（絶対温度） である。ここで、Σi=1,h（Ｃi）＝Ｃ1＋Ｃ2＋...＋Ｃh
を表わす。
熱時間 Ｄ2i：第２パタンを保持した第ｉ記憶状態加熱工程の加
熱時間 Ｔb1i：第１パタンを保持した第ｉ記憶状態加熱工程の
加熱温度（絶対温度） Ｔb2i：第２パタンを保持した第ｉ記憶状態加熱工程の
加熱温度（絶対温度） Ｅa：強誘電体メモリ素子を構成する材料の活性化エネ
ルギ ｋ：ボルツマン定数（８．６２×１０-5ｅＶ／゜Ｋ） Ｔa：常温（絶対温度） である。ここで、Σi=1,h（Ｃi）＝Ｃ1＋Ｃ2＋...＋Ｃh
を表わす。
【００３３】つぎに、つぎの記憶状態加熱工程であるパ
ッケージ後のデータ保持特性試験のデータパタン、加熱
温度、加熱時間の設定を行なう（ステップＳ１０４）。
ッケージ後のデータ保持特性試験のデータパタン、加熱
温度、加熱時間の設定を行なう（ステップＳ１０４）。
【００３４】算出した各データパタンのストレスの差ｄ
Ｓ ｄＳ＝（Ｓ1−Ｓ2） を算出し、ｄＳの正負により、パッケージ後のデータ保
持特性試験のデータパタンを設定する。たとえば、ｄＳ
が正の場合には、パッケージ後のデータ保持特性試験の
データパタンを第２パタンに設定する。つぎに、ｄＳの
絶対値に基づいて、パッケージ後のデータ保持特性試験
のデータパタン、加熱温度、加熱時間の設定を行なう。
たとえば、パッケージ後のデータ保持特性試験のデータ
パタンを第２パタンに設定する場合は、 パッケージ後
のデータ保持特性試験により強誘電体メモリに生ずるス
トレスＳ2m+1が、上で算出したストレスの差ｄＳにでき
るだけ近づくよう、加熱温度Ｔb2m+1、加熱時間Ｄ2m+1
の設定を行なう。
Ｓ ｄＳ＝（Ｓ1−Ｓ2） を算出し、ｄＳの正負により、パッケージ後のデータ保
持特性試験のデータパタンを設定する。たとえば、ｄＳ
が正の場合には、パッケージ後のデータ保持特性試験の
データパタンを第２パタンに設定する。つぎに、ｄＳの
絶対値に基づいて、パッケージ後のデータ保持特性試験
のデータパタン、加熱温度、加熱時間の設定を行なう。
たとえば、パッケージ後のデータ保持特性試験のデータ
パタンを第２パタンに設定する場合は、 パッケージ後
のデータ保持特性試験により強誘電体メモリに生ずるス
トレスＳ2m+1が、上で算出したストレスの差ｄＳにでき
るだけ近づくよう、加熱温度Ｔb2m+1、加熱時間Ｄ2m+1
の設定を行なう。
【００３５】パッケージ後のデータ保持特性試験により
強誘電体メモリに生ずるストレスＳ2m+1を、次式に示
す、 Ｓ2m+1＝Ｄ2m+1×exp（Ｅa／ｋ×（１／Ｔa−１／Ｔb2
m+1））。
強誘電体メモリに生ずるストレスＳ2m+1を、次式に示
す、 Ｓ2m+1＝Ｄ2m+1×exp（Ｅa／ｋ×（１／Ｔa−１／Ｔb2
m+1））。
【００３６】このようにして、つぎの記憶状態加熱工程
である、パッケージ後のデータ保持特性試験の条件を設
定した後、図１に示すように、強誘電体メモリに、ステ
ップＳ１０４で設定したテストデータを書込む（ステッ
プＳ１２）。
である、パッケージ後のデータ保持特性試験の条件を設
定した後、図１に示すように、強誘電体メモリに、ステ
ップＳ１０４で設定したテストデータを書込む（ステッ
プＳ１２）。
【００３７】つぎに、ステップＳ１０４で設定した加熱
温度Ｔb2m+1、加熱時間Ｄ2m+1の下に、パッケージ後の
データ保持特性試験を行なう（ステップＳ１４）。この
ように、データパタンごとのストレスの総和ができるだ
け等しくなるよう記憶状態加熱工程の条件を設定するこ
とにより、記憶状態加熱工程における「くせ付け」を少
なくすることができる。
温度Ｔb2m+1、加熱時間Ｄ2m+1の下に、パッケージ後の
データ保持特性試験を行なう（ステップＳ１４）。この
ように、データパタンごとのストレスの総和ができるだ
け等しくなるよう記憶状態加熱工程の条件を設定するこ
とにより、記憶状態加熱工程における「くせ付け」を少
なくすることができる。
【００３８】図７に、上述の方法により製造された不揮
発性記憶装置である強誘電体メモリの断面構成を示す。
強誘電体メモリは、基板ＳＢに設けられたソースＳとド
レインＤとの間に形成されたチャネル領域ＣＨの上に、
絶縁体により構成されたゲート酸化膜ＧＭと、導電体に
より構成されたフローティングゲートＦＧと、強誘電体
により構成された強誘電体層ＦＭと、導電体により構成
されたコントロールゲートＣＧとを、この順に積み上げ
るよう構成されている。ソースＳとドレインＤには配線
ＳＥ、ＤＥがそれぞれ接続されている。
発性記憶装置である強誘電体メモリの断面構成を示す。
強誘電体メモリは、基板ＳＢに設けられたソースＳとド
レインＤとの間に形成されたチャネル領域ＣＨの上に、
絶縁体により構成されたゲート酸化膜ＧＭと、導電体に
より構成されたフローティングゲートＦＧと、強誘電体
により構成された強誘電体層ＦＭと、導電体により構成
されたコントロールゲートＣＧとを、この順に積み上げ
るよう構成されている。ソースＳとドレインＤには配線
ＳＥ、ＤＥがそれぞれ接続されている。
【００３９】上述のように、この強誘電体メモリは、デ
ータパタンごとのストレスの総和ができるだけ等しくな
るよう、調整されている。したがって、記憶すべきデー
タの各値に対応するデータ保持特性は、ほぼ同一となっ
ている。
ータパタンごとのストレスの総和ができるだけ等しくな
るよう、調整されている。したがって、記憶すべきデー
タの各値に対応するデータ保持特性は、ほぼ同一となっ
ている。
【００４０】なお、上述の実施例においては、ステップ
Ｓ６において、ステップＳ２で強誘電体メモリに書込ん
だ第１パタンのデータを逆パタンのデータに書き換える
よう構成したが、ステップＳ６において、ステップＳ２
で強誘電体メモリに書込んだ第１パタンのデータを書き
換えずに、そのまま、ステップＳ８以降の処理を実行す
るよう構成することもできる。
Ｓ６において、ステップＳ２で強誘電体メモリに書込ん
だ第１パタンのデータを逆パタンのデータに書き換える
よう構成したが、ステップＳ６において、ステップＳ２
で強誘電体メモリに書込んだ第１パタンのデータを書き
換えずに、そのまま、ステップＳ８以降の処理を実行す
るよう構成することもできる。
【００４１】また、ステップＳ１０において、ステップ
Ｓ４およびステップＳ８の両記憶状態加熱工程のストレ
スの合計を求め、これに基づき３番目の記憶状態加熱工
程の条件を求めるよう構成したが、１つの記憶状態加熱
工程が終了するごとに、次の記憶状態加熱工程の条件を
求めるよう構成することもできる。
Ｓ４およびステップＳ８の両記憶状態加熱工程のストレ
スの合計を求め、これに基づき３番目の記憶状態加熱工
程の条件を求めるよう構成したが、１つの記憶状態加熱
工程が終了するごとに、次の記憶状態加熱工程の条件を
求めるよう構成することもできる。
【００４２】つぎに、図３に、この発明の他の実施形態
による強誘電体メモリの製造方法の一部を、フローチャ
ートの形で示す。
による強誘電体メモリの製造方法の一部を、フローチャ
ートの形で示す。
【００４３】図３に示す強誘電体メモリの製造方法は、
最初に全ての記憶状態加熱工程の条件を設定した後、設
定した条件にしたがって、各記憶状態加熱工程を実施す
る点で、条件を設定せずに１または２以上の記憶状態加
熱工程を実施し、その後、これらの既処理記憶状態加熱
工程によるストレスに基づいて、次の記憶状態加熱工程
の条件を定める図１に示す強誘電体メモリの製造方法と
異なる。
最初に全ての記憶状態加熱工程の条件を設定した後、設
定した条件にしたがって、各記憶状態加熱工程を実施す
る点で、条件を設定せずに１または２以上の記憶状態加
熱工程を実施し、その後、これらの既処理記憶状態加熱
工程によるストレスに基づいて、次の記憶状態加熱工程
の条件を定める図１に示す強誘電体メモリの製造方法と
異なる。
【００４４】この、製造方法においては、図３に示すよ
うに、まず、想定される全ての記憶状態加熱工程の条件
を設定する（ステップＳ２２）。記憶状態加熱工程の条
件の設定は、式１により算出したストレスＳ1とストレ
スＳ2とができるだけ等しくなるよう、各記憶状態加熱
工程におけるテストデータのパタン、Ｄ1i、Ｔb1i、Ｄ2
i、Ｔb2iを設定する。
うに、まず、想定される全ての記憶状態加熱工程の条件
を設定する（ステップＳ２２）。記憶状態加熱工程の条
件の設定は、式１により算出したストレスＳ1とストレ
スＳ2とができるだけ等しくなるよう、各記憶状態加熱
工程におけるテストデータのパタン、Ｄ1i、Ｔb1i、Ｄ2
i、Ｔb2iを設定する。
【００４５】ただし、式１において、 ｎ：第１パタンを保持した記憶状態加熱工程の総数 ｍ：第２パタンを保持した記憶状態加熱工程の総数をあ
らわす。
らわす。
【００４６】つぎに、ステップＳ２２で設定された条件
に基づき、各テストデータの書込み（ステップＳ２４、
Ｓ２８、Ｓ３２）、および、各記憶状態加熱工程（ステ
ップＳ２６、Ｓ３０、Ｓ３４）の処理を実行する。
に基づき、各テストデータの書込み（ステップＳ２４、
Ｓ２８、Ｓ３２）、および、各記憶状態加熱工程（ステ
ップＳ２６、Ｓ３０、Ｓ３４）の処理を実行する。
【００４７】つぎに、図４に、この発明のさらに他の実
施形態による強誘電体メモリの製造方法の一部を、フロ
ーチャートの形で示す。
施形態による強誘電体メモリの製造方法の一部を、フロ
ーチャートの形で示す。
【００４８】図４に示す強誘電体メモリの製造方法は、
製造工程上不可欠な記憶状態加熱工程が、パッケージ後
におけるデータ保持特性試験のみである点で、図１に示
す強誘電体メモリの製造方法と異なる。また、加熱だけ
を目的とするダミー加熱工程を設けた点で、図１に示す
強誘電体メモリの製造方法と異なる。
製造工程上不可欠な記憶状態加熱工程が、パッケージ後
におけるデータ保持特性試験のみである点で、図１に示
す強誘電体メモリの製造方法と異なる。また、加熱だけ
を目的とするダミー加熱工程を設けた点で、図１に示す
強誘電体メモリの製造方法と異なる。
【００４９】この、製造方法においては、図４に示すよ
うに、まず、強誘電体メモリにテストデータの書込みを
行ない（ステップＳ４２）、つぎに、パッケージ後にお
けるデータ保持特性試験を行なう（ステップＳ４４）。
うに、まず、強誘電体メモリにテストデータの書込みを
行ない（ステップＳ４２）、つぎに、パッケージ後にお
けるデータ保持特性試験を行なう（ステップＳ４４）。
【００５０】つぎに、ダミー記憶状態加熱工程の条件設
定を行ない（ステップＳ４６）、強誘電体メモリのデー
タパタンを逆パタンのデータに書き換え（ステップＳ４
８）、ステップＳ４６で求めた条件にしたがって、ダミ
ー加熱工程を実施する（ステップＳ５０）。この製造方
法におけるステップＳ４６〜Ｓ５０は、図１に示す強誘
電体メモリの製造方法におけるステップＳ１０〜Ｓ１４
と、ほぼ同様の手順である。
定を行ない（ステップＳ４６）、強誘電体メモリのデー
タパタンを逆パタンのデータに書き換え（ステップＳ４
８）、ステップＳ４６で求めた条件にしたがって、ダミ
ー加熱工程を実施する（ステップＳ５０）。この製造方
法におけるステップＳ４６〜Ｓ５０は、図１に示す強誘
電体メモリの製造方法におけるステップＳ１０〜Ｓ１４
と、ほぼ同様の手順である。
【００５１】この、製造方法においては、図４に示すよ
うに、製造工程上不可欠な記憶状態加熱工程は、ステッ
プＳ４４のみである。したがって、ダミー加熱工程を設
けないとすると、記憶状態加熱工程において保持される
データパタンは、ただひとつとなり、ストレスが一つの
データパタンに偏る。これを防止し、ストレスを各デー
タパタンに分散させることにより、記憶状態加熱工程に
おける「くせ付け」を防止している。
うに、製造工程上不可欠な記憶状態加熱工程は、ステッ
プＳ４４のみである。したがって、ダミー加熱工程を設
けないとすると、記憶状態加熱工程において保持される
データパタンは、ただひとつとなり、ストレスが一つの
データパタンに偏る。これを防止し、ストレスを各デー
タパタンに分散させることにより、記憶状態加熱工程に
おける「くせ付け」を防止している。
【００５２】なお、この実施形態においては、製造工程
上不可欠な記憶状態加熱工程が一つである場合を例に説
明したが、製造工程上不可欠な記憶状態加熱工程が２以
上ある場合にも、ダミー加熱工程を設けることができ
る。たとえば、図１に示す実施形態において、なんらか
の理由によりステップＳ１４の記憶状態加熱工程のみで
は、既処理記憶状態加熱工程のストレスの分散が図れな
い場合に、ステップＳ１４の前後に、ダミー加熱工程を
付加することができる。
上不可欠な記憶状態加熱工程が一つである場合を例に説
明したが、製造工程上不可欠な記憶状態加熱工程が２以
上ある場合にも、ダミー加熱工程を設けることができ
る。たとえば、図１に示す実施形態において、なんらか
の理由によりステップＳ１４の記憶状態加熱工程のみで
は、既処理記憶状態加熱工程のストレスの分散が図れな
い場合に、ステップＳ１４の前後に、ダミー加熱工程を
付加することができる。
【００５３】つぎに、図５に、この発明のさらに他の実
施形態による強誘電体メモリの製造方法の一部を、フロ
ーチャートの形で示す。図５に示す強誘電体メモリの製
造方法は、つぎの記憶状態加熱工程の条件を設定するス
テップを、特に設けない点で、図１に示す強誘電体メモ
リの製造方法と異なる。
施形態による強誘電体メモリの製造方法の一部を、フロ
ーチャートの形で示す。図５に示す強誘電体メモリの製
造方法は、つぎの記憶状態加熱工程の条件を設定するス
テップを、特に設けない点で、図１に示す強誘電体メモ
リの製造方法と異なる。
【００５４】図５に示すように、この製造方法において
は、図１に示す製造方法同様、強誘電体メモリへのテス
トデータの書込み（ステップＳ６２）、ウエハ状態にお
けるデータ保持特性試験（ステップＳ６４）、テストデ
ータの逆パタンデータへの書き換え（ステップＳ６
６）、パッケージ封止工程（ステップＳ６８）を実施す
る。
は、図１に示す製造方法同様、強誘電体メモリへのテス
トデータの書込み（ステップＳ６２）、ウエハ状態にお
けるデータ保持特性試験（ステップＳ６４）、テストデ
ータの逆パタンデータへの書き換え（ステップＳ６
６）、パッケージ封止工程（ステップＳ６８）を実施す
る。
【００５５】つぎに、つぎの記憶状態加熱工程の条件を
設定することなく、強誘電体メモリのデータパタンを、
ステップＳ６２で設定したデータパタンに戻し（ステッ
プＳ７０）、パッケージ後におけるデータ保持特性試験
を行なう（ステップＳ７２）。
設定することなく、強誘電体メモリのデータパタンを、
ステップＳ６２で設定したデータパタンに戻し（ステッ
プＳ７０）、パッケージ後におけるデータ保持特性試験
を行なう（ステップＳ７２）。
【００５６】このように構成することにより、複雑な計
算を要する次記憶状態加熱工程の条件設定を行なうこと
なく、ある程度、各データパタンのストレスを分散させ
ることができる。
算を要する次記憶状態加熱工程の条件設定を行なうこと
なく、ある程度、各データパタンのストレスを分散させ
ることができる。
【００５７】なお、上述の各実施形態においては、記憶
状態加熱工程のうち少なくとも１つがデータ保持特性試
験である場合を例に説明したが、この発明は、記憶状態
加熱工程にデータ保持特性試験を含まない場合にも、適
用することができる。
状態加熱工程のうち少なくとも１つがデータ保持特性試
験である場合を例に説明したが、この発明は、記憶状態
加熱工程にデータ保持特性試験を含まない場合にも、適
用することができる。
【００５８】また、不揮発性記憶装置が、強誘電体メモ
リである場合を例に説明したが、不揮発性記憶装置が強
誘電体メモリ以外の場合にも、この発明を適用すること
ができる。
リである場合を例に説明したが、不揮発性記憶装置が強
誘電体メモリ以外の場合にも、この発明を適用すること
ができる。
【図１】この発明の一の実施形態による不揮発正記憶装
置の製造方法である強誘電体メモリの製造方法の一部を
示すフローチャートである。
置の製造方法である強誘電体メモリの製造方法の一部を
示すフローチャートである。
【図２】図１のステップＳ１０の工程の詳細なフローチ
ャートである。
ャートである。
【図３】この発明の他の実施形態による強誘電体メモリ
の製造方法の一部を示すフローチャートである。
の製造方法の一部を示すフローチャートである。
【図４】この発明のさらに他の実施形態による強誘電体
メモリの製造方法の一部を示すフローチャートである。
メモリの製造方法の一部を示すフローチャートである。
【図５】この発明のさらに他の実施形態による強誘電体
メモリの製造方法の一部を示すフローチャートである。
メモリの製造方法の一部を示すフローチャートである。
【図６】従来の強誘電体メモリの製造方法の一部を示す
フローチャートである。
フローチャートである。
【図７】この発明の一の実施形態による不揮発正記憶装
置である強誘電体メモリの断面構造の一部を示す図面で
ある。
置である強誘電体メモリの断面構造の一部を示す図面で
ある。
Claims (2)
- 【請求項１】 記憶すべきデータの各値に対応するデー
タ保持特性が、記憶されたデータの値、データを記憶し
ている時間およびデータを記憶している状態において印
加された温度の影響を受ける、強誘電体を用いたくせ付
けが生ずる記憶素子を有する書き換え可能な不揮発性記
憶装置の製造方法であって、 データを記憶している状態で加熱を行なう記憶状態加熱
工程を２以上設け、 少なくとも１つの記憶状態加熱工程における記憶データ
の値を、他の記憶状態加熱工程における記憶データの値
と異なる値とするとともに、 少なくとも１つの記憶状態加熱工程における、データを
記憶している時間およびデータを記憶している状態にお
いて印加された温度のうちいずれかまたは双方を、記憶
素子のくせ付けが軽減されるよう調整することにより、
記憶すべきデータの各値に対応するデータ保持特性相互
をより近い値とするよう構成したこと、を特徴とする不
揮発性記憶装置の製造方法。 - 【請求項２】 請求項１の不揮発性記憶装置の製造方法
において、 記憶状態加熱工程のうち少なくとも１つが、データ保持
特性試験であること、を特徴とするもの。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236953A JP3026308B2 (ja) | 1995-09-14 | 1995-09-14 | 不揮発性記憶装置および不揮発性記憶装置の製造方法 |
| US08/711,341 US5721159A (en) | 1995-09-14 | 1996-09-05 | Method for manufacturing and testing a nonvolatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236953A JP3026308B2 (ja) | 1995-09-14 | 1995-09-14 | 不揮発性記憶装置および不揮発性記憶装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11105061A Division JP2000003948A (ja) | 1999-04-13 | 1999-04-13 | 不揮発性記憶装置および不揮発性記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982772A JPH0982772A (ja) | 1997-03-28 |
| JP3026308B2 true JP3026308B2 (ja) | 2000-03-27 |
Family
ID=17008212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7236953A Expired - Fee Related JP3026308B2 (ja) | 1995-09-14 | 1995-09-14 | 不揮発性記憶装置および不揮発性記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5721159A (ja) |
| JP (1) | JP3026308B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6238933B1 (en) | 1999-05-06 | 2001-05-29 | Ramtron International Corporation | Polarization method for minimizing the effects of hydrogen damage on ferroelectric thin film capacitors |
| KR20020007792A (ko) * | 2000-07-19 | 2002-01-29 | 박종섭 | 패키지에 따른 강유전체 메모리 소자 열화 감소 방법 |
| US8176428B2 (en) * | 2002-12-03 | 2012-05-08 | Datawind Net Access Corporation | Portable internet access device back page cache |
| JP4103010B2 (ja) | 2005-04-01 | 2008-06-18 | セイコーエプソン株式会社 | 半導体ウエハ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3526485A1 (de) * | 1985-07-24 | 1987-02-05 | Heinz Krug | Schaltungsanordnung zum pruefen integrierter schaltungseinheiten |
| US5254482A (en) * | 1990-04-16 | 1993-10-19 | National Semiconductor Corporation | Ferroelectric capacitor test structure for chip die |
| KR960007478B1 (ko) * | 1990-12-27 | 1996-06-03 | 가부시키가이샤 도시바 | 반도체장치 및 반도체장치의 제조방법 |
-
1995
- 1995-09-14 JP JP7236953A patent/JP3026308B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-05 US US08/711,341 patent/US5721159A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5721159A (en) | 1998-02-24 |
| JPH0982772A (ja) | 1997-03-28 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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