JPS61113189A - 不揮発性ランダムアクセスメモリ装置 - Google Patents
不揮発性ランダムアクセスメモリ装置Info
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- JPS61113189A JPS61113189A JP59213601A JP21360184A JPS61113189A JP S61113189 A JPS61113189 A JP S61113189A JP 59213601 A JP59213601 A JP 59213601A JP 21360184 A JP21360184 A JP 21360184A JP S61113189 A JPS61113189 A JP S61113189A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は不揮発性ランダムアクセスメモリ装置に関し、
特に揮発性メモリセルにフローティングゲート回路素子
を用いた不揮発性メモリセル部を組合わせて構成された
不揮発性ランダムアクセスメモリ装置に関する。
特に揮発性メモリセルにフローティングゲート回路素子
を用いた不揮発性メモリセル部を組合わせて構成された
不揮発性ランダムアクセスメモリ装置に関する。
技術の背景
最近、主にスタティック形のランダムアクセスメモリ装
置において、揮発性のスタティック形メモリセルに対し
フローティングゲート回路素子を１対１に組合わせるこ
とにより不揮発性を付与し、このような不揮発性メモリ
セルを用いて通常の読出し書込み動作時はランダムアク
セスメモリとして、また電源断時は不揮発性メモリとし
て機能する装置を構成することか行われている。このよ
うなスタティックランダムアクセスメモリ装置において
は、各メモリセルの回路構成が複雑になり各メモリセル
の大きさが大きくなる傾向にある。このような傾向はメ
モリ装置の信頼性および集積度の低下を招くので、回路
構成の工夫によって、その改善が望まれる。
置において、揮発性のスタティック形メモリセルに対し
フローティングゲート回路素子を１対１に組合わせるこ
とにより不揮発性を付与し、このような不揮発性メモリ
セルを用いて通常の読出し書込み動作時はランダムアク
セスメモリとして、また電源断時は不揮発性メモリとし
て機能する装置を構成することか行われている。このよ
うなスタティックランダムアクセスメモリ装置において
は、各メモリセルの回路構成が複雑になり各メモリセル
の大きさが大きくなる傾向にある。このような傾向はメ
モリ装置の信頼性および集積度の低下を招くので、回路
構成の工夫によって、その改善が望まれる。
従来技術と問題点
公知の不揮発性スタティックランダムアクセスメモリ装
置は、スタティック形メモリセルからフローティングゲ
ート素子へデータを退避させるための書込み回路にトン
ネルキャパシタを２個使用するものであるが、トンネル
キャパシタは、絶縁膜の厚さと膜質を精密に制御する必
要があるため、メモリセル毎に２個のトンネルキャパシ
タを必要とすることは製造歩留り上不利になる。
置は、スタティック形メモリセルからフローティングゲ
ート素子へデータを退避させるための書込み回路にトン
ネルキャパシタを２個使用するものであるが、トンネル
キャパシタは、絶縁膜の厚さと膜質を精密に制御する必
要があるため、メモリセル毎に２個のトンネルキャパシ
タを必要とすることは製造歩留り上不利になる。
そこで１メモリセル当り１個のトンネルキャパシタしか
必要としない不揮発性スタティックランダムアクセスメ
モリを本発明者は先に提案した（特願昭５８−１９１０
３９号）。
必要としない不揮発性スタティックランダムアクセスメ
モリを本発明者は先に提案した（特願昭５８−１９１０
３９号）。
第１図にはこの既提案の不揮発性スタティックランダム
アクセスメモリ装置に用いられているメモリセルが示さ
れる。このメモリセルは揮発性のスタティックメモリセ
ル部１および不揮発性メモリセル部２を具備する。
アクセスメモリ装置に用いられているメモリセルが示さ
れる。このメモリセルは揮発性のスタティックメモリセ
ル部１および不揮発性メモリセル部２を具備する。
揮発性スタティックメモリセル部１は通常の揮発性スタ
ティックランダムアクセスメモリ装置に用いられている
ものと同様なフリ、ブフロ、プ形の構成である。スタテ
ィックメモリセル部１はノードＮ、およびＮユに接続さ
れたトランスファゲート用トランジスタを介して、デー
タの書き込みおよび読み出しが行われる。
ティックランダムアクセスメモリ装置に用いられている
ものと同様なフリ、ブフロ、プ形の構成である。スタテ
ィックメモリセル部１はノードＮ、およびＮユに接続さ
れたトランスファゲート用トランジスタを介して、デー
タの書き込みおよび読み出しが行われる。
不揮発性メモリセル部２は、Ｍｉｓ （金属−絶縁物−
金属）トランジスタ′ｒ、Ｔ、およびＴ７゜キャパシタ
モジュールＣＭ、、キャパシタＣ９゜Ｃ２およびＣ３，
およびトンネルキャパシタＴＣ。
金属）トランジスタ′ｒ、Ｔ、およびＴ７゜キャパシタ
モジュールＣＭ、、キャパシタＣ９゜Ｃ２およびＣ３，
およびトンネルキャパシタＴＣ。
を具備する（トランジスタＴ６のゲート、電極り。
およびトンネルキャパシタの接続ノードは絶縁物に囲ま
れたフローティング電極となっている）。
れたフローティング電極となっている）。
キャパシタモジュールＣＭ、は電極り、と他の電極りよ
およびＤ３の間に静電容量を有する。キャパシタモジュ
ールＣＭ、の電極間容量およびキャパシタＣ３の容量は
トンネルキャパシタＴｅｌの静電容量に比べて充分大き
く選択されている。なお電極間に電圧を印加するとトン
ネル効果を生ずるキャパシタをトンネルキャパシタと言
う。
およびＤ３の間に静電容量を有する。キャパシタモジュ
ールＣＭ、の電極間容量およびキャパシタＣ３の容量は
トンネルキャパシタＴｅｌの静電容量に比べて充分大き
く選択されている。なお電極間に電圧を印加するとトン
ネル効果を生ずるキャパシタをトンネルキャパシタと言
う。
第１図の回路において、揮発性スタティックメモリセル
部１のデータを不揮発性メモリセル部２へ転送する場合
の動作を説明する。例えば、ノードＮｔが低しベル、ノ
ードＮ、が高レベルであるとする。この状態で、電源ｖ
ＨｙをＯ■から２０ないし３０Ｖに引き上げる。この時
、ノードＮ、が低レベルであるからトランジスタＴ７
はカットオフ状態になっており、ノードＮ２が高レベル
であるからトランジスタＴ５ はオン状態となっている
。
部１のデータを不揮発性メモリセル部２へ転送する場合
の動作を説明する。例えば、ノードＮｔが低しベル、ノ
ードＮ、が高レベルであるとする。この状態で、電源ｖ
ＨｙをＯ■から２０ないし３０Ｖに引き上げる。この時
、ノードＮ、が低レベルであるからトランジスタＴ７
はカットオフ状態になっており、ノードＮ２が高レベル
であるからトランジスタＴ５ はオン状態となっている
。
従って、ノードＮ４の電位は低レベル（はぼＶｓ。
に等しい）になっており、電源■四はキャパシタモジエ
ールＣＭ、の電極り、とＤ２の間の容量、電極Ｄ１
とＤ３の間の容量およびトンネルキャパシタＴＣｔ の
容量の直列回路に印加される。前述のようにキャパシタ
モジュールＣＭ ｒ の静電容量はトンネルキャパシタ
ＴＣｔ の静電容量より充分大きいから、電極ＶＨＨの
大部分の電圧はトンネルキャパシタＴＣｔ に印加さ
れる。従って、トンネル効果によりノードＦＧＩへ電子
が注入され、トランジスタＴ６ のフローティングゲー
ト回路に負の電荷が充電され、トランジスタＴ＋ がオ
フ状態となり、揮発性スタティックメモリセル部１から
不揮発性メモリセル部２へのデータの退避が完了する。
ールＣＭ、の電極り、とＤ２の間の容量、電極Ｄ１
とＤ３の間の容量およびトンネルキャパシタＴＣｔ の
容量の直列回路に印加される。前述のようにキャパシタ
モジュールＣＭ ｒ の静電容量はトンネルキャパシタ
ＴＣｔ の静電容量より充分大きいから、電極ＶＨＨの
大部分の電圧はトンネルキャパシタＴＣｔ に印加さ
れる。従って、トンネル効果によりノードＦＧＩへ電子
が注入され、トランジスタＴ６ のフローティングゲー
ト回路に負の電荷が充電され、トランジスタＴ＋ がオ
フ状態となり、揮発性スタティックメモリセル部１から
不揮発性メモリセル部２へのデータの退避が完了する。
これに対して、揮発性スタティックメモリセル部１のノ
ードＮｔ が高レベル、ノードＮ２が低しヘルの場合は
、トランジスタＴりがオン、トランジスタＴｒ がオフ
状態になる。従って、キャパシタＣ３，トンネルキャパ
シタ”Ｅ’ＣＩ およびキャパシタモジュールＣＭ、の
電極Ｄ３ とｌ） Ｉ の間の容量の植列回路に電源Ｖ
Ｈ１，Ｉが印加され、各キャパシタの容量関係から電源
Ｖ四の電圧の大部分はトンネルキャパシタＴＣ＋ に
印加される。この場合は、ノードＮ４側がノードＮ＋側
より高電圧であるから、トンネル効果によりトランジス
タ′１゛ｔのフローティングゲート回路の電子かノード
Ｎ＋側に抜き取られる。従って、フローティングゲート
回路すなわらノー）” Ｆ Ｇ ｔ が正電荷で充電さ
れトランジスタエル がオン状態になり、揮発性スタ
ティックメモリセル部１から不揮発性メモリセル部２へ
の退避が完了する。
ードＮｔ が高レベル、ノードＮ２が低しヘルの場合は
、トランジスタＴりがオン、トランジスタＴｒ がオフ
状態になる。従って、キャパシタＣ３，トンネルキャパ
シタ”Ｅ’ＣＩ およびキャパシタモジュールＣＭ、の
電極Ｄ３ とｌ） Ｉ の間の容量の植列回路に電源Ｖ
Ｈ１，Ｉが印加され、各キャパシタの容量関係から電源
Ｖ四の電圧の大部分はトンネルキャパシタＴＣ＋ に
印加される。この場合は、ノードＮ４側がノードＮ＋側
より高電圧であるから、トンネル効果によりトランジス
タ′１゛ｔのフローティングゲート回路の電子かノード
Ｎ＋側に抜き取られる。従って、フローティングゲート
回路すなわらノー）” Ｆ Ｇ ｔ が正電荷で充電さ
れトランジスタエル がオン状態になり、揮発性スタ
ティックメモリセル部１から不揮発性メモリセル部２へ
の退避が完了する。
次に、不揮発性メモリセル部２のデータを揮発性スタテ
ィックメモリセル部ｌに転送する場合の動作（リコール
動作）を説明する。まず、電源ＶＣＣおよびＶＨＨが共
に０■の状態から電源ｖｃｃのみを５Ｖに上昇させる。
ィックメモリセル部ｌに転送する場合の動作（リコール
動作）を説明する。まず、電源ＶＣＣおよびＶＨＨが共
に０■の状態から電源ｖｃｃのみを５Ｖに上昇させる。
もしノードＦＧ、に負電荷が充電されておればトランジ
スタＴ６がノードＮ２とキャパシタＣ２の間を遮断する
。−万ノードＮ。
スタＴ６がノードＮ２とキャパシタＣ２の間を遮断する
。−万ノードＮ。
はキャパシタＣＩ が接続されているため、電源ＶＣＣ
の引き上げによって負荷容量の大きいノードＮ。
の引き上げによって負荷容量の大きいノードＮ。
側が低しベル、ノードＮ、側が高レベルにフリップフロ
ップ回路がセットされる。
ップ回路がセットされる。
逆に、もしトランジスタＴ６のフローティングゲートか
ら電子が抜き取られており、正電荷で充電されておれば
、トランジスタＴ６ がオン状態とされ、ノードＮご
とキャパシタＣ２とが接続されている。キャパシタＣコ
の容量はキャパシタＣ／の容量より大きく選んであるか
ら、電極ＶＣＣの引き上げによってノードＮ、が低レベ
ル、ノードＮ。
ら電子が抜き取られており、正電荷で充電されておれば
、トランジスタＴ６ がオン状態とされ、ノードＮご
とキャパシタＣ２とが接続されている。キャパシタＣコ
の容量はキャパシタＣ／の容量より大きく選んであるか
ら、電極ＶＣＣの引き上げによってノードＮ、が低レベ
ル、ノードＮ。
が高レベルになるよう揮発性スタティックメモリセル部
１のフリップフロップ回路がセットされる。
１のフリップフロップ回路がセットされる。
しかしながら前述の第１の不揮発性メモリセル部は大き
い静電容量を必要とするキャパシタを３個必要とし、こ
のため基板上にこのメモリセル部を形成する際大きな面
積を必要とし、セルサイズが大きくなるという問題点が
あった。
い静電容量を必要とするキャパシタを３個必要とし、こ
のため基板上にこのメモリセル部を形成する際大きな面
積を必要とし、セルサイズが大きくなるという問題点が
あった。
発明の目的 。
本発明の目的は、前述の従来形の装置における問題点に
かんがみ、高電圧電源として電圧供給タイミングの異な
る２つの電源を用いるという着想に基ツき、不揮発性メ
モリセル部に用いるキャパシタの数を２個とし、それに
よりメモリセルの大きさを小さくすることにある。
かんがみ、高電圧電源として電圧供給タイミングの異な
る２つの電源を用いるという着想に基ツき、不揮発性メ
モリセル部に用いるキャパシタの数を２個とし、それに
よりメモリセルの大きさを小さくすることにある。
発明の構成
本発明においては、揮発性メモリセル部と、該揮発性メ
モリセル部の記憶情報を待避させるための不揮発性メモ
リセル部とが対になって１つのメモリセルが構成され、
前記不揮発性メモリセル部は、前記揮発性メモリセル部
の記憶情報Ｇこ応じてオン、オフする第１のトランジス
タと、一方の電極が該第１のトランジスタへ接続された
第１のキャパシタと、一方の電極が該第１のキャパシタ
の一方の電極と該第１のトランジスタとの接続点に接続
され、且つ電極間でトンネル効果を生ずる第２のキャパ
シタと、一方の電極が該第２のキャパシタの他方の電極
に接続さ杭た第３のキャパシタと、該第２のキャパシタ
と該第３のキャパシタとの接続点にゲートが接続され、
且つ該ゲートがフローティング状態になされた第２のト
ランジスタとを具備し、前記第１のキャパシタと前記第
３のキャパシタとの間に書込み電圧を印加して、前記揮
発性メモリセル部の情報を前記不揮発性メモリセル部へ
書込み、書込まれた該情報に応じて前記第２のトランジ
スタがオン、オフする様にしたことを特徴とする不揮発
性ランダムアクセスメモリ装置が提供される。
モリセル部の記憶情報を待避させるための不揮発性メモ
リセル部とが対になって１つのメモリセルが構成され、
前記不揮発性メモリセル部は、前記揮発性メモリセル部
の記憶情報Ｇこ応じてオン、オフする第１のトランジス
タと、一方の電極が該第１のトランジスタへ接続された
第１のキャパシタと、一方の電極が該第１のキャパシタ
の一方の電極と該第１のトランジスタとの接続点に接続
され、且つ電極間でトンネル効果を生ずる第２のキャパ
シタと、一方の電極が該第２のキャパシタの他方の電極
に接続さ杭た第３のキャパシタと、該第２のキャパシタ
と該第３のキャパシタとの接続点にゲートが接続され、
且つ該ゲートがフローティング状態になされた第２のト
ランジスタとを具備し、前記第１のキャパシタと前記第
３のキャパシタとの間に書込み電圧を印加して、前記揮
発性メモリセル部の情報を前記不揮発性メモリセル部へ
書込み、書込まれた該情報に応じて前記第２のトランジ
スタがオン、オフする様にしたことを特徴とする不揮発
性ランダムアクセスメモリ装置が提供される。
発明の実施例
本発明の第１の実施例としての不揮発性ランダムアクセ
スメモリ装置に用いられるメモリセルの回路図が第２図
（ａｌに示される。このメモリセルは揮発性スタティッ
クメモリセル部１および不揮発性メモリセル部３を具備
する。
スメモリ装置に用いられるメモリセルの回路図が第２図
（ａｌに示される。このメモリセルは揮発性スタティッ
クメモリセル部１および不揮発性メモリセル部３を具備
する。
揮発性スタティックメモリセル部１は従来形のスタティ
ックメモリセルと同様であるので説明を省略する。
ックメモリセルと同様であるので説明を省略する。
不揮発性メモリセル部３は、第１のトランジス夕として
のＭｉｓ）ランジスタＴ＋：ｌ 、第２のトランジスタ
としてのＭＴＳＩ−ランジスタＴ／／、リコール用のキ
ャパシタＣ（１、Ｃｌユ、第１および第３のキャパシタ
としてのキャパシタＣ１／、キャパシタＣ２）、および
フローティングゲート素子である第２のキャパシタとし
てのトンネルキャパシタＴＣｌｌを具備する。
のＭｉｓ）ランジスタＴ＋：ｌ 、第２のトランジスタ
としてのＭＴＳＩ−ランジスタＴ／／、リコール用のキ
ャパシタＣ（１、Ｃｌユ、第１および第３のキャパシタ
としてのキャパシタＣ１／、キャパシタＣ２）、および
フローティングゲート素子である第２のキャパシタとし
てのトンネルキャパシタＴＣｌｌを具備する。
揮発性スタティックメモリセル部１のフリップフロップ
の交差接続された１つの接続点、すなわち第１のノート
” Ｎ ｔはキャパシタＣｔｔを介して電源■３．（通
品接地）へ接続される。該フリップフロップの交差接続
された他方の接続点、すなわち第２のノードＮ、はトラ
ンジスタＴ７．およびキャパシタＣ＋）を介して電源Ｖ
ｓｓへ接続される。第１の高電圧電源Ｖｙｔは、キャパ
シタＣ）／を介してトランジスタＴｔｔ のゲートおよ
びトンネルキャパシタＴＣｎへ接続される。第２の高電
圧電源ＶＨ２はキャパシタＣコ≧を介してトンネルキャ
パシタＴＣｔｔへ接続される。キャパシタＣ１２とトン
ネルキャパシタＴＣ，，の相互接続点はトランジスタＴ
、２を介して電源ＶＳＳに接続される。トランジスタＴ
＋２のゲートはノードＮ２に接続される。
の交差接続された１つの接続点、すなわち第１のノート
” Ｎ ｔはキャパシタＣｔｔを介して電源■３．（通
品接地）へ接続される。該フリップフロップの交差接続
された他方の接続点、すなわち第２のノードＮ、はトラ
ンジスタＴ７．およびキャパシタＣ＋）を介して電源Ｖ
ｓｓへ接続される。第１の高電圧電源Ｖｙｔは、キャパ
シタＣ）／を介してトランジスタＴｔｔ のゲートおよ
びトンネルキャパシタＴＣｎへ接続される。第２の高電
圧電源ＶＨ２はキャパシタＣコ≧を介してトンネルキャ
パシタＴＣｔｔへ接続される。キャパシタＣ１２とトン
ネルキャパシタＴＣ，，の相互接続点はトランジスタＴ
、２を介して電源ＶＳＳに接続される。トランジスタＴ
＋２のゲートはノードＮ２に接続される。
キャパシタＣ，，，Ｃ，ユは、第１図の場合のようにデ
プレッションＭＯ３形のキャパシタで構成してもよ＜、
或いは２層ポリシリコンを絶縁膜を介して積層したキャ
パシタでもよい。それらの静電容量はトンネルキャパシ
タＴＣ／／の静電容量に比べて充分大きく選択されてい
る。また、リコール用のキャパシタＣ１コはキャパシタ
Ｃ，／よりも静電容量が大きくなるように容量が決めら
れている。
プレッションＭＯ３形のキャパシタで構成してもよ＜、
或いは２層ポリシリコンを絶縁膜を介して積層したキャ
パシタでもよい。それらの静電容量はトンネルキャパシ
タＴＣ／／の静電容量に比べて充分大きく選択されてい
る。また、リコール用のキャパシタＣ１コはキャパシタ
Ｃ，／よりも静電容量が大きくなるように容量が決めら
れている。
上述のメモリセルの動作を説明する。まず揮発性スタテ
イ・７クメモリセル部１のデータを不揮発性メモリセル
部３に転送する場合は次のように行われる。電源ｖ、２
をＯＶ（接地電位）とし電源Ｖ？ｌＩを０■から約２０
Ｖに上昇する。約２０Ｖの電圧はキャパシタＣ＞ｒ、、
）ンネルキャパシタＴＣ，。
イ・７クメモリセル部１のデータを不揮発性メモリセル
部３に転送する場合は次のように行われる。電源ｖ、２
をＯＶ（接地電位）とし電源Ｖ？ｌＩを０■から約２０
Ｖに上昇する。約２０Ｖの電圧はキャパシタＣ＞ｒ、、
）ンネルキャパシタＴＣ，。
およびノードＮ２が低レベルの場合はキャパシタＣ＞ｚ
に直列に印加される。この電圧はキャパシタの容量値の
大きさの関係から大部分トンネルキャパシタＴＣ／Ｉの
両端に印加される。トンネルキャパシタＴＣｔ＋の両端
に２０Ｖ程度の電圧が印加されると、約１５０オングス
トロームの絶縁層に１０ Ｍ Ｖ ／ ｃｍ以上の電界
が加わることになりトンネル効果を生ずる。トンネル効
果によりトランジ？りＴＩＶのフローティングゲート回
路すなわちノードｐｃ、＋に電子が注入され、ノードＦ
Ｇ、、は負電荷で充電される。
に直列に印加される。この電圧はキャパシタの容量値の
大きさの関係から大部分トンネルキャパシタＴＣ／Ｉの
両端に印加される。トンネルキャパシタＴＣｔ＋の両端
に２０Ｖ程度の電圧が印加されると、約１５０オングス
トロームの絶縁層に１０ Ｍ Ｖ ／ ｃｍ以上の電界
が加わることになりトンネル効果を生ずる。トンネル効
果によりトランジ？りＴＩＶのフローティングゲート回
路すなわちノードｐｃ、＋に電子が注入され、ノードＦ
Ｇ、、は負電荷で充電される。
スタティックメモリセル部１の記憶情報が逆の場合、即
ちノードＮ−１が高レベルの場合も同様にノードＦＧｔ
ｔは負電荷で充電される。この場合はトランジスタＴＩ
２がオンして、電源ｖＨＪからの２０■の電圧がキャパ
シタＣＨＩとトンネルキャパシタＴ Ｃｌｔとの直列回
路のみに加わる点が相違するだけである。
ちノードＮ−１が高レベルの場合も同様にノードＦＧｔ
ｔは負電荷で充電される。この場合はトランジスタＴＩ
２がオンして、電源ｖＨＪからの２０■の電圧がキャパ
シタＣＨＩとトンネルキャパシタＴ Ｃｌｔとの直列回
路のみに加わる点が相違するだけである。
次に電源Ｖｌ−／／をＯＶに降下し、電源ＶＨ＞を約２
０■に上界させると、揮発性メモリ部のデータによって
、ノードＮ２が高レベル（５Ｖ）であればトランジスタ
′ｒ＋＞が導通し、キャパシタＣ２２のトランジスタＴ
Ｉ２への接続端がほぼ電源■５５のレベル（低レベル）
に保たれるため、ノードＦＧ＋＋は負電荷で充電された
まま変化しない。しかし、揮発性メモリ部のデータによ
って、ノードＮ２が低レベルであれば、トランジスタ’
Ｌ＞はオフ状態となり、キャパシタＣＩ２のトランジス
タＴ１−２への接続端はフローティング状態となり、各
キャパシタの容量関係により、はぼ２０Ｖに上昇する。
０■に上界させると、揮発性メモリ部のデータによって
、ノードＮ２が高レベル（５Ｖ）であればトランジスタ
′ｒ＋＞が導通し、キャパシタＣ２２のトランジスタＴ
Ｉ２への接続端がほぼ電源■５５のレベル（低レベル）
に保たれるため、ノードＦＧ＋＋は負電荷で充電された
まま変化しない。しかし、揮発性メモリ部のデータによ
って、ノードＮ２が低レベルであれば、トランジスタ’
Ｌ＞はオフ状態となり、キャパシタＣＩ２のトランジス
タＴ１−２への接続端はフローティング状態となり、各
キャパシタの容量関係により、はぼ２０Ｖに上昇する。
トンネルキャパシタＴＣ□の両端には前述の場合と逆の
電圧が印加されるから、電子がトンネル効果によりノー
ドＦＧ、、から排出され、ノードＦＧ、ｔは正電荷で充
電される。結局ノードＮ】が高レベルであれば転送によ
ってノート’ Ｆ Ｃ，、が負電荷で充電され、ノード
Ｎ】が低レベルであればノードＦＧ２．が正電荷で充電
される。上記の充電された電荷は電源が遮断されても長
期間保持される。
電圧が印加されるから、電子がトンネル効果によりノー
ドＦＧ、、から排出され、ノードＦＧ、ｔは正電荷で充
電される。結局ノードＮ】が高レベルであれば転送によ
ってノート’ Ｆ Ｃ，、が負電荷で充電され、ノード
Ｎ】が低レベルであればノードＦＧ２．が正電荷で充電
される。上記の充電された電荷は電源が遮断されても長
期間保持される。
不揮発性メモリセル部３からデータが揮発性スタティッ
クメモリセル部１へ転送される場合は次のように行われ
る。フリップフロップの電源ＶｃこがＯから５ｖへ上昇
されると、ノードＦＧｔｔの状態によって次のようにフ
リップフロップがセットされる。すなわち、ノードＦＧ
ｌｌが正電荷で充電されていれば、トランジスタＴＩｌ
がオン状態となり、キャパシタＣヨコがノードＮ２に接
続され、ノードＦＧｑが負電荷で充電されていると、ト
ランジスタＴＩ、がオフ状態となり、キャパシタＣ１：
１がノードＮ２から切離される。キャパシタＣ＋２の静
電容量はキャパシタＣ１／の静電容量よりも大きいから
、キャパシタＣｔｙがノードＮユに接続されている時は
ノードＮ２の負荷容量が大きく、フリップフロップはノ
ードＮ／が高レベルにセットされ、キャパシタＣＤがノ
ードＮ２に接続されていない時は、ノードＮ／の負荷容
量が大きく、フリップフロップはノードＮ２が高レベル
にセットされる。
クメモリセル部１へ転送される場合は次のように行われ
る。フリップフロップの電源ＶｃこがＯから５ｖへ上昇
されると、ノードＦＧｔｔの状態によって次のようにフ
リップフロップがセットされる。すなわち、ノードＦＧ
ｌｌが正電荷で充電されていれば、トランジスタＴＩｌ
がオン状態となり、キャパシタＣヨコがノードＮ２に接
続され、ノードＦＧｑが負電荷で充電されていると、ト
ランジスタＴＩ、がオフ状態となり、キャパシタＣ１：
１がノードＮ２から切離される。キャパシタＣ＋２の静
電容量はキャパシタＣ１／の静電容量よりも大きいから
、キャパシタＣｔｙがノードＮユに接続されている時は
ノードＮ２の負荷容量が大きく、フリップフロップはノ
ードＮ／が高レベルにセットされ、キャパシタＣＤがノ
ードＮ２に接続されていない時は、ノードＮ／の負荷容
量が大きく、フリップフロップはノードＮ２が高レベル
にセットされる。
結局ノードＦＧｔｔが正電荷で充電されている時は、ノ
ードＮ／が高レベルにセットされ、負電荷で充電されて
いる時はノードＮｚが低レベルにセットされる。
ードＮ／が高レベルにセットされ、負電荷で充電されて
いる時はノードＮｚが低レベルにセットされる。
本実施例の変形例が第２図ｆｂｌに示される。この回路
は第２図（ａｌの回路における不揮発性メモリセル邪に
対応する部分のみ示す。この回路はキャパシタＣＩ〉の
代りにトランジスタＴ、３をトランジスタＴ ｎ とノ
ードＮ２の間に挿入し、トランジスタＴＩ３のゲートに
アレイリコール信号を加えるようにしたものである。ト
ランジスタＴ／、は不揮発性メモリセル邪のデータを揮
発性メモリセル邪に転送する場合に短時間だけオンとさ
れる。すなわち、トランジスタＴＩ３のゲートに印加さ
れるアレイリコール信号は電源Ｖ、。の投入時に短時間
だけ印加される。これにより不揮発性メモリセル部のデ
ータを揮発性メモリセル部に転送する場合、もしトラン
ジスタＴ７．のフローティングゲート回路に正電荷が充
電されており該トランジスタＴ／／がオンとなっている
場合にはトランジスタＴ１．が短時間だけオンとなるこ
とによってノードＮ２の電圧を引き下げる働きをする。
は第２図（ａｌの回路における不揮発性メモリセル邪に
対応する部分のみ示す。この回路はキャパシタＣＩ〉の
代りにトランジスタＴ、３をトランジスタＴ ｎ とノ
ードＮ２の間に挿入し、トランジスタＴＩ３のゲートに
アレイリコール信号を加えるようにしたものである。ト
ランジスタＴ／、は不揮発性メモリセル邪のデータを揮
発性メモリセル邪に転送する場合に短時間だけオンとさ
れる。すなわち、トランジスタＴＩ３のゲートに印加さ
れるアレイリコール信号は電源Ｖ、。の投入時に短時間
だけ印加される。これにより不揮発性メモリセル部のデ
ータを揮発性メモリセル部に転送する場合、もしトラン
ジスタＴ７．のフローティングゲート回路に正電荷が充
電されており該トランジスタＴ／／がオンとなっている
場合にはトランジスタＴ１．が短時間だけオンとなるこ
とによってノードＮ２の電圧を引き下げる働きをする。
このような動作により、リコール用キャパシタＣ＋＞を
用いることなく不揮発性メモリセル部のデータを揮発性
メモリセル邪に転送することが可能になり、半導体基板
上におけるメモリセルの専有面積を少なくすることが可
能になる。また、リコール用トランジスタＴ ＋３がカ
ットオフしている時はトランジスタＴ６のドレイン電圧
が低レベル（Ｖ、、）となるため、ドレインからゲート
にホットエレクトロンがとび込むことがなくなりフロー
ティングゲート回路の電荷量の変動が防止され長時間に
わたり安定にデータ保持を行うことが可能となる。
用いることなく不揮発性メモリセル部のデータを揮発性
メモリセル邪に転送することが可能になり、半導体基板
上におけるメモリセルの専有面積を少なくすることが可
能になる。また、リコール用トランジスタＴ ＋３がカ
ットオフしている時はトランジスタＴ６のドレイン電圧
が低レベル（Ｖ、、）となるため、ドレインからゲート
にホットエレクトロンがとび込むことがなくなりフロー
ティングゲート回路の電荷量の変動が防止され長時間に
わたり安定にデータ保持を行うことが可能となる。
尚、ランダムアクセスメモリ部はダイナミック形のセル
で構成することもでき、その場合にも本発明を適用でき
ることは明らかである。
で構成することもでき、その場合にも本発明を適用でき
ることは明らかである。
発明の効果
本発明によれば、揮発性メモリセル部と不揮発性メモリ
セル部を組合せることによって構成される不揮発性ラン
タムアクセスメモリ装置おいて、不揮発性メモリセル部
に用いるキャパシタの数を２間に制限でき、それにより
メモリセルの大きさを小さくずろごとができる。また第
１図従来例のものと比べて、不揮発メモリセル部をラン
ダムアクセスメモリの一方の出力２ノーＦ側にすべて配
置できるので、高密度レイアウトが容易になるという効
果もある。
セル部を組合せることによって構成される不揮発性ラン
タムアクセスメモリ装置おいて、不揮発性メモリセル部
に用いるキャパシタの数を２間に制限でき、それにより
メモリセルの大きさを小さくずろごとができる。また第
１図従来例のものと比べて、不揮発メモリセル部をラン
ダムアクセスメモリの一方の出力２ノーＦ側にすべて配
置できるので、高密度レイアウトが容易になるという効
果もある。
第１図は従来形の不揮発性スタティックランダムアクセ
スメモリ装置に用いられるメモリセルの回路図、第２図
（ａｌは本発明の第１の実施例としての不揮発性ランダ
ムアクセスメモリ装置に用いられるメモリセルの回路図
、第２図（ｂｌは第２図（ａｌの回路の変形例を示す部
分的な回路図である。 １−・−一−−揮発性スタテイックメモリセル部。 ２．３・・・−不揮発性メモリセル部。 ４−−−−−一揮発性ダイナξツクメモリセル部。 ５−−−−一不揮発性メモリセル部。 Ｂ Ｌ−−一ビツト線。 ＣＩ 、Ｃ，３ｃ３．Ｃ□、Ｃ，、Ｃ□、 Ｃ２ン−
−−−−−キャパシタ。 Ｔ、： Ｔユ、Ｔ、、Ｔ＋、Ｔ、、ＴΔ、Ｔ、。 Ｔ ｔｔ 、Ｔ ｔ２．Ｔｔｓ −−−−−−Ｍ Ｉ
Ｓ トランジスタ。 Ｔ Ｃｔ 、 Ｔ Ｃ、ｔ・−一−−トンネルキャパシ
タ。 Ｗ Ｌ −−−−−−ワード線。 砲 １ 図 ｉＡ２凹 （α）
スメモリ装置に用いられるメモリセルの回路図、第２図
（ａｌは本発明の第１の実施例としての不揮発性ランダ
ムアクセスメモリ装置に用いられるメモリセルの回路図
、第２図（ｂｌは第２図（ａｌの回路の変形例を示す部
分的な回路図である。 １−・−一−−揮発性スタテイックメモリセル部。 ２．３・・・−不揮発性メモリセル部。 ４−−−−−一揮発性ダイナξツクメモリセル部。 ５−−−−一不揮発性メモリセル部。 Ｂ Ｌ−−一ビツト線。 ＣＩ 、Ｃ，３ｃ３．Ｃ□、Ｃ，、Ｃ□、 Ｃ２ン−
−−−−−キャパシタ。 Ｔ、： Ｔユ、Ｔ、、Ｔ＋、Ｔ、、ＴΔ、Ｔ、。 Ｔ ｔｔ 、Ｔ ｔ２．Ｔｔｓ −−−−−−Ｍ Ｉ
Ｓ トランジスタ。 Ｔ Ｃｔ 、 Ｔ Ｃ、ｔ・−一−−トンネルキャパシ
タ。 Ｗ Ｌ −−−−−−ワード線。 砲 １ 図 ｉＡ２凹 （α）
Claims (1)
- 【特許請求の範囲】 １、揮発性メモリセル部と、該揮発性メモリセル部の記
憶情報を待避させるための不揮発性メモリセル部とが対
になって１つのメモリセルが構成され、前記不揮発性メ
モリセル部は、前記揮発性メモリセル部の記憶情報に応
じてオン、オフする第１のトランジスタと、一方の電極
が該第１のトランジスタへ接続された第１のキャパシタ
と、一方の電極が該第１のキャパシタの一方の電極と該
第１のトランジスタとの接続点に接続され、かつ電極間
でトンネル効果を生ずる第２のキャパシタと、一方の電
極が該第２のキャパシタの他方の電極に接続された第３
のキャパシタと、該第２のキャパシタと該第３のキャパ
シタとの接続点にゲートが接続され、かつ該ゲートがフ
ローティング状態になされた第２のトランジスタとを具
備し、前記第１のキャパシタの前記第３のキャパシタと
の間に書込み電圧を印加して、前記揮発性メモリセル部
の情報を前記不揮発性メモリセル部へ書込み、書込まれ
た該情報に応じて前記第２のトランジスタがオン、オフ
する様にしたことを特徴とする不揮発性ランダムアクセ
スメモリ装置。 ２、前記揮発性メモリセル部は、交差接続された一対の
トランジスタを有するフリップフロップを具備し、該フ
リップフロップの一方の端子が前記第１のトランジスタ
のゲートに接続され、かつ前記第２のトランジスタのオ
ン、オフに応じた信号を受ける様に構成されていること
を特徴とする特許請求の範囲第１項記載の不揮発性ラン
ダムアクセスメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59213601A JPS61113189A (ja) | 1984-10-12 | 1984-10-12 | 不揮発性ランダムアクセスメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59213601A JPS61113189A (ja) | 1984-10-12 | 1984-10-12 | 不揮発性ランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61113189A true JPS61113189A (ja) | 1986-05-31 |
| JPH0415556B2 JPH0415556B2 (ja) | 1992-03-18 |
Family
ID=16641887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59213601A Granted JPS61113189A (ja) | 1984-10-12 | 1984-10-12 | 不揮発性ランダムアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61113189A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS644062A (en) * | 1987-06-26 | 1989-01-09 | Seiko Instr & Electronics | Nonvolatile ram |
| EP0298657A2 (en) * | 1987-07-09 | 1989-01-11 | Fujitsu Limited | Non-volatile random access memory device having volatile memory cell |
| US4800533A (en) * | 1986-04-30 | 1989-01-24 | Fujitsu Limited | Semiconductor nonvolatile memory device |
| JP2019050402A (ja) * | 2010-08-06 | 2019-03-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60185297A (ja) * | 1984-03-02 | 1985-09-20 | Fujitsu Ltd | 不揮発性ランダムアクセスメモリ装置 |
-
1984
- 1984-10-12 JP JP59213601A patent/JPS61113189A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60185297A (ja) * | 1984-03-02 | 1985-09-20 | Fujitsu Ltd | 不揮発性ランダムアクセスメモリ装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4800533A (en) * | 1986-04-30 | 1989-01-24 | Fujitsu Limited | Semiconductor nonvolatile memory device |
| JPS644062A (en) * | 1987-06-26 | 1989-01-09 | Seiko Instr & Electronics | Nonvolatile ram |
| EP0298657A2 (en) * | 1987-07-09 | 1989-01-11 | Fujitsu Limited | Non-volatile random access memory device having volatile memory cell |
| JP2019050402A (ja) * | 2010-08-06 | 2019-03-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US11177792B2 (en) | 2010-08-06 | 2021-11-16 | Semiconductor Energy Laboratory Co., Ltd. | Power supply semiconductor integrated memory control circuit |
| US11677384B2 (en) | 2010-08-06 | 2023-06-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit with semiconductor layer having indium, zinc, and oxygen |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0415556B2 (ja) | 1992-03-18 |
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